JP6847797B2 - 半導体記憶装置 - Google Patents
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Description
まず、第1実施形態の半導体記憶装置を含むメモリシステムの構成について説明する。
図1は、メモリシステムの構成を示すブロック図である。メモリシステム10は、半導体記憶装置100及びコントローラ200を備える。
次に、図2を用いて、第1実施形態の半導体記憶装置100の構造を説明する。図2は、半導体記憶装置の構造の一例を示す断面図である。半導体記憶装置100は、ノーマルパッケージ110、ミラーパッケージ120、及び基板130を備える。基板130の表面(第1主面)には、ノーマルパッケージ110が実装される。基板130の裏面(第1主面に対向する第2主面)には、ミラーパッケージ120が実装される。
第1実施形態の半導体記憶装置100は、パッケージ内のフラッシュメモリチップに接続変更回路を備える。接続変更回路は、ミラーパッケージ120のDQピンとノーマルパッケージ110のDQピンとの接続規則に基づいて、チップC2内のDQピンの接続変更を行う。
次に、第1実施形態の半導体記憶装置100におけるDQピンの接続変更の動作について説明する。図10は、半導体記憶装置におけるDQピンの接続変更の動作を示すフローチャートである。以降の実施形態では、ノーマルパッケージ110内のフラッシュメモリチップC0及びミラーパッケージ120内のフラッシュメモリチップC2の動作を例に挙げる。
第1実施形態によれば、データ転送速度を向上させることができる両面実装の半導体記憶装置を提供できる。
第2実施形態の半導体記憶装置について説明する。第2実施形態では、図9(c)に示した対称コードAにおいてさらに対称性のよいコード(以下、対称コードBと記す)を含むコマンドと、対称コードBを含むアドレスとの組み合わせを接続変更コマンドとして用いる。さらに、これら接続変更コマンドを、様々な接続規則を持つ両面実装の半導体記憶装置に対応付けて使用する。様々な接続規則の例として、パターン2〜5を有するミラーパッケージを備える半導体記憶装置を例示する。第2実施形態の半導体記憶装置の構造及び回路構成については、ノーマルパッケージとミラーパッケージとのDQピンの接続規則(回路接続)及び接続変更回路を除いて、前述した第1実施形態と同様である。
次に、図15及び図16を用いて、第2実施形態の半導体記憶装置におけるパターン2のDQピンの並びを説明する。図15は、ノーマルパッケージ110及びミラーパッケージ120のDQピンの並びを示す平面図である。
図23は、第2実施形態の半導体記憶装置における対称コードBを含むコマンド及びアドレスに応じてDQピンの接続変更を行うフローチャートを示す。図24は、図23のフローチャートにおけるアドレスとパターン1〜5との対応関係を示す図である。
対称コードBを含むコマンド及びアドレスは、パターン1〜5の接続規則を有するミラーパッケージ120に入力されたとき、その接続規則に基づいて変換されても、同じコードのまま受け付けられるという特徴を持つ。第2実施形態では、この対称コードBを含むコマンド及びアドレスを接続変更コマンドに使用し、コマンド及びアドレスとパターン1〜5の接続規則とを対応付ける。これにより、入力されたコマンド及びアドレスに応じて、そのミラーパッケージ120が有する接続規則に対応したDQピンの接続変更を選択することが可能である。その他の効果は、前記第1実施形態と同様である。
第3実施形態の半導体記憶装置について説明する。基板の両面に実装する前にパッケージ内のフラッシュメモリチップに書き込まれたデータは、基板の両面にパッケージを実装した後に読み出した場合、データが変換されて異なるデータとなる場合がある。そこで、第3実施形態では、基板の両面に実装される前に書き込まれたデータを、実装後に正しいデータとして読み出す例を説明する。例えば、パッケージを基板の両面に実装する前に、フラッシュメモリチップに書き込んでおくデータとしては、デバイスIDコードがある。ここでは、デバイスIDコードを読み出す場合を例に挙げる。第3実施形態の半導体記憶装置の構造及び回路構成については、前述した第1実施形態と同様である。
図25は、フラッシュメモリチップ内のデバイスIDコードが記憶されたページを示す図である。フラッシュメモリチップC0〜C3の各々は、メモリセル17を含むメモリセルアレイMA0、MA1、及びメモリセルアレイMA0、MA1を制御する周辺制御回路30を備える。メモリセルアレイMA0、MA1の各々は、消去単位である複数のブロックNB0、NB1、NB2、…、NBX、…、NB(n−1)、NBn(nは0以上の自然数)を有する。なお、ここでは2つのメモリセルアレイを示したが、3つ以上であってもよい。
次に、第3実施形態の半導体記憶装置におけるデバイスIDコードA、Bを読み出すコマンドシーケンスの例を説明する。図28は、ノーマルパッケージ、及びパターン1の接続規則を有するミラーパッケージにおけるデバイスIDコードの読み出しシーケンスを示す図である。ここでは、接続変更コマンドとして“コマンド42h及びアドレスC3h”を用いた例を述べる。
第3実施形態では、フラッシュメモリチップを含むパッケージを基板両面に実装する前にフラッシュメモリチップに書き込んだデータ(例えば、デバイスIDコード)を、パッケージを基板両面に実装した後に、正しいデータとして読み出すことが可能である。その他の効果は、前述した第1実施形態と同様である。
前記実施形態は、不揮発性メモリ(例えば、NAND型フラッシュメモリ)、揮発性メモリ、システムLSI等を問わず、様々な種類の半導体チップを含む両面実装の半導体装置に適用可能である。
Claims (7)
- 第1主面と、前記第1主面に対向する第2主面とを有する基板と、
前記第1主面に実装され、複数の第1入出力端子、複数の第1回路、及び前記第1入出力端子と前記第1回路間の接続を変更する第1接続変更回路を含む第1半導体チップを有する第1パッケージと、
前記第2主面に実装され、複数の第2入出力端子と、複数の第2回路、及び前記第2入出力端子と前記第2回路間の接続を変更する第2接続変更回路を含む第2半導体チップを有する第2パッケージと、
を具備し、
前記第2入出力端子は、第1接続規則に基づいて前記第1入出力端子と電気的に接続され、
前記第2入出力端子が第1信号を受信したとき、前記第2接続変更回路は、前記第1接続規則に基づいて前記第2入出力端子と前記第2回路間の接続を変更し、
前記第1信号は、複数のビット列を持つ第1コマンドを含み、前記第1コマンドは前記ビット列の中央を対称軸として下位ビットと上位ビットが対称である半導体記憶装置。 - 前記第2入出力端子が第1信号を受信したとき、
前記第2半導体チップはイネーブル状態とされ、前記第1半導体チップはディセーブル状態とされている請求項1に記載の半導体記憶装置。 - 前記第1接続規則に基づいた接続は、前記第1信号が前記第1入出力端子に入力されたとき、前記第2入出力端子に入力される前記第1信号の前記ビット列が変化しないように、前記第1入出力端子と前記第2入出力端子とを接続するものである請求項1または2に記載の半導体記憶装置。
- 前記第1パッケージと前記第2パッケージは同一の端子配列及び同一の回路構成を有し、
前記第2パッケージは、前記第1主面上の前記第1パッケージに対向するように、前記第2主面上に配置される請求項1乃至3のいずれかに記載の半導体記憶装置。 - 前記第1信号は第1コマンドと第1アドレスの組み合わせであり、
前記第2入出力端子が前記第1コマンドと第1アドレスを受信したとき、
前記第2接続変更回路は、前記第1アドレスの値に応じた前記第1接続規則に基づいて、前記第2入出力端子と前記第2回路間の接続を変更する請求項1に記載の半導体記憶装置。 - 前記第2半導体チップは、第1データを記憶した第1領域と、前記第1データを前記第1接続規則に基づいて変換した第2データを記憶した第2領域とを有し、
前記第2入出力端子が前記第1信号を受信したとき、前記第2領域に記憶された前記第2データが読み出される請求項1に記載の半導体記憶装置。 - 前記第1信号は、16進数表記で00、18、24、3C、42、5A、66、7E、81、99、A5、BD、C3、DB、E7、FFのうちのいずれかを含む請求項1乃至6のいずれかに記載の半導体記憶装置。
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