JP5189072B2 - 不揮発性メモリのデイジーチェイン配置 - Google Patents

Description

本発明は、不揮発性メモリのデイジーチェイン配置に関するものである。

フラッシュメモリは、フラッシュカード、ディジタルオーディオ＆ビデオプレーヤ、携帯電話、ＵＳＢフラッシュドライバおよびＨＤＤの置換のためのソリッドステートディスクなど、民生用アプリケーションおよびモバイルストレージアプリケーションの実現技術の鍵となるものである。より高密度の記憶装置が需要増大されるにしたがって、フラッシュメモリ手段は、開発され続けており、より高密度でかつより低い製造コストで提供されている。

２つの一般的なフラッシュメモリ手段としては、ＮＯＲフラッシュおよびＮＡＮＤフラッシュがある。ＮＯＲフラッシュは、比較的長い削除時間および書込み時間で動作するが、いかなる位置についてもランダムアクセスを可能にするフルアドレスおよびデータインタフェースを持っている。ＮＯＲフラッシュのメモリセルは、ＮＡＮＤフラッシュセルに相当するサイズのほぼ２倍である。ＮＯＲフラッシュは、コード記憶装置についてランダムアクセス機能を必要とするアプリケーションに最も適している。対照的に、ＮＡＮＤフラッシュは、通常、ＮＯＲフラッシュよりも、比較的速い削除時間および書込み時間で動作し、比較的高密度であるとともに、ビット当たりのコストが低い。しかし、その入出力インタフェースは、データのシーケンシャルアクセスのみが可能であり、音楽ファイルおよび画像ファイルのようなアプリケーションをデータ記憶することに適している。

多くのアプリケーションがデータについて高速なランダムアクセス機能を要求するので、ＮＯＲフラッシュメモリとＮＡＮＤフラッシュメモリの両方の利点を結合するための製品が開発されている。そのような製品の一つは、ＮＡＮＤフラッシュメモリが単一集積回路（ＩＣ）上に組み込まれたフラッシュコントローラを具備している。このデバイスは、コストおよびサイズを削減しつつ高速でデータを記憶するためにＮＡＮＤフラッシュアレイを使用する。さらに、制御ロジックは、外部コマンドに対応して前記フラッシュアレイにアクセスおよび書込みをするとともに、データについてより優れたアクセス機能のインタフェースを提供しており、従来のＮＯＲフラッシュデバイスのインタフェースに相当する。したがって、ＮＡＮＤフラッシュメモリは、ＮＡＮＤフラッシュのスピードおよび性能とＮＯＲフラッシュのアクセス機能とを併せ持つ組み込みフラッシュコントローラを具備している。

フラッシュメモリデバイスは、多くの短所がある組み込みメモリコントローラを具備している。そのようなデバイスでは、いくつかの構成要素が単一シリコンダイ上に結合されている。通常、単一ダイの記憶容量は、プロセス技術によって、特に最小機能サイズによって決定される。同一のプロセス技術を使用してメモリ容量を増大させるために、ＭＣＰ（マルチ・チップ・パッケージ）が多くの場合に適用される。例えば、２つまたは４つのチップがメモリ容量を増大させるために同一のパッケージに集積されることがある。

組み込みコントローラは、チップ内に含まれたメモリアレイへのアクセスを制御することに使用され、通常、チップサイズを１５％から３０％まで増加させる。メモリ容量を増加させるために複数のデバイスがパッケージ内に集積された場合、コントローラ回路が前記複数のデバイスのそれぞれで繰り返し配置されるので、メモリコントローラ回路に関連したサイズのオーバヘッドが重大になり得る。さらに、ウエハの歩留まり（ウエハ上に形成されたチップにおける動作するチップの数）は、チップサイズの関数となる傾向がある。１つ以上の組み込みコントローラによって要求された追加スペースは、チップサイズを増加させるので、総合的なウエハ歩留まりを低下させる。

また、組み込みコントローラによって増加されたフラッシュメモリの複雑性は、製品多様化と、開発時間およびコストと、デバイス性能とに有害な影響を与える。そのようなデバイスは、ディスクリート・フラッシュメモリと対照して、より複雑な回路配置を必要としており、より長い開発サイクルを招いている。さらにまた、デザインの変更はチップ全体を改変させる必要があるので、製品の再設計が妨げられる。また、効率がこのデザインによって低下される場合もある。例えば、典型的なフラッシュメモリは、プログラムおよび削除動作に対応して高電圧トランジスタを必要とする。メモリコントローラは、高速トランジスタを利用することで利点を得る。しかしながら、単一ダイ上に高電圧かつ高速の両方のトランジスタを実装することは、製造コストをかなり増加させることとなる。したがって、組み込みコントローラは、フラッシュメモリによって要求された高電圧トランジスタを利用しない場合があるので、そのコントローラの動作を遅くさせる。

本発明の実施形態は、組み込みフラッシュメモリおよび他のデバイスに関連した短所のいくつかを克服するメモリシステムを提供する。前記メモリシステムは、デイジーチェインカスケードに配置された複数の不揮発性メモリデバイスであって、前記デイジーチェインカスケードを通じて送信されたコマンドを介してメモリコントローラデバイスによって制御される複数の不揮発性メモリデバイスを有する。前記メモリコントローラデバイスは、外部システムとのインタフェースになるとともに、前記前記デイジーチェインカスケード配置を通じて通信することによってメモリデバイスについての読取りと、書込みと、他の動作とを制御する。そのような構成において、通信は、第１メモリデバイスによって受信されるとともに、いかなる応答通信についても、第２メモリデバイスへ転送される。そのプロセスは、前記デイジーチェインカスケードにおける全てのメモリデバイスで繰り返され、その結果、前記デイジーチェインカスケードにおいてメモリデバイスを制御することをメモリコントローラに可能にしている。

メモリシステムの更なる実施形態は、メモリコントローラおよびメモリデバイスを収納しているシステム・イン・パッケージ（ＳＩＰ）容器のような共通支持体アセンブリに実装されていることとしてもよい。ＳＩＰは、多数の集積回路（チップ）を有する単一パッケージまたはモジュールである。本明細書に記載された実施形態において、ＳＩＰ内のフラッシュメモリコントローラは、外部システムとＳＩＰ内の複数のメモリデバイスとをインタフェースするように構成されている。あるいはまた、メモリシステムは、回路基板のような、他の単一フォームファクタ・デバイスに実装されていることとしてもよい。

本発明の更なる実施形態は、単方向デイジーチェインカスケードを有しており、コマンドおよびメモリデータがコントローラから送信されて、メモリデバイスの前記チェインを単方向に通る。前記単方向カスケードは、制御動作に関連する信号を伝送する第１信号パスと、前記制御動作に応答して複数の不揮発性メモリデバイスによって生成された信号を伝送する第２信号パスとを有している。双方向デイジーチェインカスケードが実装されていることとしてもよく、ここで、コマンドおよびメモリデータはメモリデバイスを通じて単方向に送信される。前記双方向デイジーチェインカスケードは、カスケードを通じて双方向に信号を伝送するように構成されたリンクをさらに有することとしてもよい。コマンドは、特定のメモリデバイスを識別するアドレスフィールドに伴って、シリアルモードで前記デイジーチェインカスケードを通じて送信されることとしてもよい。コマンド、データおよびアドレス信号は、シリアル構成の共通信号パスによって伝送されることとしてもよい。

本発明の実施形態は、フラッシュメモリシステムとして実装されることとしてもよく、ここで、メモリデバイスがフラッシュメモリを有している。メモリコントローラは、フラッシュメモリの１ブロックの消去、１ページへのプログラミング、および１ページへの書込みのような、フラッシュ制御動作を実行することとしてもよい。メモリコントローラは、各メモリデバイスについて物理アドレスに論理アドレスをマッピングすることを提供するコントロールロジックを有することとしてもよい。また、提供されたマッピングは、メモリデバイスにおいてウェアレベリング（wear-leveling）を提供する動作を有することとしてもよい。また、メモリコントローラは、ＮＯＲまたは他のインタフェースを通じて外部システムと通信するとともに、不揮発性メモリインタフェースを通じて複数のＮＡＮＤメモリデバイスを制御することとしてもよい。また、メモリコントローラデバイスは、メモリアレイを有することとしてもよく、その結果、マスタフラッシュメモリとして動作する。

前記デイジーチェインカスケードを通じて送信されたコマンドとデータは、複数のメモリデバイスの一つに対応するアドレスを伴っていることとしてもよい。各デバイスは、そのデバイスに設定されたデバイスＩＤとアドレスとを比較することによってコマンドを識別する。コマンドを受信する前に、メモリデバイスは、デイジーチェインカスケードを通じて送信された関連信号に対応してデバイスＩＤを生成することとしてもよい。

上記は、本発明の一例実施形態についての以下のより詳細な説明から明らかにされる。本発明の一例実施形態を示す添付の図面においては、複数の図面を通じて、同一の構成部分には同様の参照符号が付されている。図面は必ずしも一定の縮尺で描かれているわけではなく、本発明の実施形態を図示するために強調されている部分を有する。

本発明の一例実施形態の詳細が以下に説明される。

図１は、単一集積回路に組み込まれたフラッシュメモリ１３５とコントロールロジックとを有する集積フラッシュデバイス１００を示している。コントロールロジックは、外部システムと通信するホストインタフェース１１０と、メモリバッファ１１５と、メモリ１３５とのインタフェースをする状態マシン１２５と、内部レジスタ１２０と、誤り訂正ロジック１３０とを有している。例えば、読み込み動作中に、内部レジスタ１２０は、ホストインタフェース１１０からコマンドおよびアドレスデータを受信する。状態マシン１２５は、このデータを受信して、前記読み込み動作に従ってフラッシュメモリ１３５にアクセスする。状態マシン１２５はフラッシュメモリ１３５から逐次データを受信し、それは要求されたデータを取り出すこととなる。誤り訂正ロジック１３０による検査の後に、要求されたデータは、外部システムに伝送されるためにメモリバッファ１１５に送信される。コントローラに組み込まれたフラッシュメモリデバイスの動作の詳細は、三星電子株式会社によって２００５年１２月２３日に発行された「OneNAND^ＴＭ Specification」、バージョン１．２によって理解することができる。

図２は、デイジーチェインカスケードに構成された複数のメモリデバイス２３０ａ−ｎを有するシステム・イン・パッケージ（ＳＩＰ）容器２１０の中のメモリシステム２００を示すブロック図である。ＳＩＰは、多くの集積回路（チップ）を有する単一パッケージまたはモジュールである。ＳＩＰは、独立システムまたはシステム構成要素として動作するように設計されていることとしてもよく、携帯電話、パーソナルコンピュータまたはデジタル音楽プレイヤのような電子回路システムの多くまたは全てを実行することとしてもよい。前記チップは、パッケージまたはモジュールの内部で、垂直に積み重ねられていることとしてもよく、互いに並んで水平に配置されていることとしてもよい。前記チップは、パッケージ内に入れられたワイヤによって通常接続されている。あるいはまた、前記チップは、「フリップチップ」技術でそれらを結合させるようにハンダバンプを使用して接続されていることとしてもよい。

ＳＩＰは、同一基板にマウントされたいくつかの回路要素および受動要素を有することとしてもよい。例えば、ＳＩＰは、特定用途向けＩＣ（ＡＳＩＣ）に実装されたプロセッサと、別々の回路ダイに実装されたメモリと、回路に関連した抵抗およびコンデンサとを有することができる。構成要素のそのような組合せは、機能システムを形成するために多くの外部要素を追加する必要性を排除し、単一パッケージの中に形成される完全な機能ユニットを可能にする。ＳＩＰデバイスを使用した設計は、ＳＩＰの外付けシステムの複雑さを軽減するので、ラップトップコンピュータ、ＭＰ３および携帯電話のようなスペースが限定された環境では特に有益である。

図２に示すフラッシュメモリシステム２００は、ＳＩＰ容器２１０の中に実装されているとともに、フラッシュメモリコントローラ２２０と複数のフラッシュメモリデバイス２３０ａ−ｎとを有する。ＳＩＰアーキテクチャに基づき、フラッシュメモリコントローラ２２０とフラッシュメモリデバイス２３０ａ−ｎとは、ディスクリート回路ダイ（チップ）で実装されているとともに、その設計に従って接続されており、例えば、パッケージ内に入れられたワイヤまたはフリップチップ接合点に接続されている。フラッシュコントローラ２２０は、システムインタフェースを通じてコンピュータシステムのような外部システム（図示せず）と通信する。システムインタフェースは、フラッシュコントローラ２２０と外部システムとの間で複数の信号パスを提供し、前記信号パスは、メモリシステム２００の制御に関連したメモリデータと、コマンドと、クロック信号と、その他の信号とを送受信する。

外部システムとの通信または他の命令に対応して、フラッシュコントローラ２２０は、単方向デイジーチェインカスケード接続に配置されたフラッシュメモリデバイス２３０ａ−ｎの一つ以上と通信することとしてもよい。単方向デイジーチェインカスケード接続構成において、前記デイジーチェインカスケード接続の各デバイスは、次のデバイスへ、生成した信号に加えて、受信した信号を転送し、その結果、デバイスを通じての単一通信パス２３５を提供している。信号パス２３５はデバイス間の複数のリンク２３５ａ−ｎを有しているので、単一を表し、フラッシュコントローラ２２０からデイジーチェインカスケード接続のフラッシュメモリデバイス２３０ａ−ｎを通じて単方向に通信が流れ、フラッシュコントローラ２２０に戻る。あるいはまた、リンク２３５ａ−ｎは、各デバイスでドライバおよび受信回路に接続して、双方向であってもよい。

本実施形態では、フラッシュコントローラ２２０は、信号パス２３５ａを通じてデイジーチェインカスケード接続のフラッシュメモリデバイス２３０ａ（「フラッシュメモリＡ」）にコマンドおよびデータ信号を送信する。フラッシュメモリ２３０ａは、受信したコマンドに従った対応を行い、記憶されたデータを取り出す機能、データ書込み機能、または他の動作を実行する機能を有することとしてもよい。そして、フラッシュメモリ２３０ａは、受信したコマンドに伴った、前記対応に関連したあらゆるデータを、次のメモリデバイス２３０ｂに出力する。逆に、受信したコマンドがフラッシュメモリ２３０ａに宛てられたものでない場合、前記デバイス２３０ａは更なる動作を実行することなく前記受信したコマンドを出力する。フラッシュメモリ２３０ａは、前記コマンドに関連したアドレスフィールドとメモリ２３０ａに記憶されたデバイス識別子とを比較することによって、前記コマンドが自身に宛てられたものか否かを判断することができる。

フラッシュメモリ２３０ｂは、前記メモリ２３０ａによって生成されたあらゆるデータを伴って、前記メモリ２３０ａから前記コマンドを受信する。前のメモリ２３０ａのように、フラッシュメモリ２３０ｂは、自身に宛てられたあらゆるコマンドに対応するとともに、次のデバイス２３０ｃへコマンドおよびあらゆる生成されたデータを出力する。この通信の引き継ぎは、前記コマンドが最後のフラッシュメモリ２３０ｎによって受信されるまで、信号パス２３５の全てのデバイスで繰り返される。フラッシュメモリ２３０ｎは、前記コマンドに従って応答するとともに、メモリデバイス２３０ａ−ｎによって生成されたあらゆるデータを伴って、フラッシュコントローラ２２０へ信号パス２３５ｎを通じて、前記コマンドを出力する。その結果、メモリシステム２００の通信は、デイジーチェインカスケード接続された全てのデバイスに信号パス２３５を通じて転送される。信号パス２３５は、前記デバイス間に１つ以上のピンまたはワイヤ接続部を有していることとしてもよく、直列または並列に信号を伝送することとしてもよい。メモリデバイスシリアル通信とデイジーチェインカスケード接続構成とに関する例示的技術である米国特許出願11/324,023号（「複数の独立シリアルリンク・メモリ」）、米国特許出願11/495,2781号（「デイジーチェインのカスケード接続デバイス」）、米国特許出願11/521,734号（「非同期ＩＤ生成」）および米国仮出願60/802,645号（シリアル内部接続メモリデバイス）を参照する。上記出願の全ての技術が本明細書に完全に示されていることを通じて参照されてここに組み込まれている。

本実施形態では、メモリシステム２００は、フラッシュコントローラ２２０からの入力信号が第１フラッシュデバイスに転送されるとともに最後のデバイス２３０ｎからの出力信号がフラッシュコントローラ２２０に転送される、ように構成された複数のフラッシュメモリデバイス２３０ａ−ｎを有する。一例実施形態において、全ての信号（フラッシュコントローラ２２０からの入力データおよびコマンドを含む）が第１メモリデバイス２３０ａから最後のメモリデバイス２３０ｎへ流れ落ちる。したがって、全ての入力および出力信号が単方向に信号パス２３５上で伝送される。入力コマンドは、メモリデバイス２３０ａ−ｎの一つのようなターゲットデバイスのアドレスを有することとしてもよい。システム初期化中またはパワーアップ中に、各フラッシュデバイス２３０ａ−ｎについて固有のデバイスアドレスがフラッシュコントローラ２２０またはフラッシュデバイス２３０ａ−ｎ自身によって割り当てられていることとしてもよく、または１回だけプログラム可能（ＯＴＰ）なアレイのようなハードウェアプログラミングによって事前に割り当てられていることとしてもよい。フラッシュコントローラ２２０がターゲットデバイスのアドレスを伴ってコマンドを出力するとき、対応するフラッシュデバイス（デバイス２３０ａ−ｎの一つ）は受信したコマンドを実行する。フラッシュデバイス２３０ａ−ｎの残りは、受信したコマンドに関して「バイパス」モードで動作し、更なる動作をせずにデイジーチェインカスケード接続に配置された次のデバイスにコマンドを通過させる。

ターゲットデバイスのアドレスは、識別子（ＩＤ）生成プロセッサによって各メモリデバイス２３０ａ−ｎにつき設定固定されていることとしてもよい。米国特許出願11/521,734号（「非同期ＩＤ生成」）は、全体として参照されることによって援用されており、デイジーチェインカスケード接続に配置された複数のメモリデバイスにつきＩＤを生成する例示的技術を有している。一例実施形態において、デイジーチェインカスケード接続における各デバイス２３０ａ−ｎは、発生回路（図示せず）を有している。コントローラ２２０がデバイス２３０ａ−ｎへ「ＩＤ生成」コマンドを転送するとき、第１デバイス２３０ａの前記発生回路は、コントローラ２２０から第１の値を受信し、この値からデバイスＩＤを生成する。前記デバイスＩＤは、第１デバイス２３０ａのレジスタに記憶されることとしてもよく、コマンドおよびデータがデバイス２３０ａに宛てられたものか否かを判断することに使用されることとしてもよい。また、この発生回路は、第１デバイス２３０ａから次のデバイス２３０ｂへ通る、前記第１の値を増加して変更された第２の値を生成する。第２デバイス２３０ｂの発生回路は、前記第２の値からデバイスＩＤを生成して、第３デバイス２３０ｃへ変更された値を転送する。このプロセスは、デイジーチェインカスケード接続における最後のデバイス２３０ｎがデバイスＩＤを設定するまで繰り返される。

あるいはまた、フラッシュデバイス２３０ａ−ｎは、各デバイス２３０ａ−ｎとフラッシュメモリコントローラ２２０を接続している信号パスを通るデバイス選択信号（図示せず）によってアドレス指定されることもできる。そのような実施形態では、フラッシュメモリコントローラ２２０は、アドレス指定されたコマンドについてのフラッシュデバイス２３０ａに、デバイス選択信号を送信することとしてもよく、その結果、デバイス２３０ａが受信したコマンドに対応した実行をすることが可能となる。残りのフラッシュデバイス２３０ｂ−ｎは、デバイス選択信号を受信しないこととしてもよく、したがって、更なる動作をせずに、デイジーチェインカスケード接続における次のデバイスへ受信したコマンドを渡す。

フラッシュメモリは、電源供給および頻繁なリフレッシュ動作をせずに記憶データを維持できる不揮発性メモリの一種である。他の実施形態としては、他のタイプの不揮発性メモリが、１つ以上のフラッシュメモリデバイス２３０ａ−ｎに代わって利用されることとしてもよく、またはフラッシュメモリデバイス２３０ａ−ｎの中に組み込まれることとしてもよい。同様に、スタティックＲＡＭ（ＳＲＡＭ）やダイナミックＲＡＭ（ＤＲＡＭ）などの揮発性メモリがフラッシュメモリデバイス２３０ａ−ｎの中に組み込まれることとしてもよい。また、そのような代替的実施形態は、メモリの規格通りに動作するコントローラ２２０を必要とすることとしてもよく、または追加または置換メモリコントローラを必要とすることとしてもよい。フラッシュメモリコントローラの動作は、図４を参照して以下でさらに詳細に説明される。

図３は、デイジーチェインカスケード接続に構成された複数のフラッシュメモリデバイス３３０ａ−ｎを有するシステム・イン・パッケージ（ＳＩＰ）容器３１０の中のメモリシステム３００のブロック図である。メモリシステム３００は、フラッシュコントローラ３２０およびフラッシュメモリデバイス３３０ａ−ｎが図２を参照して説明されたコントローラ２２０およびデバイス２３０ａ−ｎと同様に構成することができる限りにおいて、図２のシステム２００に対応していると見ることができる。しかしながら、本システム３００のコントローラ３２０およびデバイス３３０ａ−ｎは、双方向デイジーチェインカスケード接続において、信号を入力ポートおよび出力ポートでデバイスを接続している複数のリンク３３４ａ−ｎ，３３５ａ−ｎを有する信号パス３３４，３３５介して通信する。この信号パス３３４，３３５は、フラッシュコントローラ３２０からの通信信号の流れを表すとともに、信号パス３３４を介してデイジーチェインカスケードに接続されたフラッシュメモリデバイス３３０ａ−ｎを通り、信号パス３３５を介してフラッシュコントローラ３２０に戻っている。

フラッシュコントローラ３２０は、システムインタフェースを通じて、コンピュータシステムのような、外部システム（図示せず）と通信する。システムインタフェースは、フラッシュコントローラ３２０と外部システムとの間で複数の信号パスを提供し、前記信号パスは、メモリシステム３００の制御に関連したメモリデータと、コマンドと、クロック信号と、その他の信号とを送受信する。

外部システムとの通信または他の命令に対応して、フラッシュコントローラ３２０は、双方向デイジーチェインカスケード接続に配置されたフラッシュメモリデバイス３３０ａ−ｎの一つ以上と通信することとしてもよい。ここに表された双方向デイジーチェインカスケード接続構成では、フラッシュコントローラ３２０がデイジーチェインカスケード接続における第１メモリデバイス３３０ａ（「フラッシュメモリＡ」）へ信号パス３３４ａを通じてコマンドおよびデータ信号を送信する。デイジーチェインカスケード接続における各フラッシュメモリデバイス３３０ａ−ｎは、イジーチェインカスケード接続における最後のデバイスがその信号を受信するまで、受信した信号を次のデバイスに信号パス３３４を介して転送する。

各デバイス３３０ａ−ｎは、自身にアドレス指定された受信した信号に応答し、信号パス３３５を介してフラッシュコントローラ３２０へ応答として生成した信号を送信する。例えば、フラッシュコントローラは、デバイスに記憶されたデータを取り出すために、フラッシュメモリデバイスＢ ３３０ｂにアドレス指定した「読取り」コマンドを送信することとしてもよい。前記コマンドは、フラッシュメモリＡ ３３０ａ（リンク３３４ａ-ｂを介して）を通ってフラッシュメモリＢ ３３０ｂに受信される。フラッシュメモリＢは、リンク３３５ａ-ｂを介してフラッシュコントローラ３２０に要求されたデータを送信することによって前記コマンドに応答する。また、フラッシュメモリＢはフラッシュメモリＣ ３３０ｃへ前記コマンドを送信し、続いてフラッシュメモリＣ ３３０ｃは最後のデバイスであるフラッシュメモリＮ ３００ｎへカスケード接続を通じてさらに前記コマンドを送信する。

ある条件下において、フラッシュコントローラ３２０は、特定のコマンドについて複数のメモリデバイスをアドレス指定することとしてもよい。また、上記実施形態に加えて、コマンドはフラッシュメモリデバイスＣ ３３０ｃからデータを要求することとしてもよい。このような場合、そのデバイスは、フラッシュメモリＢ ３３０ｂからコマンドを受信して、リンク３３５ｃを通じてデータを出力することによってフラッシュコントローラ３２０に要求されたデータを送信する。その結果、フラッシュコントローラ３２０は、信号パス３３５を通じてフラッシュメモリデバイスＢおよびＣ 330b,330cの両方から要求したデータを受信する。

したがって、フラッシュメモリコントローラ３２０は、双方向デイジーチェインカスケード接続における第１方向（すなわち、信号パス３３４）にデバイス３３０ａ−ｎを通じて転送される制御信号およびデータ信号を送信することによってフラッシュメモリデバイス３３０ａ−ｎを制御することができる。また、応答通信が、双方向デイジーチェインカスケード接続における第２方向（すなわち、信号パス３３５）に転送された信号を通じてコントローラ３２０へ返信される。また、メモリデバイス３３０ａ−ｎは、フラッシュコントローラ３２０へ制御信号およびデータ信号を返信するように構成されていることとしてもよい。ここで、カスケード接続における最後のデバイス（フラッシュメモリデバイス３３０ｎ）は、信号パス３３５を通じて制御信号およびデータ信号を送信する。

メモリシステム３００の双方向デイジーチェインカスケード接続は、デイジーチェインカスケード接続されたデバイスに接続されている信号パス３３４，３３５を伝わる入道リンクおよび出道リンクの両方を各メモリデバイス３３０ａ−ｎに提供する。代替的実施形態としては、デバイスが他の構成を通じて通信することとしてもよい。例えば、デイジーチェインカスケード接続における最後のデバイス以外のメモリデバイスは、前のデバイスに応答通信を転送する構成となっていることとしてもよい。フラッシュメモリＢ ３３０bは、前のデバイス３３０ａからコマンドおよびデータを受信するとともに、後のデバイス３３０ｃへ通信を転送することに換えて（または加えて）、フラッシュコントローラ３２０に受信させるために前のデバイス３３０ａに戻る応答通信を転送することとしてもよい。フラッシュメモリＢは、高優先度のコマンドまたはデータのような、特定タイプの通信を受信しているときに、この動作を実行するようにさらに構成されていることとしてもよい。そのような構成は、デイジーチェインカスケード接続における１つ以上のデバイスに実装されていることとしてもよく、メモリシステム３００における特定動作の待ち時間を削減させることに好適である。

図４Ａは、フラッシュメモリコントローラ４００の実施形態のブロック図である。コントローラ４００の実施形態は、上記および下記の図２，３，８，９に関するメモリシステム２００，３００，８００，９００それぞれのメモリコントローラ２２０，３２０，８２０，９２０としてＳＩＰ内の個々の集積回路ダイの上で実装されていることとしてもよい。また、コントローラ４００は、フラッシュメモリチップに組み込まれていることとしてもよく、マスタフラッシュメモリとして動作するコントローラ４００およびメモリは、下記の図５，６に関するメモリシステム５００，６００それぞれのマスタフラッシュメモリとして実装されていることとしてもよい。

フラッシュメモリコントローラ４００は、フラッシュメモリデバイスを制御する特定動作のいくつかまたは全てを実行することとしてもよい。例えば、典型的なフラッシュメモリは、所定数のメモリビットを有する個々のページ単位で読み取られるとともにプログラミングされるとともに、数ページを有するブロック単位で消去される。そのような動作に対応するコマンドがデバイスコントローラによって検索されるフラッシュメモリに記憶されていることとしてもよい。ＮＡＮＤフラッシュメモリは、個々のページにアクセスされる。検索されたページは、ランダムアクセスメモリ（ＲＡＭ）のような外部メモリにさらにコピーされることとしてもよい。ここで、ページの中の特定のデータが取り出されることとしてもよい。また、何らかの書込みおよびアクセス動作がフラッシュメモリデバイス自体の中で実行されることとしてもよく、その結果、フラッシュメモリコントローラ４００で必要とされた何らかの機能を除去することができる。

フラッシュメモリコントローラ４００は、システムインタフェース４８０と、コントロールロジック４１０と、フラッシュメモリインタフェース４９０とを有する。システムインタフェース４８０は、外部ホストシステムとの通信に使用されるとともに、ダブルデータレート（ＤＤＲ）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ラムバスＤＲＡＭインタフェース、シリアルＡＴＡ（ＳＡＴＡ）インタフェース、ＩＥＥＥ１３９４、ＭＭＣインタフェース、またはユニバーサル・シリアルバス（ＵＳＢ）など、ＮＯＲフラッシュインタフェースまたは他のメモリデバイスとともに利用されたインタフェースとして構成されていることとしてもよい。あるいはまた、システムインタフェース４８０は、コントロールロジック４１０とは別個に配置されていることとしてもよく、別個のデバイスとして、またはフラッシュコントローラ４００と通信するシステムの内部に、実装されることとしてもよい。コントロールロジック４１０は、バッファＲＡＭ４２０と、モード・タイミング・データ・コントローラ４２５と、内部レジスタ４３０と、エラー訂正符号（ＥＣＣ）ロジック４３５とを有している。

コントロールロジック４１０は、システムインタフェース４８０およびフラッシュメモリインタフェース４９０を介して外部システムおよびフラッシュメモリデバイスのそれぞれと通信する。バッファＲＡＭ４２０は、システムインタフェース４８０とやり取りされる入力データおよび出力データについて内部バッファを提供する。内部レジスタ４３０は、アドレスレジスタ、コマンドレジスタ、構成レジスタ、およびステータスレジスタを有することとしてもよい。モード・タイミング・データ・コントローラ４２５は、フラッシュメモリインタフェース４９０と、ＥＣＣロジック４３５と、内部レジスタ４３０と、バッファＲＡＭ４２０とから入力を受信している状態マシンによって駆動されることとしてもよい。ＥＣＣロジック４３５は、モード・タイミング・データ・コントローラ４２５に誤り検出と訂正を提供する。

ラッシュメモリインタフェース４９０は、がデイジーチェインカスケード接続構成に配置された１つ以上のフラッシュメモリデバイスと通信するための物理的フラッシュインタフェースである。一例フラッシュインタフェースは、米国仮出願第60/839,329号（ＮＡＮＤフラッシュメモリデバイス）に記載されており、本明細書に完全に示されていることを通じて全体として参照されてここに組み込まれている。さらに、フラッシュメモリインタフェース４９０とコントロールロジック４１０は、上述のＮＯＲ，ＤＲＡＭまたは他のインタフェースを提供している間、ＮＡＮＤフラッシュメモリデバイスを制御するように構成されていることとしてもよい。したがって、フラッシュメモリコントローラ４００は、ＮＯＲまたは他のインタフェースでの外部ホストシステムとの通信を介してのＮＡＮＤフラッシュメモリの制御を提供する、「ハイブリッド」コントローラとして動作することができる。

本発明の実施形態として実施されるフラッシュメモリコントローラ４００は、カスケード接続を通じて送信されたコマンドおよびデータを介してメモリデバイスを制御する、システムコントローラとして動作することができる。そのようなコマンドおよびデータは、各メモリデバイス（図示せず）のデバイスコントローラによって受信される。前記デバイスコントローラは、各メモリアレイを制御するための前記コマンドに応答したアルゴリズムを順次実行する。

コントロールロジック４１０は、図４Ｂにおけるフラッシュコントローラ４９５に示すような、ファイル記憶管理を提供する。前記ファイル記憶管理は、要求されたデータの物理アドレスを判断し、論理アドレスを物理アドレスにマッピングすることを提供する。前記マッピングは、性能を向上させるために、またはウェアレベリング（wear-leveling）を実行するために、デバイスに記憶された分散データおよび再分散データのアルゴリズムをさらに有することとしてもよい。

「読取り」動作の一実施形態として、フラッシュメモリコントローラ４００は、外部ホストシステム（図示せず）からのデータ要求をシステムインタフェース４８０で受信する。前記データ要求は、メモリコントローラ４００によって制御される１つ以上のメモリデバイスに記憶されたデータの論理アドレスを示すものである。コントロールロジック４１０は、対応する物理アドレスを決定する。フラッシュメモリインタフェースを通して、コントローラ４００は、要求されたデータの物理アドレスを伴って、メモリデバイスのカスケード接続を通じて「読取りコマンド」を出力する。ターゲットメモリデバイスは、要求されたデータを取り出すために「読取り」アルゴリズムを実行する。前記「読取り」アルゴリズムは、デバイスページバッファに１ページだけロードすることを有する。前記ターゲットメモリデバイスは、フラッシュメモリインタフェース４９０を介してフラッシュメモリコントローラ４００に要求されたデータを転送する。コントロールロジック４１０は、受信データを検査するとともに、エラー訂正符号（ＥＣＣ）モジュール４３５でエラーを修正する。そして、コントロールロジック４１０は、要求されたデータをバッファＲＡＭ４２０にロードする。その要求されたデータは、システムインタフェース４８０を介して外部ホストシステムに転送される。

プログラム動作は、上述の読取り動作に比較できる。ここで、フラッシュメモリコントローラ４００は、外部ホストシステムから、１つ以上のメモリデバイスに記憶されたデータを受信する。コントロールロジック４１０は、データマッピングと、分布と、ウェアレベリング・スキーマとのうちの１つ以上に基づいて、データを記憶するための物理アドレスを決定する。物理アドレスに基づいて、フラッシュメモリコントローラ４００は、メモリデバイスのカスケード接続を通じて、データと決定した物理アドレスとを伴った「プログラムコマンド」を転送する。ターゲットメモリデバイスは、ページバッファにデータをロードするとともに、メモリコントローラ４００によって決定された物理アドレスにデータを書き込むための「プログラム」アルゴリズムを開始する。この書込み動作に続いて、前記ターゲットデバイスは、書込みが成功したか否かを示す「プログラムベリファイ」信号を出力する。前記ターゲットメモリデバイスは、「プログラムベリファイ」が書込み動作の成功を示すまで、「プログラム」と「プログラムベリファイ」のこのサイクルを繰り返す。

上述のように、複数のカスケード接続されたメモリデバイスを制御するとき、メモリコントローラ４００は、単一のメモリデバイスまたは分岐配置された複数のデバイスを制御するプロトコルとは異なる通信プロトコルを使用する。例えば、ターゲットメモリデバイスを選択しているメモリコントローラ４００は、前記メモリデバイスに対応するアドレスを出力しなければならない。このアドレス（または前述のターゲットデバイスＩＤ）は、制御コマンドの構造の中に統合されていることとしてもよく、その結果、カスケード接続における特定デバイスが選択されることを可能にしている。

図４Ｂは、フラッシュメモリコントローラ４０１の第２実施形態を示しているブロック図である。フラッシュメモリコントローラ４０１は、フラッシュコントローラ４００を参照して上記で説明されたものの１つ以上の構成で構成することができる。フラッシュコントローラ４０１は、より複雑な処理に有用なプロセッサユニット（ＣＰＵ）４７０を有する点で、コントローラ４００と区別されるものとしてもよい。

図４Ａを参照して上記で説明された構成要素に加えて、フラッシュメモリコントローラ４０１は、水晶発振器（Xtal）４７６を有している。水晶発振器４７６は、クロック発生および制御ブロックに接続されており、基準クロック信号を出力する。クロック発生および制御ブロック４７５は、ＣＰＵ４７０と、フラッシュコントローラ４９５と、システムインタフェース４６５とに様々なクロック信号を出力する。ＣＰＵ４７０は、共通バス４８５を通じて他のサブシステムと通信する。また、共通バス４８５に接続されるものには、ＲＡＭおよびＲＯＭ回路４９６がある。ＲＡＭおよびＲＯＭ回路４９６は、バッファメモリを提供するＲＡＭと実行コードを記憶するＲＯＭとを有する。フラッシュコントローラ４９５は、物理フラッシュインタフェースと、ＥＣＣブロックと、ファイル＆メモリ管理ブロックとを有する。フラッシュデバイスは、物理フラッシュインタフェースを通じてアクセスされる。フラッシュデバイスからのアクセスデータは、ＥＣＣブロックによって検査および修正される。ファイル＆メモリ管理ブロックは、論理−物理アドレス転換と、ウェアレベリングアルゴリズムと、他の機能とを提供する。

図５は、ＳＩＰ容器に内蔵されたメモリシステム５００の他の実施形態を示すブロック図である。前記システムは、ＳＩＰ容器に内蔵された多数のデバイスを有している。前記容器は、フラッシュメモリデバイス５２０と、信号パス５３５に沿って単方向デイジーチェインカスケード接続に構成された複数のフラッシュメモリデバイス５３０ａ−ｎとを収容している。信号パス５３５は、前記デバイスを接続している複数のリンク５３５ａ−ｎを有している。マスタフラッシュメモリデバイス５２０は、第１メモリデバイス５３０ａへリンク５３５ａでコマンドおよびデータを転送するとともに、デイジーチェインカスケード接続における最後のメモリデバイス５３０ｎからリンク５３５ｎで応答通信を受信する。

システム５００は、上記で図２および図３を参照してシステム２００，３００に関して説明された機能を組み込んでいることとしてもよい。マスタフラッシュメモリ５２０は、単一の集積回路ダイの上にフラッシュメモリと共に組み込まれたフラッシュメモリコントローラを有している。埋め込みフラッシュコントローラは、図４Ａ−Ｂを参照して上記で説明されたフラッシュコントローラ４００，４０１の機能が組み込まれていることとしてもよい。マスタフラッシュデバイス５２０は、システムインタフェースを通じて外部システムと通信するとともに、単方向デイジーチェインカスケード接続に構成されたフラッシュメモリデバイス５３Ｏａ−ｎを制御する。さらにまた、マスタフラッシュデバイスは、内部フラッシュメモリを制御し、その結果、外部システムによってユーザに追加メモリを提供している。したがって、ディスクリートなフラッシュメモリよりもむしろマスタフラッシュメモリ５２０を利用することによって、システム５００内により大きなメモリ容量を構成することができる。

図６は、ＳＩＰ容器６１０内の代替フィラッシュメモリシステム６００のブロック図である。システム６００は、複数のフラッシュメモリデバイス６２０ａーｎを制御しているマスタフラッシュメモリ６２０を具備している。前記デバイスは、該デバイスに接続されているリンク６３４Ａ−ｎ，６３５ａ−ｎを有する信号パス６３４，６３５に沿った双方向デイジーチェインカスケード接続に構成されている。システム６００は、図２，３，５のシステム２００，３００，５００に関して上記で説明された機能を組み込んでいることとしてもよい。

図７は、ＳＩＰレイアウトに実装されたメモリシステム７００の一実施形態のブロック図である。前記システムは、配線基板７３０上に実装された垂直スタックとして、メモリコントローラ７２０および複数のメモリデバイス７３０ａーｎを有する、複数のチップを有しているとともに、ＳＩＰ容器７１０内に収容されている。ＳＩＰ容器７１０は、四方でシステム構成要素を包む密封媒体または樹脂を有することとしてもよく、その結果、構成要素が固定された硬質パッケージを提供している。また、チップ７２０，７３０ａーｃは、容器７１０内に入れられたワイヤによって接続されている。あるいはまた、チップ７２０，７３０ａ−ｃは、設計条件に応じて容器７１０内で相互に並んで水平に配置されていてもよく、またはフリップチップ技術でそれらを共通に接続するためにハンダバンプを使用して接続されていることとしてもよい。

メモリデバイス７３０ｃは、複数の端子（例えば、端子７５５）によって配線基板７５０に接続されている。前記端子を通じて、メモリデバイス７３０ｃは信号を送受信することができる。端子７５５は、配線基板７５０の裏面にある外部端子（例えば、端子７４５）に接続されており、外部システムとの通信を可能にしている。同様に、メモリコントローラ７２０は、１つ以上の外部端子７４５に続いて接続する端子７４０に接続されたワイヤ７３５を有する信号パスを通じて外部システムと通信することとしてもよい。

図７のブロック図は、ＳＩＰ容器７１０に実装されたメモリシステム７００の図示例を提供している。上記で説明されたシステム７００の構成要素および接続は、特定の実施形態の設計要求に従い異なって構成されることができる。例えば、図２，３，５，６，８，９のメモリシステム２００，３００，５００，６００，８００，９００は、図７のシステム７００に匹敵するメモリシステムとして実装されることとしてもよい。したがって、そのようなメモリシステムは、メモリコントローラとデイジーチェインカスケード接続に配置された複数のメモリデバイスとを収納しているＳＩＰ容器を提供し、前記コントローラは、前記カスケード接続を通じてメモリデバイスを制御している。

システム・イン・パッケージ（ＳＩＰ）は、メモリシステム２００，３００，５００，６００，８００，９００が実装され得る単一のフォームファクタの一実施形態である。また、前記メモリシステムは、他の適当なデバイスに実装されていることとしてもよく、前記の構成要素のメモリコントローラおよびメモリデバイスが外部システムと通信するように構成される共通支持体アセンブリに実装されていることとしてもよい。例えば、メモリシステムは、メモリカードのような、回路基板として実現されてもよい。ここで、前記コントローラおよびメモリデバイスは、前記基板に結合されたチップを有しているとともに、前記回路基板において信号パスを介して通信する。

図８は、複式接続を有する単方向のデイジーチェインカスケード接続に構成された複数のメモリデバイス８３０ａ−ｎを有するＳＩＰ容器８１０内のメモリシステム８００のブロック図である。デバイス８３０ａ−ｎは、各メモリデバイス８３０ａ−ｎ間のリンクを有する信号パス８３４，８３５を通じて転送されたコマンドを介してフラッシュコントローラ８２０によって制御される。この構成は、各デバイス８３０ａ−ｎが１つではなく２つの単方向パスによって接続されていることを除いて、図２のシステム２００の構成に匹敵している。また、前記メモリシステムは、図２，図３のシステム２００，３００を参照して上記で説明された機能を組み込んでいることとしてもよく、複数のフラッシュメモリデバイス８３０ａ−ｎをアドレス指定するフラッシュコントローラ８２０を有している。この実施形態では、リンク８３４ａを通じてフラッシュコントローラ８２０によって送信されたコマンドおよびデータがリンク８３４ｂ−ｄによって信号パス８３４を通じて転送される。コマンドに応答したデータは、リンク８３５ｂ−ｎを有する信号パス８３５を通じて転送されるとともに、フラッシュコントローラ８２０によって受信される。また、フラッシュコントローラによって送信されたコマンドおよびデータが、リンク８３５ｎを介してフラッシュコントローラに返信されることとしてもよい。したがって、単方向デイジーチェインカスケード接続を有する信号パス８３５は、フラッシュコントローラ８２０からのコマンドおよびデータの伝送に専用される第１パス８３４ａ−ｄ（上側）と、各メモリデバイス８３０ａ−ｎによって生成された応答データの伝送に専用される第２パス８３５ｂ−ｎ（下側）とに分割される。

代替の実施形態として、メモリシステム８００は、上記で説明されたようにマスタフラッシュメモリを実装するように改変されることとしてもよい。このような場合、フラッシュコントローラ８２０は、マスタフラッシュメモリに置換されることとしてもよく、図５を参照して説明されたようにフラッシュメモリデバイス８３０ａ−ｎを制御している。

図９は、コモン入出力ポートを共有する双方向のデイジーチェインカスケード接続に構成された複数のメモリデバイス９３０ａ−ｎを有するＳＩＰ容器９１０の中のメモリシステム９００のブロック図である。デバイス９３０ａ−ｎは、各メモリデバイス９３０ａ−ｎ間のリンクを有する信号パス９３５を通じて転送されたコマンドを介してフラッシュコントローラ９２０によって制御される。この構成は、リンク９３５ｂ−ｎのそれぞれが２つの単方向リンクではなく双方向リンクであることを除き、図３のシステム３００の構成に匹敵している。リンク９３５ｂ−ｎは、各デバイス９３０ａ−ｎにおいてコモン入出力ポートに接続されていることとしてもよく、その結果、各リンク９３５ｂ−ｎを通じて双方向通信を可能にしている。フラッシュコントローラ９２０によって送信されたコマンドおよびデータは、各メモリデバイス９３０ａ−ｎへ信号パス９３５ａ−ｎを通じて転送される。また、コマンドに応答したデータは、信号パス９３５ｂ−ｎを通じて転送されるとともに、リンク９３５ａでフラッシュコントローラ９３５ａに転送される。したがって、前記双方向デイジーチェインカスケード接続が、コモン入出力ポートを共有している複数のリンク９３５ａ−ｎを有する信号パス９３５上で有効にされる。

代替の実施形態として、メモリシステム９００は、上記で説明されたマスタフラッシュメモリを実装するように改変されることとしてもよい。このような場合、フラッシュコントローラ９２０は、マスタフラッシュメモリに置換されることとしてもよく、図６を参照して説明されたようにフラッシュメモリデバイス９３０ａ−ｎを制御している。

本発明は、具体的実施形態を参照して特定的に示されるとともに説明されたが、添付された特許請求の範囲によって規定される本発明の範囲から逸脱することなく、表現形式および詳細につき様々な変更が行われ得ることが、当業者にとって理解される。

埋め込みフラッシュコントローラを有する従来のメモリデバイスのブロック図である。 単方向のデイジーチェインカスケードに構成された複数のメモリデバイスを有するシステム・イン・パッケージ（ＳＩＰ）容器の中のメモリシステムのブロック図である。 双方向のデイジーチェインカスケードに構成された複数のメモリデバイスを有するシステム・イン・パッケージ（ＳＩＰ）容器の中のメモリシステムのブロック図である。 フラッシュメモリコントローラのブロック図である。 ＣＰＵを有するフラッシュメモリコントローラのブロック図である。 マスタフラッシュメモリと単方向のデイジーチェインカスケード構成の複数のメモリデバイスとを有するＳＩＰのブロック図である。 マスタフラッシュメモリと双方向のデイジーチェインカスケード構成の複数のメモリデバイスとを有するＳＩＰのブロック図である。 ＳＩＰレイアウト内に実装されたメモリシステムのブロック図である。 複式接続を有する単方向のデイジーチェインカスケードに構成された複数のメモリデバイスを有するＳＩＰ容器の中のメモリシステムのブロック図である。 コモンポートを共有する双方向のデイジーチェインカスケードに構成された複数のメモリデバイスを有するＳＩＰ容器の中のメモリシステムのブロック図である。

符号の説明

２００ フラッシュメモリシステム
２１０ ＳＩＰ容器
２２０ フラッシュメモリコントローラ
２３０ａ−ｎ フラッシュメモリデバイスＡ−Ｎ
２３５ａ−ｎ リンク

Claims (19)

1. コントローラと複数のメモリデバイスとを有するシステムであって、前記複数のメモリデバイスは、それぞれ、第2方向は第1方向の逆向きであるアクセス処理のための前記第1方向とレスポンス処理のための前記第2方向とへ信号を運ぶための少なくとも前記第1、第2信号パスを含む双方向デイジーチェインカスケード配置に構成され、
   前記コントローラは、外部のシステムからの命令に応じて、前記デイジーチェインカスケード配置へ前記第1方向の第1信号パスを通じてアクセス処理のコマンドとデバイスアドレスによる情報とを送信するように構成され、
   少なくとも一つの前記複数のメモリデバイスは、それぞれの前記デバイスアドレスと結合するとともにデータを保存するように構成されたメモリアレイを有し、前記少なくとも一つの複数のメモリデバイスは、
   前部メモリデバイスから前記第1方向の前記第1信号パスを通じて前記コマンドと前記デバイスアドレスによる情報とを受信し、
   前記受信したコマンドが前記少なくとも一つの複数のメモリデバイスをアドレス指定していることを示すアドレス指定決定結果又は、
   前記受信したコマンドが前記少なくとも一つの複数のメモリデバイスをアドレス指定していないことを示す非アドレス指定決定結果を
   提供するために、デバイスアドレスと前記少なくとも一つの複数のメモリデバイスと結合した前記デバイスアドレスとによる前記受信した情報に基づいて前記少なくとも一つの複数のメモリデバイスをアドレス指定するコマンドかどうかを決定するように構成され、
   前記少なくとも一つの複数のメモリデバイスはさらに、
   前記アドレス指定決定結果に応じて、アクセス結果を提供するために前記メモリアレイへアクセスすることによって実行される、前記受信コマンドの前記アクセス処理を行う、前記受信したコマンドの実行と、
   前記前部メモリデバイスへ提供される前記アクセス結果が前記第2方向の前記信号に所持されるとともに前記第2信号パスを通じて前記コントローラへ伝播される、第2方向の第2信号パスを通じた前記前部メモリデバイスへの前記アクセス結果の提供と、
   を実行するか、
   又は、前記非アドレス指定決定結果に応じて、前記複数のメモリデバイスの後部メモリデバイスへ前記第1方向の前記第1信号パスを通じて前記アクセス処理の受信したコマンドとデバイスアドレスによる情報とを送信するように構成されるシステム。
2. 請求項1に記載の前記システムであって、
   前期コマンドのアクセス処理は、前記少なくとも一つの複数のメモリデバイスの前期メモリアレイからのデータの読取りを含みかつ、
   前記少なくとも一つのメモリデバイスは、その前記メモリアレイからの前記データの読取りによって前記アクセス処理を実行するように構成されかつ、
   前記アクセス結果は、前記少なくとも一つの複数のメモリデバイスの前期メモリアレイからの読取る前記データを含むことを特徴とするシステム。
3. 請求項1に記載の前記システムであって、前記コントローラは、
   データ書込みを含むアクセス処理の前記コマンドと、
   デバイスアドレスによる情報と、
   書き込むためのデータと、
   を送信するように構成されることを特徴とするシステム。
4. 請求項1に記載の前記システムであって、
   前記少なくとも一つの複数のメモリデバイスは、そこにデータを書き込むことによって前記アクセス処理を実行するように構成されかつ、
   前記アクセスされた結果は、前記少なくとも一つの複数のメモリデバイスのデータ書込みを示すものを含むことを特徴とするシステム。
5. 請求項1に記載された前記システムであって、
   複数のメモリデバイスのそれぞれは、データを保存するように構成されたメモリアレイを含むとともにそれぞれのデバイスアドレスと結合されかつ、
   前記コントローラは、少なくとも第1及び第2デバイスアドレスによる情報のデータ読取りを含むアクセス処理の前記コマンドと、を送信するように構成されかつ、
   前記デバイスアドレスによって識別される第1メモリデバイスは、
   前記データ読取り処理を実行し、
   前部メモリデバイスへ前記第2方向の前記第2信号パスを通じて前記第1メモリデバイスのメモリアレイから読取った第1データを提供し、前記第1データは、前記前部メモリデバイスによって転送されるとともに、前記第2方向の前記信号に所持され、第2信号パスを通じて前記コントローラへ伝播され、
   前記信号は後部メモリデバイスへ送信されるように
   構成されかつ、
   前記第2デバイスアドレスによって識別される第2メモリデバイスは、
   データ読取り処理を実行し、
   別の前部メモリデバイスへ前記第2方向の前記第2信号パスを通じて前記第2メモリデバイスの前記メモリアレイから読取った第1データを提供し、前記第2データは、
   前記第2方向の信号へ前記別の前部メモリデバイスによって転送され、
   前記第1メモリデバイスによって転送され、
   前記コントローラへ前記第2信号パスを通じて伝播するように構成される
   ことを特徴とするシステム。
6. 請求項5に記載の前記システムであって、
   前記別の前部メモリデバイスは、前記第1メモリデバイスであるとともに、
   前記第1データと前記第2データは、前記第2方向の前記信号に所持されるとともに前記第2信号パスを通じて伝播されることを特徴とするシステム。
7. 請求項1に記載の前記ステムであって、前記複数のメモリデバイスとコントローラは別々のチップに実装され、前記チップはシステムインパッケージ容器の中に封入されるか、回路基板に結合されることを特徴とするシステム。
8. 請求項1に記載のシステムであって、前記複数のメモリデバイスは不揮発性メモリデバイスを含むことを特徴とするシステム。
9. 請求項1に記載のシステムであって、前期コマンドはデータプログラム処理を含み、前記アクセス結果は検証結果を含んでいることを特徴とするシステム。
10. 請求項1に記載のシステムであって、前記複数のメモリデバイスとコントローラは、共通支持体アセンブリに実装されることを特徴とするシステム。
11. 請求項1に記載のシステムであって、前記複数のメモリデバイスとコントローラは、スタックド・ダイ構造（structure of stacked die）内にあることを特徴とするシステム。
12. コントローラと複数のメモリデバイスを具備するメモリシステムのコントロール方法であって、
    前記複数のメモリデバイスは、それぞれ、第2方向は第1方向の逆であるアクセス処理のための第1方向内とレスポンス処理のための第2方向内で信号を運ぶための少なくとも第1、第2信号パスを含む双方向デイジーチェインカスケード配置に形成され、
    それぞれの前記複数のメモリデバイスは、それぞれデバイスアドレスへ結合され、前記少なくとも一つの複数のメモリデバイスはデータを保存するように構成されたメモリアレイを含み、
    前記コントローラでは、
    外部システムからの命令を受信するステップであって、
    命令に応じて、前記デイジーチェインカスケード配置へ第1方向の第1信号パスを通じてコマンドとデバイスアドレスによる情報を送信するステップ、前期コマンドはアクセス処理を含み、前記メモリデバイスによる情報は前記少なくとも一つの複数のメモリデバイスがアクセスされることを検証するステップが実行され、
    前記少なくとも一つの複数のメモリデバイスでは、
    前部メモリデバイスから前記第1方向の前記第1信号パスを通じてデバイスによる情報とコマンドを受信し、
    前記受信したコマンドは、
    前記受信したコマンドが前記少なくとも一つの複数のメモリデバイスをアドレス指定していることを示すアドレス指定決定結果又は、
    前記受信したコマンドが前記少なくとも一つの複数のメモリデバイスをアドレス指定していないことを示す非アドレス指定決定結果を
    提供するためにデバイスアドレスによる前記受信した情報と前記少なくとも一つの複数のメモリデバイスと結合した前記デバイスアドレスとに基づいて前記前部メモリデバイスをアドレス指定したものであるかを決定するステップとが実行され、
    前記少なくとも一つの複数のメモリデバイスではさらに、
    アドレス指定決定結果に応じて、アクセス結果を提供するために前記メモリアレイへのアクセスによって前記アクセス処理を実行するために前記受信したコマンドを実行するステップと、前記アクセス結果を前部メモリデバイスへ第2方向の第2信号パスを通じて提供されるステップであって、前記提供されるアクセス結果は、前記第2方向の前記信号に所持されるとともに前記コントローラへ前記第2信号パスを通じて伝播されるステップまたは、
    非アドレス指定結果に応じて、前記複数のメモリデバイスの後部メモリデバイスへ前記第1方向の前記第1信号パスを通じて前記受信したコマンドとデバイスアドレスによる情報とを送信するステップが実行される方法。
13. 請求項12に記載の方法であって、
    前記送信するステップは、
    データ読取りの前記アクセス処理を含む前記コマンドとデバイスアドレスによる前記情報とを送信するステップを具備しかつ、
    前記実行するステップは、
    アクセス結果を提供するためにデバイスアドレスによる前記情報に基づいて前記少なくとも一つの複数のメモリデバイスの前記メモリアレイからデータ読取りを実行し前記コマンドを実行するステップであって、前記アクセス結果は前記コントローラへ提供するための前記読取りデータを含むステップと、
    を具備することを特徴とする方法。
14. 請求項12に記載の前記方法であって、
    前記送信するステップは、データ書込みの前記アクセス処理を含む前記コマンド、書き込むためのデバイスアドレスによる前記情報とデータとを送信するステップを具備しかつ、
    前記実行するステップは、アクセス結果を提供するためにデバイスアドレスによる前記情報に基づいて前記少なくとも一つの複数のメモリデバイスの前記メモリアレイへ前記データの書込みを実行する前記コマンドを具備し、前記アクセス結果は、前記コントローラへ提供されるデータ書込み結果の指示を含むことを特徴とする方法。
15. 請求項12に記載の前記方法であって、前記後部メモリデバイスはデータ保存のために構成されたメモリアレイを含み、
    前記後部メモリデバイスでは、
    前期コマンドとデバイスアドレスによる情報とを前記少なくとも一つの複数のメモリデバイスから前記第1方向の前記第1信号パスを通じて受信するステップと
    前記受信したコマンドが前記後部メモリデバイスへ、
    前記コマンドが後部デバイスをアドレス指定されることを示すアドレス指定決定結果又は
    前記コマンドが後部デバイスをアドレス指定されていないことを示す非アドレス指定決定結果を
    提供するためにデバイスアドレスによる前記受信した情報と前記後部メモリデバイスと結合した前記デバイスアドレスとに基づいてアドレス指定されたかどうかを決定するステップを実行し、
    前記後部メモリデバイスではさらに、
    アドレス指定決定結果に応じて、アクセス結果を提供するために前記後部デバイスの前記メモリデバイスにアクセスすることによって前記アクセス処理を実行する前記受信コマンドを実行するステップと、
    前記少なくとも一つの複数のメモリデバイスへ前記第2方向の第2信号パスを通じて前記アクセス結果を提供するステップであって、前記提供されるアクセス結果は、前記第2方向の前記信号に所持されるとともに前記コントローラへ前記第2信号パスを通じて伝播されるステップを
    実行することを特徴とする方法。
16. 請求項15に記載の前記方法であって、
    前記後部メモリデバイスはさらに
    非アドレス指定決定結果に応じて、前記複数のメモリデバイスのさらに後部のメモリデバイスへ第1方向の第1信号パスを通じて前記受信したコマンドとデバイスアドレスによる情報を送信するステップを
    実行することを特徴とする方法。
17. 請求項12に記載の前記方法であって、
    前記複数のメモリデバイスのそれぞれは、フラッシュメモリを含み、
    前記コントローラでは、前記送信するステップは前記アクセス処理としてプログラム処理の前記コマンドを送信するステップを含む
    ことを特徴とする方法。
18. 請求項17に記載の前記方法であって、
    前記少なくとも一つの複数のメモリデバイスでは、前記実行するステップは前記プログラム処理を実行しかつ前記アクセス結果としてプログラム検証を提供する前期コマンドを実行するステップを含み、前記アクセス結果は前記プログラム検証から前記コントローラへ提供され、前記アドレス指定されたメモリデバイスから前記第2方向の第2信号パスを通じて提供される
    ことを特徴とする方法。
19. 請求項12に記載の前記方法であって、前記それぞれのデバイスアドレスとして前記複数のメモリそれぞれへ固有のデバイスアドレスを割り当てるステップをさらに具備し、
    命令を受信する前記ステップと前記コマンド及び前記コントローラのデバイスアドレスによる情報を送信する前記ステップとの前に前記割り当てるステップは行われる
    ことを特徴とする方法。

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