TWI448901B - 非揮發性記憶體系統及控制非揮發性記憶體系統之方法 - Google Patents

Description

非揮發性記憶體系統及控制非揮發性記憶體系統之方法 相關申請案

本案係為2006年7月31日所申請之美國申請案No.11/496278的部分延續案，其主張2006年3月28日所申請之美國暫時申請案No.60/787710的優先權，該案係為2005年12月30日所申請之美國申請案No.11/324023的部分延續案，其主張2005年9月30日所申請之美國暫時申請案No.60/722368的優先權。本案主張2006年8月23日所申請之美國暫時申請案60/839534的優先權。上述申請案之整體教示包含於此處，以供作參考。

本發明係有關於一種非揮發性記憶體系統。

快閃記憶體係為用於消費者應用和行動儲存應用之關鍵授權技術，該些應用例如快閃儲存卡、數位影音播放器、行動電話、USB快閃驅動器、和固態碟，以作為HDD之替代。隨著更高密度儲存的需求增加，快閃記憶體解決方案持續發展，提供更高的密度和更低的製造成本。

二普遍的快閃記憶體解決方案係為NOR快閃記憶體和NAND快閃記憶體。NOR快閃記憶體通常具有較長的抹除和寫入時間，然而具有允許隨機存取至任意位置的完整位址和資料介面。記憶體胞元可幾近於可相較的NAND快閃記憶體胞元之兩倍尺寸。NOR快閃記憶體係最為適於需要對於碼儲存的可隨機存取性之應用。相對照之下，NAND快閃記憶體相較於NOR快閃記憶體每一位元通常具有較為快速的抹除和寫入時間、較高的密度、和較低的成本；然而，其I/O介面僅允許對資料的序列存取，此適於例如音樂檔案和圖像檔案的資料儲存應用。

由於許多應用需要對資料的快速、隨機可存取性，已研發產品以結合兼具NOR和NAND快閃記憶體的優點。此類解決方式之一係為在單一積體電路(IC)上具有內建快閃控制器的NAND快閃記憶體。此裝置利用具有縮減成本和尺寸之NAND快閃陣列，用於以高速儲存資料。再者，控制邏輯存取並寫入至快閃陣列，以回應於外部命令’相比於習知NOR快閃裝置的介面，其提供具有對資料更高可存取性的介面。因此，具有內建快閃控制器的NAND快閃記憶體結合NAND快閃記憶體的速度和效能以及NOR快閃記憶體的可存取性。

具有內建記憶體控制器的快閃記憶體裝置呈現數個缺點。在此一裝置中，數個組件組裝在單一矽晶粒上。通常，單一晶粒上的記憶體容量係由處理技術(尤其是最小特徵尺寸)所決定。為了要增加使用相同處理技術的記憶體容量，通常係配置有多晶片封裝(MCP)。舉例而言，二或四個晶片可整合至相同封裝，以增加記憶體容量。

用於控制對包含在一晶片中的記憶體陣列之存取的內建控制器，通常增加晶片尺寸為15%至30%。假如多個裝置係整合在一封裝中以增加記憶體容量，由於控制器電路在多個裝置之各個上重複，與記憶體控制器電路相關聯的尺寸負擔可能變為顯著的。再者，晶圓產率(在一晶圓上所製造的加工晶片數量)將趨向為晶片尺寸的函數。由一或多個內建控制器所需的額外空間增加晶片尺寸，且因此可導致整體晶圓產率的下降。

具有內建控制器之快閃記憶體的增加複雜度，在產品多樣性上、研發時間和成本上以及裝置性能上亦可具有不利影響。相對照於分離快閃記憶體，此一裝置需要更為複雜的電路佈局，此導致較長的研發週期。由於對設計的修改必須適用於整個晶片，亦阻礙產品的再設計。性能亦可能藉由此設計而降級。舉例而言，通常快閃記憶體需要高電壓電晶體，以提供程式和抹除操作。記憶體控制器係得益於來自使用高速電晶體；然而，在單一晶粒上實施高電壓和高速電晶體可顯著地增加製造成本。因此，內建控制器可利用由快閃記憶體所需的高電壓電晶體，因而使控制器的性能變差。

本發明的實施例提供一種記憶體系統，其克服與內建快閃記憶體和其他裝置相關聯的部分缺點。該記憶體系統包含以一菊鍊式串接配置的複數個非揮發性記憶體裝置，其經由該菊鍊式串接所傳送的命令而藉由一記憶體控制器裝置來控制。該記憶體控制器裝置係與一外部系統介接，並藉由經由該菊鍊式串接配置之通訊來控制該些記憶體裝置的讀取、寫入和其他操作。在此一組態中，通訊係由第一記憶體裝置所接收，並以任意回應通訊而傳送至第二記憶體裝置。該處理係針對菊鍊式串接中的所有記憶體裝置重複，因而致使該記憶體控制器控制菊鍊式串接中的記憶體裝置。

記憶體系統的進一步實施例可在共同支援的組件中實施，例如：覆蓋有記憶體控制器和記憶體裝置的系統封裝(SIP)殼體。SIP係為包含數個積體電路(晶片)的單一封裝或模組。在此處所述的實施例中，在SIP內的快閃記憶體控制器係組態以與外部系統以及SIP內的複數個記憶體裝置介接。可選擇地，記憶體系統可在其他單一形狀因子裝置(例如：電路板)中實施。

本發明的進一步實施例包括單向菊鍊式串接，其藉由該單向菊鍊式串接，經由一系列記憶體裝置以單一方向傳送來自控制器的命令和記憶體資料，從該菊鍊式串接中的最後一個裝置返回至控制器。單向串接包括第一信號路徑，用以運送與控制操作有關的信號；以及第二信號路徑，用以運送由該複數個非揮發性記憶體裝置所產生之對應於該些控制操作的信號。可實施雙向菊鍊式串接，其中命令和記憶體資料經由該些記憶體裝置以單一方向傳送，並經由該些裝置以相反方向返回至控制器。雙向菊鍊式串接可進一步包含鏈結，其組態以經由該串接以二方向運送信號。命令可經由該菊鍊式串接以序列模式而傳送，並伴隨識別一特定記憶體裝置的位址欄位。命令、資料和位址信號可藉由共用信號路徑而以一序列組態來運送。

本發明的實施例可被實施作為快閃記憶體系統，其中記憶體裝置包括快閃記憶體。記憶體控制器可執行快閃控制操作，例如：抹除快閃記憶體的區塊、程式化頁面、和讀取頁面。記憶體控制器可包含控制邏輯，用以提供邏輯位置至各個記憶體裝置上之實體位址的映射。所提供的映射亦可包括提供記憶體裝置上之損耗平衡(wear－leveling)的操作。記憶體控制器亦可經由NOR或其他介面而與外部系統相通訊，以及經由非揮發性記憶體裝置來控制該複數個NAND記憶體裝置。記憶體控制器裝置亦可包括記憶體陣列，藉此操作為主快閃記憶體。

經由菊鍊式串接所傳送的命令和資料可伴隨對應至該複數個記憶體裝置中的一者之位址。各個裝置藉由將該位址以及在該裝置上所建立的裝置ID作比較，來識別該些命令。在接收該些命令之前，記憶體裝置可產生對應於經由該菊鍊式串接所傳送的相關信號之裝置ID。

本發明的範例實施例將敘述如下。

第1圖說明一積體快閃裝置100，其具有快閃記憶體135和內建於單一積體電路中的控制邏輯。控制邏輯包括：用於與外部系統通訊之主機介面110、記憶體緩衝器115、用於與記憶體135介接的狀態機125、內部暫存器120、和錯誤校正邏輯130。舉例而言，在讀取操作期間，內部暫存器120接收來自主機介面110的命令和位址資料。狀態機125根據讀取操作而接收此資料並存取快閃記憶體135。狀態機125接收來自快閃記憶體135的序列資料，從其中擷取該請求的資料。在由錯誤校正邏輯130驗證之後，該請求的資料被傳送至記憶體緩衝器115，以傳送至外部系統。有關具有內建控制器的快閃記憶體裝置之操作的進一步細節，可在三星電子公司2005年12月23日所發表的「OneNAND^TM 規格書」第1.2版得知。

第2圖係為說明系統封裝(SIP)殼體210中之記憶體系統200的方塊圖，該記憶體系統200具有以菊鍊式串接組態的複數個記憶體裝置230a~230n。SIP係為包含數個積體電路(晶片)的單一封裝或模組。SIP可設計為以獨立系統或系統組件來操作，其執行電子系統(例如：行動電話、個人電腦、或數位音樂播放器)的數個或所有功能。晶片在封裝或模組內部可彼此並排地垂直堆疊或水平放置。晶片通常係藉由圍繞封裝之佈線而連接。可選擇地，晶片可使用焊錫凸塊來連接，以將它們以覆晶技術而接合在一起。

SIP可包含安裝在相同基板上的數個電路組件和被動式組件。舉例而言，SIP可包括在特殊應用積體電路(ASIC)中實施的處理器、在個別電路晶粒中實施的記憶體、以及與該電路相關聯的電阻和電容。此種組件之組合致使可在單一封裝中建立完整功能性元件，此排除增加數個外部組件以產生功能性系統之需要。利用SIP裝置的設計，由於其減低SIP之外部系統的複雜性，在侷限環境中(例如：膝上型電腦、MP3播放器、和行動電話)尤其是有用的。

如第2圖所述的快閃記憶體系統200係在SIP殼體210中實施，且包括快閃記憶體控制器220和複數個快閃記憶體裝置230a~230n。根據SIP架構，快閃記憶體控制器220和快閃記憶體裝置230a~230n係在分離的電路晶粒(晶片)中實施，並根據藉由例如圍繞在封裝中的佈線或藉由覆晶接面來連接。快閃記憶體控制器220經由系統介面而與外部系統(圖未示)相通訊，例如：電腦系統。系統介面提供介於快閃記憶體控制器220和外部系統之間的複數條信號路徑，該些信號路徑傳送和接收記憶體資料、命令、時脈信號以及其他與控制記憶體系統200相關聯的信號。

快閃記憶體控制器220可與以單向菊鍊式串接配置的一或多個快閃記憶體裝置230a~230n相通訊，以回應與外部系統的通訊或其他指示。在單向菊鍊式串接組態中，菊鍊式串接中的各個裝置將已接收的信號以及已產生的信號傳送至接續的裝置，藉此提供通過該些裝置的信號通訊路徑235。信號路徑235包含介於裝置之間的多個鏈結235a~235n，且因此表示來自快閃記憶體控制器220的通訊，以及經由菊鍊式串接中的快閃記憶體裝置230a~230n，返回至快閃記憶體控制器220之單一、單向流動。可選擇地，鏈結235a~235n可為雙向的，其連接至個別裝置上的驅動器和接收器電路。

在此例中，快閃記憶體控制器220經由信號路徑235a傳送命令和資料信號至菊鍊式串接中的第一快閃記憶體裝置230a(快閃記憶體A)。快閃記憶體230a根據已接收的命令來回應，其可包括擷取已儲存的資料、寫入資料，或是執行其他操作。接著，快閃記憶體230a將與該回應相關聯的任何資料伴隨著已接收的命令而輸出至下一個記憶體裝置230b。相反地，假如已接收的命令並未定址至快閃記憶體230a，裝置230a輸出已接收的命令而不執行額外的操作。快閃記憶體230a可藉由將與該命令相關聯的位址欄位以及儲存在記憶體230a上的裝置識別符作比較，來判定該些命令是否已定址至記憶體230a。

快閃記憶體230b接收來自記憶體230a的命令，並伴隨由著記憶體230a所產生的任何資料。由於藉由前個的記憶體230a，快閃記憶體230b回應被定址至記憶體230b的任何命令，並將該些命令以及任何已產生的資料輸出至下一個裝置230c。針對信號路徑235中的所有裝置重複接續的通訊，直至該些命令係由最後一個快閃記憶體230n所接收。快閃記憶體230n根據該些命令回應，並伴隨著由記憶體裝置230a~230n所產生的任何資料，經由信號路徑235n而將該些命令輸出至快閃記憶體控制器220。因此，記憶體系統200的通訊經由信號路徑235而被傳送至菊鍊式串接中的所有裝置。信號路徑235可包含介於該些裝置之間的一或多個接腳或佈線連接，且可串聯地或並聯地運送信號。參考美國專利申請案No.11/324,023(多獨立序列式鏈結記憶體)、美國專利申請案No.11/495,278(菊鍊式串接裝置)、美國專利申請案No.11/521,734(非同步ID產生)、以及美國暫時申請案No.60/802,645(記憶體裝置的序列式互連)係為有關記憶體裝置的序列通訊以及菊鍊式串接組態之範例技術。上述申請案的整體教示包含於此處，以供作參考。

在此例中，記憶體系統200包含以此一方式組態的複數個快閃記憶體裝置230a~230n，其中來自快閃記憶體控制器220的輸入信號被傳送至第一快閃記憶體裝置230a，且來自最後一個裝置230n被傳送至快閃記憶體控制器220。在範例實施例中，所有信號(包括來自快閃記憶體控制器220的輸入信號和命令)從第一記憶體裝置230a向下流至最後一個記憶體裝置230n。因此，所有的輸入和輸出信號是單向的、在信號路徑235上運送。輸入命令可包括目標裝置(例如：記憶體裝置230a~230n的一者)之位址。在系統初始化或電源開啟期間，針對各個快閃記憶體裝置230a~230n的獨特裝置位址可藉由快閃記憶體控制器220或快閃記憶體裝置230a~230n自身來指定，或可經由硬體程式化(例如：一次可程式化OTP陣列)而先前已指定。當快閃記憶體控制器220發佈伴隨著目標裝置位址的命令時，相對應的快閃記憶體裝置(裝置230a~230n的一者)執行已接收的命令。快閃記憶體裝置的其餘裝置以相關於已接收命令之旁通模式來操作，其將命令傳送至菊鍊式串接配置中的接續裝置，而沒有進一步的操作。

目標裝置位址可藉由識別符(ID)產生程序而在各個記憶體裝置230a~230n上建立。美國專利申請案No.11/521,734(非同步ID產生)，其整體參照而併入於此，包括用於菊鍊式串接配置中的複數個記憶體裝置上產生ID之範例技術。在範例實施例中，菊鍊式串接中的各個裝置230a~230n具有一產生電路(圖未示)。當控制器220傳送「產生ID」命令至裝置230a~230n，第一裝置230a上的產生電路從控制器220接收第一值，由此值產生一裝置ID。裝置ID可被儲存在第一裝置230a上的暫存器，並被用來判定命令和資料是否被定址至該裝置230a。此產生電路亦產生第二值，第二值係從第一裝置230a傳送至接續裝置230b的第一值遞增地修改。第二裝置230b上的產生電路從第二值產生裝置ID，並傳送一修改值至第三裝置230c。重複此程序，直至菊鍊式串接中的最後一個裝置230n建立裝置ID。

可選擇地，快閃記憶體裝置230a~230n可利用裝置選擇信號(圖未示)來定址，其經由連接各個裝置230a~230n和快閃記憶體控制器220之信號路徑。在此一實施例中，快閃記憶體控制器220可將裝置選擇信號傳送至快閃記憶體裝置230a(命令被定址至裝置230a)，藉此致使裝置230a回應已接收的命令，並執行已接收的命令。其餘的快閃記憶體裝置230b~230n可不接收裝置選擇信號，並因此將已接收的命令傳送至菊鍊式串接配置中的接續裝而沒有進一步操作。

快閃記憶體係為非揮發性記憶體中的一種類型，其能夠保持已儲存資料而不需供應的電源或頻繁的更新操作。在供選擇的實施例中，可使用其他類型的非揮發性記憶體，以替代一或多個快閃記憶體裝置230a~230n，或可併入至快閃記憶體裝置230a~230n。同樣地，揮發性記憶體(例如：靜態隨機存取記憶體SRAM和動態隨機存取記憶體DRAM)可併入至快閃記憶體裝置230a~230n。此種供選擇實施例亦可能需要控制器220以根據記憶體之規格而操作，或可能需要額外或替代的記憶體控制器。快閃記憶體控制器的操作將參照第4圖而進一步詳細敘述如下。

第3圖係為系統封裝(SIP)殼體310中之記憶體系統300的方塊圖，該記憶體系統300具有以菊鍊式串接組態的複數個快閃記憶體裝置330a~330n。記憶體系統300可與第2圖的系統200比較，在此範圍內，快閃記憶體控制器320以及快閃記憶體裝置330a~330n可利用如同以上參照第2圖所述之控制器220和裝置230a~230n相同的方式來組態。然而，此系統300的控制器320和裝置330a~330n係經由雙向菊鍊式串接中的信號、包含多個鏈結334a~334n和335a~334n(連接輸入和輸出埠上的裝置)的信號路徑334和335來相通訊。信號路徑334、335表示來自快閃記憶體控制器320的通訊信號，以及藉由信號路徑334經由菊鍊式串接中的快閃記憶體裝置330a~330n，經由信號路徑335返回至快閃記憶體控制器320之流動。

快閃記憶體控制器320經由系統介面而與外部系統(圖未示，例如電腦系統)相通訊。該系統介面提供介於快閃記憶體控制器320和外部系統之間的複數條信號路徑，該些信號路徑傳送和接收記憶體資料、命令、時脈信號以及其他與控制記憶體系統300相關聯的信號。

快閃記憶體控制器320可與以雙向菊鍊式串接配置的一或多個快閃記憶體裝置330a~330n相通訊，以回應與外部系統的通訊或其他指示。在此處所述之雙向菊鍊式串接組態中，快閃記憶體控制器320經由信號路徑334a而將命令和資料傳送至菊鍊式串接中的第一快閃記憶體裝置330a(快閃記憶體A)。菊鍊式串接中的各個快閃記憶體裝置330a~330n經由信號路徑334而將已接收的信號傳送至接續的裝置，直至菊鍊式串接中的最後一個裝置(快閃記憶體N，330n)接收該些信號。

各個快閃記憶體裝置330a~330n回應被定址至該裝置的已接收信號，經由信號路徑335將對應的已產生信號傳送至快閃記憶體控制器320。舉例而言，快閃記憶體控制器320可傳送被定址至快閃記憶體裝置B330b的讀取命令，以擷取儲存在該裝置的資料。該命令被傳送通過快閃記憶體A 330a(經由鏈結334a~334b)並被快閃記憶體B 330b接收。快閃記憶體B藉由將已請求資料經由鏈結335a~335b而傳送至快閃記憶體控制器320，以回應該命令。快閃記憶體B亦將命令傳送至快閃記憶體C 330c，並進一步經由該串接而依序傳送至最後一個裝置(快閃記憶體N，330n)。

在某些狀況下，快閃記憶體控制器320可針對一特定命令而定址多於一個記憶體裝置。進一步對於上述範例，該命令亦可請求來自快閃記憶體裝置C 330c的資料。在此一案例中，該裝置將接收來自快閃記憶體B 330b的命令，並藉由將該資料經由鏈結335c輸出而將已請求資料傳送至快閃記憶體控制器320。因此，快閃記憶體控制器320將經由信號路徑335接收來自快閃記憶體裝置B 330b和快閃記憶體裝置C 330c的已請求資料。

因此，快閃記憶體控制器320可藉由傳送控制和資料信號該些信號經由雙向菊鍊式串接以第一方向傳送經由裝置330a~330n(亦即，信號路徑334)，來控制快閃記憶體裝置330a~330n，且回應通訊係經由雙向菊鍊式串接以第二方向傳送信號(亦即，信號路徑335)而返回至控制器320。記憶體裝置330a~330n亦可被組態以將控制和資料信號返回至快閃記憶體控制器320，其中在該串接中的最後一個裝置(快閃記憶體裝置330n)經由信號路徑335傳送控制和資料信號。

記憶體系統300的雙向菊鍊式串接提供各個記憶體裝置330a~330n，沿著信號路徑334、335的進入和輸出鏈結至菊鍊式串接中其所連接的裝置。在供選擇的實施例中，該些裝置可經由以其他組態的鏈結來通訊。舉例而言，除了菊鍊式串接中的最後一個裝置以外的記憶體裝置可被組態以將回應通訊傳送至前個裝置。快閃記憶體B 330b可接收來自前個裝置330a的命令和資料，並將回應通訊回送至前個裝置330a，用於由快閃記憶體控制器320所接收，而不是(或除了)將該通訊傳送至接續裝置330c。當接收某些類型的通訊時，例如：高優先性命令或資料，快閃記憶體B可進一步組態以執行此操作。此一組態可在菊鍊式串接中的一或多個裝置實施，且對於減低記憶體系統300之某些操作的延遲是有用的。

第4A圖係為範例快閃記憶體控制器400的方塊圖。控制器400的實施例可在個別積體電路晶粒上實施，並且可使用於SIP中，作為分別如上或如下參考第2、3、8、和9圖所示之個別記憶體系統200、300、800、和900的快閃記憶體控制器220、320、820、和920。控制器400亦可內建於快閃記憶體晶片中，控制器400和記憶體操作為主要快閃記憶體，其可被實施作為如下參考第5和6圖所示之個別記憶體系統500、600中的主要快閃記憶體520、620。

快閃記憶體控制器400可執行對於控制快閃記憶體裝置之特定的部分或所有操作。舉例而言，典型快閃記憶體被讀取和程式化為包含預設數量記憶體位元之個別頁面，並在包含數個頁面的區塊中抹除。對應於此類操作的命令可儲存於快閃記憶體，以經由裝置控制器來擷取。NAND快閃記憶體係由個別頁面存取。已擷取的頁面可進一步地複製至外部記憶體，例如隨機存取記憶體(RAM)，其中在該頁面內的特定資料被擷取。某些寫入和存取操作亦可在快閃記憶體裝置本身內加以執行，因此免除了快閃記憶體控制器400上所需的某些功能。

快閃記憶體控制器400包括系統介面480、控制邏輯410、和快閃記憶體介面490。系統介面480適於與外部主機系統相通訊，且可被組態為NOR快閃記憶體介面或是用於其他記憶體裝置(例如：雙資料率DDR動態隨機存取記憶體DRAM)之介面、RAMDUS DRAM介面、序列ATA(SATA)介面、IEEE 1394、MMC介面、或通用序列匯排流(USB)。可選擇地，系統介面480可位於與控制邏輯410間隔開，其實施作為與快閃記憶體控制器400相通訊的個別裝置或系統之內部。

控制邏輯410包括緩衝RAM 420；模式、時序和資料控制425；內部暫存器430；以及錯誤校正碼(ECC)邏輯435。控制邏輯410係經由系統介面480和快閃記憶體介面490而分別與外部系統以及快閃記憶體裝置相通訊。緩衝RAM 420提供與系統介面480進入和輸出資料處理之內部緩衝器。內部暫存器430可包括位址暫存器、命令暫存器、組態暫存器、和狀態暫存器。模式、時序和資料控制425可由一狀態機所驅動，其接收來自快閃記憶體介面490、ECC邏輯435、內部暫存器430、和緩衝RAM 420之輸入。ECC邏輯435提供錯誤偵測和校正給模式、時序和資料控制425。

快閃記憶體介面490係為與菊鍊式串接配置之一或多個快閃記憶體裝置相通訊之實體快閃記憶體介面。範例快閃記憶體介面係如美國暫時申請案No.60/839,329(NAND快閃記憶體裝置)所述，其整體併入於此作為參考。再者，快閃記憶體介面490和控制邏輯410可被組態以控制NAND快閃記憶體裝置，其提供如上述NOR、DRAM或系統介面480上的其他介面。因此，快閃記憶體控制器400可操作為「混合」控制器，其在NOR或其他介面上經由與一外部主機系統通訊而提供NAND快閃記憶體的控制。

快閃記憶體控制器400(如本發明之實施例所施行)可操作為系統控制器，其經由該串接所傳送的命令和資料來控制記憶體裝置。此種命令和資料係由各記憶體裝置上的裝置控制器(圖未示)所接收，其依序執行對應於控制個別記憶體陣列之命令的演算法。

控制邏輯410可提供檔案記憶體管理，如第4B圖中的快閃控制495所示。檔案記憶體管理提供邏輯位址至實體位址的映射、判定已請求資料之實體位址。該映射更包括分配和重新分配儲存於該些裝置之資料的演算法，以改善性能或執行損耗平衡(wear－leveling)。

在範例讀取操作中，快閃記憶體控制器400從一外部主機系統(圖未示)接收系統介面480上的資料請求。該資料請求指示對於儲存於受記憶體控制器400所控制之一或多個記憶體裝置中的資料之邏輯位址。控制邏輯400判定相對應的實體位址。經由快閃記憶體介面490，控制器400經由該串接之記憶體裝置伴隨著該請求資料的實體位址發佈「讀取命令」。目標記憶體裝置執行「讀取」演算法，以擷取該請求資料，其可包括載入頁面至裝置頁面緩衝器。在快閃記憶體介面490上，目標記憶體裝置將該請求資料傳送至快閃記憶體控制器400。控制邏輯410驗證已接收資料並修正在錯誤校正碼(ECC)模組435上的錯誤。控制邏輯410接著將該請求資料載入至緩衝RAM 420，其經由系統介面480而被傳送至外部主機系統。

程式操作可與上述的讀取操作相比較，其中快閃記憶體控制器400從外部主機系統接收待被儲存至一或多個記憶體裝置中的資料。控制邏輯410基於資料映射、分配和損耗平衡機制中的一或多個來判定儲存該資料的實體位址。給定該實體位置，快閃記憶體控制器400伴隨著該資料和該判定之實體位址經由該串接之記憶體裝置來傳送「程式命令」。目標記憶體裝置將該資料載入至頁面緩衝器，並初始化「程式」演算法，以將該資料寫入至由該記憶體控制器400所判定之實體位址。在寫入操作之後，目標裝置發佈「程式驗證」信號，以指示該寫入是否成功。該目標記憶體裝置重複「程式」和「程式驗證」之循環，直至「程式驗證」指示成功的寫入操作。

在如上所述控制複數個串接記憶體裝置中，記憶體控制器400使用一通訊協定，該協定係與用於控制單一記憶體裝置或多點配置中的複數個記憶體裝置之協定不同。舉例而言，記憶體控制器400必須發佈對應至記憶體裝置的一位址，以選擇目標記憶體裝置。此位址(或是前述目標裝置ID)可被整合至控制命令的結構內，藉此致使該串接中的特定裝置被選定。

第4B圖係為敘述第二範例快閃記憶體控制器的方塊圖，其可參照上述快閃控制器400的一或多個組態而被組態。快閃控制器401可與控制器400有所區別，在於其包括中央處理單元(CPU)470，其在更為複雜的工作上是有用的。

除了參照第4A圖所述之組件以外，快閃記憶體控制器401包括被連接至時脈產生器和控制區塊的晶體振盪器(Xtal)476，其提供基礎時脈信號。時脈產生器和控制區塊475提供各種時脈信號給CPU 470、快閃控制495、和系統介面465。CPU 470經由共用匯流排485而與其他子系統相通訊。RAM和ROM電路496亦被連接至共用匯流排485，其中RAM提供緩衝記憶體且ROM儲存可執行碼。快閃控制器495包括實體快閃介面、ECC區塊、和檔案與記憶體管理區塊。快閃記憶體裝置經由實體快閃介面而存取。來自快閃記憶體裝置的已存取資料藉由ECC區塊來檢驗和校正。檔案與記憶體管理區塊提供邏輯對實體位址轉換、損耗平衡演算法、和其他功能。

第5圖係為封入於SIP殼體中的另一範例記憶體系統500之方塊圖。該系統包括封入於SIP殼體中的數個裝置，該殼體有主要快閃記憶體裝置520和沿著信號路徑535以單向菊鍊式串接之複數個快閃記憶體裝置530a~530n。信號路徑535包含連接該些裝置的多個鏈結535a~535n。主要快閃記憶體裝置520將鏈結535a上的命令和資料傳送至第一記憶體裝置530a，以及接收在鏈結535n上的來自該菊鍊式串接中之最後一個記憶體裝置530n的回應通訊。

該系統500可包含以上參考第2和3圖所述之系統200、300的特徵。主要快閃記憶體520包括內建於單一積體電路晶粒上的快閃記憶體之快閃記憶體控制器。該內建的快閃記憶體控制器可包含以上參考第4A~4B所述之快閃記憶體控制器400、401的特徵。主要快閃記體裝置520經由系統介面而與外部系統相通訊，並控制以單向菊鍊式串接配置的快閃記憶體裝置530a~530n。再者，主要快閃記憶體裝置亦控制其內部的快閃記憶體，藉此提供由外部系統所使用的額外記憶體。因此，藉由使用主要快閃記憶體520而非分離快閃記憶體控制器，連成封入於SIP殼體510中之記憶體系統500的更高記憶體容量是可行的。

第6圖係為SIP殼體610中的供選擇快閃記憶體系統600之方塊圖，該系統600具有控制複數個快閃記憶體裝置620a~620n之主要快閃記憶體620。該些裝置係沿著信號路徑634和635以雙向菊鍊式串接來配置，信號路徑634、635包含連接該些裝置之鏈結634a~634n和635a~635n。該系統600可包含參照第2、3和5圖所述之系統200、300和500之特徵。

第7圖係為實施於SIP佈局中的範例記憶體系統700之方塊圖。該系統包含以垂直堆疊安裝在佈線板750並封入在SIP殼體710內的數個晶片，其包括記憶體控制器720和複數個記憶體裝置730a~730c。SIP殼體710可包含密封媒介或樹脂，其將所有側邊上的系統組件包封，藉此提供其中該些組件是固定的硬式封裝。晶片720、記憶體裝置730a~730c藉由佈線735而連接，而佈線735亦可封入於殼體710中。可選擇地，晶片720、記憶體裝置730a~730c可根據設計限制而沿著殼體710之內部彼此並排地水平放置，或可使用「覆晶」技術中的焊錫凸塊將它們接合在一起而連接。

記憶體裝置730c經由可傳送和接收裝置730c之信號的裝置，藉由多個端子(例如：端子755)而被連接至佈線板750。端子755被連接至佈線板750的對向表面上之外部端子(例如：端子745)，其致使與外部系統相通訊。相同地，記憶體控制器720可經由信號路徑而與外部系統相通訊，該信號路徑包含連接至端子740的佈線735，其依序連接至一或多個外部端子745。

第7圖的方塊圖提供實施於SIP殼體710中之記憶體系統700的敘述範例。如上所述之系統700的組件和連接可根據特定實施例之設計需求而不同地組態。舉例而言，第2、3、5、6、8和9圖的記憶體系統200、300、500、600、800和900可實施作為可與第7圖的系統相比較之系統700的記憶體系統。因此，此種記憶體系統提供SIP殼體，其具有記憶體控制器和以菊鍊式串接配置之複數個記憶體裝置，該控制器經由該串接控制記憶體裝置。

系統封裝(SIP)係為單一形狀因子的實施例之範例之一，其中可實施記憶體系統200、300、500、600、800和900。記憶體系統亦可實施於其他合適的裝置中或共同支援的組件中，其中組件記憶體控制器和記憶體裝置被組態以與外部系統相通訊。舉例而言，記憶體系統可實施為電路板，例如：記憶卡，其中控制器和記憶體裝置包含可耦接至電路板之晶片，並經由電路板上的信號路徑而通訊。

第8圖係為SIP殼體810中之記憶體系統800的方塊圖，其具有以包含多個連接之單向菊鍊式串接組態的複數個記憶體裝置830a~830n。該些裝置830a~830n係經由在信號路徑834、835間傳送之命令而受控於快閃記憶體控制器820，而信號路徑834、835包含介於各個記憶體裝置830a~830n之間的鏈結。此組態可與第2圖的系統200之組態相比較，除了各個裝置830a~830n係藉由二單向路徑(而非一個)來連接以外。記憶體裝置亦可包含參考第2和3圖所述的系統200和300之特徵，其包括定址多個快閃記憶體裝置830a~830n的快閃記憶體控制器820。在此實施例中，經由鏈結834a藉由快閃記憶體控制器820所傳送的命令和資料，可經由鏈結834b~834d之信號路徑834所傳送。對應於該些命令的資料經由包含鏈結835b~835n之信號路徑835而被傳送，並由快閃記憶體控制器820所接收。由快閃記憶體控制器所傳送的命令和資料亦可經由鏈結835n返回至快閃記憶體控制器。因此，包含單向菊鍊式串接之信號路徑835可區分為第一路徑834a~834d(上部)，其可專用於運送來自快閃記憶體控制器820之命令和資料；以及第二路徑835b~835n(下部)，其可專用於運送由各個記憶體裝置830a~830n所產生的回應資料。

在供選擇的實施例中，記憶體系統800可適於實施如上所述之主要快閃記憶體。在此例中，快閃記憶體控制器820可以主要快閃記憶體來取代，其參考第5圖所述控制快閃記憶體裝置830a~830n。

第9圖係為SIP殼體910中的記憶體系統900之方塊圖，其具有以雙向菊鍊式串接配置並共享共用輸入/輸出埠的複數各記憶體裝置930a~930n。裝置930a~930n係經由在信號路徑935之間所傳送的命令而受控於快閃記憶體控制器920，而信號路徑935包含在各個記憶體裝置930a~930n之間的鏈結。此組態可與第3圖的系統300之組態相比較，除了各個鏈結935b~935n是單一雙向鏈結而非單向鏈結以外。鏈結935b~935n可連接至各個裝置930a~930n上的共用輸入/輸出埠，藉此致使經由各個鏈結935b~935n之雙向通訊。由快閃記憶體控制器920所傳送的命令和資料可經由信號路徑935a~935n而傳送至各個記憶體裝置930a~930n。對應於該些命令之資料亦可經由信號路徑935b~935n而被傳送，並在鏈結935a上被傳送至快閃記憶體控制器。因此，雙向菊鍊式串接係在包含並共享共用輸入/輸出埠的數個鏈結935a~935n之信號路徑935上被致能。

在供選擇的實施例中，記憶體系統900可適於實施如上所述的主要快閃記憶體。在此例中，快閃記憶體控制器920可以主要快閃記憶體來替代，其參考第6圖所述控制快閃記憶體裝置930a~930n。

雖已敘述本發明之某些實施例，但此些實施例僅作為範例而不致限縮本發明之範圍。為了解釋而非限制之目的，特定細節係被加以說明，以提供對本發明的完全了解。然而，本案之各種態樣可以在沒有特定細節的情形下加以實施。此外，對此處所述之方法與系統進行各種刪減、替代與形式上之改變仍不會脫離所附申請專利範圍中所定義之發明概念的精神及範圍。所附之申請專利範圍可涵蓋各種形式與修改而不脫離本發明之精神與範圍。

100．．．積體快閃裝置

110．．．主機介面

115．．．記憶體緩衝器

120．．．內部暫存器

125．．．狀態機

130．．．錯誤校正邏輯

135．．．快閃記憶體

200．．．記憶體系統

210．．．SIP殼體

220．．．快閃記憶體控制器

230a~230n．．．記憶體裝置

235．．．信號路徑

235a~235n．．．鏈結

300．．．記憶體系統

310．．．SIP殼體

320．．．快閃記憶體控制器

330a~330n．．．記憶體裝置

334．．．信號路徑

334a~334n．．．鏈結

335．．．信號路徑

335a~335n．．．鏈結

400、401．．．快閃記憶體控制器

410．．．控制邏輯

420．．．緩衝RAM

425．．．模式、時序和資料控制

430．．．內部暫存器

435．．．錯誤校正碼邏輯

465．．．系統介面

466．．．系統介面控制

470．．．中央處理器

475．．．時脈產生器和控制區塊

476．．．晶體振盪器

480．．．系統介面

485．．．共用匯流排

490．．．快閃記憶體介面

495．．．快閃控制

496．．．RAM和ROM電路

500．．．記憶體系統

510．．．SIP殼體

520．．．主要快閃記憶體裝置

530a~530n．．．快閃記憶體裝置

535．．．信號路徑

535a~535n．．．鏈結

600．．．記憶體系統

610．．．SIP殼體

620．．．主要快閃記憶體裝置

630a~630n．．．快閃記憶體裝置

634．．．信號路徑

634a~634n．．．鏈結

635．．．信號路徑

635a~635n．．．鏈結

700．．．記憶體系統

710．．．SIP殼體

720．．．記憶體控制器

730a~730c．．．記憶體裝置

735．．．佈線

740．．．端子

745．．．外部端子

750．．．佈線板

755．．．端子

800．．．記憶體系統

810．．．SIP殼體

820．．．快閃記憶體控制器

830a~830n．．．記憶體裝置

834．．．信號路徑

834a~834d．．．鏈結

835．．．信號路徑

835b~835n．．．鏈結

900．．．記憶體系統

910．．．SIP殼體

920．．．快閃記憶體控制器

930a~930n．．．記憶體裝置

935．．．信號路徑

935a~935n．．．鏈結

前述將從本發明的範例實施例之更為詳細的說明並伴隨著後附圖式而清楚得知，在所附圖式中，類似的元件符號係代表相同的元件。相關圖式並未依比例繪製，其作用僅在清楚表現本發明有關定理。

第1圖係為具有內建快閃記憶體控制器之習知記憶體裝置的方塊圖。

第2圖係為系統封裝(SIP)殼體中之記憶體系統的方塊圖，該記憶體系統具有以單向菊鍊式串接組態的複數個記憶體裝置。

第3圖係為系統封裝(SIP)殼體中之記憶體系統的方塊圖，該記憶體系統具有以雙向菊鍊式串接組態的複數個記憶體裝置。

第4A圖係為快閃記憶體控制器的方塊圖。

第4B圖係為具有CPU之快閃記憶體控制器的方塊圖。

第5圖係為SIP的方塊圖，該SIP包括主快閃記憶體以及以單向菊鍊式串接組態的複數個記憶體。

第6圖係為SIP的方塊圖，該SIP包括主快閃記憶體以及以雙向菊鍊式串接組態的複數個記憶體。

第7圖係為實施於SIP佈局中之記憶體系統的方塊圖。

第8圖係為SIP殼體中之記憶體系統的方塊圖，該SIP具有以單向菊鍊式串接組態並包含多個連接的複數個記憶體裝置。

第9圖係為SIP殼體中之記憶體系統的方塊圖，該SIP具有以雙向菊鍊式串接組態並共享共用埠的複數個記憶體裝置。

200．．．記憶體系統

210．．．SIP殼體

220．．．快閃記憶體控制器

230a~230n．．．記憶體裝置

235a~235n．．．鏈結

Claims (33)

1. 一種非揮發性記憶體系統，包含：以一菊鍊式串接配置的複數個非揮發性記憶體裝置；以及一非揮發性記憶體控制器裝置，其係組態以與一外部系統介接，並藉由經由該菊鍊式串接配置之通訊來控制該複數個非揮發性記憶體裝置之各個的操作，該複數個非揮發性記憶體裝置係以一雙向菊鍊式串接來組態，該雙向菊鍊式串接包括在第一方向上的第一單向菊鍊式信號路徑，以及在與該第一方向相反之第二方向上的第二單向菊鍊式信號路徑，一或多個非揮發性記憶體裝置進一步組態以經由前個非揮發性記憶體裝置來接收某些類型的通訊；提供對該接收的某些類型的通訊的回應；及傳送該回應至該前個非揮發性記憶體裝置，用於由該非揮發性記憶體控制器裝置接收。
2. 如申請專利範圍第1項所述之系統，其中該雙向菊鍊式串接配置包括複數個鏈結，各個該些鏈結係組態以經由該串接在二方向中之對應的一個方向上運送信號。
3. 如申請專利範圍第1項所述之系統，其中至少一信號路徑經由該菊鍊式串接配置以一序列組態來運送信號。
4. 如申請專利範圍第3項所述之系統，其中該至少一信號路徑包括運送命令、資料、和位址信號的一信號路 徑。
5. 如申請專利範圍第1項所述之系統，其中該複數個非揮發性記憶體裝置包括由該記憶體控制器裝置所控制的快閃記憶體。
6. 如申請專利範圍第1項所述之系統，其中該記憶體控制器裝置包括一外部系統介面和一非揮發性記憶體介面，該外部系統介面係組態以與一外部系統相通訊，且該記憶體介面係耦接至該複數個非揮發性記憶體裝置中的至少之一。
7. 如申請專利範圍第1項所述之系統，其中該記憶體控制器裝置更包含非揮發性記憶體。
8. 如申請專利範圍第1項所述之系統，其中該複數個非揮發性記憶體裝置之各個和該記憶體控制器裝置係在一共同支援組件中實施。
9. 如申請專利範圍第8項所述之系統，其中該複數個非揮發性記憶體裝置之各個和該記憶體控制器裝置係在包覆於一系統封裝(SIP)殼體中的個別晶片中實施。
10. 如申請專利範圍第8項所述之系統，其中該複數個非揮發性記憶體裝置和該記憶體控制器裝置係在耦接至一電路板的個別晶片中實施。
11. 如申請專利範圍第1項所述之系統，其中該控制器裝置藉由經由該菊鍊式串接配置傳送一位址來定址該複數個非揮發性記憶體裝置中的一者，該複數個非揮發性記憶體裝置中的至少一者將該位址與一儲存於該複數個非揮 發性記憶體裝置之各個的裝置識別符(ID)作比較。
12. 如申請專利範圍第11項所述之系統，其中該複數個非揮發性記憶體裝置之各個產生一裝置ID，以回應於介於該記憶體控制器裝置和該複數個非揮發性記憶體裝置之間的通訊。
13. 如申請專利範圍第11項所述之系統，其中該記憶體控制器裝置經由該菊鍊式串接配置傳送命令以及該位址，該位址對應至該複數個非揮發性記憶體裝置中的一者之裝置ID。
14. 如申請專利範圍第1項所述之系統，其中該複數個非揮發性記憶體裝置包括NAND快閃記憶體，且該非揮發性記憶體控制器經由一NOR介面而與該外部系統介接。
15. 如申請專利範圍第1項所述之系統，其中該非揮發性記憶體控制器包含控制邏輯，用以提供邏輯位址至實體位址的映射。
16. 如申請專利範圍第15項所述之系統，其中該控制邏輯係組態以提供損耗平衡(wear-leveling)。
17. 一種控制一非揮發性記憶體系統的方法，該方法包含：接收從一外部系統至一非揮發性記憶體控制器裝置的通訊；從該非揮發性記憶體控制器裝置經由在第一方向上的第一單向菊鍊式信號路徑傳送與該些通訊相關聯的一命令 至複數個非揮發性記憶體裝置之其中一者；以及在該非揮發性記憶體控制器上經由在與該第一方向相反之第二方向上的第二單向菊鍊式信號路徑來接收回應於該命令之來自該複數個非揮發性記憶體裝置中的該一者之資料，在一或多個非揮發性記憶體裝置上經由前個非揮發性記憶體裝置來接收某些類型的通訊；提供對該接收的某些類型的通訊的回應；及傳送該回應至該前個非揮發性記憶體裝置，用於由該非揮發性記憶體控制器裝置接收。
18. 如申請專利範圍第17項所述之方法，其中該命令係由運送資料和位址信號中之至少之一的一信號路徑來運送。
19. 如申請專利範圍第17項所述之方法，其中該複數個非揮發性記憶體裝置包括由該記憶體控制器裝置所控制的快閃記憶體。
20. 如申請專利範圍第17項所述之方法，其中該記憶體控制器裝置包括一外部系統介面和一非揮發性記憶體介面，該外部系統介面係組態以與一外部系統相通訊，且該記憶體介面係耦接至該複數個非揮發性記憶體裝置中的至少之一。
21. 如申請專利範圍第17項所述之方法，其中該記憶體控制器裝置更包含一非揮發性記憶體。
22. 如申請專利範圍第17項所述之方法，其中該複數個非揮發性記憶體裝置之各個和該記憶體控制器裝置係在包覆於一系統封裝(SIP)殼體中的個別晶片中實施。
23. 如申請專利範圍第17項所述之方法，其中該複數個非揮發性記憶體裝置和該記憶體控制器裝置係在耦接至一電路板的個別晶片中實施。
24. 如申請專利範圍第17項所述之方法，更包含藉由經由該菊鍊式串接配置傳送一位址來定址該複數個非揮發性記憶體裝置中的一者，該複數個非揮發性記憶體裝置中的至少一者將該位址與一儲存於該複數個非揮發性記憶體裝置之各個的裝置識別符(ID)作比較。
25. 如申請專利範圍第24項所述之方法，更包含在該複數個非揮發性記憶體裝置之各個產生一裝置ID，以回應於與該記憶體控制器裝置和該複數個非揮發性記憶體裝置之另一者中的至少之一的通訊。
26. 如申請專利範圍第24項所述之方法，更包含經由該菊鍊式串接配置傳送該些命令以及該位址，該位址對應至該複數個非揮發性記憶體裝置中的一者之裝置ID。
27. 一種非揮發性記憶體系統，包含：與一外部系統相通訊的一介面；控制機構，係組態以控制複數個非揮發性記憶體裝置，以回應於經由該介面與一外部系統的通訊；以及複數個非揮發性記憶體裝置，用於儲存回應於從該控制機構所接收之命令的資料，該複數個非揮發性記憶體裝 置係以一菊鍊式串接配置來組態，該複數個非揮發性記憶體裝置係以一雙向菊鍊式串接來組態，該雙向菊鍊式串接包括在第一方向上的第一單向菊鍊式信號路徑，以及在與該第一方向相反之第二方向上的第二單向菊鍊式信號路徑，一或多個非揮發性記憶體裝置進一步組態以經由前個非揮發性記憶體裝置來接收某些類型的通訊；提供對該接收的某些類型的通訊的回應；及傳送該回應至該前個非揮發性記憶體裝置，用於由該控制機構接收。
28. 如申請專利範圍第27項所述之非揮發性記憶體系統，更包含包括有邏輯位址至該記憶體裝置中之實體位址的一映射之記憶體。
29. 如申請專利範圍第28項所述之非揮發性記憶體系統，其中該控制機構更組態以提供在該複數個非揮發性記憶體裝置之間的損耗平衡(wear-leveling)。
30. 如申請專利範圍第27項所述之非揮發性記憶體系統，更包含非揮發性記憶體，其連接至以該菊鍊式串接配置的該複數個非揮發性記體裝置。
31. 如申請專利範圍第27項所述之非揮發性記憶體系統，其中該控制機構係進一步組態以傳送與該複數個非揮發性記憶體裝置中的該一者相關聯之一位址以及該命令。
32. 如申請專利範圍第27項所述之非揮發性記憶體系 統，其中該控制機構係進一步組態以接收回應於該命令之來自該複數個非揮發性記憶體裝置中的一者之資料。
33. 如申請專利範圍第27項所述之非揮發性記憶體系統，其中該介面係為NOR介面、MMC介面、SD介面、ATA介面、USB介面、和IEEE 1394介面中的一者。