KR20210094446A - 신규 커맨드 입력 방식을 지원하는 메모리 장치 및 그것의 동작 방법 - Google Patents

신규 커맨드 입력 방식을 지원하는 메모리 장치 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20210094446A
KR20210094446A KR1020200103438A KR20200103438A KR20210094446A KR 20210094446 A KR20210094446 A KR 20210094446A KR 1020200103438 A KR1020200103438 A KR 1020200103438A KR 20200103438 A KR20200103438 A KR 20200103438A KR 20210094446 A KR20210094446 A KR 20210094446A
Authority
KR
South Korea
Prior art keywords
command
row
clock signal
column
receiving
Prior art date
Application number
KR1020200103438A
Other languages
English (en)
Inventor
권영천
류제민
윤재윤
이해석
최지현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US17/145,941 priority Critical patent/US11250894B2/en
Priority to CN202110072030.3A priority patent/CN113220611A/zh
Priority to SG10202100590QA priority patent/SG10202100590QA/en
Priority to EP21152630.6A priority patent/EP3855442A1/en
Priority to TW110102104A priority patent/TWI769671B/zh
Publication of KR20210094446A publication Critical patent/KR20210094446A/ko
Priority to US17/574,174 priority patent/US11636885B2/en
Priority to US18/299,440 priority patent/US12002543B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명의 하나의 실시 예에 따른 로우 커맨드를 수신하기 위한 로우 핀들 및 로우 커맨드와 다른 컬럼 커맨드를 수신하기 위한 컬럼 핀들을 포함하는 메모리 장치의 동작 방법은 클럭 신호의 1.5-싸이클 동안 로우 핀들을 통해 특정 메모리 뱅크에 대응하는 제1 액티브 커맨드를 수신하는 단계, 제1 액티브 커맨드를 수신한 이후, 클럭 신호의 1-싸이클 동안 컬럼 핀들을 통해 특정 메모리 뱅크에 대응하는 제1 읽기 커맨드 또는 제1 쓰기 커맨드를 수신하는 단계, 제1 읽기 커맨드 또는 제1 쓰기 커맨드를 수신한 이후, 클럭 신호의 상승 에지에 대응하는 클럭 신호의 0.5-싸이클 동안 로우 핀들을 통해 특정 메모리 뱅크에 대응하는 제1 프리차지 커맨드를 수신하는 단계, 제1 프리차지 커맨드를 수신한 이후, 클럭 신호의 1.5-싸이클 동안 로우 핀들을 통해 특정 메모리 뱅크에 대응하는 제2 액티브 커맨드를 수신하는 단계, 제2 액티브 커맨드를 수신한 이후, 클럭 신호의 1-싸이클 동안 컬럼 핀들을 통해 특정 메모리 뱅크에 대응하는 제2 읽기 커맨드 또는 제2 쓰기 커맨드를 수신하는 단계, 및 제2 읽기 커맨드 또는 제2 쓰기 커맨드를 수신한 이후, 클럭 신호의 하강 에지에 대응하는 클럭 신호의 0.5-싸이클 동안 로우 핀들을 통해 특정 메모리 뱅크에 대응하는 제2 프리차지 커맨드를 수신하는 단계를 포함한다.

Description

신규 커맨드 입력 방식을 지원하는 메모리 장치 및 그것의 동작 방법{MEMORY DEVICE FOR SUPPORTING NEW COMMAND INPUT SCHEME AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로써, 좀 더 상세하게는 신규 커맨드 입력 방식을 지원하는 메모리 장치 및 그것의 동작 방법에 관한 것이다.
스마트폰, 그래픽 가속기, AI 가속기 등의 전자 장치들은 DRAM(Dynamic Random Access Memory)과 같은 메모리 장치를 이용하여 데이터를 처리한다. 전자 장치들이 처리해야 하는 데이터의 양이 증가함에 따라 고용량 및 고대역폭의 메모리 장치가 요구되고 있다. 특히, 고속으로 데이터를 처리하기 위해 HBM(High Bandwidth Memory)과 같은 멀티 채널 인터페이스 방식의 와이드 입출력을 제공하는 메모리 장치의 사용이 증가되고 있다. 이러한 메모리 장치의 사용이 증가됨에 따라 호스트 장치(예를 들어, 메모리 컨트롤러)와 메모리 장치 사이에 효율적인 입출력 인터페이스 방식이 요구되고 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 호스트 장치로부터 메모리 장치로 커맨드를 효율적으로 전달하기 위한 신규 커맨드 입력 방식을 지원하는 메모리 장치 및 그것의 동작 방법을 제공할 수 있다.
본 발명의 하나의 실시 예에 따른 로우 커맨드를 수신하기 위한 로우 핀들 및 상기 로우 커맨드와 다른 컬럼 커맨드를 수신하기 위한 컬럼 핀들을 포함하는 메모리 장치의 동작 방법은 클럭 신호의 1.5-싸이클 동안 상기 로우 핀들을 통해 특정 메모리 뱅크에 대응하는 제1 액티브 커맨드를 수신하는 단계, 상기 제1 액티브 커맨드를 수신한 이후, 상기 클럭 신호의 1-싸이클 동안 상기 컬럼 핀들을 통해 상기 특정 메모리 뱅크에 대응하는 제1 읽기 커맨드 또는 제1 쓰기 커맨드를 수신하는 단계, 상기 제1 읽기 커맨드 또는 상기 제1 쓰기 커맨드를 수신한 이후, 상기 클럭 신호의 상승 에지에 대응하는 상기 클럭 신호의 0.5-싸이클 동안 상기 로우 핀들을 통해 상기 특정 메모리 뱅크에 대응하는 제1 프리차지 커맨드를 수신하는 단계, 상기 제1 프리차지 커맨드를 수신한 이후, 상기 클럭 신호의 1.5-싸이클 동안 상기 로우 핀들을 통해 상기 특정 메모리 뱅크에 대응하는 제2 액티브 커맨드를 수신하는 단계, 상기 제2 액티브 커맨드를 수신한 이후, 상기 클럭 신호의 1-싸이클 동안 상기 컬럼 핀들을 통해 상기 특정 메모리 뱅크에 대응하는 제2 읽기 커맨드 또는 제2 쓰기 커맨드를 수신하는 단계, 및 상기 제2 읽기 커맨드 또는 상기 제2 쓰기 커맨드를 수신한 이후, 상기 클럭 신호의 하강 에지에 대응하는 상기 클럭 신호의 0.5-싸이클 동안 상기 로우 핀들을 통해 상기 특정 메모리 뱅크에 대응하는 제2 프리차지 커맨드를 수신하는 단계를 포함한다.
본 발명의 하나의 실시 예에 따른 메모리 장치는 클럭 신호를 수신하기 위한 클럭 핀, 로우 커맨드를 수신하기 위한 로우 핀들, 상기 로우 커맨드와 다른 컬럼 커맨드를 수신하기 위한 컬럼 핀들, 및 상기 로우 핀들을 통해 상기 클럭 신호의 2-싸이클 중 1.5-싸이클 동안 제1 액티브 커맨드를 수신하고, 상기 클럭 신호의 하강 에지에 대응하는 나머지 0.5-싸이클 동안 제1 프리차지 커맨드를 수신하고, 상기 컬럼 핀들을 통해 상기 2-싸이클 중 1-싸이클 동안 제1 쓰기 커맨드 또는 제1 읽기 커맨드를 수신하고, 나머지 1-싸이클 동안 제2 쓰기 커맨드 또는 제2 읽기 커맨드를 수신하도록 구성된 인터페이스 회로를 포함한다.
본 발명의 하나의 실시 예에 따른 메모리 장치는 클럭 신호를 수신하기 위한 클럭 핀, 로우 커맨드를 수신하기 위한 로우 핀들, 상기 로우 커맨드와 다른 컬럼 커맨드를 수신하기 위한 컬럼 핀들, 및 상기 클럭 신호의 제1 상승 에지 및 제1 하강 에지를 포함하는 제1 구간 동안 상기 로우 핀들을 통해 상기 제1 상승 에지에 대응하는 제1 로우 커맨드 및 상기 제1 하강 에지에 대응하는 제2 로우 커맨드를 수신하고, 상기 제1 구간 동안 상기 컬럼 핀들을 통해 제1 컬럼 커맨드를 수신하고, 상기 클럭 신호의 제2 상승 에지 및 제2 하강 에지를 포함하는 제2 구간 동안 상기 로우 핀들을 통해 상기 제2 상승 에지에 대응하는 제3 로우 커맨드 및 상기 제2 하강 에지에 대응하는 제4 로우 커맨드를 수신하고, 상기 제2 구간 동안 상기 컬럼 핀들을 통해 제2 컬럼 커맨드를 수신하도록 구성된 인터페이스 회로를 포함하고, 상기 제2 로우 커맨드 및 상기 제3 로우 커맨드는 동일한 동작을 나타내는 특정 커맨드이다.
본 발명의 실시 예에 따른 메모리 장치는 로우 핀을 통해 로우 커맨드와 컬럼 핀을 통해 컬럼 커맨드를 병렬적으로 수신할 수 있고, 클럭 신호의 상승 에지 또는 하강 에지에 대응하는 타이밍에 로우 커맨드 중 특정 커맨드를 수신할 수 있다. 이에 따라, 메모리 장치는 뱅크 인터리브(interleave), 뱅크 그룹 인터리브, 또는 의사 채널(pseudo channel) 인터리브 등과 같이 메모리 액세스가 연속적으로 이루어지는 상황에서 커맨드들을 빠르게 수신할 수 있다. 따라서, 메모리 장치의 동작 속도가 향상될 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 예시적인 블록도이다.
도 3a 내지 도 3c는 본 발명의 실시 예들에 따라 도 1의 메모리 장치가 커맨드들을 수신하는 타이밍도의 예시들을 보여준다.
도 4a 및 도 4b는 본 발명의 실시 예들에 따라 도 1의 메모리 장치가 하나의 메모리 뱅크에 대한 커맨드들을 수신하는 타이밍도의 예시를 보여준다.
도 5는 도 1의 메모리 장치의 예시적인 동작을 보여주는 순서도이다.
도 6은 도 2의 제어 로직 회로의 예시적인 블록도이다.
도 7은 본 발명의 실시 예들에 따른 적층형 메모리 장치를 보여주는 블록도이다.
도 8은 도 7의 적층형 메모리 장치의 예시적인 블록도이다.
도 9는 도 8의 적층형 메모리 장치의 확장 예시를 보여주는 블록도이다.
도 10은 도 8의 적층형 메모리 장치의 확장 예시를 보여주는 블록도이다.
도 11a 및 도 11b는 본 발명의 실시 예들에 따라 도 7의 적층형 메모리 장치가 커맨드들을 수신하는 타이밍도의 예시들을 보여준다.
도 12a는 본 발명의 실시 예에 따른 로우 커맨드의 예시를 보여주는 테이블이다.
도 12b는 본 발명의 실시 예에 따른 컬럼 커맨드의 예시를 보여주는 테이블이다.
도 13은 도 12a의 로우 커맨드에 따라 프리차지 커맨드를 감지하기 위한 제어 로직 회로의 예시적인 회로도이다.
도 14는 본 발명의 하나의 실시 예에 따른 반도체 패키지를 보여주는 도면이다.
도 15는 본 발명의 하나의 실시 예에 따른 반도체 패키지의 구현 예시를 보여주는 도면이다.
도 16은 본 발명의 다른 실시 예에 따른 반도체 패키지를 보여주는 도면이다.
도 17은 본 발명의 하나의 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 강도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 하나의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다. 도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 컨트롤러(100)는 메모리 장치(200)의 전반적인 동작을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(100)는 메모리 장치(200)로부터 데이터가 출력되거나 또는 메모리 장치(200)에 데이터가 저장되도록 메모리 장치(200)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(100)는 시스템-온-칩(SoC)의 일부로서 구현될 수 있으나, 이에 한정되지 않는다.
메모리 컨트롤러(100)는 호스트 인터페이스 회로(110) 및 클럭 핀(CK_P'), 로우 핀(R_P'), 컬럼 핀(C_P'), 및 데이터 핀(D_P')을 포함할 수 있다. 호스트 인터페이스 회로(110)는 클럭 핀(CK_P')을 통해 클럭 신호(CK)를 메모리 장치(200)로 전송할 수 있다. 클럭 신호(CK)는 주기적으로 하이(high) 레벨 및 로우(low) 레벨 사이에서 토글하는 신호일 수 있다. 예를 들어, 클럭 신호(CK)는 차동 쌍 중 하나인 차동 신호일 수 있다.
호스트 인터페이스 회로(110)는 로우 핀(R_P')을 통해 로우 커맨드(CMD_r) 및/또는 로우 어드레스(ADD_r)(이하, 로우 커맨드/로우 어드레스(CMD_r/ADD_r)라 칭함)를 메모리 장치(200)로 전송할 수 있다. 예를 들어, 로우 커맨드(CMD_r)는 액티브 커맨드(ACT) 및 프리차지 커맨드(PRE)를 포함할 수 있다. 예를 들어, 로우 어드레스(ADD_r)는 로우 커맨드(CMD_r)에 대응하는 뱅크 어드레스를 포함할 수 있다. 호스트 인터페이스 회로(110)는 클럭 신호(CK)의 토글 타이밍들에 기초하여 로우 커맨드(CMD_r)/로우 어드레스(ADD_r)를 메모리 장치(200)로 전송할 수 있다.
호스트 인터페이스 회로(110)는 컬럼 핀(C_P')을 통해 컬럼 커맨드(CMD_c) 및/또는 컬럼 어드레스(ADD_c)(이하, 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c)라 칭함)를 메모리 장치(200)로 전송할 수 있다. 예를 들어, 컬럼 커맨드(CMD_c)는 읽기 커맨드(RD) 및 쓰기 커맨드(WR)를 포함할 수 있다. 즉, 로우 커맨드(CMD_r)와 컬럼 커맨드(CMD_c)는 서로 다른 커맨드들을 포함할 수 있다. 예를 들어, 컬럼 어드레스(ADD_c)는 컬럼 커맨드(CMD_c)에 대응하는 뱅크 어드레스를 포함할 수 있다. 호스트 인터페이스 회로(110)는 클럭 신호(CK)의 토글 타이밍들에 기초하여 컬럼 커맨드(CMD_c)/컬럼 어드레스(ADD_c)를 메모리 장치(200)로 전송할 수 있다.
호스트 인터페이스 회로(110)는 데이터 핀(D_P')을 통해 데이터(DATA)를 메모리 장치(200)로 전송할 수 있다. 호스트 인터페이스 회로(110)는 별도의 데이터 클럭 신호(예를 들어, 쓰기 데이터 스트로브 신호(WDQS))의 토글 타이밍들에 기초하여 데이터(DATA)를 메모리 장치(200)로 전송할 수 있다. 호스트 인터페이스 회로(110)는 데이터 핀(D_P')을 통해 메모리 장치(200)로부터 데이터(DATA)를 수신할 수 있다.
메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 동작할 수 있다. 예를 들어, 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 저장된 데이터를 출력하거나, 또는 메모리 컨트롤러(100)로부터 수신된 데이터를 저장할 수 있다.
메모리 장치(200)는 메모리 인터페이스 회로(210) 및 메모리 뱅크 어레이(220)를 포함할 수 있다. 메모리 장치(200)는 메모리 컨트롤러(100)의 클럭 핀(CK_P'), 로우 핀(R_P'), 컬럼 핀(C_P'), 및 데이터 핀(D_P')에 대응하여 클럭 핀(CK_P), 로우 핀(R_P), 컬럼 핀(C_P), 및 데이터 핀(D_P)을 더 포함할 수 있다. 메모리 인터페이스 회로(210)는 메모리 컨트롤러(100)로부터 클럭 핀(CK_P)을 통해 클럭 신호(CK)를 수신할 수 있다.
메모리 인터페이스 회로(210)는 메모리 컨트롤러(100)로부터 로우 핀(R_P)을 통해 로우 커맨드/로우 어드레스(CMD_r/ADD_r)를 수신할 수 있다. 예를 들어, 메모리 인터페이스 회로(210)는 클럭 신호(CK)의 토글 타이밍들을 기반으로 로우 커맨드/로우 어드레스(CMD_r/ADD_r)를 샘플링할 수 있다. 예시적인 실시 예에서, 로우 커맨드/로우 어드레스(CMD_r/ADD_r)는 복수의 신호 라인들을 통해 메모리 장치(200)로 전송될 수 있다. 이 경우, 로우 핀(R_P)은 복수의 신호 라인들에 대응하는 복수의 핀들을 포함할 수 있다. 예를 들어, 로우 핀(R_P)은 10개의 핀들을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 인터페이스 회로(210)는 메모리 컨트롤러(100)로부터 컬럼 핀(C_P)을 통해 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c)를 수신할 수 있다. 예를 들어, 메모리 인터페이스 회로(210)는 클럭 신호(CK)의 토글 타이밍들을 기반으로 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c)를 샘플링할 수 있다. 예시적인 실시 예에서, 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c)는 복수의 신호 라인들을 통해 메모리 장치(200)로 전송될 수 있다. 이 경우, 컬럼 핀(C_P)은 복수의 신호 라인들에 대응하는 복수의 핀들을 포함할 수 있다. 예를 들어, 컬럼 핀(C_P)은 8개의 핀들을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 인터페이스 회로(210)는 메모리 컨트롤러(100)로부터 데이터 핀(D_P)을 통해 데이터(DATA)를 수신할 수 있다. 메모리 인터페이스 회로(210)는 별도의 데이터 클럭 신호(예를 들어, 쓰기 데이터 스트로브 신호(WDQS))의 토글 타이밍들에 기초하여 데이터(DATA)를 샘플링할 수 있다. 메모리 인터페이스 회로(210)는 데이터 핀(D_P)을 통해 메모리 컨트롤러(100)로 데이터(DATA)를 전송할 수 있다. 예를 들어, 메모리 인터페이스 회로(210)는 별도의 데이터 클럭 신호(예를 들어, 쓰기 데이터 스트로브 신호(WDQS))의 토글 타이밍들에 기초하여 메모리 컨트롤러(100)로 데이터(DATA)를 전송할 수 있다. 예시적인 실시 예에서, 데이터(DATA)는 복수의 신호 라인들을 통해 메모리 장치(200)로 수신되거나, 메모리 장치(200)로부터 전송될 수 있다. 이 경우, 데이터 핀(D_P)은 복수의 신호 라인들에 대응하는 복수의 핀들을 포함할 수 있다. 예를 들어, 데이터 핀(D_P)은 64개 또는 128개의 핀들을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 인터페이스 회로(210)는 메모리 컨트롤러(100)로부터 수신된 커맨드들(CMD_r, CMD_c) 및 어드레스들(ADD_r, ADD_c)을 기반으로 제어 신호(iCTRL)를 생성하고, 제어 신호(iCTRL)를 기반으로 메모리 뱅크 어레이(220)의 메모리 뱅크들 각각의 동작을 제어할 수 있다.
메모리 뱅크 어레이(220)는 하나 이상의 메모리 뱅크를 포함할 수 있다. 메모리 뱅크는 워드 라인들 및 비트 라인들에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들 각각은 DRAM(Dynamic Random Access Memory) 셀일 수 있다. 이 경우, 호스트 인터페이스 회로(110) 및 메모리 인터페이스 회로(210)는 DDR(Double Data Rate), LPDDR(low power double data rate), GDDR(Graphics Double Data Rate), Wide I/O, HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube)와 같은 표준들 중 하나에 기반하여 입출력 신호들을 통신할 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀들은 SRAM(Static RAM), PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 메모리 셀들 중 적어도 하나일 수 있다.
메모리 뱅크 어레이(220)의 메모리 뱅크들 각각은 제어 신호(iCTRL)에 응답하여 메모리 셀들에 데이터(DATA)를 기입하거나, 메모리 셀들로부터 데이터(DATA)를 독출할 수 있다.
예시적인 실시 예에서, 호스트 인터페이스 회로(110)는 로우 커맨드(CMD_r) 중 특정 커맨드(예를 들어, 프리차지 커맨드(PRE))를 클럭 신호(CK)의 상승 에지 또는 하강 에지에서 전송할 수 있다. 즉, 호스트 인터페이스 회로(110)는 특정 커맨드를 클럭 신호(CK)의 상승 에지에 대응하는 타이밍에 전송하기 시작하거나, 또는 특정 커맨드를 클럭 신호(CK)의 하강 에지에 대응하는 타이밍에 전송하기 시작할 수 있다. 예를 들어, 호스트 인터페이스 회로(110)는 제1 시간 구간에서 클럭 신호(CK)의 상승 에지에 대응하는 타이밍에 특정 커맨드를 전송하고, 제2 시간 구간에서 클럭 신호(CK)의 하강 에지에 대응하는 타이밍에 특정 커맨드를 전송할 수 있다. 호스트 인터페이스 회로(110)는 로우 커맨드(CMD_r) 중 특정 커맨드를 제외한 나머지 커맨드 및 컬럼 커맨드(CMD_c)를 클럭 신호(CK)의 상승 에지에서 전송할 수 있다. 즉, 호스트 인터페이스 회로(110)는 로우 커맨드(CMD_r) 중 나머지 커맨드 및 컬럼 커맨드(CMD_c)를 클럭 신호(CK)의 상승 에지에 대응하는 타이밍에 전송하기 시작할 수 있다.
예시적인 실시 예에서, 메모리 인터페이스 회로(210)는 메모리 컨트롤러(100)로부터 특정 커맨드가 어느 타이밍에 전송되더라도 특정 커맨드를 감지할 수 있도록 구성될 수 있다. 즉, 특정 커맨드가 클럭 신호(CK)의 상승 에지에 대응하는 타이밍에 수신되거나 클럭 신호(CK)의 하강 에지에 대응하는 타이밍에 수신되더라도, 메모리 인터페이스 회로(210)는 특정 커맨드를 감지할 수 있다. 예를 들어, 메모리 인터페이스 회로(210)는 로우 커맨드(CMD_r)를 디코딩하여 2개의 타이밍들 각각에서 전송되는 특정 커맨드를 감지할 수 있다.
이하에서는, 설명의 편의를 위해, 클럭 신호(CK)의 상승 에지 또는 하강 에지에서 특정 커맨드가 전송되거나 수신되는 표현은 클럭 신호(CK)의 상승 에지에 대응하는 타이밍 또는 클럭 신호(CK)의 하강 에지에 대응하는 타이밍에 특정 커맨드가 전송되거나 수신되기 시작하는 것을 의미할 수 있다.
도 2는 도 1의 메모리 장치의 예시적인 블록도이다. 도 2를 참조하면, 메모리 장치(200)는 메모리 뱅크 어레이(220), 제어 로직 회로(230), 및 입출력 회로(240)를 포함할 수 있다. 메모리 뱅크 어레이(220)는 복수의 메모리 뱅크들(220a~220n)을 포함하고, 메모리 뱅크들(220a~220n) 각각은 메모리 셀 어레이(221), 로우 디코더(222), 컬럼 디코더(223), 및 감지 증폭기/쓰기 드라이버(224)를 포함할 수 있다. 제어 로직 회로(230) 및 입출력 회로(240)는 도 1의 메모리 인터페이스 회로(210)에 포함될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제어 로직 회로(230) 및 입출력 회로(240)는 별도의 회로로 존재할 수 있다.
예시적인 실시 예에서, 메모리 뱅크들(220a~220n)은 복수의 뱅크 그룹들로 나뉘어질 수 있다. 예를 들어, 뱅크 그룹 각각은 4개의 메모리 뱅크들을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 메모리 뱅크들(220a~220n)이 뱅크 그룹들로 나뉘어지는 경우, 동일한 뱅크 그룹 내에서의 타이밍 파라미터들과 뱅크 그룹들 사이의 타이밍 파라미터들은 서로 다르게 설정될 수 있다.
메모리 셀 어레이(221)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 워드라인들(WL) 및 비트라인들(BL)이 교차하는 지점에 형성될 수 있다.
로우 디코더(222)는 워드라인들(WL)을 통해 메모리 셀 어레이(221)와 연결될 수 있다. 로우 디코더(222)는 제어 로직 회로(230)의 제어에 응답하여 워드라인들(WL)의 전압을 제어할 수 있다.
컬럼 디코더(223)는 비트라인들(BL)을 통해 메모리 셀 어레이(221)와 연결될 수 있다. 컬럼 디코더(223)는 제어 로직 회로(230)의 제어에 응답하여 비트라인들(BL) 중 적어도 하나의 비트라인을 선택할 수 있다. 감지 증폭기/쓰기 드라이버(224)는 컬럼 디코더(223)에 의해 선택된 비트라인의 전압 또는 전류를 감지하거나 제어할 수 있다.
제어 로직 회로(230)는 외부 장치(예를 들어, 도 1의 메모리 컨트롤러(100))로부터 로우 커맨드/로우 어드레스(CMD_r/ADD_r) 및 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c)를 수신할 수 있다. 제어 로직 회로(230)는 수신된 로우 커맨드/로우 어드레스(CMD_r/ADD_r) 및 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c)를 디코딩할 수 있다. 예시적인 실시 예에서, 제어 로직 회로(230)는 로우 커맨드 디코더를 통해 로우 커맨드(CMD_r)를 디코딩하고, 컬럼 커맨드 디코더를 통해 컬럼 커맨드(CMD_c)를 디코딩할 수 있다. 예를 들어, 제어 로직 회로(230)는 로우 커맨드(CMD_r)를 디코딩하여 액티브 커맨드(ACT) 또는 프리차지 커맨드(PRE)를 감지할 수 있다. 제어 로직 회로(230)는 컬럼 커맨드(CMD_c)를 디코딩하여 쓰기 커맨드(WR) 또는 읽기 커맨드(RD)를 감지할 수 있다.
제어 로직 회로(230)는 디코딩 결과에 기초하여 메모리 뱅크들(220a~220n) 각각을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 액티브 커맨드(ACT)가 감지되는 경우, 제어 로직 회로(230)는 특정 메모리 뱅크의 워드라인을 활성화하기 위한 제어 신호를 생성할 수 있다. 이 경우, 액티브 커맨드(ACT)에 대응하는 로우 어드레스(ADD_r)에 따라 특정 메모리 뱅크의 특정 워드라인이 활성화될 수 있다. 예를 들어, 프리차지 커맨드(PRE)가 감지되는 경우, 제어 로직 회로(230)는 적어도 하나의 메모리 뱅크를 프리차지하기 위한 제어 신호를 생성할 수 있다. 이 경우, 프리차지 커맨드(PRE)에 대응하는 로우 어드레스(ADD_r)에 따라 특정 메모리 뱅크가 프리차지되거나, 또는 모든 메모리 뱅크들이 프리차지될 수 있다. 예를 들어, 쓰기 커맨드(WR) 또는 읽기 커맨드(RD)가 감지되는 경우, 제어 로직 회로(230)는 특정 메모리 뱅크에 데이터(DATA)를 기입하거나, 또는 특정 메모리 뱅크로부터 데이터(DATA)가 독출되도록 제어 신호를 생성할 수 있다. 이 경우, 쓰기 커맨드(WR) 또는 읽기 커맨드(RD)에 대응하는 컬럼 어드레스(ADD_c)에 따라 컬럼 어드레스(ADD_c)에 대응하는 메모리 셀에 데이터(DATA)가 기입되거나, 또는 컬럼 어드레스(ADD_c)에 대응하는 메모리 셀로부터 데이터(DATA)가 독출될 수 있다.
예시적인 실시 예에서, 제어 로직 회로(230)는 로우 커맨드(CMD_r) 중 클럭 신호(CK)의 상승 에지 또는 하강 에지에서 수신되는 특정 커맨드(예를 들어, 프리차지 커맨드(PRE))를 디코딩하기 위한 특정 커맨드 디코딩 회로를 포함할 수 있다. 즉, 제어 로직 회로(230)는 특정 커맨드를 가리키는 로우 커맨드(CMD_r)가 어느 타이밍에 수신되더라도 특정 커맨드를 감지할 수 있다.
입출력 회로(240)는 복수의 데이터 라인들을 통해 외부 장치(예를 들어, 메모리 컨트롤러(100))와 데이터(DATA)를 송수신할 수 있다. 입출력 회로(240)는 메모리 뱅크들(220a~220n)로부터의 읽기 데이터 및 외부 장치로부터 제공되는 쓰기 데이터를 일시적으로 저장하기 위한 입출력 버퍼를 포함할 수 있다.
도 3a 내지 도 3c는 본 발명의 실시 예들에 따라 도 1의 메모리 장치가 커맨드들을 수신하는 타이밍도의 예시들을 보여준다. 구체적으로, 도 3a는 프리차지 커맨드(PRE)가 클럭 신호(CK_c)의 상승 에지에서 수신되는 타이밍도를 보여주고, 도 3b는 프리차지 커맨드(PRE)가 클럭 신호(CK_c)의 하강 에지에서 수신되는 타이밍도를 보여준다. 도 3c는 프리차지 커맨드(PRE)가 클럭 신호(CK_c)의 상승 에지 또는 하강 에지에서 수신되는 타이밍도를 보여준다.
도 3a 내지 도 3c를 참조하면, 2개의 신호 라인들을 통해 차동 쌍으로 클럭 신호들(CK_c, CK_t)이 수신된다. 예를 들어, 클럭 신호(CK_c)는 도 1의 클럭 신호(CK)에 대응할 수 있다. 로우 커맨드(CMD_r) 및 컬럼 커맨드(CMD_c)는 클럭 신호들(CK_c, CK_t)의 토글 타이밍들에 기초하여 수신된다. 로우 커맨드(CMD_r)로서 액티브 커맨드(ACT) 및 프리차지 커맨드(PRE)가 수신되고, 컬럼 커맨드(CMD_c)로서 쓰기 커맨드(WR) 및 읽기 커맨드(RD)가 수신된다. 액티브 커맨드(ACT)는 클럭 신호(CK_c)의 2개의 상승 에지 및 하나의 하강 에지에 대응하는 1.5-싸이클 동안 수신되고, 프리차지 커맨드(PRE)는 하나의 상승 에지 또는 하나의 하강 에지에 대응하는 0.5-싸이클 동안 수신된다. 쓰기 커맨드(WR) 및 읽기 커맨드(RD)는 클럭 신호(CK_c)의 하나의 상승 에지 및 하나의 하강 에지에 대응하는 1-싸이클 동안 수신된다. 실시 예들에 따라, 도 3a 내지 도 3c에 도시된 커맨드들의 종류 및 커맨드들 각각이 수신되는 시간(즉, 싸이클 수)은 다양하게 변경될 수 있다.
도 1 및 도 3a를 참조하면, 메모리 장치(200)는 클럭 신호(CK_c)의 상승 에지에 대응하는 제1 시점(t1)에서 액티브 커맨드(ACTa)와 쓰기 커맨드(WR)를 수신할 수 있다. 즉, 메모리 장치(200)는 액티브 커맨드(ACTa)와 쓰기 커맨드(WR)를 병렬적으로 수신할 수 있다. 이 경우, 액티브 커맨드(ACTa)에 대응하는 뱅크 어드레스와 쓰기 커맨드(WR)에 대응하는 뱅크 어드레스는 서로 다를 수 있다. 액티브 커맨드(ACTa)는 1.5-싸이클 동안 수신되므로, 액티브 커맨드(ACTa)는 제2 시점(t2)까지 수신될 수 있다.
메모리 장치(200)는 제2 시점(t2)에서 읽기 커맨드(RD)를 수신할 수 있다. 즉, 메모리 장치(200)는 액티브 커맨드(ACTa)와 읽기 커맨드(RD)를 병렬적으로 수신할 수 있다. 이 경우, 액티브 커맨드(ACTa)에 대응하는 뱅크 어드레스와 읽기 커맨드(RD)에 대응하는 뱅크 어드레스는 서로 다를 수 있다. 도 3a에 도시된 바와 같이, 쓰기 커맨드(WR)가 수신 완료된 이후에 딜레이 없이 읽기 커맨드(RD)가 수신되는 경우(즉, 쓰기 커맨드(WR)와 읽기 커맨드(RD) 사이의 시간 간격이 1tCK(즉, 클럭 신호(CK_c)의 1-싸이클)인 경우), 쓰기 커맨드(WR)에 대응하는 뱅크 어드레스와 읽기 커맨드(RD)에 대응하는 뱅크 어드레스는 서로 다를 수 있다. 예를 들어, 메모리 뱅크들이 복수의 뱅크 그룹들로 나뉘어지는 경우, 쓰기 커맨드(WR)에 대응하는 뱅크 그룹과 읽기 커맨드(RD)에 대응하는 뱅크 그룹은 서로 다를 수 있다. 이에 따라, 액티브 커맨드(ACTa), 쓰기 커맨드(WR), 및 읽기 커맨드(RD) 각각에 대응하는 뱅크 어드레스는 서로 다를 수 있다. 예를 들어, 액티브 커맨드(ACTa)는 제1 뱅크 어드레스(BA1)에 대응하고, 쓰기 커맨드(WR)는 제2 뱅크 어드레스(BA2)에 대응하고, 읽기 커맨드(RD)는 제3 뱅크 어드레스(BA3)에 대응할 수 있다.
메모리 장치(200)는 클럭 신호(CK_c)의 하강 에지에 대응하는 제3 시점(t3)에서 특정 동작을 나타내는 로우 커맨드(CMD_r)를 수신하지 않을 수 있다. 예를 들어, 메모리 장치(200)는 제3 시점(t3)에서 무동작(No operation)을 나타내는 무동작 로우 커맨드(예를 들어, 도 12a의 RNOP)를 수신할 수 있다.
메모리 장치(200)는 클럭 신호(CK_c)의 상승 에지에 대응하는 제4 시점(t4)에서 프리차지 커맨드(PREb)를 수신할 수 있다. 즉, 액티브 커맨드(ACTa)가 수신 완료된 이후 프리차지 커맨드(PREb)는 0.5-싸이클의 딜레이를 가지고 수신될 수 있다. 이 경우, 액티브 커맨드(ACTa)에 대응하는 뱅크 어드레스와 프리차지 커맨드(PREb)에 대응하는 뱅크 어드레스는 서로 다를 수 있다. 예를 들어, 프리차지 커맨드(PREb)는 제4 뱅크 어드레스(BA4)에 대응할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 프리차지 커맨드(PREb)는 쓰기 커맨드(WR)에 대응하는 제2 뱅크 어드레스(BA2) 또는 읽기 커맨드(RD)에 대응하는 제3 뱅크 어드레스(BA3)에 대응할 수 있다.
메모리 장치(200)는 클럭 신호(CK_c)의 하강 에지에 대응하는 제5 시점(t5)에서 특정 동작을 나타내는 로우 커맨드(CMD_r)를 수신하지 않을 수 있다. 예를 들어, 메모리 장치(200)는 제5 시점(t5)에서 무동작 로우 커맨드(RNOP)를 수신할 수 있다. 메모리 장치(200)는 클럭 신호(CK_c)의 상승 에지에 대응하는 제6 시점(t6)에서 액티브 커맨드(ACTc)를 수신하고, 액티브 커맨드(ACTc)가 수신 완료된 이후에 클럭 신호(CK_c)의 상승 에지에 대응하는 제7 시점(t7)에서 프리차지 커맨드(PREd)를 수신할 수 있다.
상술한 바와 같이, 프리차지 커맨드(PRE)가 클럭 신호(CK_c)의 상승 에지에서 수신되는 경우, 액티브 커맨드(ACT)가 수신 완료된 이후에 딜레이를 가지고 프리차지 커맨드(PRE)가 수신될 수 있다.
도 1 및 도 3b를 참조하면, 메모리 장치(200)는 클럭 신호(CK_c)의 상승 에지에 대응하는 제1 시점(t1)에서 액티브 커맨드(ACTa)와 쓰기 커맨드(WR)를 수신하고, 제2 시점(t2)에서 액티브 커맨드(ACTa)와 읽기 커맨드(RD)를 수신할 수 있다.
메모리 장치(200)는 클럭 신호(CK_c)의 하강 에지에 대응하는 제3 시점(t3)에서 프리차지 커맨드(PREb)를 수신할 수 있다. 즉, 액티브 커맨드(ACTa)가 수신 완료된 이후 프리차지 커맨드(PREb)는 딜레이 없이 수신될 수 있다. 이에 따라, 제3 시점(t3)에서 프리차지 커맨드(PREb)와 읽기 커맨드(RD)가 병렬적으로 수신될 수 있다. 이 경우, 액티브 커맨드(ACTa)에 대응하는 뱅크 어드레스와 쓰기 커맨드(WR)에 대응하는 뱅크 어드레스는 서로 다를 수 있다. 또한, 액티브 커맨드(ACTa)에 대응하는 뱅크 어드레스, 프리차지 커맨드(PREb)에 대응하는 뱅크 어드레스, 및 읽기 커맨드(RD)에 대응하는 뱅크 어드레스는 서로 다를 수 있다. 예를 들어, 액티브 커맨드(ACTa)는 제1 뱅크 어드레스(BA1)에 대응하고, 쓰기 커맨드(WR)는 제2 뱅크 어드레스(BA2)에 대응하고, 읽기 커맨드(RD)는 제3 뱅크 어드레스(BA3)에 대응하고, 프리차지 커맨드(PREb)는 제4 뱅크 어드레스(BA4)에 대응할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 프리차지 커맨드(PREb)는 쓰기 커맨드(WR)에 대응하는 제2 뱅크 어드레스(BA2)에 대응할 수 있다.
프리차지 커맨드(PREb)가 수신 완료된 이후 메모리 장치(200)는 딜레이 없이 클럭 신호(CK_c)의 상승 에지에 대응하는 제4 시점(t4)에서 액티브 커맨드(ACTc)를 수신할 수 있다. 액티브 커맨드(ACTc)가 수신 완료된 이후 메모리 장치(200)는 딜레이 없이 클럭 신호(CK_c)의 하강 에지에 대응하는 제5 시점(t5)에서 프리차지 커맨드(PREd)를 수신할 수 있다.
상술한 바와 같이, 프리차지 커맨드(PRE)가 클럭 신호(CK_c)의 하강 에지에서 수신되는 경우, 액티브 커맨드(ACT)가 수신 완료된 이후에 딜레이 없이 프리차지 커맨드(PRE)가 수신될 수 있다.
도 1 및 도 3c를 참조하면, 메모리 장치(200)는 클럭 신호(CK_c)의 상승 에지에 대응하는 제1 시점(t1)부터 제2 시점(t2)까지 액티브 커맨드(ACTa)를 수신할 수 있다. 메모리 장치(200)는 제2 시점(t2)부터 제3 시점(t3)까지 쓰기 커맨드(WR)를 수신할 수 있다. 메모리 장치(200)는 클럭 신호(CK_c)의 하강 에지에 대응하는 제3 시점(t3)에서 프리차지 커맨드(PREb)를 수신할 수 있다. 즉, 제2 시점(t2)과 제3 시점(t3)에 대응하는 클럭 신호(CK_c)의 1-싸이클 동안 액티브 커맨드(ACTa), 프리차지 커맨드(PREb), 및 쓰기 커맨드(WR)가 수신될 수 있다. 이 경우, 액티브 커맨드(ACTa)에 대응하는 뱅크 어드레스, 프리차지 커맨드(PREb)에 대응하는 뱅크 어드레스, 및 쓰기 커맨드(WR)에 대응하는 뱅크 어드레스는 서로 다를 수 있다. 예를 들어, 액티브 커맨드(ACTa)는 제1 뱅크 어드레스(BA1)에 대응하고, 쓰기 커맨드(WR)는 제2 뱅크 어드레스(BA2)에 대응하고, 프리차지 커맨드(PREb)는 제3 뱅크 어드레스(BA3)에 대응할 수 있다.
프리차지 커맨드(PREb)가 수신 완료된 이후 메모리 장치(200)는 딜레이 없이 제4 시점(t4)에서 액티브 커맨드(ACTc)를 수신할 수 있다. 액티브 커맨드(ACTc)가 수신 완료된 이후, 메모리 장치(200)는 클럭 신호(CK_c)의 하강 에지에 대응하는 제5 시점(t5)에서 무동작 로우 커맨드(RNOP)를 수신하고, 클럭 신호(CK_c)의 상승 에지에 대응하는 제6 시점(t6)에서 프리차지 커맨드(PREd)를 수신할 수 있다. 즉, 액티브 커맨드(ACTc)가 수신 완료된 이후에 0.5-싸이클의 딜레이를 가지고 프리차지 커맨드(PREd)가 수신될 수 있다. 프리차지 커맨드(PREd)가 수신 완료된 이후, 메모리 장치(200)는 클럭 신호(CK_c)의 하강 에지에 대응하는 제7 시점(t7)에서 무동작 로우 커맨드(RNOP)를 수신할 수 있다. 메모리 장치(200)는 제6 시점(t6)부터 제7 시점(t7)까지 읽기 커맨드(RD)를 수신할 수 있다. 즉, 제6 시점(t6)과 제7 시점(t7)에 대응하는 클럭 신호(CK_c)의 1-싸이클 동안 프리차지 커맨드(PREd), 무동작 로우 커맨드(RNOP), 및 읽기 커맨드(WR)가 수신될 수 있다.
상술한 바와 같이, 프리차지 커맨드(PRE)가 클럭 신호(CK_c)의 상승 에지 또는 하강 에지에서 수신되는 경우, 액티브 커맨드(ACT)가 수신 완료된 이후에 딜레이 없이 또는 딜레이를 가지고 프리차지 커맨드(PRE)가 수신될 수 있다.
도 3a 내지 도 3c에서는 하나의 메모리 뱅크에 대한 프리차지 커맨드(PRE)가 수신되는 것으로 설명되었으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 메모리 장치(200)는 클럭 신호(CK_c)의 상승 에지 또는 하강 에지에서 모든 메모리 뱅크들에 대응하는 프리차지 커맨드(PRE)를 수신할 수 있다.
상술한 바와 같이, 클럭 신호(CK_c)의 1.5-싸이클 동안 액티브 커맨드(ACT)가 수신되고, 클럭 신호(CK_c)의 0.5-싸이클 동안 프리차지 커맨드(PRE)가 수신되는 경우, 클럭 신호(CK_c)의 상승 에지 또는 하강 에지에 프리차지 커맨드(PRE)가 수신될 수 있다. 즉, 메모리 장치(200)는 메모리 컨트롤러(100)로부터 클럭 신호(CK_c)의 상승 에지 및 하강 에지 중 하나의 타이밍에 선택적으로 전송되는 프리차지 커맨드(PRE)를 수신할 수 있다.
상술한 바와 같이, 클럭 신호(CK_c)의 하강 에지에서 프리차지 커맨드(PRE)가 수신되는 경우, 1.5-싸이클 동안 액티브 커맨드(ACT)가 수신 완료된 이후에 딜레이 없이 바로 0.5-싸이클 동안 프리차지 커맨드(PRE)가 수신될 수 있고, 프리차지 커맨드(PRE)가 수신 완료된 이후에 딜레이 없이 바로 액티브 커맨드(ACT)가 수신될 수 있다. 또한, 액티브 커맨드(ACT) 또는 프리차지 커맨드(PRE)가 수신되는 타이밍에 쓰기 커맨드(WR) 또는 읽기 커맨드(RD)가 병렬적으로 수신될 수 있다. 이에 따라, 뱅크 인터리브, 뱅크 그룹 인터리브 등과 같이 메모리 액세스가 연속적으로 이루어지는 상황에서 복수의 뱅크들에 대응하는 커맨드들이 빠르게 수신될 수 있다. 이에 따라, 메모리 장치(200)의 동작 속도가 향상될 수 있다.
도 4a 및 도 4b는 본 발명의 실시 예들에 따라 도 1의 메모리 장치가 하나의 메모리 뱅크에 대한 커맨드들을 수신하는 타이밍도의 예시를 보여준다. 구체적으로, 도 4a는 클럭 신호(CK_c)의 상승 에지에서 프리차지 커맨드(PRE1)가 수신되는 타이밍도를 보여주고, 도 4b는 클럭 신호(CK_c)의 하강 에지에서 프리차지 커맨드(PRE2)가 수신되는 타이밍도를 보여준다.
도 4a를 참조하면, 메모리 장치(200)는 제1 시점(t1)부터 제2 시점(t2)까지 클럭 신호(CK_c)의 1.5-싸이클 동안 액티브 커맨드(ACT1)를 수신할 수 있다. 메모리 장치(200)는 액티브 커맨드(ACT1)에 따라 제3 시점(t3)에서 읽기 커맨드(RD1) 또는 쓰기 커맨드(WR1)를 수신할 수 있다. 읽기 커맨드(RD1) 또는 쓰기 커맨드(WR1)가 수신 완료된 이후에 메모리 장치(200)는 클럭 신호(CK_c)의 상승 에지에 대응하는 제4 시점(t4)에서 0.5-싸이클 동안 프리차지 커맨드(PRE1)를 수신할 수 있다. 이 경우, 액티브 커맨드(ACT1)와 프리차지 커맨드(PRE1) 사이의 최소 시간 간격(tRASa)(즉, 액티브 커맨드(ACT1)가 전송된 이후에 프리차지 커맨드(PRE1)가 전송될 수 있는 최소 시간 간격)은 클럭 신호(CK_c)의 상승 에지에 대응하는 제2 시점(t2)과 클럭 신호(CK_c)의 상승 에지에 대응하는 제4 시점(t4) 사이의 시간 구간에 대응할 수 있다. 예를 들어, 최소 시간 간격(tRASa)은 표준에 의해 미리 정해질 수 있다.
프리차지 커맨드(PRE1)가 수신 완료된 이후에 메모리 장치(200)는 제5 시점(t5)부터 제6 시점(t6)까지 액티브 커맨드(ACTa)를 수신할 수 있다. 이 경우, 프리차지 커맨드(PRE1)와 액티브 커맨드(ACTa) 사이의 최소 시간 간격(tRPa)(즉, 프리차지 커맨드(PRE1)가 전송된 이후에 액티브 커맨드(ACTa)가 전송될 수 있는 최소 시간 간격)은 클럭 신호(CK_c)의 상승 에지에 대응하는 제4 시점(t4)과 클럭 신호(CK_c)의 상승 에지에 대응하는 제6 시점(t6) 사이의 시간 구간에 대응할 수 있다. 예를 들어, 최소 시간 간격(tRPa)은 표준에 의해 미리 정해질 수 있다.
상술한 바와 같이, 동일한 메모리 뱅크에 대하여 2개의 액티브 커맨드들(ACT1, ACTa)이 수신되는 경우, 액티브 커맨드(ACT1)와 액티브 커맨드(ACTa) 사이의 최소 시간 간격(tRCa)(즉, 액티브 커맨드(ACT1)가 전송된 이후에 액티브 커맨드(ACTa)가 전송될 수 있는 최소 시간 간격)은 제2 시점(t2)과 제6 시점(t6) 사이의 시간 구간에 대응할 수 있다. 예를 들어, 최소 시간 간격(tRCa)은 표준에 의해 미리 정해질 수 있다.
도 4b를 참조하면, 메모리 장치(200)는 제7 시점(t7)부터 제8 시점(t8)까지 클럭 신호(CK_c)의 1.5-싸이클 동안 액티브 커맨드(ACT2)를 수신할 수 있다. 메모리 장치(200)는 액티브 커맨드(ACT2)에 따라 제9 시점(t9)에서 읽기 커맨드(RD2) 또는 쓰기 커맨드(WR2)를 수신할 수 있다. 읽기 커맨드(RD2) 또는 쓰기 커맨드(WR2)가 수신 완료된 이후에 메모리 장치(200)는 클럭 신호(CK_c)의 상승 에지에 대응하는 제10 시점(t10)에서 0.5-싸이클 동안 프리차지 커맨드(PRE2)를 수신할 수 있다. 이 경우, 액티브 커맨드(ACT2)와 프리차지 커맨드(PRE2) 사이의 최소 시간 간격(tRASb)(즉, 액티브 커맨드(ACT2)가 전송된 이후에 프리차지 커맨드(PRE2)가 전송될 수 있는 최소 시간 간격)은 클럭 신호(CK_c)의 상승 에지에 대응하는 제8 시점(t8)과 클럭 신호(CK_c)의 하강 에지에 대응하는 제10 시점(t10) 사이의 시간 구간에 대응할 수 있다. 예를 들어, 최소 시간 간격(tRASb)은 표준에 의해 미리 정해질 수 있다. 이 경우, 도 4a의 최소 시간 간격(tRASa)과 도 4b의 최소 시간 간격(tRASb)은 서로 다를 수 있다. 예를 들어, 최소 시간 간격(tRASa)이 최소 시간 간격(tRASb)보다 클럭 신호(CK_c)의 0.5-싸이클만큼 클 수 있다.
프리차지 커맨드(PRE2)가 수신 완료된 이후에 메모리 장치(200)는 제11 시점(t11)부터 제13 시점(t13)까지 액티브 커맨드(ACTb)를 수신할 수 있다. 이 경우, 프리차지 커맨드(PRE2)와 액티브 커맨드(ACTb) 사이의 최소 시간 간격(tRPb)(즉, 프리차지 커맨드(PRE2)가 전송된 이후에 액티브 커맨드(ACTb)가 전송될 수 있는 최소 시간 간격)은 클럭 신호(CK_c)의 하강 에지에 대응하는 제10 시점(t10)과 클럭 신호(CK_c)의 하강 에지에 대응하는 제12 시점(t12) 사이의 시간 구간에 대응할 수 있다. 예를 들어, 최소 시간 간격(tRPb)은 표준에 의해 미리 정해질 수 있다. 이 경우, 도 4a의 최소 시간 간격(tRPa)과 도 4b의 최소 시간 간격(tRPb)은 동일할 수 있다.
상술한 바와 같이, 동일한 메모리 뱅크에 대하여 2개의 액티브 커맨드들(ACT2, ACTb)이 수신되는 경우, 액티브 커맨드(ACT2)와 액티브 커맨드(ACTb) 사이의 최소 시간 간격(tRCb)(즉, 액티브 커맨드(ACT2)가 전송된 이후에 액티브 커맨드(ACTb)가 전송될 수 있는 최소 시간 간격)은 제8 시점(t8)과 제13 시점(t13) 사이의 시간 구간에 대응할 수 있다. 예를 들어, 최소 시간 간격(tRCb)은 표준에 의해 미리 정해질 수 있다. 이 경우, 도 4a의 최소 시간 간격(tRCa)과 도 4b의 최소 시간 간격(tRCb)은 동일할 수 있으나, 본 발명은 이에 한정되지 않는다.
도 5는 도 1의 메모리 장치의 예시적인 동작을 보여주는 순서도이다. 구체적으로, 도 5는, 도 4a 및 도 4b를 참조하여 설명한 바와 같이, 메모리 장치(200)의 하나의 메모리 뱅크에 대한 메모리 액세스 동작을 보여준다. 도 1 및 도 5를 참조하면, S201 단계에서, 메모리 장치(200)는 로우 핀(R_P)을 통해 액티브 커맨드(ACT)를 수신할 수 있다. 이 경우, 메모리 장치(200)는 액티브 커맨드(ACT)와 함께 특정 메모리 뱅크 어드레스를 포함한 로우 어드레스(ADD_r)를 더 수신할 수 있다. 메모리 장치(200)는 액티브 커맨드(ACT)에 응답하여 특정 메모리 뱅크의 특정 워드라인을 활성화할 수 있다.
S202 단계에서, 메모리 장치(200)는 컬럼 핀(C_P)을 통해 읽기 커맨드(RD) 또는 쓰기 커맨드(WR)를 수신할 수 있다. 이 경우, 메모리 장치(200)는 읽기 커맨드(RD) 또는 쓰기 커맨드(WR)와 함께 특정 메모리 뱅크 어드레스를 포함한 컬럼 어드레스(ADD_c)를 더 수신할 수 있다. 메모리 장치(200)는 읽기 커맨드(RD) 또는 쓰기 커맨드(WR)에 응답하여 특정 메모리 뱅크의 메모리 셀로부터 데이터(DATA)를 독출하거나 특정 메모리 뱅크의 메모리 셀에 데이터(DATA)를 기입할 수 있다.
S203 단계에서, 메모리 장치(200)는 로우 핀(R_P)을 통해 클럭 신호(CK)의 상승 에지 또는 하강 에지에서 프리차지 커맨드(PRE)를 수신할 수 있다. 예를 들어, 도 3a 내지 도 4b에 도시된 바와 같이, 프리차지 커맨드(PRE)가 클럭 신호(CK)의 0.5-싸이클 동안 수신되는 경우, 메모리 장치(200)는 클럭 신호(CK)의 상승 에지 또는 하강 에지에서 프리차지 커맨드(PRE)의 수신을 완료할 수 있다. 예를 들어, 프리차지 커맨드(PRE)가 0.5-싸이클을 초과하는 클럭 신호(CK)의 싸이클 동안 수신되는 경우, 메모리 장치(200)는 클럭 신호(CK)의 상승 에지 또는 하강 에지에서 프리차지 커맨드(PRE)의 수신을 시작할 수 있다. 이 경우, 메모리 장치(200)는 프리차지 커맨드(PRE)와 함께 특정 메모리 뱅크 어드레스를 포함한 로우 어드레스(ADD_r)를 더 수신할 수 있다. 메모리 장치(200)는 프리차지 커맨드(PRE)에 응답하여 특정 메모리 뱅크의 메모리 셀들을 프리차지할 수 있다.
도 6은 도 2의 제어 로직 회로의 예시적인 블록도이다. 도 6을 참조하면, 제어 로직 회로(230)는 로우 커맨드 디코더(230a) 및 컬럼 커맨드 디코더(230b)를 포함할 수 있다. 로우 커맨드 디코더(230a)는 클럭 핀(CK_P)을 통해 수신되는 클럭 신호(CK)를 기반으로 로우 핀(R_P)을 통해 수신되는 로우 커맨드(CMD_r)를 디코딩할 수 있다. 컬럼 커맨드 디코더(230b)는 클럭 핀(CK_P)을 통해 수신되는 클럭 신호(CK)를 기반으로 컬럼 핀(C_P)을 통해 수신되는 컬럼 커맨드(CMD_c)를 디코딩할 수 있다.
로우 커맨드 디코더(230a)는 로우 커맨드(CMD_r) 중 클럭 신호(CK)의 상승 에지 또는 하강 에지에서 수신되는 특정 커맨드(예를 들어, 프리차지 커맨드(PRE))를 디코딩할 수 있다. 로우 커맨드 디코더(230a)는 특정 커맨드를 디코딩하기 위해 제1 특정 커맨드 디코더(231), 제2 특정 커맨드 디코더(232), 비교기(233), 및 인버터(234)를 포함할 수 있다.
제1 특정 커맨드 디코더(231)는 클럭 신호(CK) 및 로우 커맨드(CMD_r)를 수신하고, 클럭 신호(CK)의 상승 에지를 기반으로 로우 커맨드(CMD_r)가 특정 커맨드인지 여부를 나타내는 제1 디코딩 결과(DR1)를 출력할 수 있다.
제2 특정 커맨드 디코더(232)는 클럭 신호(CK)가 인버터(234)를 통해 반전된 신호 및 로우 커맨드(CMD_r)를 수신할 수 있다. 이에 따라, 제2 특정 커맨드 디코더(232)는 클럭 신호(CK)의 하강 에지를 기반으로 로우 커맨드(CMD_r)가 특정 커맨드인지 여부를 나타내는 제2 디코딩 결과(DR2)를 출력할 수 있다. 도 6에는 클럭 신호(CK)가 인버터(234)를 통해 제2 특정 커맨드 디코더(232)로 입력되는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 도 3a 내지 도 3c를 참조하여 설명한 바와 같이, 클럭 신호(CK)가 차동 쌍으로 이루어지는 경우, 제1 특정 커맨드 디코더(231)로 클럭 신호(CK_c)가 입력되고, 제2 특정 커맨드 디코더(232)로 클럭 신호(CK_t)가 입력될 수 있다.
비교기(233)는 제1 디코딩 결과(DR1) 및 제2 디코딩 결과(DR2)를 비교하여 내부 커맨드(iCMD)를 생성할 수 있다. 예를 들어, 제1 디코딩 결과(DR1) 또는 제2 디코딩 결과(DR2)가 로우 커맨드(CMD_r)가 특정 커맨드임을 나타내는 경우, 비교기(233)는 특정 커맨드를 가리키는 내부 커맨드(iCMD)를 생성할 수 있다. 이에 따라, 메모리 장치(200)는 내부 커맨드(iCMD)에 응답하여 대응하는 동작을 수행할 수 있다. 예를 들어, 내부 커맨드(iCMD)가 프리차지 커맨드(PRE)를 가리키는 경우, 메모리 장치(200)는 프리차지 동작을 수행할 수 있다.
상술한 바와 같이, 제어 로직 회로(230)는 특정 커맨드 디코더를 통해 클럭 신호(CK)의 상승 에지에서 수신되는 특정 커맨드를 감지할 수 있고, 클럭 신호(CK)의 하강 에지에서 수신되는 특정 커맨드를 감지할 수 있다. 또한, 도 3a 내지 도 3c를 참조하여 설명한 바와 같이, 로우 커맨드(CMD_r)와 컬럼 커맨드(CMD_c)가 병렬적으로 수신되더라도, 제어 로직 회로(230)는 로우 커맨드 디코더(230a) 및 컬럼 커맨드 디코더(230b)를 통해 로우 커맨드(CMD_r)와 컬럼 커맨드(CMD_c)를 병렬적으로 디코딩할 수 있다.
도 7은 본 발명의 실시 예들에 따른 적층형 메모리 장치를 보여주는 블록도이다. 도 7을 참조하면, 적층형 메모리 장치(300)는 도 1의 메모리 장치(200)에 대응할 수 있다. 적층형 메모리 장치(300)는 버퍼 다이(310) 및 복수의 코어 다이들(320~350)을 포함할 수 있다. 예를 들어, 버퍼 다이(310)는 인터페이스 다이, 베이스 다이, 로직 다이, 마스터 다이 등으로도 지칭될 수 있고, 코어 다이들(320~350) 각각은 메모리 다이, 슬레이브 다이 등으로도 지칭될 수 있다. 도 7에서는 적층형 메모리 장치(300)에 4개의 코어 다이들(320~350)이 포함되는 것으로 도시되었으나, 코어 다이들의 개수는 다양하게 변경될 수 있다. 예를 들어, 적층형 메모리 장치(300)는 8개, 12개 또는 16개 코어 다이들을 포함할 수 있다.
버퍼 다이(310) 및 코어 다이들(320~350)은 실리콘 관통 전극들(TSV; Through Silicon Via)을 통해 적층되고, 전기적으로 연결될 수 있다. 이에 따라, 적층형 메모리 장치(300)는 다수의 다이들(310~350)이 적층되는 3차원 메모리 구조를 가질 수 있다. 예를 들어, 적층형 메모리 장치(300)는 HBM(High Bandwidth Memory) 또는 HMC(Hybrid Memory Cube) 표준을 기반으로 구현될 수 있다.
적층형 메모리 장치(300)는 기능적으로 독립된 복수의 채널들(또는, 볼트(vault)들)을 지원할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 적층형 메모리 장치(300)는 16개 채널들(CH0~CH15)을 지원할 수 있다. 채널들(CH0~CH15) 각각이 64개 데이터(DQ) 전달 통로를 지원하는 경우(즉, 채널들(CH0~CH15) 각각에 대응하여 64개 데이터 핀이 존재하는 경우), 16개의 채널들(CH0~CH15)을 포함하는 적층형 메모리 장치(300)는 1024개 데이터 전달 통로를 지원할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 적층형 메모리 장치(300)는 1024개 이상의 데이터 전달 통로를 지원할 수 있으며, 다양한 개수의 채널들(예를 들어, 8개 채널들)을 지원할 수 있다. 예를 들어, 적층형 메모리 장치(300)가 8개 채널들을 지원하고, 채널들 각각이 128개 데이터 전달 통로를 지원하는 경우, 적층형 메모리 장치(300)는 1024개 데이터 전달 통로를 지원할 수 있다.
코어 다이들(320~350) 각각은 적어도 하나의 채널을 지원할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 코어 다이들(320~350) 각각은 4 채널(CH0-CH3, CH4-CH7, CH8-CH11, CH12-CH15)을 지원할 수 있다. 이 경우, 코어 다이들(320~350)은 서로 다른 채널들을 지원할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 코어 다이들 중 적어도 2개는 동일한 채널을 지원할 수 있다. 예를 들어, 적층형 메모리 장치(300)가 8개의 코어 다이들을 포함하는 경우, 하나의 스택(stack)을 구성하는 4개의 코어 다이들 중 하나와 다른 스택을 구성하는 4개의 코어 다이들 중 하나는 동일한 채널을 지원할 수 있다. 이 경우, 동일한 채널을 지원하는 코어 다이들은 스택 아이디(SID)로 구분될 수 있다.
채널들 각각은 독립적인 커맨드 및 데이터 인터페이스를 구성할 수 있다. 예를 들어, 각 채널은 독립적인 타이밍 요구 조건에 기초하여 독립적으로 클록킹(independently clocked)될 수 있고, 서로 동기화되지 않을 수 있다.
채널들 각각은 복수의 메모리 뱅크들(301)을 포함할 수 있다. 예를 들어, 하나의 채널에 포함된 메모리 뱅크들(301)은 도 1의 메모리 뱅크 어레이(220)에 대응할 수 있다. 메모리 뱅크들(301) 각각은 워드라인들 및 비트라인들에 연결되는 메모리 셀들, 로우 디코더, 컬럼 디코더, 센스 앰프 등을 포함할 수 있다. 예를 들어, 채널들(CH0~CH15) 각각은 32개의 메모리 뱅크들(301)을 포함할 수 있다. 그러나, 본 발명이 이에 한정되지 않으며, 채널들(CH0~CH15) 각각은 8개 이상의 메모리 뱅크들(301)을 포함할 수 있다. 도 7에는 하나의 채널에 포함되는 메모리 뱅크들(301)이 하나의 코어 다이에 포함되는 것으로 도시되어 있으나, 하나의 채널에 포함되는 메모리 뱅크들(301)은 복수의 코어 다이들에 분산될 수 있다. 예를 들어, 코어 다이들 중 2개의 코어 다이들이 제1 채널(CH0)을 지원하는 경우, 제1 채널(CH0)에 포함되는 메모리 뱅크들(301)은 2개의 코어 다이들에 분산될 수 있다.
예시적인 실시 예에서, 하나의 채널에 포함된 메모리 뱅크들(301)은 복수의 뱅크 그룹으로 나뉘어질 수 있다. 예를 들어, 뱅크 그룹들 각각은 4개의 메모리 뱅크를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
예시적인 실시 예에서, 하나의 채널은 독립적으로 동작하는 2개의 의사 채널(Pseudo Channel)들로 나뉘어질 수 있다. 예를 들어, 의사 채널들은 채널의 커맨드 및 클록 입력들(예를 들어, 클록 신호(CK) 및/또는 클록 인에이블 신호(CKE))을 공유할 수 있으나, 커맨드들을 독립적으로 디코딩하고 실행할 수 있다. 예를 들어, 하나의 채널이 64개 데이터 전달 통로를 지원하는 경우, 의사 채널들 각각은 32개 데이터 전달 통로를 지원할 수 있다. 예를 들어, 하나의 채널이 32개의 메모리 뱅크들(301)을 포함하는 경우, 의사 채널들 각각은 16개의 메모리 뱅크들(301)을 포함할 수 있다.
버퍼 다이(310) 및 코어 다이들(320~350)은 TSV영역(302)을 포함할 수 있다. TSV영역(302)에는 다이들(310~350)을 관통하도록 구성된 TSV들이 배치될 수 있다. 버퍼 다이(310)는 TSV들을 통해 코어 다이들(320~350)과 다양한 신호들을 송수신할 수 있다. 코어 다이들(320~350) 각각은 TSV들을 통해 버퍼 다이(310) 및 다른 코어 다이와 신호들을 송수신할 수 있다. 이 경우, 신호들은 채널 별로 대응하는 TSV들을 통해 독립적으로 송수신될 수 있다. 예를 들어, 외부의 호스트 장치(예를 들어, 도 1의 메모리 컨트롤러(100))가 제1 채널(CH0)의 메모리 셀에 데이터를 저장하기 위해 제1 채널(CH0)로 데이터 신호를 전송하는 경우, 버퍼 다이(310)는 제1 채널(CH0)에 대응하는 TSV들을 통해 데이터 신호를 제1 코어 다이(320)로 전송하여 제1 채널(CH0)의 메모리 셀에 데이터를 저장할 수 있다.
예시적인 실시 예에서, TSV들을 통해 신호들을 전송하기 위해 전원 전압(VDDQL)이 이용될 수 있다. 전원 전압(VDDQL)은 버퍼 다이(310)의 전반적인 동작을 위해 이용되는 전원 전압(VDDQ)보다 작을 수 있다. 예를 들어, 전원 전압(VDDQ)은 1.1V일 수 있으며, 전원 전압(VDDQL)은 0.4V일 수 있다.
버퍼 다이(310)는 물리 계층(PHY, 311)을 포함할 수 있다. 물리 계층(311)은 외부의 호스트 장치와의 통신을 위한 인터페이스 회로들을 포함할 수 있다. 예시적인 실시 예에서, 물리 계층(311)은 채널들(CH0~CH15) 각각에 대응하는 인터페이스 회로를 포함할 수 있다. 예를 들어, 하나의 채널에 대응하는 인터페이스 회로는 도 1의 메모리 인터페이스 회로(210)에 대응할 수 있다. 호스트 장치로부터 물리 계층(311)을 통해 수신된 신호들은 TSV들을 통해 코어 다이들(320~350)로 전달될 수 있다.
예시적인 실시 예에서, 버퍼 다이(310)는 채널들 각각에 대응하는 채널 컨트롤러를 포함할 수 있다. 채널 컨트롤러는 대응하는 채널의 메모리 참조 동작들을 관리할 수 있고, 대응하는 채널의 타이밍 요구 조건을 결정할 수 있다.
예시적인 실시 예에서, 버퍼 다이(310)는 외부의 호스트 장치로부터 신호들을 수신하기 위한 복수의 핀들을 포함할 수 있다. 버퍼 다이(310)는 복수의 핀들을 통해 클럭 신호(CK), 커맨드/어드레스 신호(C/A), 쓰기 데이터 스트로브 신호(WDQS), 및 데이터 신호(DQ)를 수신하고, 읽기 데이터 스트로브 신호(RDQS) 및 데이터 신호(DQ)를 전송할 수 있다. 예를 들어, 버퍼 다이(310)는 채널 별로 클럭 신호(CK)를 수신하기 위한 2개 핀들(예를 들어, 도 1의 클럭 핀(CK_P)), 커맨드/어드레스 신호(C/A)를 수신하기 위한 18개 핀들(예를 들어, 도 1의 로우 핀(R_P) 및 컬럼 핀(C_P)), 쓰기 데이터 스트로브 신호(WDQS)를 수신하기 위한 4개 핀들, 읽기 데이터 스트로브 신호(RDQS)를 전송하기 위한 4개 핀들, 및 데이터 신호(DQ)를 송수신하기 위한 64개 핀들(예를 들어, 도 1의 데이터 핀(D_P))을 포함할 수 있다.
예시적인 실시 예에서, 적층형 메모리 장치(300)는 데이터의 에러를 검출하고 정정하기 위한 ECC(Error Correction Code) 회로를 더 포함할 수 있다. 예를 들어, 쓰기 동작에서 ECC 회로는 호스트 장치로부터 전달된 데이터에 대한 패리티(parity) 비트들을 생성할 수 있다. 읽기 동작에서 ECC 회로는 패리티 비트들을 이용하여 코어 다이들(320~350) 중 하나로부터 전달된 데이터의 에러를 검출 및 정정하고, 에러 정정된 데이터를 호스트 장치로 전송할 수 있다.
예시적인 실시 예에서, 적층형 메모리 장치(300)는, 도 1 내지 도 6을 참조하여 설명한 바와 같이, 로우 핀(R_P)을 통해 로우 커맨드(CMD_r)를 수신하고, 컬럼 핀(C_P)을 통해 컬럼 커맨드(CMD_c)를 수신할 수 있다. 적층형 메모리 장치(300)는 클럭 신호(CK)의 상승 에지 또는 하강 에지에서 로우 커맨드(CMD_r) 중 특정 커맨드를 수신할 수 있다. 즉, 적층형 메모리 장치(300)는 클럭 신호(CK)의 상승 에지 및 하강 에지 중 하나의 타이밍에 전송되는 로우 커맨드(CMD_r)로부터 특정 커맨드를 감지할 수 있다. 예를 들어, 특정 커맨드는 프리차지 커맨드(PRE)일 수 있다.
예시적인 실시 예에서, 적층형 메모리 장치(300)는, 도 6에 도시된 바와 같이, 클럭 신호(CK)의 상승 에지에서 로우 커맨드(CMD_r)를 디코딩하여 특정 커맨드를 감지하고, 클럭 신호(CK)의 하강 에지에서 로우 커맨드(CMD_r)를 디코딩하여 특정 커맨드를 감지하기 위한 특정 커맨드 디코더를 포함할 수 있다.
도 8은 도 7의 적층형 메모리 장치의 예시적인 블록도이다. 도 8을 참조하면, 적층형 메모리 장치(400)는 버퍼 다이(410) 및 코어 다이(420)를 포함할 수 있다. 코어 다이(420)는 복수의 채널들 중 채널(CHa)을 지원할 수 있다. 버퍼 다이(410)와 코어 다이(420)는 TSV 영역에 위치하는 TSV들(401~404)을 통해 통신할 수 있다. TSV들(401~404)은 채널(CHa)에 대응하는 TSV 영역에 위치할 수 있다. 예를 들어, 버퍼 다이(410)는 TSV(401)를 통해 코어 다이(420)로 클럭 신호(CK)를 전송하고, TSV(402)를 통해 코어 다이(420)로 로우 커맨드/로우 어드레스(CMD_r/ADD_r)를 전송하고, TSV(403)를 통해 코어 다이(420)로 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c)를 전송하고, TSV(404)를 통해 코어 다이(420)와 데이터(DATA)를 송수신할 수 있다. 도 8에는 TSV들(401~404) 각각이 하나의 TSV로 구현되는 것으로 도시되나, TSV들(401~404) 각각은 다양한 개수의 TSV들로 구현될 수 있다.
버퍼 다이(410)는 채널(CHa)에 대응하는 메모리 인터페이스 회로(411)를 포함할 수 있다. 메모리 인터페이스 회로(411)는 도 1의 메모리 인터페이스 회로(210)에 대응할 수 있다. 메모리 인터페이스 회로(411)는 채널(CHa)에 대응하는 클럭 핀(CK_P), 로우 핀(R_P), 컬럼 핀(C_P), 및 데이터 핀(D_P)을 통해 채널(CHa)로 전송되는 클럭 신호(CK), 로우 커맨드/로우 어드레스(CMD_r/ADD_r), 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c), 및 데이터(DATA)를 수신할 수 있다. 메모리 인터페이스 회로(411)는 TSV들(401~404)을 통해 클럭 신호(CK), 로우 커맨드/로우 어드레스(CMD_r/ADD_r), 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c), 및 데이터(DATA)를 코어 다이(420)로 전달할 수 있다. 예시적인 실시 예에서, 메모리 인터페이스 회로(411)는 신호 처리를 통해 신호 처리된 클럭 신호(CK), 로우 커맨드/로우 어드레스(CMD_r/ADD_r), 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c), 및 데이터(DATA)를 코어 다이(420)로 전달할 수 있다. 메모리 인터페이스 회로(411)는 코어 다이(420)로부터 TSV(404)를 통해 전달된 데이터(DATA)를 외부의 호스트 장치(예를 들어, 도 1의 메모리 컨트롤러(100))로 전송할 수 있다.
코어 다이(420)는 제어 로직 회로(421), 데이터 입출력 회로(422), 및 메모리 셀 어레이(423)를 포함할 수 있다. 제어 로직 회로(421), 데이터 입출력 회로(422), 및 메모리 셀 어레이(423)는 채널(CHa)을 지원하기 위한 회로들일 수 있다. 메모리 셀 어레이(423)는 채널(CHa)에 포함된 메모리 뱅크들 중 하나에 포함될 수 있다. 제어 로직 회로(421), 데이터 입출력 회로(422), 및 메모리 셀 어레이(423)는 도 2의 제어 로직 회로(230), 입출력 회로(240), 및 메모리 셀 어레이(221)에 대응할 수 있다. 이에 따라, 이하에서 중복되는 설명은 생략될 수 있다.
제어 로직 회로(421)는 버퍼 다이(410)로부터 TSV들(401~403)을 통해 전달되는 클럭 신호(CK), 로우 커맨드/로우 어드레스(CMD_r/ADD_r), 및 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c)를 수신할 수 있다. 제어 로직 회로(421)는 수신된 로우 커맨드/로우 어드레스(CMD_r/ADD_r) 및 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c)를 디코딩할 수 있다. 예시적인 실시 예에서, 제어 로직 회로(421)는, 도 6을 참조하여 설명한 바와 같이, 클럭 신호(CK)의 상승 에지에서 수신되는 로우 커맨드(CMD_r)를 디코딩하여 특정 커맨드(예를 들어, 프리차지 커맨드(PRE))를 감지하고, 클럭 신호(CK)의 하강 에지에서 수신되는 로우 커맨드(CMD_r)를 디코딩하여 특정 커맨드를 감지할 수 있다. 제어 로직 회로(421)는 디코딩 결과를 기반으로 데이터 입출력 회로(422) 및 메모리 셀 어레이(423)를 제어할 수 있다.
데이터 입출력 회로(422)는 TSV(404)를 통해 버퍼 다이(410)와 데이터(DATA)를 송수신할 수 있다. 쓰기 동작에서, 데이터 입출력 회로(422)는 버퍼 다이(410)로부터 TSV(404)를 통해 전달되는 데이터(DATA)를 메모리 셀 어레이(423)로 전송할 수 있다. 이에 따라, 메모리 셀 어레이(423)는 데이터(DATA)를 저장할 수 있다. 읽기 동작에서, 데이터 입출력 회로(422)는 메모리 셀 어레이(423)로부터 출력된 데이터(DATA)를 TSV(404)를 통해 버퍼 다이(410)로 전송할 수 있다.
도 8에는 코어 다이(420)의 제어 로직 회로(421)를 통해 코어 다이(420)에서 로우 커맨드(CMD_r) 및 컬럼 커맨드(CMD_c)가 디코딩되는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 로우 커맨드(CMD_r) 및 컬럼 커맨드(CMD_c)는 버퍼 다이(410)의 메모리 인터페이스 회로(411)에 포함되는 커맨드 디코더를 통해 디코딩될 수 있다.
도 9는 도 8의 적층형 메모리 장치의 확장 예시를 보여주는 블록도이다. 도 9를 참조하면, 적층형 메모리 장치(400a)는 버퍼 다이(410) 및 코어 다이(420a)를 포함할 수 있다. 코어 다이(420a)는 제1 의사 채널(PC0) 및 제2 의사 채널(PC1)로 구분되는 채널(CHa)을 지원할 수 있다. 코어 다이(420a)는 제1 의사 채널(PC0)을 지원하는 제어 로직 회로(421), 데이터 입출력 회로(422), 및 메모리 셀 어레이(423)를 포함하고, 제2 의사 채널(PC1)을 지원하는 제어 로직 회로(424), 데이터 입출력 회로(425), 및 메모리 셀 어레이(426)를 포함할 수 있다. 제어 로직 회로(424), 데이터 입출력 회로(425), 및 메모리 셀 어레이(426)는 제어 로직 회로(421), 데이터 입출력 회로(422), 및 메모리 셀 어레이(423)에 각각 대응하므로 자세한 설명은 생략된다.
제어 로직 회로(421)는 버퍼 다이(410)로부터 TSV들(401~403)을 통해 전달되는 클럭 신호(CK), 로우 커맨드/로우 어드레스(CMD_r/ADD_r), 및 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c)를 수신할 수 있다. 로우 어드레스(ADD_r)가 제1 의사 채널(PC0)을 가리키는 경우, 제어 로직 회로(421)는 로우 커맨드(CMD_r)를 디코딩할 수 있다. 컬럼 어드레스(ADD_c)가 제1 의사 채널(PC0)을 가리키는 경우, 제어 로직 회로(421)는 컬럼 커맨드(CMD_c)를 디코딩할 수 있다. 즉, 제어 로직 회로(421)는 제1 의사 채널(PC0)에 대응하는 로우 커맨드(CMD_r) 및 컬럼 커맨드(CMD_c)를 디코딩하고, 디코딩 결과에 따라 데이터 입출력 회로(422) 및 메모리 셀 어레이(423)를 제어할 수 있다.
제어 로직 회로(424)는 버퍼 다이(410)로부터 TSV들(401~403)을 통해 전달되는 클럭 신호(CK), 로우 커맨드/로우 어드레스(CMD_r/ADD_r), 및 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c)를 수신할 수 있다. 로우 어드레스(ADD_r)가 제2 의사 채널(PC1)을 가리키는 경우, 제어 로직 회로(424)는 로우 커맨드(CMD_r)를 디코딩할 수 있다. 컬럼 어드레스(ADD_c)가 제2 의사 채널(PC1)을 가리키는 경우, 제어 로직 회로(424)는 컬럼 커맨드(CMD_c)를 디코딩할 수 있다. 즉, 제어 로직 회로(424)는 제2 의사 채널(PC1)에 대응하는 로우 커맨드(CMD_r) 및 컬럼 커맨드(CMD_c)를 디코딩하고, 디코딩 결과에 따라 데이터 입출력 회로(425) 및 메모리 셀 어레이(426)를 제어할 수 있다.
도 10은 도 8의 적층형 메모리 장치의 확장 예시를 보여주는 블록도이다. 도 10을 참조하면, 적층형 메모리 장치(400b)는 버퍼 다이(410), 제1 코어 다이(420), 및 제2 코어 다이(430)를 포함할 수 있다. 제1 코어 다이(420) 및 제2 코어 다이(430)는 복수의 채널들 중 동일한 채널(CHa)을 지원할 수 있다. 제1 코어 다이(420)는 복수의 코어 다이들로 구성된 하나의 스택에 포함되고, 제2 코어 다이(430)는 복수의 코어 다이들로 구성된 다른 스택에 포함될 수 있다. 이 경우, 코어 다이들(420, 430)은 스택 아이디(SID)로 구분될 수 있다. 예를 들어, 제1 코어 다이(420)는 제1 스택 아이디(SID0)에 대응하고, 제2 코어 다이(430)는 제2 스택 아이디(SID1)에 대응할 수 있다. 도 10에는 제1 코어 다이(420)와 제2 코어 다이(430) 사이에 다른 코어 다이가 존재하지 않는 것으로 도시되었으나, 제1 코어 다이(420)와 제2 코어 다이(430) 사이에는 다른 코어 다이가 위치할 수 있다.
버퍼 다이(410)와 제1 및 제2 코어 다이들(420, 430)은 TSV 영역에 위치하는 TSV들(401~404)을 통해 통신할 수 있다. 예를 들어, 버퍼 다이(410)는 TSV(401)를 통해 제1 및 제2 코어 다이들(420, 430)로 클럭 신호(CK)를 전송하고, TSV(402)를 통해 제1 및 제2 코어 다이들(420, 430)로 로우 커맨드/로우 어드레스(CMD_r/ADD_r)를 전송하고, TSV(403)를 통해 제1 및 제2 코어 다이들(420, 430)로 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c)를 전송하고, TSV(404)를 통해 제1 및 제2 코어 다이들(420, 430)과 데이터(DATA)를 송수신할 수 있다. 도 10에는 버퍼 다이(410)가 동일한 TSV들(401~404)을 이용하여 제1 및 제2 코어 다이들(420, 430)과 통신하는 것으로 도시되어 있으나, 버퍼 다이(410)는 제1 및 제2 코어 다이들(420, 430) 각각에 대응하는 별도의 TSV들을 이용하여 제1 및 제2 코어 다이들(420, 430)과 통신할 수 있다.
제1 코어 다이(420)는 채널(CHa)을 지원하는 제어 로직 회로(421), 데이터 입출력 회로(422), 및 메모리 셀 어레이(423)를 포함하고, 제2 코어 다이(430)는 채널(CHa)을 지원하는 제어 로직 회로(431), 데이터 입출력 회로(432), 및 메모리 셀 어레이(433)를 포함할 수 있다. 제어 로직 회로(431), 데이터 입출력 회로(432), 및 메모리 셀 어레이(433)는 제어 로직 회로(421), 데이터 입출력 회로(422), 및 메모리 셀 어레이(423)에 각각 대응하므로 자세한 설명은 생략된다.
제어 로직 회로(421)는 버퍼 다이(410)로부터 TSV들(401~403)을 통해 전달되는 클럭 신호(CK), 로우 커맨드/로우 어드레스(CMD_r/ADD_r), 및 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c)를 수신할 수 있다. 로우 어드레스(ADD_r)가 제1 스택 아이디(SID0)를 가리키는 경우, 제어 로직 회로(421)는 로우 커맨드(CMD_r)를 디코딩할 수 있다. 컬럼 어드레스(ADD_c)가 제1 스택 아이디(SID0)를 가리키는 경우, 제어 로직 회로(421)는 컬럼 커맨드(CMD_c)를 디코딩할 수 있다. 즉, 제어 로직 회로(421)는 제1 스택 아이디(SID0)에 대응하는 로우 커맨드(CMD_r) 및 컬럼 커맨드(CMD_c)를 디코딩하고, 디코딩 결과에 따라 데이터 입출력 회로(422) 및 메모리 셀 어레이(423)를 제어할 수 있다.
제어 로직 회로(431)는 버퍼 다이(410)로부터 TSV들(401~403)을 통해 전달되는 클럭 신호(CK), 로우 커맨드/로우 어드레스(CMD_r/ADD_r), 및 컬럼 커맨드/컬럼 어드레스(CMD_c/ADD_c)를 수신할 수 있다. 로우 어드레스(ADD_r)가 제2 스택 아이디(SID1)를 가리키는 경우, 제어 로직 회로(431)는 로우 커맨드(CMD_r)를 디코딩할 수 있다. 컬럼 어드레스(ADD_c)가 제2 스택 아이디(SID1)를 가리키는 경우, 제어 로직 회로(431)는 컬럼 커맨드(CMD_c)를 디코딩할 수 있다. 즉, 제어 로직 회로(431)는 제2 스택 아이디(SID1)에 대응하는 로우 커맨드(CMD_r) 및 컬럼 커맨드(CMD_c)를 디코딩하고, 디코딩 결과에 따라 데이터 입출력 회로(432) 및 메모리 셀 어레이(433)를 제어할 수 있다.
도 11a 및 도 11b는 본 발명의 실시 예들에 따라 도 7의 적층형 메모리 장치가 커맨드들을 수신하는 타이밍도의 예시들을 보여준다. 구체적으로, 도 11a는 서로 다른 뱅크 그룹들(BG1~BG3)에 대한 쓰기 커맨드(WR)를 수신하는 예시를 보여준다. 도 11b는 서로 다른 의사 채널들(PC0, PC1)에 대한 쓰기 커맨드(WR)를 수신하는 예시를 보여준다.
도 11a 및 도 11b를 참조하면, 적층형 메모리 장치(300)는 1.5-싸이클 동안 액티브 커맨드(ACT)를 수신하고, 0.5-싸이클 동안 프리차지 커맨드(PRE)를 수신하고, 1-싸이클 동안 쓰기 커맨드(WR)를 수신할 수 있다. 적층형 메모리 장치(300)는 클럭 신호(CK_c)의 상승 에지 또는 하강 에지에서 프리차지 커맨드(PRE)를 수신할 수 있다. 예를 들어, 도 11a 및 도 11b에 도시된 바와 같이, 액티브 커맨드(ACTa)가 수신 완료된 이후에 딜레이 없이 적층형 메모리 장치(300)는 클럭 신호(CK_c)의 하강 에지에서 프리차지 커맨드(PREb)를 수신할 수 있다. 프리차지 커맨드(PREb)가 수신 완료된 이후에 적층형 메모리 장치(300)는 딜레이 없이 액티브 커맨드(ACTc)를 수신할 수 있다. 액티브 커맨드(ACTc)가 수신 완료된 이후에 적층형 메모리 장치(300)는 0.5-싸이클의 딜레이를 가지고 클럭 신호(CK_c)의 상승 에지에서 프리차지 커맨드(PREd)를 수신할 수 있다. 이 경우, 도 11a 및 도 11b의 로우 커맨드(CMD_c)의 예시들은 도 3c의 로우 커맨드(CMD_c)의 예시와 대응되므로, 이하에서 자세한 설명은 생략된다. 도 11a 및 도 11b에서는 쓰기 커맨드(WR)들이 수신되는 예시들이 설명되나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 쓰기 커맨드(WR)들은 읽기 커맨드(RD)들로 변경될 수 있다.
도 7 및 도 11a를 참조하면, 적층형 메모리 장치(300)는 제1 시점(t1)에서 액티브 커맨드(ACTa) 및 제1 쓰기 커맨드(WR1)를 수신할 수 있다. 이 경우, 제1 쓰기 커맨드(WR1)는 제1 뱅크 그룹(BG1)의 메모리 뱅크들 중 하나에 대응할 수 있다. 제1 쓰기 커맨드(WR1)가 수신 완료된 이후에 적층형 메모리 장치(300)는 제2 시점(t2)에서 액티브 커맨드(ACTc) 및 제2 쓰기 커맨드(WR2)를 수신할 수 있다. 이 경우, 제2 쓰기 커맨드(WR2)는 제2 뱅크 그룹(BG2)의 메모리 뱅크들 중 하나에 대응할 수 있다. 제2 쓰기 커맨드(WR2)가 수신 완료된 이후에 적층형 메모리 장치(300)는 제3 시점(t3)에서 프리차지 커맨드(PREd) 및 제3 쓰기 커맨드(WR3)를 수신할 수 있다. 이 경우, 제3 쓰기 커맨드(WR3)는 제3 뱅크 그룹(BG3)의 메모리 뱅크들 중 하나에 대응할 수 있다. 예를 들어, 도 11a에 도시된 바와 같이, 서로 다른 쓰기 커맨드들이 수신되는 시점들 사이의 시간 간격은 2tCK(즉, 클럭 신호(CK_c)의 2-싸이클)일 수 있다.
상술한 바와 같이, 서로 다른 뱅크 그룹들에 대하여 쓰기 커맨드(WR) 또는 읽기 커맨드(RD)가 연속하여 수신되는 경우, 하나의 쓰기 커맨드(WR) 또는 읽기 커맨드(RD)가 수신 완료된 이후에 적층형 메모리 장치(300)는 딜레이를 가지고 다른 쓰기 커맨드(WR) 또는 읽기 커맨드(RD)를 수신할 수 있다.
도 7 및 도 11b를 참조하면, 적층형 메모리 장치(300)는 제1 시점(t1)부터 제5 시점(t5)까지 제1 내지 제5 쓰기 커맨드들(WR1~WR5)을 순차적으로 수신할 수 있다. 서로 다른 쓰기 커맨드들이 수신되는 시점들 사이의 간격은 1tCK(즉, 클럭 신호(CK_c)의 1-싸이클)일 수 있다. 즉, 도 11b에 도시된 바와 같이, 하나의 쓰기 커맨드가 수신 완료된 이후에 다른 쓰기 커맨드가 바로 수신될 수 있다. 이 경우, 연속하여 수신되는 2개의 쓰기 커맨드들은 서로 다른 의사 채널들에 대응할 수 있다. 예를 들어, 제1 쓰기 커맨드(WR1), 제3 쓰기 커맨드(WR3), 및 제5 쓰기 커맨드(WR5)는 제1 의사 채널(PC0)의 메모리 뱅크들 중 하나에 대응할 수 있고, 제2 쓰기 커맨드(WR2) 및 제4 쓰기 커맨드(WR4)는 제2 의사 채널(PC1)의 메모리 뱅크들 중 하나에 대응할 수 있다.
상술한 바와 같이, 서로 다른 의사 채널들에 대하여 쓰기 커맨드(WR) 또는 읽기 커맨드(RD)가 연속하여 수신되는 경우, 하나의 쓰기 커맨드(WR) 또는 하나의 읽기 커맨드(RD)가 수신 완료된 이후에 적층형 메모리 장치(300)는 딜레이 없이 다른 쓰기 커맨드(WR) 또는 다른 읽기 커맨드(RD)를 수신할 수 있다. 이에 따라, 적층형 메모리 장치(300)는 의사 채널 인터리브와 같이 메모리 액세스가 연속적으로 이루어지는 상황에서 커맨드들을 빠르게 수신할 수 있다.
도 12a는 본 발명의 실시 예에 따른 로우 커맨드의 예시를 보여주는 테이블이고, 도 12b는 본 발명의 실시 예에 따른 컬럼 커맨드의 예시를 보여주는 테이블이다.
도 12a를 참조하면, 로우 커맨드는 무동작 로우 커맨드(RNOP), 액티브 커맨드(ACT), 특정 뱅크에 대한 프리차지 커맨드(PREpb), 모든 뱅크에 대한 프리차지 커맨드(PREab), 특정 뱅크에 대한 리프레시 커맨드(REFpb), 모든 뱅크에 대한 리프레시 커맨드(REFab), 특정 뱅크에 대한 리프레시 관리 커맨드(RFMpb), 모든 뱅크에 대한 리프레시 관리 커맨드(RFMab), 파워-다운 엔트리(Power-Down Entry) 커맨드(PDE), 셀프 리프레시 엔트리(Self Refresh Entry) 커맨드(SRE), 파워-다운 엑시트(Power-Down Exit) 커맨드(PDX), 및 셀프 리프레시 엑시트(Self Refresh Exit) 커맨드(SRX)를 포함할 수 있다.
무동작 로우 커맨드(RNOP), 프리차지 커맨드들(PREpb, PREab), 리프레시 커맨드들(REFpb, REFab), 리프레시 관리 커맨드들(RFMpb, RFMab), 파워-다운 엑시트 커맨드(RDX), 및 셀프 리프레시 엑시트 커맨드(SRX)는 클럭 신호(CK)의 0.5-싸이클 동안 수신될 수 있다. 이 경우, 무동작 로우 커맨드(RNOP) 및 프리차지 커맨드들(PREpb, PREab)은, 도 3a 내지 도 3c를 참조하여 설명한 바와 같이, 클럭 신호(CK)의 상승 에지(R) 또는 하강 에지(F)에서 수신될 수 있다. 리프레시 관리 커맨드들(RFMpb, RFMab), 파워-다운 엑시트 커맨드(RDX), 및 셀프 리프레시 엑시트 커맨드(SRX)는 클럭 신호(CK)의 상승 에지(R)에서 수신될 수 있다.
액티브 커맨드(ACT)는 클럭 신호(CK)의 1.5-싸이클 동안 수신될 수 있다. 즉, 액티브 커맨드(ACT)는 클럭 신호(CK)의 2개의 상승 에지(R) 및 하나의 하강 에지(F)에 대응하여 수신될 수 있다. 파워-다운 엔트리 커맨드(PDE) 및 셀프 리프레시 엔트리 커맨드(SRE)는 클럭 신호(CK)의 1-싸이클 동안 수신될 수 있다. 즉, 파워-다운 엔트리 커맨드(PDE) 및 셀프 리프레시 엔트리 커맨드(SRE)는 클럭 신호(CK)의 하나의 상승 에지(R) 및 하나의 하강 에지(F)에 대응하여 수신될 수 있다.
각각의 커맨드들은 제1 내지 제10 로우 핀들(R_P0~R_P9)을 통해 수신되는 신호 값들을 기반으로 구분될 수 있다. 예를 들어, 클럭 신호(CK)의 상승 에지(R) 또는 하강 에지(F)에서 제1 내지 제4 로우 핀들(R_P0~R_P3)을 통해 하이 레벨(H)에 대응하는 신호 값들이 수신되는 경우, 로우 커맨드가 무동작 로우 커맨드(RNOP)로 감지될 수 있다. 이 경우, 제5 내지 제10 로우 핀들(R_P4~R_P9)을 통해 유효 값(V)(예를 들어, 하이 레벨(H) 또는 로우 레벨(L))에 대응하는 신호 값들이 수신될 수 있다.
예를 들어, 클럭 신호(CK)의 첫 번째 상승 에지(R)에서 제1 로우 핀(R_P0)을 통해 로우 레벨(L)에 대응하는 신호 값이 수신되고 제2 및 제3 로우 핀들(R_P1, R_P2)을 통해 하이 레벨(H)에 대응하는 신호 값들이 수신되는 경우, 로우 커맨드가 액티브 커맨드(ACT)로 감지될 수 있다. 이 경우, 제4 로우 핀(R_P3)을 통해 의사 채널(PC)이 수신되고, 제5 및 제6 로우 핀들(R_P4, R_P5)을 통해 스택 아이디(SID)가 수신되고, 제7 내지 제10 로우 핀들(R_P6~R_P9)을 통해 뱅크 어드레스(BA)가 수신될 수 있다. 예를 들어, 적층형 메모리 장치(300)가 하나의 스택으로 구현되는 경우, 제5 및 제6 로우 핀들(R_P4, R_P5)을 통해 스택 아이디(SID) 대신에 유효 값(V)들이 수신될 수 있다. 클럭 신호(CK)의 첫 번째 상승 에지(R) 이후에 액티브 커맨드(ACT)가 수신되는 동안(즉, 클럭 신호(CK)의 첫 번째 하강 에지(F) 및 두 번째 상승 에지(R)에서) 제1 및 제2 로우 핀들(R_P0, R_P1)을 통해 하이 레벨(H)에 대응하는 신호 값들과 함께 제3 내지 제10 로우 핀들(R_P2~R_P9)을 통해 로우 어드레스(RA)가 수신될 수 있다.
예를 들어, 클럭 신호(CK)의 상승 에지(R) 또는 하강 에지(F)에서 제1 로우 핀(R_P0)을 통해 하이 레벨(H)에 대응하는 신호 값이 수신되고 제2 및 제3 로우 핀들(R_P1, R_P2)을 통해 로우 레벨(L)에 대응하는 신호 값들이 수신되는 경우, 로우 커맨드가 프리차지 커맨드(PREpb)로 감지될 수 있다. 이 경우, 제4 로우 핀(R_P3)을 통해 의사 채널(PC)이 수신되고, 제5 및 제6 로우 핀들(R_P4, R_P5)을 통해 스택 아이디(SID)가 수신되고, 제7 내지 제10 로우 핀들(R_P6~R_P9)을 통해 뱅크 어드레스(BA)가 수신될 수 있다. 예를 들어, 적층형 메모리 장치(300)가 하나의 스택으로 구현되는 경우, 제5 및 제6 로우 핀들(R_P4, R_P5)을 통해 스택 아이디(SID) 대신에 유효 값(V)들이 수신될 수 있다.
예를 들어, 클럭 신호(CK)의 상승 에지(R) 또는 하강 에지(F)에서 제1 및 제3 로우 핀(R_P0, R_P2)들을 통해 하이 레벨(H)에 대응하는 신호 값들이 수신되고 제2 로우 핀(R_P1)을 통해 로우 레벨(L)에 대응하는 신호 값이 수신되는 경우, 로우 커맨드가 프리차지 커맨드(PREab)로 감지될 수 있다. 이 경우, 제4 로우 핀(R_P3)을 통해 의사 채널(PC)이 수신되고, 제5 내지 제10 로우 핀들(R_P4~ R_P9)을 통해 유효 값(V)이 수신될 수 있다.
이와 마찬가지로, 제1 내지 제10 로우 핀들(R_P0~R_P9)을 통해 수신되는 신호 값들을 기반으로 로우 커맨드가 리프레시 커맨드들(REFpb, REFab), 리프레시 관리 커맨드들(RFMpb, RFMab), 파워-다운 엔트리 커맨드(PDE), 셀프 리프레시 엔트리 커맨드(SRE), 파워-다운 엑시트 커맨드(PDX), 및 셀프 리프레시 엑시트 커맨드(SRX) 중 하나로 감지될 수 있다.
도 12b를 참조하면, 컬럼 커맨드들은 무동작 컬럼 커맨드(CNOP), 읽기 커맨드들(RD, RDA), 쓰기 커맨드들(WR, WRA), 모드 레지스터 셋 커맨드(MRS), 및 모드 레지스터 읽기 커맨드(MRR)를 포함할 수 있다. 여기서, 읽기 커맨드(RDA) 및 쓰기 커맨드(WRA)는 읽기 동작 및 쓰기 동작과 함께 오토-프리차지 동작을 지시하는 커맨드들이다. 커맨드들 각각은 클럭 신호(CK)의 상승 에지(R) 및 하강 에지(F)에 대응하는 1-싸이클 동안 수신될 수 있다.
각각의 커맨드들은 제1 내지 제8 컬럼 핀들(C_P0~C_P7)을 통해 수신되는 신호 값들을 기반으로 구분될 수 있다. 예를 들어, 클럭 신호(CK)의 상승 에지(R)에서 제1 및 제3 컬럼 핀들(C_P0, C_P2)을 통해 하이 레벨(H)에 대응하는 신호 값들이 수신되고, 제2 및 제4 컬럼 핀들(C_P1, C_P3)을 통해 로우 레벨(L)에 대응하는 신호 값들이 수신되는 경우, 컬럼 커맨드가 읽기 커맨드(RD)로 감지될 수 있다. 예를 들어, 클럭 신호(CK)의 상승 에지(R)에서 제1 컬럼 핀(C_P0)을 통해 하이 레벨(H)에 대응하는 신호 값이 수신되고, 제2 내지 제4 컬럼 핀들(C_P1~C_P3)을 통해 로우 레벨(L)에 대응하는 신호 값들이 수신되는 경우, 컬럼 커맨드가 쓰기 커맨드(WR)로 감지될 수 있다.
제1 내지 제4 컬럼 핀들(C_P0~C_P3)을 통해 읽기 커맨드(RD) 또는 쓰기 커맨드(WR)가 감지되는 경우, 제5 컬럼 핀(C_P4)을 통해 의사 채널(PC)이 수신되고, 제6 및 제7 컬럼 핀들(C_P5, C_P6)을 통해 스택 아이디(SID)가 수신되고, 제8 컬럼 핀(C_P7)을 통해 뱅크 어드레스(BA)의 일부가 수신될 수 있다. 예를 들어, 적층형 메모리 장치(300)가 하나의 스택으로 구현되는 경우, 제6 및 제7 컬럼 핀들(C_P5, C_P6)을 통해 스택 아이디(SID) 대신에 유효 값(V)들이 수신될 수 있다. 클럭 신호(CK)의 상승 에지(R) 이후에 읽기 커맨드(RD) 또는 쓰기 커맨드(WR)가 수신되는 동안(즉, 클럭 신호(CK)의 하강 에지(F)에서) 제1 내지 제3 컬럼 핀들(C_P0~C_P2)을 통해 뱅크 어드레스(BA)의 나머지가 수신되고, 제4 내지 제8 컬럼 핀들(C_P3~C_P7)을 통해 컬럼 어드레스(CA)가 수신될 수 있다.
이와 마찬가지로, 제1 내지 제8 컬럼 핀들(C_P0~C_P7)을 통해 수신되는 신호 값들을 기반으로 컬럼 커맨드가 무동작 컬럼 커맨드(CNOP), 읽기 커맨드(RDA), 쓰기 커맨드(WRA), 모드 레지스터 셋 커맨드(MRS), 및 모드 레지스터 읽기 커맨드(MRR) 중 하나로 감지될 수 있다. 여기서, 모드 레지스터 셋 커맨드(MRS)가 수신됨에 따라 모드 레지스터 어드레스(MA) 및 설정 정보(OP)가 함께 수신될 수 있고, 모드 레지스터 읽기 커맨드(MRR)가 수신됨에 따라 모드 레지스터 어드레스(MA)가 함께 수신될 수 있다.
도 13은 도 12a의 로우 커맨드에 따라 프리차지 커맨드를 감지하기 위한 제어 로직 회로의 예시적인 회로도이다. 구체적으로, 도 13은 특정 뱅크에 대한 프리차지 커맨드(PREpb)를 감지하기 위한 특정 커맨드 디코더의 예시적인 회로도를 보여준다. 도 13을 참조하면, 제어 로직 회로(440)는 도 8 내지 도 10의 제어 로직 회로들(421, 424, 431) 중 적어도 하나에 대응할 수 있다. 제어 로직 회로(440)는 인버터들(441~447), NAND 게이트들(448, 449), 플립플롭들(451, 452), 및 OR 게이트(453)를 포함할 수 있다. 인버터들(441, 442, 446), NAND 게이트(448), 및 플립플롭(451)은 도 6의 제1 특정 커맨드 디코더(231)에 대응하고, 인버터들(443, 444, 447), NAND 게이트(449), 및 플립플롭(452)은 도 6의 제2 특정 커맨드 디코더(232)에 대응하고, OR 게이트(453)는 도 6의 비교기(233)에 대응할 수 있다.
프리차지 커맨드(PREpb)를 나타내는 로우 커맨드가 수신되는 경우, 도 12a를 참조하여 설명한 바와 같이, 제1 내지 제3 로우 핀들(R_P0~R_P2)을 통해 각각이 하이 레벨(H), 로우 레벨(L), 로우 레벨(L)에 대응하는 신호 값들이 수신될 수 있다. 제1 로우 핀(R_P0)을 통해 수신되는 신호 값은 NAND 게이트들(448, 449) 각각으로 입력되고, 제2 및 제3 로우 핀들(R_P1, R_P2)을 통해 수신되는 신호 값들은 인버터들(441~444)을 통해 반전되어 NAND 게이트들(448, 449) 각각으로 입력될 수 있다. 이에 따라, NAND 게이트들(448, 449) 각각으로 하이 레벨(H)에 대응하는 신호 값들이 입력될 수 있고, NAND 게이트들(448, 449) 각각으로부터 로우 레벨(L)에 대응하는 신호 값이 출력될 수 있다. NAND 게이트들(448, 449)로부터 출력되는 신호 값들은 인버터들(446, 447)을 통해 반전되어 플립플롭들(451, 452)의 입력 단자(D)들로 입력될 수 있다.
플립플롭(451)은 클럭 핀(CK_P)을 통해 수신되는 클럭 신호(CK)의 상승 에지에 기초하여 입력 단자(D)로 입력된 신호 값을 제1 디코딩 결과(DR1)로서 출력 단자(Q)로 출력할 수 있다. 예를 들어, 클럭 신호(CK)의 상승 에지에서 프리차지 커맨드(PREpb)를 나타내는 로우 커맨드가 수신되는 경우, 플립플롭(451)은 하이 레벨(H)에 대응하는 제1 디코딩 결과(DR1)를 출력할 수 있다. 예를 들어, 클럭 신호(CK)의 상승 에지에서 프리차지 커맨드(PREpb)를 나타내는 로우 커맨드가 수신되지 않는 경우, 플립플롭(451)은 로우 레벨(L)에 대응하는 제1 디코딩 결과(DR1)를 출력할 수 있다.
플립플롭(452)은 클럭 신호(CK)가 인버터(445)를 통해 반전된 신호를 수신할 수 있다. 즉, 플립플롭(452)은 클럭 신호(CK)의 하강 에지에 기초하여 입력 단자(D)로 입력된 신호 값을 제2 디코딩 결과(DR2)로서 출력 단자(Q)로 출력할 수 있다. 예를 들어, 클럭 신호(CK)의 하강 에지에서 프리차지 커맨드(PREpb)를 나타내는 로우 커맨드가 수신되는 경우, 플립플롭(452)은 하이 레벨(H)에 대응하는 제2 디코딩 결과(DR2)를 출력할 수 있다. 예를 들어, 클럭 신호(CK)의 하강 에지에서 프리차지 커맨드(PREpb)를 나타내는 로우 커맨드가 수신되지 않는 경우, 플립플롭(452)은 로우 레벨(L)에 대응하는 제2 디코딩 결과(DR2)를 출력할 수 있다.
OR 게이트(453)는 제1 디코딩 결과(DR1) 또는 제2 디코딩 결과(DR2)를 비교하여 프리차지 커맨드(PREpb)를 나타내는 내부 커맨드(iCMD)를 출력할 수 있다. 예를 들어, 제1 디코딩 결과(DR1) 또는 제2 디코딩 결과(DR2)가 하이 레벨(H)인 경우(즉, 로우 커맨드가 프리차지 커맨드(PREpb)를 나타내는 경우), OR 게이트(453)는 프리차지 커맨드(PREpb)가 감지됨을 가리키는 하이 레벨(H)의 내부 커맨드(iCMD)를 출력할 수 있다.
도 13에 도시된 제어 로직 회로(440)는 하나의 예시일 뿐이며 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제어 로직 회로(440)는 NAND 게이트(448 또는 449) 대신에 제1 논리 연산(예를 들어, 논리곱 연산)을 수행할 수 있는 복수의 논리 게이트들을 포함하거나, 또는 OR 게이트(453) 대신에 제2 논리 연산(예를 들어, 논리합 연산)을 수행할 수 있는 복수의 논리 게이트들을 포함할 수 있다.
도 14는 본 발명의 하나의 실시 예에 따른 반도체 패키지를 보여주는 도면이다. 도 14를 참조하면, 반도체 패키지(1000)는 적층형 메모리 장치(1100), 시스템 온 칩(1200), 인터포저(1300), 및 패키지 기판(1400)을 포함할 수 있다. 적층형 메모리 장치(1100)는 버퍼 다이(1110) 및 코어 다이들(1120~1150)을 포함할 수 있다. 적층형 메모리 장치(1100)는 도 7 내지 도 13을 참조하여 설명한 적층형 메모리 장치(300, 400, 400a, 400b)에 대응할 수 있다.
코어 다이들(1120~1150) 각각은 데이터를 저장하기 위한 메모리 셀들을 포함할 수 있다. 버퍼 다이(1110)는 물리 계층(1111) 및 직접 접근 영역(DAB, 1112)을 포함할 수 있다. 물리 계층(1111)은 시스템 온 칩(1200)의 물리 계층(1210)과 인터포저(1300)를 통해 전기적으로 연결될 수 있다. 적층형 메모리 장치(1100)는 물리 계층(1111)을 통해 시스템 온 칩(1200)으로부터 신호들을 수신하거나, 또는 시스템 온 칩(1200)으로 신호들을 전송할 수 있다. 물리 계층(1111)은 도 8 내지 도 10을 참조하여 설명한 버퍼 다이(410)의 메모리 인터페이스 회로(411)를 포함할 수 있다.
직접 접근 영역(1112)은 시스템 온 칩(1200)을 통하지 않고 적층형 메모리 장치(1100)를 테스트할 수 있는 접근 경로를 제공할 수 있다. 직접 접근 영역(1112)은 외부의 테스트 장치와 직접 통신할 수 있는 도전 수단(예를 들어, 포트 또는 핀)을 포함할 수 있다. 직접 접근 영역(1112)을 통해 수신된 테스트 신호는 TSV들을 통해 코어 다이들(1120~1150)로 전송될 수 있다. 코어 다이들(1120~1150)의 테스트를 위해 코어 다이들(1120~1150)로부터 독출된 데이터는 TSV들 및 직접 접근 영역(1112)을 통해 테스트 장치로 전송될 수 있다. 이에 따라, 코어 다이들(1120~1150)에 대한 직접 접근 테스트가 수행될 수 있다.
버퍼 다이(1110)와 코어 다이들(1120~1150)은 TSV들(1101) 및 범프들(1102)을 통해 서로 전기적으로 연결될 수 있다. 버퍼 다이(1110)는 시스템 온 칩(1200)으로부터 채널 별로 할당된 범프들(1102)을 통해 각각의 채널로 제공되는 신호들을 수신하거나, 범프들(1102)을 통해 신호들을 시스템 온 칩(1200)으로 전송할 수 있다. 예를 들어, 범프들(1102)은 마이크로 범프들일 수 있다.
시스템 온 칩(1200)은 적층형 메모리 장치(1100)를 이용하여 반도체 패키지(1000)가 지원하는 어플리케이션들을 실행할 수 있다. 예를 들어, 시스템 온 칩(1200)은 CPU(Central Processing Unit), AP(Application Processor), GPU(Graphic Processing Unit), NPU(Neural Processing Unit), TPU(Tensor Processing Unit), VPU(Vision Processing Unit), ISP(Image Signal Processor) 및 DSP(Digital Signal Processor) 중 적어도 하나의 프로세서를 포함하여 특화된 연산들을 실행할 수 있다.
시스템 온 칩(1200)은 적층형 메모리 장치(1100)의 전반적인 동작을 제어할 수 있다. 시스템 온 칩(1200)은 도 1의 메모리 컨트롤러(100)에 대응할 수 있다. 시스템 온 칩(1200)은 물리 계층(1210)을 포함할 수 있다. 물리 계층(1210)은 적층형 메모리 장치(1100)의 물리 계층(1111)과 신호들을 송수신하기 위한 인터페이스 회로를 포함할 수 있다. 예를 들어, 물리 계층(1210)은 도 1의 호스트 인터페이스 회로(110)를 포함할 수 있다. 시스템 온 칩(1200)은 물리 계층(1210)을 통해 물리 계층(1111)으로 다양한 신호들을 제공할 수 있다. 물리 계층(1111)으로 제공된 신호들은 물리 계층(1111)의 인터페이스 회로 및 TSV들(1101)을 통해 코어 다이들(1120~1150)로 전달될 수 있다.
인터포저(1300)는 적층형 메모리 장치(1100)와 시스템 온 칩(1200)을 연결할 수 있다. 인터포저(1300)는 적층형 메모리 장치(1100)의 물리 계층(1111)과 시스템 온 칩(1200)의 물리 계층(1210) 사이를 연결하고, 도전성 물질들을 이용하여 형성되는 물리적 경로들을 제공할 수 있다. 이에 따라, 적층형 메모리 장치(1100) 및 시스템 온 칩(1200)은 인터포저(1300) 상에 적층되어 서로 신호들을 송수신할 수 있다.
패키지 기판(1400) 상부에는 범프들(1103)이 부착되고, 하부에는 솔더볼(1104)이 부착될 수 있다. 예를 들어, 범프들(1103)은 플립-칩 범프들일 수 있다. 인터포저(1300)는 범프들(1103)을 통해 패키지 기판(1400) 상에 적층될 수 있다. 반도체 패키지(1000)는 솔더볼(1104)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호들을 송수신할 수 있다. 예를 들어, 패키지 기판(1400)은 인쇄 회로 기판(PCB, Printed Circuit Board)일 수 있다.
예시적인 실시 예에서, 버퍼 다이(1110)의 물리 계층(1111)은 시스템 온 칩(1200)으로부터 범프들(1102)을 통해, 도 1 내지 도 13을 참조하여 설명한 바와 같이, 로우 커맨드 및 컬럼 커맨드를 수신할 수 있다. 물리 계층(1111)은 로우 커맨드 중 특정 커맨드(예를 들어, 프리차지 커맨드(PRE))를 클럭 신호(CK)의 상승 에지 또는 하강 에지에서 수신할 수 있다.
도 15는 본 발명의 하나의 실시 예에 따른 반도체 패키지의 구현 예시를 보여주는 도면이다. 도 15를 참조하면, 반도체 패키지(2000)는 복수의 적층형 메모리 장치들(2100) 및 시스템 온 칩(2200)을 포함할 수 있다. 적층형 메모리 장치들(2100) 각각은 도 14의 적층형 메모리 장치(1100)에 대응하고 시스템 온 칩(2200)은 도 14의 시스템 온 칩(1200)에 대응할 수 있다. 적층형 메모리 장치들(2100)과 시스템 온 칩(2200)은 인터포저(2300) 상에 적층되고, 인터포저(2300)는 패키지 기판(2400) 상에 적층될 수 있다. 반도체 패키지(2000)는 패키지 기판(2400) 하부에 부착된 솔더볼(2001)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호들을 송수신할 수 있다.
적층형 메모리 장치들(2100) 각각은 HBM 표준을 기반으로 구현될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 적층형 메모리 장치들(2100) 각각은 GDDR, HMC, 또는 Wide I/O 표준을 기반으로 구현될 수 있다.
시스템 온 칩(2200)은 CPU, AP, GPU, NPU 등의 적어도 하나의 프로세서 및 복수의 적층형 메모리 장치들(2100)을 제어하기 위한 복수의 메모리 컨트롤러들을 포함할 수 있다. 시스템 온 칩(2200)은 메모리 컨트롤러를 통해 대응하는 적층형 메모리 장치와 신호들을 송수신할 수 있다.
도 16은 본 발명의 다른 실시 예에 따른 반도체 패키지를 보여주는 도면이다. 도 16을 참조하면, 반도체 패키지(3000)는 적층형 메모리 장치(3100), 호스트 다이(3200), 및 패키지 기판(3300)을 포함할 수 있다. 적층형 메모리 장치(3100)는 버퍼 다이(3110) 및 코어 다이들(3120~3150)을 포함할 수 있다. 버퍼 다이(3110)는 호스트 다이(3200)와 통신하기 위한 물리 계층(3111)을 포함하고, 코어 다이들(3120~3150) 각각은 데이터를 저장하기 위한 메모리 셀들을 포함할 수 있다. 적층형 메모리 장치(3100)는 도 7 내지 도 13을 참조하여 설명한 적층형 메모리 장치(300, 400, 400a, 400b)에 대응할 수 있다.
호스트 다이(3200)는 적층형 메모리 장치(3100)와 통신하기 위한 물리 계층(3210)을 포함할 수 있다. 물리 계층(3111)과 물리 계층(3210)은 TSV들(3001)을 통해 통신할 수 있다. 호스트 다이(3200)는 도 1의 메모리 컨트롤러(100)에 대응하고, 물리 계층(3111)은 도 1의 호스트 인터페이스 회로(110)에 대응할 수 있다. 호스트 다이(3200)는 반도체 패키지(3000)의 전반적인 동작을 제어하고, 반도체 패키지(3000)가 지원하는 어플리케이션을 실행하기 위한 프로세서를 포함할 수 있다. 예를 들어, 호스트 다이(3200)는 CPU, AP, GPU, NPU 등의 적어도 하나의 프로세서를 포함할 수 있다.
적층형 메모리 장치(3100)는 TSV들(3001)을 기반으로 호스트 다이(3200) 상에 배치되어, 호스트 다이(3200) 상에 수직으로 적층될 수 있다. 이에 따라, 버퍼 다이(3110), 코어 다이들(3120~3150), 및 호스트 다이(3200)는 인터포저 없이 TSV들(3001)과 범프들(3002)을 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 범프들(3002)은 마이크로 범프들일 수 있다.
패키지 기판(3300) 상부에는 범프들(3003)이 부착되고, 하부에는 솔더볼(3004)이 부착될 수 있다. 예를 들어, 범프들(3003)은 플립-칩 범프들일 수 있다. 호스트 다이(3200)는 범프들(3003)을 통해 패키지 기판(3300) 상에 적층될 수 있다. 반도체 패키지(3000)는 솔더볼(3004)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호를 송수신할 수 있다.
예시적인 실시 예에서, 버퍼 다이(3110)의 물리 계층(3111)은 호스트 다이(3200)로부터 TSV들(3001)을 통해, 도 1 내지 도 13을 참조하여 설명한 바와 같이, 로우 커맨드 및 컬럼 커맨드를 수신할 수 있다. 물리 계층(3111)은 로우 커맨드 중 특정 커맨드(예를 들어, 프리차지 커맨드(PRE))를 클럭 신호(CK)의 상승 에지 또는 하강 에지에서 수신할 수 있다.
다른 실시 예에 있어서, 적층형 메모리 장치(3100)는 버퍼 다이(3110) 없이 코어 다이들(3120~3150)만으로 구현될 수 있다. 이 경우, 코어 다이들(3120~3250) 각각은 호스트 다이(3200)와 통신하기 위한 인터페이스 회로들을 더 포함할 수 있다. 이 경우, 코어 다이들(3120~3250) 각각은 TSV들(3001)을 통해 호스트 다이(3200)의 물리 계층(3210)과 신호들을 송수신할 수 있다.
도 17은 본 발명의 하나의 실시예에 따른 컴퓨팅 시스템(4000)을 나타내는 블록도이다. 컴퓨팅 시스템(4000)은 하나의 전자 장치로 구현되거나, 또는 두 개 이상의 전자 장치들 상에 분산되어 구현될 수 있다. 예를 들어, 컴퓨팅 시스템(4000)은 데스크톱(desktop) 컴퓨터, 랩톱(laptop) 컴퓨터, 태블릿(tablet) 컴퓨터, 스마트폰, 자율주행 자동차, 디지털 카메라, 웨어러블(wearable) 기기, 헬스케어 기기, 서버 시스템, 데이터 센터, 드론, 휴대용 게임 콘솔(handheld game console), IoT(Internet of Things) 기기, 그래픽 가속기, AI 가속기 등과 같은 다양한 전자 장치들 중 적어도 하나로 구현될 수 있다.
도 17을 참조하면, 컴퓨팅 시스템(4000)은 호스트(4100), 가속기 서브시스템(4200), 및 인터커넥트(4300)를 포함할 수 있다. 호스트(4100)는 가속기 서브시스템(4200)의 전반적인 동작을 제어하고, 가속기 서브시스템(4200)은 호스트(4100)의 제어에 따라 동작할 수 있다. 호스트(4100)와 가속기 서브시스템(4200)은 인터커넥트(4300)를 통해 연결될 수 있다. 인터커넥트(4300)를 통해 호스트(4100) 및 가속기 서브시스템(4200) 사이에 각종 신호들 및 데이터가 송수신될 수 있다.
호스트(4100)는 호스트 프로세서(4110), 호스트 메모리 컨트롤러(4120), 호스트 메모리(4130), 및 인터페이스 회로(4140)를 포함할 수 있다. 호스트 프로세서(4110)는 컴퓨팅 시스템(4000)의 전반적인 동작을 제어할 수 있다. 호스트 프로세서(4110)는 호스트 메모리 컨트롤러(4120)를 통해 호스트 메모리(4130)를 제어할 수 있다. 호스트 프로세서(4110)는 인터커넥트(4300)를 통해 연결된 가속기 서브시스템(4200)을 제어할 수 있다. 예를 들어, 호스트 프로세서(4110)는 가속기 서브시스템(4200)으로 명령을 전송하여 가속기 서브시스템(4200)에 작업을 할당할 수 있다.
호스트 프로세서(4110)는 컴퓨팅 시스템(4000)의 다양한 동작들과 연관된 일반적인 연산들을 수행하는 범용 프로세서 또는 메인 프로세서일 수 있다. 예를 들어, 호스트 프로세서(4110)는 CPU 또는 AP일 수 있다.
호스트 메모리(4130)는 컴퓨팅 시스템(4000)의 메인 메모리일 수 있다. 호스트 메모리(4130)는 호스트 프로세서(4110)에서 처리된 데이터를 저장하거나, 또는 가속기 서브시스템(4200)으로부터 수신된 데이터를 저장할 수 있다. 예를 들어, 호스트 메모리(4130)는 DRAM으로 구현될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 호스트 메모리(4130)는 SRAM 등의 휘발성 메모리 및 플래시 메모리, PRAM, RRAM, MRAM 등의 불휘발성 메모리 중 적어도 하나를 포함할 수 있다.
인터페이스 회로(4140)는 호스트(4100)가 가속기 서브시스템(4200)과 통신을 수행하도록 구성될 수 있다. 호스트 프로세서(4110)는 인터페이스 회로(4140)를 통해 제어 신호들 및 데이터를 가속기 서브시스템(4200)으로 전송하고, 가속기 서브시스템(4200)으로부터 신호들 및 데이터를 수신할 수 있다. 예시적인 실시 예에서, 호스트 프로세서(4110), 호스트 메모리 컨트롤러(4120), 및 인터페이스 회로(4140)는 하나의 칩으로 구현될 수 있다.
가속기 서브시스템(4200)은 호스트(4100)의 제어에 따라 특정 기능을 수행할 수 있다. 예를 들어, 가속기 서브시스템(4200)은 호스트(4100)의 제어에 따라 특정 응용에 특화된 연산들을 수행할 수 있다. 가속기 서브시스템(4200)은 호스트(4100)에 물리적 또는 전기적으로 연결되거나, 유선 또는 무선으로 연결되도록 모듈, 카드, 패키지, 칩, 장치와 같은 다양한 형태들로 구현될 수 있다. 예를 들어, 가속기 서브시스템(4200)은 그래픽 카드 또는 가속기 카드로서 구현될 수 있다. 예를 들어, 가속기 서브시스템(4200)은 FPGA(Field Programmable Gate Array) 또는 ASIC(Application Specific Integrated Circuit) 기반으로 구현될 수 있다.
예시적인 실시 예에서, 가속기 서브시스템(4200)은 다양한 패키징 기법들 중 하나를 기반으로 구현될 수 있다. 예를 들어, 가속기 서브시스템(4200)은 Ball Grid Arrays(BGAs), MCP(Multi Chip Package), SOP(System on Package), SIP(System in Package), POP(Package on Package), Chip scale packages(CSPs), wafer level package(WLP), 또는 panel level package(PLP)와 같은 패키징 기법으로 구현될 수 있다. 일 예시로서, 가속기 서브시스템(4200)의 일부 또는 전체 구성 요소들은 카파-투-카파 본딩(copper-to-copper boding)을 통해 연결될 수 있다. 일 예시로서, 가속기 서브시스템(4200)의 일부 또는 전체 구성 요소들은 실리콘 인터포저(Silicon interposer), 오가닉(organic) 인터포저, 글래스(glass) 인터포저, 또는 능동형(active) 인터포저와 같은 인터포저를 통해 연결될 수 있다. 일 예시로서, 가속기 서브시스템(4200)의 일부 또는 전체 구성 요소들은 실리콘 관통 전극(TSV; Through Silicon Via)을 기반으로 적층될 수 있다. 일 예시로서, 가속기 서브시스템(4200)의 일부 또는 전체 구성 요소들은 고속 연결 통로(예를 들어, 실리콘 브릿지(bridge))를 통해 연결될 수 있다.
가속기 서브시스템(4200)은 전용 프로세서(4210), 로컬 메모리 컨트롤러(4220), 로컬 메모리(4230), 및 호스트 인터페이스 회로(4240)를 포함할 수 있다. 전용 프로세서(4210)는 호스트 프로세서(4110)의 제어에 따라 동작할 수 있다. 예를 들어, 전용 프로세서(4210)는 호스트 프로세서(4110)의 명령에 응답하여 로컬 메모리 컨트롤러(4220)를 통해 로컬 메모리(4230)로부터 데이터를 독출할 수 있다. 전용 프로세서(4210)는 독출된 데이터를 기반으로 연산을 수행하여 데이터를 처리할 수 있다. 전용 프로세서(4210)는 처리된 데이터를 호스트 프로세서(4110)로 전달하거나, 또는 로컬 메모리(4230)에 기입할 수 있다.
전용 프로세서(4210)는 로컬 메모리(4230)에 저장된 값을 기반으로 특정 응용에 특화된 연산들을 수행할 수 있다. 예를 들어, 전용 프로세서(4210)는 인공지능, 스트리밍 분석, 비디오 트랜스코딩, 데이터 인덱싱, 데이터 인코딩/디코딩, 데이터 암호화 등과 같은 응용들에 특화된 연산들을 수행할 수 있다. 이에 따라, 전용 프로세서(4210)는 이미지 데이터, 음성 데이터, 모션 데이터, 생체 데이터, 키 값 등 다양한 유형들의 데이터를 처리할 수 있다. 예를 들어, 전용 프로세서(4210)는 GPU, NPU, TPU, VPU, ISP 및 DSP 중 적어도 하나를 포함할 수 있다.
전용 프로세서(4210)는 하나의 프로세서 코어를 포함하거나, 듀얼 코어, 쿼드 코어, 헥사 코어 등 복수의 프로세서 코어들을 포함할 수 있다. 예시적인 실시 예에서, 전용 프로세서(4210)는 병렬성에 특화된 연산을 위해 호스트 프로세서(4110)보다 많은 수의 코어들을 포함할 수 있다. 예를 들어, 전용 프로세서(4210)는 1000개 이상의 코어들을 포함할 수 있다.
로컬 메모리 컨트롤러(4220)는 로컬 메모리(4230)의 전반적인 동작을 제어할 수 있다. 예시적인 실시 예에서, 로컬 메모리 컨트롤러(4220)는 ECC(Error Correction Code) 인코딩 및 ECC 디코딩을 수행하거나, 순환중복검사(CRC; Cyclic Redundancy Check) 방식으로 데이터 검증을 수행하거나, 또는 데이터 암호화 및 데이터 복호화를 수행할 수 있다. 로컬 메모리 컨트롤러(4220)는 도 1의 메모리 컨트롤러(100)에 대응할 수 있다.
로컬 메모리(4230)는 전용 프로세서(4210)에 의해 전용으로 사용될 수 있다. 로컬 메모리(4230)는 DRAM으로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 로컬 메모리(4230)는 SRAM 등의 휘발성 메모리 및 플래시 메모리, PRAM, RRAM, MRAM 등의 불휘발성 메모리 중 적어도 하나를 포함할 수 있다. 예시적인 실시 예에서, 로컬 메모리(4230)는 전용 프로세서(4210)와 함께 하나의 기판 상에 실장되거나, 또는 별도의 커넥터를 기반으로 전용 프로세서(4210)와 연결되도록 다이, 칩, 패키지, 모듈, 카드, 장치와 같은 다양한 형태들로 구현될 수 있다. 로컬 메모리(4230)는 도 1 내지 도 13을 참조하여 설명한 메모리 장치(200) 또는 적층형 메모리 장치(300, 400)에 대응할 수 있다.
예시적인 실시 예에서, 로컬 메모리(4230)는 일부 연산들을 수행할 수 있는 로직 회로를 포함할 수 있다. 로직 회로는 로컬 메모리(4230)로부터 독출된 데이터 또는 로컬 메모리(4230)에 기입될 데이터에 대하여 선형 연산, 비교 연산, 압축 연산, 데이터 변환 연산, 산술 연산 등을 수행할 수 있다. 이에 따라, 로직 회로에 의해 처리된 데이터의 크기가 감소될 수 있다. 데이터 크기가 감소되는 경우, 로컬 메모리(4230)와 로컬 메모리 컨트롤러(4220) 사이의 대역폭 효율성이 향상될 수 있다.
호스트 인터페이스 회로(4240)는 가속기 서브시스템(4200)이 호스트(4100)와 통신을 수행하도록 구성될 수 있다. 가속기 서브시스템(4200)은 호스트 인터페이스 회로(4240)를 통해 신호 및 데이터를 호스트(4100)로 송신하고, 호스트(4100)로부터 제어 신호 및 데이터를 수신할 수 있다. 예시적인 실시 예에서, 전용 프로세서(4210), 로컬 메모리 컨트롤러(4220), 및 호스트 인터페이스 회로(4240)는 하나의 칩으로 구현될 수 있다.
인터커넥트(4300)는 호스트(4100)와 가속기 서브시스템(4200) 사이에 데이터 전송 경로를 제공하고, 데이터 버스 또는 데이터 링크로서 역할을 수행할 수 있다. 데이터 전송 경로는 유선 또는 무선으로 형성될 수 있다. 인터페이스 회로(4140) 및 호스트 인터페이스 회로(4240)는 인터커넥트(4300)를 통해 미리 정해진 규약을 기반으로 통신할 수 있다. 예를 들어, 인터페이스 회로들(4140, 4240)은 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), AXI(Advanced eXtensible Interface), AMBA(ARM Microcontroller Bus Architecture), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), CF(compact flash), Gen-Z 등과 같은 다양한 표준들 중 하나에 기반하여 통신할 수 있다. 또는 인터페이스 회로들(4140, 4240)은 openCAPI(Coherent Accelerator Processor Interface), CCIX(Cache Coherent Interconnect for Accelerators), CXL(Compute Express Link), NVLINK 등과 같은 장치들 사이의 통신 링크를 기반으로 통신할 수 있다. 또는 인터페이스 회로들(4140, 4240)은 LTE, 5G, LTE-M, NB-IoT, LPWAN, 블루투스, NFC(Near Field Communication), 지그비(Zigbee), 지웨이브(Z-Wave), 무선랜(WLAN) 등과 같은 무선 통신 기술을 기반으로 통신할 수 있다.
예시적인 실시 예에서, 가속기 서브시스템(4200)은 이미지 데이터, 음성 데이터, 모션 데이터, 생체 데이터, 주변 환경 정보 등을 감지할 수 있는 센서를 더 포함할 수 있다. 예시적인 실시 예에서, 센서가 가속기 서브시스템(4200)에 포함되는 경우, 센서는 상술한 패키징 기법을 기반으로 다른 구성 요소들(예를 들어, 전용 프로세서(4210) 및 로컬 메모리(4230))과 연결될 수 있다. 가속기 서브시스템(4200)은 특정 연산들을 기반으로 센서를 통해 감지된 데이터를 처리할 수 있다.
도 17에서는 전용 프로세서(4210)가 하나의 로컬 메모리 컨트롤러(4220)를 통해 하나의 로컬 메모리(4230)를 이용하는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 일 예로서, 전용 프로세서(4210)는 하나의 로컬 메모리 컨트롤러(4220)를 통해 복수의 로컬 메모리들을 이용할 수 있다. 다른 예로서, 전용 프로세서(4210)는 복수의 로컬 메모리 컨트롤러들을 통해 각각에 대응하는 로컬 메모리를 이용할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 메모리 시스템
100: 메모리 컨트롤러
110: 호스트 인터페이스 회로
200: 메모리 장치
210: 메모리 인터페이스 회로
220: 메모리 뱅크 어레이
230: 제어 로직 회로
240: 입출력 회로
300, 400, 400a, 400b: 적층형 메모리 장치

Claims (20)

  1. 로우 커맨드를 수신하기 위한 로우 핀들 및 상기 로우 커맨드와 다른 컬럼 커맨드를 수신하기 위한 컬럼 핀들을 포함하는 메모리 장치의 동작 방법에 있어서,
    클럭 신호의 1.5-싸이클 동안 상기 로우 핀들을 통해 특정 메모리 뱅크에 대응하는 제1 액티브 커맨드를 수신하는 단계;
    상기 제1 액티브 커맨드를 수신한 이후, 상기 클럭 신호의 1-싸이클 동안 상기 컬럼 핀들을 통해 상기 특정 메모리 뱅크에 대응하는 제1 읽기 커맨드 또는 제1 쓰기 커맨드를 수신하는 단계;
    상기 제1 읽기 커맨드 또는 상기 제1 쓰기 커맨드를 수신한 이후, 상기 클럭 신호의 상승 에지에 대응하는 상기 클럭 신호의 0.5-싸이클 동안 상기 로우 핀들을 통해 상기 특정 메모리 뱅크에 대응하는 제1 프리차지 커맨드를 수신하는 단계;
    상기 제1 프리차지 커맨드를 수신한 이후, 상기 클럭 신호의 1.5-싸이클 동안 상기 로우 핀들을 통해 상기 특정 메모리 뱅크에 대응하는 제2 액티브 커맨드를 수신하는 단계;
    상기 제2 액티브 커맨드를 수신한 이후, 상기 클럭 신호의 1-싸이클 동안 상기 컬럼 핀들을 통해 상기 특정 메모리 뱅크에 대응하는 제2 읽기 커맨드 또는 제2 쓰기 커맨드를 수신하는 단계; 및
    상기 제2 읽기 커맨드 또는 상기 제2 쓰기 커맨드를 수신한 이후, 상기 클럭 신호의 하강 에지에 대응하는 상기 클럭 신호의 0.5-싸이클 동안 상기 로우 핀들을 통해 상기 특정 메모리 뱅크에 대응하는 제2 프리차지 커맨드를 수신하는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 액티브 커맨드들 각각은 상기 클럭 신호의 2개의 상승 에지 및 하나의 하강 에지에 대응하는 동작 방법.
  3. 제 1 항에 있어서,
    상기 제1 액티브 커맨드와 상기 제1 프리차지 커맨드 사이의 제1 최소 시간 간격은 상기 제2 액티브 커맨드와 상기 제2 프리차지 커맨드 사이의 제2 최소 시간 간격과 서로 다른 동작 방법.
  4. 제 3 항에 있어서,
    상기 제1 최소 시간 간격은 상기 제2 최소 시간 간격보다 상기 클럭 신호의 0.5-싸이클만큼 큰 동작 방법.
  5. 제 1 항에 있어서,
    상기 로우 핀들은 10개이고, 상기 컬럼 핀들은 8개인 동작 방법.
  6. 클럭 신호를 수신하기 위한 클럭 핀;
    로우 커맨드를 수신하기 위한 로우 핀들;
    상기 로우 커맨드와 다른 컬럼 커맨드를 수신하기 위한 컬럼 핀들; 및
    상기 로우 핀들을 통해 상기 클럭 신호의 2-싸이클 중 1.5-싸이클 동안 제1 액티브 커맨드를 수신하고, 상기 클럭 신호의 하강 에지에 대응하는 나머지 0.5-싸이클 동안 제1 프리차지 커맨드를 수신하고, 상기 컬럼 핀들을 통해 상기 2-싸이클 중 1-싸이클 동안 제1 쓰기 커맨드 또는 제1 읽기 커맨드를 수신하고, 나머지 1-싸이클 동안 제2 쓰기 커맨드 또는 제2 읽기 커맨드를 수신하도록 구성된 인터페이스 회로를 포함하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제1 액티브 커맨드는 제1 메모리 뱅크에 대응하고, 상기 제1 프리차지 커맨드는 제2 메모리 뱅크에 대응하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제1 쓰기 커맨드 또는 상기 제1 읽기 커맨드는 상기 제2 메모리 뱅크 또는 제3 메모리 뱅크에 대응하고, 상기 제2 쓰기 커맨드 또는 상기 제2 읽기 커맨드는 제4 메모리 뱅크에 대응하는 메모리 장치.
  9. 제 6 항에 있어서,
    상기 인터페이스 회로는 상기 로우 핀들을 통해 상기 2-싸이클에 연속되는 상기 클럭 신호의 2.5-싸이클 중 1.5-싸이클 동안 제2 액티브 커맨드를 수신하고, 상기 제2 액티브 커맨드를 수신한 이후 상기 2.5-싸이클 중 상기 클럭 신호의 하강 에지에 대응하는 0.5-싸이클 동안 무동작 로우 커맨드(RNOP)를 수신하고, 상기 무동작 로우 커맨드를 수신한 이후 상기 2.5-싸이클 중 상기 클럭 신호의 상승 에지에 대응하는 0.5-싸이클 동안 제2 프리차지 커맨드를 수신하도록 더 구성되는 메모리 장치.
  10. 제 6 항에 있어서,
    상기 제1 쓰기 커맨드 또는 상기 제1 읽기 커맨드는 상기 클럭 신호를 기반으로 동작하는 제1 의사(pseudo) 채널에 대응하고, 상기 제2 쓰기 커맨드 또는 상기 제2 읽기 커맨드는 상기 클럭 신호를 기반으로 동작하는 제2 의사 채널에 대응하는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 인터페이스 회로는 HBM(High Bandwidth Memory) 인터페이스를 기반으로 외부의 호스트 장치와 통신하도록 구성된 메모리 장치.
  12. 제 6 항에 있어서,
    상기 로우 핀들은 10개이고, 상기 컬럼 핀들은 8개인 메모리 장치.
  13. 클럭 신호를 수신하기 위한 클럭 핀;
    로우 커맨드를 수신하기 위한 로우 핀들;
    상기 로우 커맨드와 다른 컬럼 커맨드를 수신하기 위한 컬럼 핀들; 및
    상기 클럭 신호의 제1 상승 에지 및 제1 하강 에지를 포함하는 제1 구간 동안 상기 로우 핀들을 통해 상기 제1 상승 에지에 대응하는 제1 로우 커맨드 및 상기 제1 하강 에지에 대응하는 제2 로우 커맨드를 수신하고, 상기 제1 구간 동안 상기 컬럼 핀들을 통해 제1 컬럼 커맨드를 수신하고, 상기 클럭 신호의 제2 상승 에지 및 제2 하강 에지를 포함하는 제2 구간 동안 상기 로우 핀들을 통해 상기 제2 상승 에지에 대응하는 제3 로우 커맨드 및 상기 제2 하강 에지에 대응하는 제4 로우 커맨드를 수신하고, 상기 제2 구간 동안 상기 컬럼 핀들을 통해 제2 컬럼 커맨드를 수신하도록 구성된 인터페이스 회로를 포함하고,
    상기 제2 로우 커맨드 및 상기 제3 로우 커맨드는 동일한 동작을 나타내는 특정 커맨드인 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제1 로우 커맨드는 액티브 커맨드이고,
    상기 제2 로우 커맨드 및 상기 제3 로우 커맨드 각각은 프리차지 커맨드이고,
    상기 제4 로우 커맨드는 무동작 로우 커맨드(RNOP)인 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제1 로우 커맨드는 상기 클럭 신호의 1.5-싸이클 동안 수신되고,
    상기 제2 내지 제4 로우 커맨드들 각각은 상기 클럭 신호의 0.5-싸이클 동안 수신되는 메모리 장치.
  16. 제 14 항에 있어서,
    상기 제1 컬럼 커맨드 및 상기 제2 컬럼 커맨드 각각은 상기 클럭 신호의 1-싸이클 동안 수신되는 읽기 커맨드 및 쓰기 커맨드 중 하나인 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제1 로우 커맨드는 제1 메모리 뱅크에 대응하고, 상기 제2 로우 커맨드는 제2 메모리 뱅크에 대응하고, 상기 제1 컬럼 커맨드는 제3 메모리 뱅크에 대응하는 메모리 장치.
  18. 제 13 항에 있어서,
    상기 클럭 신호의 상승 에지를 기반으로 상기 로우 커맨드가 상기 특정 커맨드인지 여부를 나타내는 제1 디코딩 결과를 출력하도록 구성된 제1 특정 커맨드 디코더;
    상기 클럭 신호의 하강 에지를 기반으로 상기 로우 커맨드가 상기 특정 커맨드인지 여부를 나타내는 제2 디코딩 결과를 출력하도록 구성된 제2 특정 커맨드 디코더; 및
    상기 제1 디코딩 결과 및 상기 제2 디코딩 결과를 비교하여 상기 로우 커맨드가 상기 특정 커맨드인 경우, 상기 특정 커맨드에 대응하는 내부 커맨드를 생성하도록 구성된 비교기를 더 포함하는 메모리 장치.
  19. 제 18 항에 있어서,
    상기 인터페이스 회로는 외부의 호스트 장치와 통신을 수행하도록 구성된 버퍼 다이에 포함되고,
    상기 제1 특정 커맨드 디코더, 상기 제2 특정 커맨드 디코더, 및 상기 비교기는 상기 버퍼 다이 상에 적층되며 메모리 셀들을 포함하는 코어 다이에 포함되는 메모리 장치.
  20. 제 13 항에 있어서,
    상기 로우 핀들은 10개이고, 상기 컬럼 핀들은 8개인 메모리 장치.
KR1020200103438A 2020-01-21 2020-08-18 신규 커맨드 입력 방식을 지원하는 메모리 장치 및 그것의 동작 방법 KR20210094446A (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
US17/145,941 US11250894B2 (en) 2020-01-21 2021-01-11 Memory device for supporting new command input scheme and method of operating the same
CN202110072030.3A CN113220611A (zh) 2020-01-21 2021-01-19 用于支持新命令输入方案的存储器设备及其操作方法
SG10202100590QA SG10202100590QA (en) 2020-01-21 2021-01-19 Memory device for supporting new command input scheme and method of operating the same
EP21152630.6A EP3855442A1 (en) 2020-01-21 2021-01-20 Memory device for supporting new command input scheme and method of operating the same
TW110102104A TWI769671B (zh) 2020-01-21 2021-01-20 記憶體裝置及其操作方法
US17/574,174 US11636885B2 (en) 2020-01-21 2022-01-12 Memory device for supporting new command input scheme and method of operating the same
US18/299,440 US12002543B2 (en) 2020-01-21 2023-04-12 Memory device for supporting new command input scheme and method of operating the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20200008110 2020-01-21
KR1020200008110 2020-01-21

Publications (1)

Publication Number Publication Date
KR20210094446A true KR20210094446A (ko) 2021-07-29

Family

ID=77127844

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020200061441A KR20210095009A (ko) 2020-01-21 2020-05-22 고속 및 저전력으로 데이터를 송수신하는 메모리 장치
KR1020200103438A KR20210094446A (ko) 2020-01-21 2020-08-18 신규 커맨드 입력 방식을 지원하는 메모리 장치 및 그것의 동작 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020200061441A KR20210095009A (ko) 2020-01-21 2020-05-22 고속 및 저전력으로 데이터를 송수신하는 메모리 장치

Country Status (3)

Country Link
KR (2) KR20210095009A (ko)
SG (1) SG10202100590QA (ko)
TW (2) TWI759938B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI789064B (zh) * 2021-10-20 2023-01-01 鯨鏈科技股份有限公司 基於晶圓堆疊架構的計算機系統
TWI779935B (zh) * 2021-11-24 2022-10-01 瑞昱半導體股份有限公司 資料處理系統、緩衝電路與緩衝電路的操作方法
US20240072772A1 (en) * 2022-08-31 2024-02-29 Global Unichip Corporation Interface device and signal transceiving method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8307270B2 (en) * 2009-09-03 2012-11-06 International Business Machines Corporation Advanced memory device having improved performance, reduced power and increased reliability
JP5420433B2 (ja) * 2010-01-14 2014-02-19 ルネサスエレクトロニクス株式会社 半導体装置および電源装置
KR101751045B1 (ko) * 2010-05-25 2017-06-27 삼성전자 주식회사 3ｄ 반도체 장치
KR20130102816A (ko) * 2012-03-08 2013-09-23 삼성전자주식회사 데이터 액세스 메모리 및 그것의 데이터 손실 방지 방법
KR102337043B1 (ko) * 2015-06-16 2021-12-09 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102387977B1 (ko) * 2017-11-29 2022-04-19 삼성전자주식회사 적어도 두 개의 채널들을 통해 시스템 온 칩과 통신하는 메모리 장치, 이를 포함하는 전자 장치, 그리고 전자 장치의 동작 방법
KR102421153B1 (ko) * 2017-12-28 2022-07-14 삼성전자주식회사 Dq 핀들을 통해 연산 코드들을 수신하는 메모리 장치, 이를 포함하는 메모리 모듈, 그리고 메모리 모듈의 설정 방법
US11025232B2 (en) * 2018-01-25 2021-06-01 CSEM Centre Suisse d'Electronique et de Microtechnique SA—Recherche et Développement Electronic device

Also Published As

Publication number Publication date
TWI769671B (zh) 2022-07-01
TW202134895A (zh) 2021-09-16
TW202129509A (zh) 2021-08-01
KR20210095009A (ko) 2021-07-30
SG10202100590QA (en) 2021-08-30
TWI759938B (zh) 2022-04-01

Similar Documents

Publication Publication Date Title
US11223373B2 (en) Error detection code generation circuits of semiconductor devices, memory controllers including the same and semiconductor memory devices including the same
US10482947B2 (en) Integrated error checking and correction (ECC) in byte mode memory devices
US12002543B2 (en) Memory device for supporting new command input scheme and method of operating the same
TWI769671B (zh) 記憶體裝置及其操作方法
US11295808B2 (en) Memory device transmitting and receiving data at high speed and low power
TWI781592B (zh) 記憶體裝置
US20220130841A1 (en) Semiconductor device using different types of through-silicon-vias
US11599458B2 (en) Stacked memory device and operating method thereof
US11860803B2 (en) Memory device including processing circuit, and electronic device including system on chip and memory device
CN114610665A (zh) 存储器扩展卡