KR102337043B1

KR102337043B1 - 반도체장치 및 반도체시스템

Info

Publication number: KR102337043B1
Application number: KR1020150085162A
Authority: KR
Inventors: 김민창; 김창현; 이도윤; 이재진; 정헌삼
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2015-06-16
Filing date: 2015-06-16
Publication date: 2021-12-09
Also published as: US20160372173A1; US9542983B1; KR20160148789A; US9741407B2; US20170084320A1

Abstract

반도체장치는 라이트커맨드가 생성되는 시점으로부터 설정구간이 경과된 시점에 동기하여 인에이블되는 버퍼제어신호를 생성하는 버퍼제어신호생성회로; 상기 버퍼제어신호에 응답하여 제1 데이터스트로브신호 및 제2 데이터스트로브신호를 입력받아 제1 내지 제4 입력제어신호를 생성하는 입력제어신호생성회로; 및 상기 제1 내지 제4 입력제어신호에 동기하여 데이터를 입력받아 내부데이터를 생성하는 내부데이터생성회로를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}

본 발명은 데이터 입력을 제어하는 반도체장치 및 반도체시스템에 관한 것이다.

최근 반도체장치를 포함하는 반도체시스템에서는 고속동작을 위해 데이터스트로브신호로부터 생성된 다수의 입출력제어신호들이 사용되고 있다. 입출력제어신호들은 각각 다른 위상을 갖도록 설정되어 데이터 입출력에 이용된다. 예들 들어, 각각 90°만큼 위상차를 갖는 4개의 입출력제어신호들을 생성하여 데이터 입출력에 사용함으로써, 데이터스트로빙신호에 따라 데이터 입출력하는 경우보다 고속동작을 구현하는 방법이 사용되고 있다.

본 발명은 데이터 입력을 제어하는 입력제어신호를 생성하는 반도체장치 및 반도체시스템을 제공한다.

이를 위해 본 발명은 라이트커맨드가 생성되는 시점으로부터 설정구간이 경과된 시점에 동기하여 인에이블되는 버퍼제어신호를 생성하는 버퍼제어신호생성회로; 상기 버퍼제어신호에 응답하여 제1 데이터스트로브신호 및 제2 데이터스트로브신호를 입력받아 제1 내지 제4 입력제어신호를 생성하는 입력제어신호생성회로; 및 상기 제1 내지 제4 입력제어신호에 동기하여 데이터를 입력받아 내부데이터를 생성하는 내부데이터생성회로를 포함하는 반도체장치를 포함하는 반도체장치를 제공한다.

또한, 본 발명은 라이트커맨드가 생성되는 시점으로부터 설정구간이 경과된 시점에 동기하여 인에이블되는 리셋신호를 생성하는 리셋신호생성부; 제1 내부데이터스트로브신호에 동기하여 제1 입력제어신호 및 제2 입력제어신호로부터 제3 입력제어신호 및 제4 입력제어신호를 생성하는 제1 분주부; 및 제2 내부데이터스트로브신호에 동기하여 상기 제3 입력제어신호 및 상기 제4 입력제어신호로부터 상기 제1 입력제어신호 및 상기 제2 입력제어신호를 생성하는 제2 분주부를 포함하는 반도체장치를 제공한다.

또한, 본 발명은 버퍼제어신호에 응답하여 제1 데이터스트로브신호 및 제2 데이터스트로브신호를 버퍼링하여 제1 내부데이터스트로브신호 및 제2 내부데이터스트로브신호를 생성하는 데이터스트로브신호버퍼부; 상기 제1 데이터스트로브신호 및 상기 제2 데이터스트로브신호의 위상을 감지하여 리셋신호를 생성하는 리셋신호생성부; 상기 제1 내부데이터스트로브신호에 동기하여 제1 입력제어신호 및 제2 입력제어신호로부터 제3 입력제어신호 및 제4 입력제어신호를 생성하는 제1 분주부; 및 상기 제2 내부데이터스트로브신호에 동기하여 상기 제3 입력제어신호 및 상기 제4 입력제어신호로부터 상기 제1 입력제어신호 및 상기 제2 입력제어신호를 생성하는 제2 분주부를 포함하는 반도체장치를 제공한다.

또한, 본 발명은 외부커맨드, 외부클럭, 제1 데이터스트로브신호, 제2 데이터스트로브신호 및 데이터를 출력하는 제1 반도체장치; 및 상기 외부커맨드를 디코딩하여 라이트커맨드를 생성하고, 상기 라이트커맨드가 생성되는 시점으로부터 설정구간이 경과된 시점에 동기하여 인에이블되는 버퍼제어신호를 생성하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.

본 발명에 의하면 라이트커맨드가 입력되고 기설정된 구간이 경과된 시점에서 인에이블되는 리셋신호를 생성하여 입력제어신호들을 초기화시킴으로써, 불안정하게 입력되는 데이터스트로브신호에 의해 입력제어신호들이 불안정하게 생성되어 발생하는 오동작을 방지할 수 있는 효과가 있다.

또한, 본 발명에 의하면 라이트커맨드가 입력되고 기설정된 구간이 경과된 시점에서 데이터스트로브신호를 버퍼링하는 버퍼를 활성화시킴으로써, 불안정하게 입력되는 데이터스트로브신호에 의해 입력제어신호들이 불안정하게 생성되어 발생하는 오동작을 방지할 수 있는 효과도 있다.

또한, 본 발명에 의하면 데이터스트로브신호가 안정적으로 입력되는 시점을 감지하여 입력제어신호들을 안정적으로 생성할 수 있는 효과도 있다.

도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 입력제어신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 입력제어신호생성회로에 포함된 리셋신호생성부의 일 실시예에 따른 구성을 도시한 도면이다.
도 4는 도 3에 도시된 리셋신호생성부에 포함된 선택출력부의 일 실시예에 따른 구성을 도시한 도면이다.
도 5는 도 2에 도시된 입력제어신호생성회로에 포함된 데이터스트로브신호분주부의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 데이터스트로브신호분주부에 포함된 제1 분주부의 일 실시예에 따른 회로도이다.
도 7은 도 5에 도시된 데이터스트로브신호분주부에 포함된 제2 분주부의 일 실시예에 따른 회로도이다.
도 8은 도 1 내지 도 7에 도시된 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 1에 도시된 반도체시스템에 포함된 버퍼제어신호생성회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 10은 도 9에 도시된 풀업신호생성부의 일 실시예에 따른 구성을 도시한 도면이다.
도 11은 도 9에 도시된 풀다운신호생성부의 일 실시예에 따른 구성을 도시한 도면이다.
도 12는 도 9 내지 도 11에 도시된 버퍼제어신호생성회로가 적용된 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 13은 도 1에 도시된 반도체시스템에 포함된 입력제어신호생성회로의 다른 실시예에 따른 구성을 도시한 블럭도이다.
도 14는 도 13에 도시된 입력제어신호생성회로에 포함된 리셋신호생성부의 의 일 실시예에 따른 회로도이다.
도 15는 도 13 및 도 14에 도시된 입력제어신호생성회로가 적용된 반도체시스템의 동작을 설명하기 위한 타이밍도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1에 도시된 바와 같이, 본 실시예에 따른 반도체시스템은 제1 반도체장치(11) 및 제2 반도체장치(12)를 포함할 수 있다. 제2 반도체장치(12)는 커맨드디코더(121), 버퍼제어신호생성회로(122), 입력제어신호생성회로(123) 및 내부데이터생성회로(124)를 포함할 수 있다.

제1 반도체장치(11)는 외부커맨드(CMD), 외부클럭(CLK), 제1 데이터스트로브신호(DQS_t), 제2 데이터스트로브신호(DQS_c) 및 데이터(DATA)를 제2 반도체장치(12)에 인가할 수 있다.

커맨드디코더(121)는 외부커맨드(CMD)를 디코딩하여 라이트동작을 수행하기 위한 라이트커맨드(WT)를 생성할 수 있다.

버퍼제어신호생성회로(122)는 라이트커맨드(WT) 및 외부클럭(CLK)에 응답하여 버퍼제어신호(BUFF_EN)를 생성할 수 있다. 실시예에 따라서, 버퍼제어신호(BUFF_EN)는 라이트커맨드(WT)가 발생하는 시점에 동기하여 인에이블되거나 라이트커맨드(WT)가 발생하는 시점으로부터 설정구간이 경과된 시점에 동기하여 인에이이블될 수 있다. 설정구간은 외부클럭(CLK)의 정수배에 상응하는 구간으로 설정될 수 있다. 본 실시예에서 설정구간은 라이트레이턴시(Write Latency) 구간에서 라이트프리앰블(Write Preamble) 구간을 차감한 구간으로 설정될 수 있다. 라이트레이턴시(Write Latency) 구간은 라이트커맨드(WT)가 생성되는 시점으로부터 데이터(DATA)가 제2 반도체장치(12)에 입력되는 시점까지의 구간으로 설정된다. 라이트프리앰블(Write Preamble) 구간은 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 생성된 후 안정화되는데 필요한 구간으로 설정된다.

입력제어신호생성회로(123)는 버퍼제어신호(BUFF_EN)에 응답하여 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)를 입력받아 제1 입력제어신호(IDQS), 제2 입력제어신호(QDQS), 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)를 생성할 수 있다. 제1 입력제어신호(IDQS), 제2 입력제어신호(QDQS), 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)는 순차적으로 90°만큼 위상이 시프팅되어 생성될 수 있다. 즉, 제1 입력제어신호(IDQS)가 90°의 위상만큼 지연되어 제2 입력제어신호(QDQS)를 생성하고, 제2 입력제어신호(QDQS)가 90°의 위상만큼 지연되어 제3 입력제어신호(IDQSB)를 생성하고, 제3 입력제어신호(IDQSB)가 90°의 위상만큼 지연되어 제4 입력제어신호(QDQSB)를 생성한다. 입력제어신호들(IDQS, QDQS, IDQSB, QDQSB)을 지칭하는데 사용된 서수는 실시예에 따라서 다르게 설정될 수 있다.

내부데이터생성회로(124)는 제1 입력제어신호(IDQS), 제2 입력제어신호(QDQS), 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)에 동기하여 데이터(DATA)를 입력받아 제1 내지 제4 내부데이터(IDATA<1:4>)를 생성할 수 있다.

도 2를 참고하면, 입력제어신호생성회로(123)는 데이터스트로브신호버퍼부(21), 리셋신호생성부(22) 및 데이터스트로브신호분주부(23)를 포함할 수 있다.

데이터스트로브신호버퍼부(21)는 버퍼제어신호(BUFF_EN)에 응답하여 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)를 입력받아 제1 내부데이터스트로브신호(DQS) 및 제2 내부데이터스트로브신호(DQSB)를 생성할 수 있다. 좀 더 구체적으로, 데이터스트로브신호버퍼부(21)는 버퍼제어신호(BUFF_EN)가 인에이블되는 경우 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)를 버퍼링하여 제1 내부데이터스트로브신호(DQS) 및 제2 내부데이터스트로브신호(DQSB)를 생성할 수 있다.

리셋신호생성부(22)는 라이트커맨드(WT), 외부클럭(CLK) 및 제1 내지 제N 선택신호(SEL<1:N>)에 응답하여 리셋신호(RST)를 생성할 수 있다. 리셋신호생성부(22)는 라이트커맨드(WT)가 생성되는 시점으로부터 설정구간이 경과된 시점에 동기하여 인에이블되는 리셋신호(RST)를 생성할 수 있다. 설정구간은 외부클럭(CLK)의 정수배의 주기 구간으로 설정될 수 있다. 본 실시예에서 설정구간은 라이트레이턴시(Write Latency) 구간에서 라이트프리앰블(Write Preamble) 구간을 차감한 구간으로 설정될 수 있다. 제1 내지 제N 선택신호(SEL<1:N>)의 논리레벨은 제2 반도체장치(12)의 초기동작 구간에서 수행되는 모드레지스터세팅(Mode Register Setting)을 통해 설정될 수 있다.

데이터스트로브신호분주부(23)는 제1 내부데이터스트로브신호(DQS) 및 제2 내부데이터스트로브신호(DQSB)를 분주하여 제1 입력제어신호(IDQS), 제2 입력제어신호(QDQS), 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)를 생성할 수 있다. 제1 입력제어신호(IDQS), 제2 입력제어신호(QDQS), 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)의 주기는 제1 내부데이터스트로브신호(DQS) 및 제2 내부데이터스트로브신호(DQSB)의 주기의 2배로 설정될 수 있다. 데이터스트로브신호분주부(23)는 리셋신호(RST)가 인에이블되는 경우 제1 입력제어신호(IDQS) 및 제3 입력제어신호(IDQSB)가 서로 반전된 위상을 갖도록 초기화하고, 제2 입력제어신호(QDQS) 및 제4 입력제어신호(QDQSB)가 서로 반전된 위상을 갖도록 초기화할 수 있다.

도 3을 참고하면 리셋신호생성부(22)는 커맨드지연부(31) 및 선택출력부(32)를 포함할 수 있다.

커맨드지연부(31)는 제1 내지 제N 시프팅소자(31(1:N))를 포함할 수 있다. 제1 시프팅소자(31(1))는 라이트커맨드(WT)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 지연라이트커맨드(WTD1)를 생성할 수 있다. 제2 시프팅소자(31(2))는 라이트커맨드(WT)를 클럭(CLK)의 두주기 구간만큼 시프팅하여 제2 지연라이트커맨드(WTD2)를 생성할 수 있다. 제N 시프팅소자(31(N))는 라이트커맨드(WT)를 클럭(CLK)의 N주기 구간만큼 시프팅하여 제N 지연라이트커맨드(WTDN)를 생성할 수 있다.

선택출력부(32)는 제1 내지 제N 선택신호(SEL<1:N>)에 응답하여 제1 내지 제N 지연라이트커맨드(WTD1, WTD2,‥, WTDN) 중 하나를 선택하여 리셋신호(RST)로 출력할 수 있다. 제1 내지 제N 시프팅소자(31(1:N))는 플립플롭으로 구현할 수 있다. 제1 내지 제N 선택신호(SEL<1:N>)의 논리레벨은 모드레지스터세팅(Mode Register Setting)을 통해 설정될 수 있다.

도 4를 참고하면 선택출력부(32)는 인버터들(IV4(1:N)), 전달게이트들(T4(1:N)) 및 버퍼(41)를 포함할 수 있다. 선택출력부(32)는 제1 선택신호(SEL<1>)가 로직하이레벨로 인에이블되는 경우 제1 지연라이트커맨드(WTD1)를 턴온된 전달게이트(T4(1))를 통해 노드(nd41)로 전달할 수 있다. 선택출력부(32)는 제2 선택신호(SEL<2>)가 로직하이레벨로 인에이블되는 경우 제2 지연라이트커맨드(WTD2)를 턴온된 전달게이트(T4(2))를 통해 노드(nd41)로 전달할 수 있다. 선택출력부(32)는 제N 선택신호(SEL<N>)가 로직하이레벨로 인에이블되는 경우 제N 지연라이트커맨드(WTDN)를 턴온된 전달게이트(T4(N))를 통해 노드(nd41)로 전달할 수 있다. 버퍼(41)는 노드(nd41)의 신호를 버퍼링하여 리셋신호(RST)로 출력할 수 있다.

도 5를 참고하면 데이터스트로브신호분주부(23)는 제1 분주부(51) 및 제2 분주부(52)를 포함할 수 있다.

제1 분주부(51)는 제1 내부데이터스트로브신호(DQS)에 동기하여 제2 입력제어신호(QDQS) 및 제4 입력제어신호(QDQSB)로부터 제1 입력제어신호(IDQS) 및 제3 입력제어신호(IDQSB)를 생성할 수 있다. 제1 분주부(51)는 리셋신호(RST)가 인에이블되는 경우 제1 입력제어신호(IDQS) 및 제3 입력제어신호(IDQSB)가 서로 반전된 위상을 갖도록 초기화할 수 있다.

제2 분주부(52)는 제2 내부데이터스트로브신호(DQSB)에 동기하여 제1 입력제어신호(IDQS) 및 제3 입력제어신호(IDQSB)로부터 제2 입력제어신호(QDQS) 및 제4 입력제어신호(QDQSB)를 생성할 수 있다. 제2 분주부(52)는 리셋신호(RST)가 인에이블되는 경우 제2 입력제어신호(QDQS) 및 제4 입력제어신호(QDQSB)가 서로 반전된 위상을 갖도록 초기화할 수 있다.

도 6을 참고하면 제1 분주부(51)는 제1 래치신호생성부(61) 및 제1 입력제어신호출력부(62)를 포함할 수 있다.

제1 래치신호생성부(61)는 제1 내부데이터스트로브신호(DQS)에 동기하여 제2 입력제어신호(QDQS) 및 제4 입력제어신호(QDQSB)를 입력받아 제1 래치신호(LAT1) 및 제1 반전래치신호(LAT1B)를 생성할 수 있다. 제1 래치신호생성부(61)는 제1 내부데이터스트로브신호(DQS)가 로직하이레벨로 입력되는 구간에서 제2 입력제어신호(QDQS)가 로직로우레벨, 제4 입력제어신호(QDQSB)가 로직하이레벨로 입력되는 경우 제1 래치신호(LAT1)를 전원전압(VDD)에 의해 로직하이레벨로 구동하고, 제1 반전래치신호(LAT1B)를 접지전압(VSS)에 의해 로직로우레벨로 구동할 수 있다. 제1 래치신호생성부(61)는 제1 내부데이터스트로브신호(DQS)가 로직하이레벨로 입력되는 구간에서 제2 입력제어신호(QDQS)가 로직하이레벨, 제4 입력제어신호(QDQSB)가 로직로우레벨로 입력되는 경우 제1 래치신호(LAT1)를 접지전압(VSS)에 의해 로직로우레벨로 구동하고, 제1 반전래치신호(LAT1B)를 전원전압(VDD)에 의해 로직하이레벨로 구동할 수 있다.

제1 입력제어신호출력부(62)는 리셋신호(RST)가 로직하이레벨, 반전리셋신호(RSTB)가 로직로우레벨로 인에이블되는 경우 제1 입력제어신호(IDQS)를 접지전압(VSS)에 의해 로직로우레벨로 초기화하고, 제3 입력제어신호(IDQSB)를 전원전압(VDD)에 의해 로직하이레벨로 초기화할 수 있다. 제1 입력제어신호출력부(62)는 제1 래치신호(LAT1)가 로직하이레벨, 제1 반전래치신호(LAT1B)가 로직로우레벨로 입력되는 경우 제1 입력제어신호(IDQS)를 전원전압(VDD)에 의해 로직하이레벨로 구동하고, 제3 입력제어신호(IDQSB)를 접지전압(VSS)에 의해 로직로우레벨로 구동할 수 있다. 제1 입력제어신호출력부(62)는 제1 래치신호(LAT1)가 로직로우레벨, 제1 반전래치신호(LAT1B)가 로직하이레벨로 입력되는 경우 제1 입력제어신호(IDQS)를 접지전압(VSS)에 의해 로직로우레벨로 구동하고, 제3 입력제어신호(IDQSB)를 전원전압(VDD)에 의해 로직하이레벨로 구동할 수 있다.

도 7을 참고하면 제2 분주부(52)는 제2 래치신호생성부(71) 및 제2 입력제어신호출력부(72)를 포함할 수 있다.

제2 래치신호생성부(71)는 제2 내부데이터스트로브신호(DQSB)에 동기하여 제1 입력제어신호(IDQS) 및 제3 입력제어신호(IDQSB)를 입력받아 제2 래치신호(LAT2) 및 제2 반전래치신호(LAT2B)를 생성할 수 있다. 제2 래치신호생성부(71)는 제2 내부데이터스트로브신호(DQSB)가 로직하이레벨로 입력되는 구간에서 제1 입력제어신호(IDQS)가 로직하이레벨, 제3 입력제어신호(IDQSB)가 로직로우레벨로 입력되는 경우 제2 래치신호(LAT2)를 전원전압(VDD)에 의해 로직하이레벨로 구동하고, 제2 반전래치신호(LAT2B)를 접지전압(VSS)에 의해 로직로우레벨로 구동할 수 있다. 제2 래치신호생성부(71)는 제2 내부데이터스트로브신호(DQSB)가 로직하이레벨로 입력되는 구간에서 제1 입력제어신호(IDQS)가 로직로우레벨, 제3 입력제어신호(IDQSB)가 로직하이레벨로 입력되는 경우 제2 래치신호(LAT2)를 접지전압(VSS)에 의해 로직로우레벨로 구동하고, 제2 반전래치신호(LAT2B)를 전원전압(VDD)에 의해 로직하이레벨로 구동할 수 있다.

제2 입력제어신호출력부(72)는 리셋신호(RST)가 로직하이레벨, 반전리셋신호(RSTB)가 로직로우레벨로 인에이블되는 경우 제2 입력제어신호(QDQS)를 접지전압(VSS)에 의해 로직로우레벨로 초기화하고, 제4 입력제어신호(QDQSB)를 전원전압(VDD)에 의해 로직하이레벨로 초기화할 수 있다. 제2 입력제어신호출력부(72)는 제2 래치신호(LAT2)가 로직하이레벨, 제2 반전래치신호(LAT2B)를 로직로우레벨로 입력되는 경우 제2 입력제어신호(QDQS)를 전원전압(VDD)에 의해 로직하이레벨로 구동하고, 제4 입력제어신호(QDQSB)를 접지전압(VSS)에 의해 로직로우레벨로 구동할 수 있다. 제2 입력제어신호출력부(72)는 제2 래치신호(LAT2)가 로직로우레벨, 제2 반전래치신호(LAT2B)를 로직하이레벨로 입력되는 경우 제2 입력제어신호(QDQS)를 접지전압(VSS)에 의해 로직로우레벨로 구동하고, 제4 입력제어신호(QDQSB)를 전원전압(VDD)에 의해 로직하이레벨로 구동할 수 있다.

이상 살펴본 바와 같이 구성된 반도체시스템의 동작을 도 8을 참고하여 살펴보면 다음과 같다.

t81 시점에서 라이트커맨드(WT)가 생성되면 버퍼제어신호(BUFF_EN)가 로직하이레벨로 인에이블된다. 버퍼제어신호(BUFF_EN)가 로직하이레벨인 구간에서 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 버퍼링되어 제1 내부데이터스트로브신호(DQS) 및 제2 내부데이터스트로브신호(DQSB)로 생성된다. t81 시점부터 t82 시점까지의 구간 동안 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 불안정하게 입력되므로, 제1 내부데이터스트로브신호(DQS) 및 제2 내부데이터스트로브신호(DQSB)도 불안정하게 생성된다. 신호가 불안정하게 생성되는 구간은 사선으로 표시하였다.

리셋신호(RST)는 라이트커맨드(WT)가 생성되는 t81 시점으로부터 설정구간이 경과된 t82 시점에 동기하여 로직하이레벨로 인에이블된다. 여기서, 설정구간은 라이트레이턴시구간(WL)에서 라이트프리앰블구간(tWPRE)을 차감한 구간으로 설정된다. 본 실시예에서 라이트레이턴시구간(WL)은 외부클럭(CLK)의 4주기 구간으로 설정되고, 라이트프리앰블구간(tWPRE)은 외부클럭(CLK)의 2주기 구간으로 설정되는 것을 가정한다.

t82 시점에서 로직하이레벨로 인에이블된 리셋신호(RST)에 동기하여 제1 입력제어신호(IDQS) 및 제2 입력제어신호(QDQS)는 로직로우레벨로 초기화되고, 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)는 로직하이레벨로 초기화된다.

데이터(DATA)가 입력되는 t83 시점부터 제1 내부데이터스트로브신호(DQS) 및 제2 내부데이터스트로브신호(DQSB)가 분주되어 제1 입력제어신호(IDQS), 제2 입력제어신호(QDQS) 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)가 생성된다.

t83 시점에서 로직하이레벨의 제1 내부데이터스트로브신호(DQS)가 제1 분주부(51)로 입력되는 상태에서 제2 입력제어신호(QDQS)가 로직로우레벨, 제4 입력제어신호(QDQSB)가 로직하이레벨로 제1 분주부(51)로 입력되므로, 제1 입력제어신호(IDQS)는 로직하이레벨, 제3 입력제어신호(IDQSB)는 로직로우레벨로 구동된다.

t84 시점에서, 로직하이레벨의 제2 내부데이터스트로브신호(DQSB)가 제2 분주부(52)로 입력되는 상태에서 제1 입력제어신호(IDQS)가 로직하이레벨, 제3 입력제어신호(IDQSB)가 로직로우레벨로 제2 분주부(52)로 입력되므로, 제2 입력제어신호(QDQS)는 로직하이레벨, 제4 입력제어신호(QDQSB)는 로직로우레벨로 구동된다.

t85 시점에서 로직하이레벨의 제1 내부데이터스트로브신호(DQS)가 제1 분주부(51)로 입력되는 상태에서 제2 입력제어신호(QDQS)가 로직하이레벨, 제4 입력제어신호(QDQSB)가 로직로우레벨로 제1 분주부(51)로 입력되므로, 제1 입력제어신호(IDQS)는 로직로우레벨, 제3 입력제어신호(IDQSB)는 로직하이레벨로 구동된다.

t86 시점에서, 로직하이레벨의 제2 내부데이터스트로브신호(DQSB)가 제2 분주부(52)로 입력되는 상태에서 제1 입력제어신호(IDQS)가 로직로우레벨, 제3 입력제어신호(IDQSB)가 로직하이레벨로 제2 분주부(52)로 입력되므로, 제2 입력제어신호(QDQS)는 로직로우레벨, 제4 입력제어신호(QDQSB)는 로직하이레벨로 구동된다.

t83 시점에서 제1 입력제어신호(IDQS)에 동기하여 데이터(DATA)의 첫번째 데이터(D1)는 제1 내부데이터(IDATA<1>)로 출력되고, t84 시점에서 제2 입력제어신호(QDQS)에 동기하여 데이터(DATA)의 두번째 데이터(D2)는 제2 내부데이터(IDATA<2>)로 출력되며, t85 시점에서 제3 입력제어신호(IDQSB)에 동기하여 데이터(DATA)의 세번째 데이터(D3)는 제3 내부데이터(IDATA<3>)로 출력되고, t86 시점에서 제4 입력제어신호(QDQSB)에 동기하여 데이터(DATA)의 네번째 데이터(D4)는 제4 내부데이터(IDATA<4>)로 출력된다.

이상 살펴본 바와 같이 구성되고 동작하는 반도체시스템은 라이트커맨드(WT)가 생성되는 시점으로부터 설정구간이 경과된 시점에 동기하여 인에이블되는 리셋신호(RST)를 이용하여 제1 입력제어신호(IDQS) 및 제2 입력제어신호(QDQS)를 로직로우레벨로 초기화하고, 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)를 로직하이레벨로 초기화한다. 이와 같은 초기화 동작에 의해 라이트프리앰블구간(tWPRE)에서부터 제1 입력제어신호(IDQS), 제2 입력제어신호(QDQS), 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)를 안정적인 레벨로 생성할 수 있다.

도 9를 참고하면 버퍼제어신호생성회로(122)는 풀업신호생성부(91), 풀다운신호생성부(92) 및 버퍼제어신호출력부(93)를 포함할 수 있다.

풀업신호생성부(91)는 라이트커맨드(WT), 외부클럭(CLK) 및 제1 내지 제N 선택신호(SEL<1:N>)에 응답하여 풀업신호(PU)를 생성할 수 있다. 풀업신호생성부(91)는 라이트커맨드(WT)가 생성되는 시점으로부터 설정구간이 경과된 시점에 동기하여 인에이블되는 풀업신호(PU)를 생성할 수 있다. 설정구간은 외부클럭(CLK)의 정수배의 주기 구간으로 설정될 수 있다. 본 실시예에서 설정구간은 라이트레이턴시(Write Latency) 구간에서 라이트프리앰블(Write Preamble) 구간을 차감한 구간으로 설정될 수 있다. 제1 내지 제N 선택신호(SEL<1:N>)의 논리레벨은 제2 반도체장치(12)의 초기동작 구간에서 수행되는 모드레지스터세팅(Mode Register Setting)을 통해 설정될 수 있다.

풀다운신호생성부(92)는 라이트커맨드(WT)에 응답하여 풀다운신호(PD)를 생성할 수 있다. 풀다운신호생성부(92)는 라이트커맨드(WT)가 생성되는 시점에 동기하여 인에이블되는 풀다운신호(PD)를 생성할 수 있다.

버퍼제어신호출력부(93)는 구동부(931) 및 래치부(932)를 포함할 수 있다. 구동부(931)는 풀업신호(PU)가 인에이블되는 경우 노드(nd91)를 전원전압(VDD)에 의해 로직하이레벨로 구동하고, 풀다운신호(PD)가 인에이블되는 경우 노드(nd91)를 접지전압(VSS)에 의해 로직로우레벨로 구동할 수 있다. 래치부(932)는 노드(nd91)의 신호를 래치하고, 버퍼링하여 버퍼제어신호(BUFF_EN)로 출력할 수 있다.

도 10을 참고하면 풀업신호생성부(91)는 커맨드지연부(101) 및 선택출력부(102)를 포함할 수 있다.

커맨드지연부(101)는 제1 내지 제N 시프팅소자(103(1:N))를 포함할 수 있다. 제1 시프팅소자(103(1))는 라이트커맨드(WT)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 지연라이트커맨드(WTD1)를 생성할 수 있다. 제2 시프팅소자(103(2))는 라이트커맨드(WT)를 클럭(CLK)의 두주기 구간만큼 시프팅하여 제2 지연라이트커맨드(WTD2)를 생성할 수 있다. 제N 시프팅소자(103(N))는 라이트커맨드(WT)를 클럭(CLK)의 N주기 구간만큼 시프팅하여 제N 지연라이트커맨드(WTDN)를 생성할 수 있다.

선택출력부(102)는 제1 내지 제N 선택신호(SEL<1:N>)에 응답하여 제1 내지 제N 지연라이트커맨드(WTD1, WTD2,‥, WTDN) 중 하나를 선택하여 풀업신호(PU)로 출력할 수 있다. 제1 내지 제N 시프팅소자(103(1:N))는 플립플롭으로 구현할 수 있다. 제1 내지 제N 선택신호(SEL<1:N>)의 논리레벨은 모드레지스터세팅(Mode Register Setting)을 통해 설정될 수 있다.

도 11을 참고하면 풀다운신호생성부(92)는 레벨신호생성부(111) 및 풀다운신호출력부(112)를 포함할 수 있다. 레벨신호생성부(111)는 라이트커맨드(WT)가 생성되는 경우 로직로우레벨로 인에이블되는 레벨신호(LEV)를 생성할 수 있다. 풀다운신호출력부(112) 풀다운신호(PD)를 생성할 수 있다. 풀다운신호출력부(112)는 인버터(IV111, IV112), 지연부(113) 및 낸드게이트(NAND111)를 포함할 수 있다. 풀다운신호출력부(112)는 로직로우레벨의 레벨신호(LEV)가 입력되는 시점에 동기하여 로직하이레벨로 인에이블되는 풀다운신호(PD)의 펄스를 출력할 수 있다.

도 12를 참고하면 도 9 내지 도 11에 도시된 버퍼제어신호생성회로(122)가 적용된 반도체시스템의 동작을 확인할 수 있다. t121 시점에서 라이트커맨드(WT)가 생성되면 버퍼제어신호(BUFF_EN)는 라이트커맨드(WT)가 생성되는 시점으로부터 설정구간이 경과된 t122 시점에 동기하여 로직하이레벨로 인에이블된다. 여기서, 설정구간은 라이트레이턴시구간(WL)에서 라이트프리앰블구간(tWPRE)을 차감한 구간으로 설정된다. 버퍼제어신호(BUFF_EN)가 로직하이레벨로 생성되는 t122 시점에서부터 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 버퍼링되어 제1 내부데이터스트로브신호(DQS) 및 제2 내부데이터스트로브신호(DQSB)로 생성된다.

도 1에 도시된 반도체시스템에 도 9 내지 도 11에 도시된 버퍼제어신호생성회로(122)를 적용하는 경우 라이트커맨드(WT)가 생성되는 시점으로부터 설정구간이 경과된 시점 이후 제1 입력제어신호(IDQS), 제2 입력제어신호(QDQS), 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)를 안정적으로 생성할 수 있다.

도 13을 참고하면 또 다른 실시예에 따른 입력제어신호생성회로(123a)는 데이터스트로브신호버퍼부(131), 리셋신호생성부(132) 및 데이터스트로브신호분주부(133)를 포함할 수 있다.

데이터스트로브신호버퍼부(131)는 버퍼제어신호(BUFF_EN)에 응답하여 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)를 입력받아 제1 내부데이터스트로브신호(DQS) 및 제2 내부데이터스트로브신호(DQSB)를 생성할 수 있다. 좀 더 구체적으로, 데이터스트로브신호버퍼부(131)는 버퍼제어신호(BUFF_EN)가 인에이블되는 경우 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)를 버퍼링하여 제1 내부데이터스트로브신호(DQS) 및 제2 내부데이터스트로브신호(DQSB)를 생성할 수 있다.

리셋신호생성부(132)는 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)에 응답하여 리셋신호(RST)를 생성할 수 있다. 리셋신호생성부(132)는 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 동일한 위상을 갖는 시점에 동기하여 인에이블되는 리셋신호(RST)를 생성할 수 있다. 본 실시예에서 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)는 라이트커맨드(WT)가 생성되는 시점부터 라이트프리앰블 구간이 개시되기 전까지의 구간동안 로직로우레벨로 설정되는 것이 바람직하다.

데이터스트로브신호분주부(133)는 제1 내부데이터스트로브신호(DQS) 및 제2 내부데이터스트로브신호(DQSB)를 분주하여 제1 입력제어신호(IDQS), 제2 입력제어신호(QDQS), 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)를 생성할 수 있다. 제1 입력제어신호(IDQS), 제2 입력제어신호(QDQS), 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)의 주기는 제1 내부데이터스트로브신호(DQS) 및 제2 내부데이터스트로브신호(DQSB)의 주기의 2배로 설정될 수 있다. 데이터스트로브신호분주부(133)는 리셋신호(RST)가 인에이블되는 경우 제1 입력제어신호(IDQS) 및 제3 입력제어신호(IDQSB)가 서로 반전된 위상을 갖도록 초기화하고, 제2 입력제어신호(QDQS) 및 제4 입력제어신호(QDQSB)가 서로 반전된 위상을 갖도록 초기화할 수 있다. 데이터스트로브신호분주부(133)의 보다 구체적인 구성 및 동작은 앞서 도 5 내지 도 7을 참고하여 구체적으로 설명하였으므로 생략한다.

도 14를 참고하면 리셋신호생성부(132)는 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)를 입력받아 배타적부정논리합 연산을 수행하는 논리소자(XNOR14)를 포함한다. 리셋신호생성부(132)는 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 서로 동일한 위상을 갖는 시점에 동기하여 로직하이레벨로 인에이블되는 리셋신호(RST)를 생성할 수 있다.

도 13 및 도 14에 도시된 입력제어신호생성회로(123)가 적용된 반도체시스템의 동작을 도 15를 참고하여 살펴보면 다음과 같다.

t151 시점에서 라이트커맨드(WT)가 생성되면 버퍼제어신호(BUFF_EN)가 로직하이레벨로 인에이블된다. 버퍼제어신호(BUFF_EN)가 로직하이레벨인 구간에서 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 버퍼링되어 제1 내부데이터스트로브신호(DQS) 및 제2 내부데이터스트로브신호(DQSB)로 생성된다.

t151 시점에서부터 t152 시점까지의 구간동안 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)는 동일한 위상을 가지므로, 리셋신호(RST)는 로직하이레벨로 인에이블된다.

t151 시점에서부터 t152 시점까지의 구간동안 로직하이레벨로 인에이블된 리셋신호(RST)에 의해 제1 입력제어신호(IDQS) 및 제2 입력제어신호(QDQS)는 로직로우레벨로 초기화되고, 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)는 로직하이레벨로 초기화된다. t151 시점부터 t152 시점까지의 구간 동안 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 불안정하게 입력될 때 제1 내부데이터스트로브신호(DQS) 및 제2 내부데이터스트로브신호(DQSB)도 불안정하게 생성된다. t152 시점에서부터 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 서로 반전된 위상을 갖으므로, 리셋신호(RST)는 t152 시점에서 로직로우레벨로 인에이블된다. t152 시점에서, 로직로우레벨로 인에이블된 리셋신호(RST)에 동기하여 제1 입력제어신호(IDQS) 및 제2 입력제어신호(QDQS)는 로직로우레벨로 초기화되고, 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)는 로직하이레벨로 초기화된다.

데이터(DATA)가 입력되는 t153 시점부터 제1 내부데이터스트로브신호(DQS) 및 제2 내부데이터스트로브신호(DQSB)가 분주되어 제1 입력제어신호(IDQS), 제2 입력제어신호(QDQS) 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)가 생성된다.

t153 시점에서 로직하이레벨의 제1 내부데이터스트로브신호(DQS)가 제1 분주부(51)에 입력되는 상태에서 제2 입력제어신호(QDQS)가 로직로우레벨, 제4 입력제어신호(QDQSB)가 로직하이레벨로 제1 분주부(51)에 입력되므로, 제1 입력제어신호(IDQS)는 로직하이레벨, 제3 입력제어신호(IDQSB)는 로직로우레벨로 구동된다.

t154 시점에서, 로직하이레벨의 제2 내부데이터스트로브신호(DQSB)가 제2 분주부(52)에 입력되는 상태에서 제1 입력제어신호(IDQS)가 로직하이레벨, 제3 입력제어신호(IDQSB)가 로직로우레벨로 제2 분주부(52)에 입력되므로, 제2 입력제어신호(QDQS)는 로직하이레벨, 제4 입력제어신호(QDQSB)는 로직로우레벨로 구동된다.

t155 시점에서 로직하이레벨의 제1 내부데이터스트로브신호(DQS)가 제1 분주부(51)에 입력되는 상태에서 제2 입력제어신호(QDQS)가 로직하이레벨, 제4 입력제어신호(QDQSB)가 로직로우레벨로 제1 분주부(51)에 입력되므로, 제1 입력제어신호(IDQS)는 로직로우레벨, 제3 입력제어신호(IDQSB)는 로직하이레벨로 구동된다.

t156 시점에서, 로직하이레벨의 제2 내부데이터스트로브신호(DQSB)가 제2 분주부(52)에 입력되는 상태에서 제1 입력제어신호(IDQS)가 로직로우레벨, 제3 입력제어신호(IDQSB)가 로직하이레벨로 제2 분주부(52)에 입력되므로, 제2 입력제어신호(QDQS)는 로직로우레벨, 제4 입력제어신호(QDQSB)는 로직하이레벨로 구동된다.

t153 시점에서 제1 입력제어신호(IDQS)에 동기하여 데이터(DATA)의 첫번째 데이터(D1)는 제1 내부데이터(IDATA<1>)로 출력되고, t154 시점에서 제2 입력제어신호(QDQS)에 동기하여 데이터(DATA)의 두번째 데이터(D2)는 제2 내부데이터(IDATA<2>)로 출력되며, t155 시점에서 제3 입력제어신호(IDQSB)에 동기하여 데이터(DATA)의 세번째 데이터(D3)는 제3 내부데이터(IDATA<3>)로 출력되고, t156 시점에서 제4 입력제어신호(QDQSB)에 동기하여 데이터(DATA)의 네번째 데이터(D4)는 제4 내부데이터(IDATA<4>)로 출력된다.

이상 살펴본 바와 같이 구성되고 동작하는 반도체시스템은 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 동일한 위상을 갖는 구간동안 인에이블되는 리셋신호(RST)를 이용하여 제1 입력제어신호(IDQS) 및 제2 입력제어신호(QDQS)는 로직로우레벨로 초기화하고, 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)는 로직하이레벨로 초기화한다. 이와 같은 초기화 동작에 의해 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 불안정하게 입력되는 구간에서도 제1 입력제어신호(IDQS), 제2 입력제어신호(QDQS), 제3 입력제어신호(IDQSB) 및 제4 입력제어신호(QDQSB)를 안정적인 레벨로 생성할 수 있다.

삭제

11: 제1 반도체장치 12: 제2 반도체장치
121: 커맨드디코더 122: 버퍼제어신호생성회로
123: 입력제어신호생성회로 124: 내부데이터생성회로
21: 데이터스트로브신호버퍼부 22: 리셋신호생성부
23: 데이터스트로브신호분주부 31: 커맨드지연부
32: 선택출력부 41: 버퍼
51: 제1 분주부 52: 제2 분주부
61: 제1 래치신호생성부 62: 제1 입력제어신호출력부
71: 제2 래치신호생성부 72: 제2 입력제어신호출력부
91: 풀업신호생성부 92: 풀다운신호생성부
93: 버퍼제어신호출력부 111: 레벨신호생성부
112: 풀다운신호출력부

Claims

라이트커맨드가 생성되는 시점으로부터 설정구간이 경과된 시점에 동기하여 인에이블되는 버퍼제어신호를 생성하는 버퍼제어신호생성회로;
상기 버퍼제어신호에 응답하여 제1 데이터스트로브신호 및 제2 데이터스트로브신호를 입력받아 제1 내지 제4 입력제어신호를 생성하는 입력제어신호생성회로; 및
상기 제1 내지 제4 입력제어신호에 동기하여 데이터를 입력받아 내부데이터를 생성하는 내부데이터생성회로를 포함하는 반도체장치.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 설정구간은 라이트레이턴시구간에서 라이트프리앰블구간만큼을 차감한 구간으로 설정되는 반도체장치.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 버퍼제어신호생성회로는
상기 라이트커맨드 및 외부클럭에 응답하여 풀업신호를 생성하는 풀업신호생성부;
상기 라이트커맨드에 응답하여 풀다운신호를 생성하는 풀다운신호생성부; 및
상기 풀업신호 및 상기 풀다운신호에 응답하여 상기 버퍼제어신호를 구동하여 출력하는 버퍼제어신호출력부를 포함하는 반도체장치.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 3 항에 있어서, 상기 풀업신호는 상기 라이트커맨드가 생성되는 시점으로부터 상기 설정구간이 경과된 시점에 동기하여 인에이블되고, 상기 풀다운신호는 상기 라이트커맨드가 생성되는 시점에 동기하여 인에이블되는 반도체장치.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제 3 항에 있어서, 상기 풀업신호생성부는
상기 외부클럭에 동기하여 상기 라이트커맨드를 시프팅하여 제1 지연라이트커맨드 및 제2 지연라이트커맨드를 생성하는 커맨드지연부; 및
선택신호에 응답하여 상기 제1 지연라이트커맨드 및 상기 제2 지연라이트커맨드 중 하나를 선택하여 상기 풀업신호로 출력하는 선택출력부를 포함하는 반도체장치.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제 3 항에 있어서, 상기 풀다운신호생성부는
상기 라이트커맨드에 동기하여 레벨신호를 생성하는 레벨신호생성부; 및
상기 레벨신호에 응답하여 상기 풀다운신호를 생성하는 풀다운신호출력부를 포함하는 반도체장치.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제 3 항에 있어서, 상기 버퍼제어신호출력부는 상기 풀업신호에 응답하여 인에이블되고, 상기 풀다운신호에 응답하여 디스에이블되는 상기 버퍼제어신호를 생성하여 출력하는 반도체장치.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제 3 항에 있어서, 상기 버퍼제어신호출력부는
상기 풀업신호 및 상기 풀다운신호에 동기하여 내부노드를 구동하는 구동부; 및
상기 내부노드의 신호를 래치하여 상기 버퍼제어신호를 생성하여 출력하는 래치부를 포함하는 반도체장치.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 입력제어신호생성회로는
상기 버퍼제어신호에 응답하여 상기 제1 데이터스트로브신호 및 상기 제2 데이터스트로브신호를 버퍼링하여 제1 내부데이터스트로브신호 및 제2 내부데이터스트로브신호를 생성하는 데이터스트로브신호버퍼부;
상기 라이트커맨드가 생성되는 시점으로부터 상기 설정구간이 경과된 시점에 동기하여 인에이블되는 리셋신호를 생성하는 리셋신호생성부; 및
상기 리셋신호에 응답하여 상기 제1 내부데이터스트로브신호 및 상기 제2 내부데이터스트로브신호를 분주하여 상기 제1 내지 제4 입력제어신호를 생성하는 데이터스트로브신호분주부를 포함하는 반도체장치.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제 9 항에 있어서, 상기 리셋신호생성부는
외부클럭에 동기하여 상기 라이트커맨드를 시프팅하여 제1 지연라이트커맨드 및 제2 지연라이트커맨드를 생성하는 커맨드지연부; 및
선택신호에 응답하여 상기 제1 지연라이트커맨드 및 상기 제2 지연라이트커맨드 중 하나를 선택하여 상기 리셋신호로 출력하는 선택출력부를 포함하는 반도체장치.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제 9 항에 있어서, 상기 데이터스트로브신호분주부는
상기 제1 내부데이터스트로브신호에 동기하여 상기 제1 입력제어신호 및 상기 제2 입력제어신호로부터 상기 제3 입력제어신호 및 상기 제4 입력제어신호를 생성하는 제1 분주부; 및
상기 제2 내부데이터스트로브신호에 동기하여 상기 제3 입력제어신호 및 상기 제4 입력제어신호로부터 상기 제1 입력제어신호 및 상기 제2 입력제어신호를 생성하는 제2 분주부를 포함하는 반도체장치.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 9 항에 있어서, 상기 리셋신호가 인에이블되는 경우 상기 제1 입력제어신호 및 상기 제2 입력제어신호가 서로 반전 위상을 갖고, 상기 제3 입력제어신호 및 상기 제4 입력제어신호가 서로 반전 위상을 갖도록 초기화되는 반도체장치.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 입력제어신호생성회로는
상기 버퍼제어신호에 응답하여 상기 제1 데이터스트로브신호 및 상기 제2 데이터스트로브신호를 버퍼링하여 제1 내부데이터스트로브신호 및 제2 내부데이터스트로브신호를 생성하는 데이터스트로브신호버퍼부;
상기 제1 데이터스트로브신호 및 상기 제2 데이터스트로브신호의 위상을 감지하여 리셋신호를 생성하는 리셋신호생성부; 및
상기 리셋신호에 응답하여 상기 제1 내부데이터스트로브신호 및 상기 제2 내부데이터스트로브신호를 분주하여 상기 제1 내지 제4 입력제어신호를 생성하는 데이터스트로브신호분주부를 포함하는 반도체장치.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 13 항에 있어서, 상기 리셋신호생성부는 상기 제1 데이터스트로브신호 및 상기 제2 데이터스트로브신호가 서로 동일한 위상을 갖는 경우 인에이블되는 상기 리셋신호를 생성하는 반도체장치.
라이트커맨드가 생성되는 시점으로부터 설정구간이 경과된 시점에 동기하여 인에이블되는 리셋신호를 생성하는 리셋신호생성부;
제1 내부데이터스트로브신호에 동기하여 제1 입력제어신호 및 제2 입력제어신호로부터 제3 입력제어신호 및 제4 입력제어신호를 생성하는 제1 분주부; 및
제2 내부데이터스트로브신호에 동기하여 상기 제3 입력제어신호 및 상기 제4 입력제어신호로부터 상기 제1 입력제어신호 및 상기 제2 입력제어신호를 생성하는 제2 분주부를 포함하는 반도체장치.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서, 상기 설정구간은 라이트레이턴시구간에서 라이트프리앰블구간만큼을 차감한 구간으로 설정되는 반도체장치.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서, 상기 리셋신호생성부는
외부클럭에 동기하여 상기 라이트커맨드를 시프팅하여 제1 지연라이트커맨드 및 제2 지연라이트커맨드를 생성하는 커맨드지연부; 및
선택신호에 응답하여 상기 제1 지연라이트커맨드 및 상기 제2 지연라이트커맨드 중 하나를 선택하여 상기 리셋신호로 출력하는 선택출력부를 포함하는 반도체장치.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서, 상기 커맨드지연부는
상기 라이트커맨드를 상기 외부클럭에 동기하여 제1 구간만큼 시프팅하여 상기 제1 지연라이트커맨드를 생성하는 제1 시프팅소자; 및
상기 라이트커맨드를 상기 외부클럭에 동기하여 제2 구간만큼 시프팅하여 상기 제2 지연라이트커맨드를 생성하는 제2 시프팅부를 포함하는 반도체장치.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서, 상기 선택신호는 모드레지스터세팅 동작을 통해 설정되는 반도체장치.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서, 상기 제1 분주부는
상기 제1 내부데이터스트로브신호에 동기하여 상기 제1 입력제어신호 및 상기 제2 입력제어신호를 입력받아 래치하여 래치신호 및 반전래치신호를 생성하는 래치신호생성부; 및
상기 래치신호 및 상기 반전래치신호에 응답하여 상기 제3 입력제어신호 및 상기 제4 입력제어신호를 구동하여 출력하는 입력제어신호출력부를 포함하되, 상기 제3 입력제어신호 및 상기 제4 입력제어신호는 상기 리셋신호가 인에이블되는 경우 서로 반전 위상을 갖는 반도체장치.
◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서, 상기 제2 분주부는
상기 제2 내부데이터스트로브신호에 동기하여 상기 제3 입력제어신호 및 상기 제4 입력제어신호를 입력받아 래치하여 래치신호 및 반전래치신호를 생성하는 래치신호생성부; 및
상기 래치신호 및 상기 반전래치신호에 응답하여 상기 제1 입력제어신호 및 상기 제2 입력제어신호를 구동하여 출력하는 입력제어신호출력부를 포함하되, 상기 제1 입력제어신호 및 상기 제2 입력제어신호는 상기 리셋신호가 인에이블되는 경우 서로 반전 위상을 갖는 반도체장치.
◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서,
버퍼제어신호에 응답하여 제1 데이터스트로브신호 및 제2 데이터스트로브신호를 버퍼링하여 상기 제1 내부데이터스트로브신호 및 상기 제2 내부데이터스트로브신호를 생성하는 데이터스트로브신호버퍼부를 더 포함하는 반도체장치.
버퍼제어신호에 응답하여 제1 데이터스트로브신호 및 제2 데이터스트로브신호를 버퍼링하여 제1 내부데이터스트로브신호 및 제2 내부데이터스트로브신호를 생성하는 데이터스트로브신호버퍼부;
상기 제1 데이터스트로브신호 및 상기 제2 데이터스트로브신호의 위상을 감지하여 리셋신호를 생성하는 리셋신호생성부;
상기 제1 내부데이터스트로브신호에 동기하여 제1 입력제어신호 및 제2 입력제어신호로부터 제3 입력제어신호 및 제4 입력제어신호를 생성하는 제1 분주부; 및
상기 제2 내부데이터스트로브신호에 동기하여 상기 제3 입력제어신호 및 상기 제4 입력제어신호로부터 상기 제1 입력제어신호 및 상기 제2 입력제어신호를 생성하는 제2 분주부를 포함하는 반도체장치.
◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈

제 23 항에 있어서, 상기 리셋신호생성부는 상기 제1 데이터스트로브신호 및 상기 제2 데이터스트로브신호가 서로 동일한 위상을 갖는 경우 인에이블되는 상기 리셋신호를 생성하는 반도체장치.
◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈

제 23 항에 있어서, 상기 제1 분주부는
상기 제1 내부데이터스트로브신호에 동기하여 상기 제1 입력제어신호 및 상기 제2 입력제어신호를 입력받아 래치하여 래치신호 및 반전래치신호를 생성하는 래치신호생성부; 및
상기 래치신호 및 상기 반전래치신호에 응답하여 상기 제3 입력제어신호 및 상기 제4 입력제어신호를 구동하여 출력하는 입력제어신호출력부를 포함하되, 상기 제3 입력제어신호 및 상기 제4 입력제어신호는 상기 리셋신호가 인에이블되는 경우 서로 반전 위상을 갖는 반도체장치.
◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈

제 23 항에 있어서, 상기 제2 분주부는
상기 제2 내부데이터스트로브신호에 동기하여 상기 제3 입력제어신호 및 상기 제4 입력제어신호를 입력받아 래치하여 래치신호 및 반전래치신호를 생성하는 래치신호생성부; 및
상기 래치신호 및 상기 반전래치신호에 응답하여 상기 제1 입력제어신호 및 상기 제2 입력제어신호를 구동하여 출력하는 입력제어신호출력부를 포함하되, 상기 제1 입력제어신호 및 상기 제2 입력제어신호는 상기 리셋신호가 인에이블되는 경우 서로 반전 위상을 갖는 반도체장치.
외부커맨드, 외부클럭, 제1 데이터스트로브신호, 제2 데이터스트로브신호 및 데이터를 출력하는 제1 반도체장치; 및
상기 외부커맨드를 디코딩하여 라이트커맨드를 생성하고, 상기 라이트커맨드가 생성되는 시점으로부터 설정구간이 경과된 시점에 동기하여 인에이블되는 버퍼제어신호를 생성하는 제2 반도체장치를 포함하되, 상기 제2 반도체장치는 상기 버퍼제어신호에 응답하여 제1 데이터스트로브신호 및 제2 데이터스트로브신호를 입력받아 제1 내지 제4 입력제어신호를 생성하는 반도체시스템.
◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈

제 27 항에 있어서, 상기 설정구간은 라이트레이턴시구간에서 라이트프리앰블구간만큼을 차감한 구간으로 설정되는 반도체시스템.
◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈

제 27 항에 있어서, 상기 제2 반도체장치는
상기 라이트커맨드 및 상기 외부클럭에 응답하여 풀업신호를 생성하는 풀업신호생성부;
상기 라이트커맨드에 응답하여 풀다운신호를 생성하는 풀다운신호생성부; 및
상기 풀업신호 및 상기 풀다운신호에 응답하여 상기 버퍼제어신호를 구동하여 출력하는 버퍼제어신호출력부를 포함하는 반도체시스템.
삭제
◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈

제 27 항에 있어서, 상기 제2 반도체장치는 상기 라이트커맨드가 생성되는 시점으로부터 상기 설정구간이 경과된 시점에 동기하여 인에이블되는 리셋신호를 생성하는 반도체시스템.
◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈

제 31 항에 있어서, 상기 리셋신호가 인에이블되는 경우 상기 제1 입력제어신호 및 상기 제2 입력제어신호가 서로 반전 위상을 갖고, 상기 제3 입력제어신호 및 상기 제4 입력제어신호가 서로 반전 위상을 갖도록 초기화되는 반도체시스템.
◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈

제 27 항에 있어서, 상기 제2 반도체장치는 상기 제1 데이터스트로브신호 및 상기 제2 데이터스트로브신호가 서로 동일한 위상을 갖는 경우 인에이블되는 리셋신호를 생성하는 반도체시스템.
◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈

제 27 항에 있어서, 상기 제2 반도체장치는
상기 버퍼제어신호에 응답하여 상기 제1 데이터스트로브신호 및 상기 제2 데이터스트로브신호를 버퍼링하여 제1 내부데이터스트로브신호 및 제2 내부데이터스트로브신호를 생성하는 데이터스트로브신호버퍼부;
상기 제1 내부데이터스트로브신호에 동기하여 제1 입력제어신호 및 제2 입력제어신호로부터 제3 입력제어신호 및 제4 입력제어신호를 생성하는 제1 분주부; 및
상기 제2 내부데이터스트로브신호에 동기하여 상기 제3 입력제어신호 및 상기 제4 입력제어신호로부터 상기 제1 입력제어신호 및 상기 제2 입력제어신호를 생성하는 제2 분주부를 포함하는 반도체시스템.