KR20110077689A - 반도체 메모리 장치 - Google Patents

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Abstract

PVT(Process, Voltage, Temperature)변동에 대응하여 데이터를 입/출력하는데 사용되는 클록의 위상을 보정할 수 있는 반도체 메모리 장치에 관한 것으로서, 임피던스 매칭 코드에 응답하여 터미네이션 패드의 저항 값을 켈리브레이션하는 온 다이 터미네이션 회로와, 데이터 클록을 입력받기 위한 클록입력부와, 데이터 클록과 데이터 클록을 예정된 시간만큼 지연한 클록을 입력받아 임피던스 매칭 코드에 대응하는 비율로 위상을 혼합하여 데이터 위상혼합클록으로서 출력하기 위한 클록위상 혼합부, 및 데이터 위상혼합클록에 응답하여 데이터 신호를 입/출력하기 위한 데이터 입/출력부를 구비하는 반도체 메모리 장치를 제공한다.
온 다이 터미네이션 회로, PVT, 임피던스 매칭 코드, 데이터 클록, 데이터 위상혼합클록

Description

반도체 메모리 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, PVT(Process, Voltage, Temperature)변동에 대응하여 데이터를 입/출력하는데 사용되는 클록의 위상을 보정할 수 있는 반도체 메모리 장치에 관한 것이다.
복수의 반도체 메모리 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 메모리 컨트롤러(Memory Controll Unit : MCU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
이를 위해서, 최근에 개발되는 고속으로 동작하는 메모리 장치에서는 외부에서 인가되는 시스템 클록의 상승 에지와 하강 에지 사이에 두 개의 데이터를 입/출력하고 하강 에지와 다음 상승 에지 사이에 두 개의 데이터를 입/출력하도록 설계 된다. 즉, 시스템 클록의 한 주기에 4 개의 데이터를 입/출력하도록 설계된다.
하지만, 시스템 클록은 두 개의 상태 - 로직'하이'(High) 또는 로직'로우'(Low) - 밖에 표현할 수 없으므로 한 주기에 4 개의 데이터가 입/출력되기 되기 위해서는 시스템 클록보다 두 배 빠른 주파수를 갖는 데이터 클록이 필요하다. 즉, 데이터 입/출력을 위한 전용 클록이 있어야 한다.
따라서, 고속으로 동작하는 반도체 메모리 장치는 어드레스 및 커맨드를 송수신할 때에는 시스템 클록을 기준 클록으로 사용하고, 데이터를 입/출력할 때에는 데이터 클록을 기준 클록으로 사용하여 데이터 클록이 시스템 클록보다 두 배의 주파수를 가지도록 제어한다.
즉, 시스템 클록의 한 주기에서 데이터 클록이 두 주기 반복되도록 하고, 데이터 입/출력은 데이터 클록의 상승 에지 및 하강 에지에서 각각 발생하도록 함으로써 시스템 클록의 한 주기에서 4개의 데이터가 입/출력될 수 있도록 한다.
이렇게, 읽기 혹은 쓰기 동작을 수행하기 위해 하나의 시스템 클록을 기준으로 사용했던 종래의 DDR 동기식 메모리 장치와 달리 고속으로 동작하는 반도체 메모리 장치는 읽기 혹은 쓰기 동작을 수행하기 위해 서로 다른 주파수를 가지는 두 개의 클록을 사용하여 데이터를 주고받는다.
그러나, 만약 시스템 클록과 데이터 클록의 위상이 정렬되어 있지 않다면, 동작 커맨드와 어드레스가 전달되는 기준과 데이터가 전달되는 기준이 정렬되어 있지 않음을 의미하고 이는 곧 고속으로 동작하는 반도체 메모리 장치가 정상적으로 동작할 수 없다는 것을 의미한다.
따라서, 고속으로 동작하는 반도체 메모리 장치가 정상적으로 동작하기 위해서는 동작 초기에 반드시 반도체 메모리 장치와 데이터 처리 장치 간 인터페이스 트레이닝(Interface Training)이라는 동작이 수행되어야 한다.
여기서, 인터페이스 트레이닝(Interface Training)은 반도체 메모리 장치와 데이터 처리 장치 간 정상 동작이 수행되기 전 명령, 주소, 데이터를 전달하기 위한 인터페이스가 최적화된 시점에 동작하도록 훈련하는 것을 의미한다.
이러한 인터페이스 트레이닝은 어드레스 트레이닝(Address Training), 클록 정렬 트레이닝(Clock Alignment Training, WCK2CK training), 읽기 트레이닝(Read Training), 및 쓰기 트레이닝(Write Training) 등으로 나누어진다. 이 중 클록 정렬 트레이닝(Clock Alignment Training, WCK2CK training)에서 데이터 클록과 시스템 클록을 정렬하는 동작을 수행한다.
도 1은 종래기술에 따른 쓰기 트레이닝(Write Training) 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 1을 참조하면, 반도체 메모리 장치에서 쓰기 데이터(write data)를 받기 위한 내부 데이터 클록(WT Sync. CLK)은 외부 데이터 클록(external WCLK)으로부터 반도체 메모리 장치 내부에서 클록이 전송되는 경로의 지연량(asynchronous delay)을 보상하여 생성한 클록이다.
이때, 외부 데이터 클록(external WCLK)에 보상되어야 하는 반도체 메모리 장치 내부에서 클록이 전송되는 경로의 지연량(asynchronous delay)은 PVT(Process, Voltage, Temperature)변동에 따라 달라질 수 있는 값이다. 따라서, 미리 그 값이 결정되어 있을 수 없으며, 때문에 쓰기 트레이닝(Write Training) 동작을 통해 그 값을 결정하게 된다.
반도체 메모리 장치에 전원이 공급되어 동작이 시작될 때, 반도체 메모리 장치 컨트롤러(GPU)와 반도체 메모리 장치는 쓰기 트레이닝(Write Training) 동작을 수행한다. 이때, 쓰기 트레이닝(Write Training) 동작은 반도체 메모리 장치 컨트롤러(GPU)에서 외부 데이터 클록(external WCLK)을 기준으로 쓰기 데이터(WRITE DATA)를 시간 지연(time sweep)시킴으로써 내부 데이터 클록(WT Sync. CLK)을 기준으로 충분한 셋 업 홀드 타임(setup hold time)이 확보되는 최적의 쓰기 데이터 입력 시점(WRITE DATA input timing)을 찾는 동작이다.
이와 같이 반도체 메모리 장치의 동작 초기에 쓰기 트레이닝(Write Training) 동작을 통해 찾은 최적의 쓰기 데이터 입력 시점(WRITE DATA input timing)을 기준으로 반도체 메모리 장치에서 쓰기 동작을 수행해야 할 때 반도체 메모리 장치 컨트롤러(GPU)에서 반도체 메모리 장치로 쓰기 데이터(WRITE DATA)를 보내준다.
도 2는 종래기술에 따른 읽기 트레이닝(Read Training) 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 2를 참조하면, 반도체 메모리 장치 컨트롤러(GPU)가 반도체 메모리 장치로부터 읽기 데이터(write data)를 받기 위한 내부 데이터 클록(RD Sync. CLK)은 외부 데이터 클록(external WCLK)으로부터 반도체 메모리 장치 내부에서 클록이 전송되는 경로의 지연량(asynchronous delay)을 보상하여 생성한 클록이다.
이때, 외부 데이터 클록(external WCLK)에 보상되어야 하는 반도체 메모리 장치 내부에서 클록이 전송되는 경로의 지연량(asynchronous delay)은 PVT(Process, Voltage, Temperature)변동에 따라 달라질 수 있는 값이다. 따라서, 미리 그 값이 결정되어 있을 수 없으며, 때문에 읽기 트레이닝(Read Training) 동작을 통해 그 값을 결정하게 된다.
반도체 메모리 장치에 전원이 공급되어 동작이 시작될 때, 반도체 메모리 장치 컨트롤러(GPU)와 반도체 메모리 장치는 읽기 트레이닝(Read Training) 동작을 수행한다. 이때, 쓰기 트레이닝(Write Training) 동작은 반도체 메모리 장치 컨트롤러(GPU)에서 외부 데이터 클록(external WCLK)을 기준으로 읽기 스트로브 신호(GPU READ STROBE)를 시간 지연(time sweep)시킴으로써 내부 데이터 클록(WT Sync. CLK)을 기준으로 읽기 데이터(READ DATA)의 윈도우 구간에서 최적의 값(data output valid window)을 판단할 수 있는 읽기 스트로브 신호(GPU READ STROBE)의 위치를 찾는 동작이다.
이와 같이 반도체 메모리 장치의 동작 초기에 읽기 트레이닝(Write Training) 동작을 통해 찾은 읽기 데이터(READ DATA)의 윈도우 구간에서 최적의 값(data output valid window)을 판단할 수 있는 읽기 스트로브 신호(GPU READ STROBE)의 위치를 기준으로 반도체 메모리 장치에서 읽기 동작을 수행해야 할 때 반도체 메모리 장치 컨트롤러(GPU)에서 반도체 메모리 장치로부터 전송되는 읽기 데이터(READ DATA)의 값을 판단한다.
전술한 쓰기 트레이닝(Write Training) 동작 및 읽기 트레이닝(Read Training) 동작을 완료하기 위해서 많은 시간을 필요로 한다. 때문에, 반도체 메모리 장치의 동작 초기에만 수행한다. 그래서 반도체 메모리 장치가 오랜 시간동안 동작하여 외부전원(voltage) 또는 외부온도(temperature) 변화가 크게 발생하면, 반도체 메모리 장치의 동작 초기에 쓰기 트레이닝(Write Training) 동작 및 읽기 트레이닝(Read Training) 동작을 통해 최적의 읽기/쓰기 내부 데이터 클록(RD/WT Sync. CLK)을 생성하기 위해 외부 데이터 클록(external WCLK)에 적용되었던 클록 지연량(clock delay)이 변동하게 되어 쓰기 데이터(WRITE DATA)의 윈도우 구간에서 충분한 셋 업 홀드(setup/hold) 타임을 확보할 수 없고, 읽기 데이터(READ DATA)의 윈도우 구간에서 최적의 값(data output valid window)을 판단할 수 있는 스트로브 신호의 위치가 흔들리는 문제점이 있다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 반도체 메모리 장치의 오랜 동작으로 인해 주변 환경의 VT(Voltage, Temperature)가 변동하는 경우, 그에 대응하여 외부 데이터 클록(external WCLK)과 읽기/쓰기 내부 데이터 클록(RD/WT Sync. CLK)간의 지연량이 변동되도록 하는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 임피던스 매칭 코드에 응답하여 터미네이션 패드의 저항 값을 켈리브레이션하는 온 다이 터미네이션 회로; 시스템 클록과 데이터 클록을 각각 입력받기 위한 클록입력부; 상기 데이터 클록과 상기 데이터 클록을 예정된 시간만큼 지연한 클록을 입력받아 상기 임피던스 매칭 코드에 대응하는 비율로 위상을 혼합하여 데이터 위상혼합클록으로서 출력하기 위한 클록위상 혼합부; 및 상기 데이터 위상혼합클록에 응답하여 데이터 신호를 입/출력하기 위한 데이터 입/출력부를 구비하는 반도체 메모리 장치를 제공한다.
전술한 본 발명은 반도체 메모리 장치의 VT(Voltage, Temperature)가 변동하 는 경우, 이를 감지하여 그 값이 변동하는 온 다이 터미네이션(ODT)의 ZQ 캘리브레이션 코드에 응답하여 외부 데이터 클록(external WCLK)과 읽기/쓰기 내부 데이터 클록(RD/WT Sync. CLK)간의 지연량차이가 변동하도록 제어함으로써, 반도체 메모리 장치의 VT(Voltage, Temperature)가 변동하는 경우에도 외부 데이터 클록(external WCLK)과 읽기/쓰기 내부 데이터 클록(RD/WT Sync. CLK)간의 지연량차이가 최적의 상태를 유지할 수 있도록 하는 효과가 있다.
이로 인해, 반도체 메모리 장치의 오랜 동작으로 인해 주변 환경의 VT(Voltage, Temperature)가 변동하는 경우 추가적으로 쓰기 트레이닝(Write Training) 동작 및 읽기 트레이닝(Read Training) 동작을 수행하지 않아도 항상 쓰기 데이터(WRITE DATA)에는 충분한 셋 업 홀드(setup/hold) 타임이 확보되고, 읽기 데이터(READ DATA)에는 최적의 값(data output valid window)을 판단할 수 있는 스트로브 신호의 위치가 결정되도록 하는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 도시한 블록 다이어그램이다.
참고로, 도 3에 도시된 도면은, 외부에서 인가되는 데이터 클록(WCK)이 반도체 메모리 장치 내부로 전송되어 데이터 신호(DATA_SIG)를 입/출력하기 위한 내부 데이터 클록(RD/WT Sync WCLK)이 되는 과정을 간략하게 도시한 블록 다이어그램이다.
즉, 도 3에 도시된 반도체 메모리 장치 내부의 블록들로 인해 외부에서 인가되는 데이터 클록(WCK)에 보상되어야 하는 반도체 메모리 장치 내부의 클록전송경로의 지연량(asynchronous delay)이 발생하게 된다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는, 임피던스 매칭 코드(PCODE<1:N>)에 응답하여 터미네이션 패드(ZQ)의 저항 값을 켈리브레이션하는 온 다이 터미네이션 회로(100)와, 데이터 클록(WCK)을 입력받기 위한 클록입력부(120)와, 데이터 클록(WCK)과 데이터 클록을 예정된 시간(tDELAY)만큼 지연한 클록(DELAY_WCK)을 입력받아 임피던스 매칭 코드(PCODE<1:N>)에 대응하는 비율로 위상을 혼합하여 데이터 위상혼합클록(MIXING_WCK)으로서 출력하기 위한 클록위상 혼합부(140), 및 데이터 위상혼합클록(MIXING_WCK) - 실질적으로 내부 데이터 클록(RD/WT Sync WCLK)과 동일한 클록임 - 에 응답하여 데이터 신호(DATA_SIG)를 입/출력하기 위한 데이터 입/출력부(160)를 구비한다.
여기서, 클록위상 혼합부(140)는, 데이터 클록(WCK)을 예정된 시간(tDELAY)만큼 지연하여 데이터 지연클록(DELAY_WCK)을 생성하기 위한 클록지연부(142), 및 데이터 클록(WCK)과 데이터 지연클록(DELAY_WCK)의 위상을 임피던스 매칭 코드(PCODE<1:N>)에 대응하는 비율로 혼합하여 데이터 위상혼합클록(MIXING_WCK)으로서 출력하기 위한 클록위상믹서(144)를 구비한다.
그리고, 온 다이 터미네이션 회로(100)는, 그 상세회로가 도면에 직접적으로 도시되진 않았지만, 터미네이션 패드(ZQ)의 저항 값이 외부 기준 저항의 값과 같아질 수 있도록 임피던스 매칭 코드(PCODE<1:N>)의 값을 변경하여 터미네이션 패드(ZQ)에 병렬로 접속된 다수의 트랜지스터 중 턴 온(turn on)되는 트랜지스터의 개수를 조절하는 방식을 사용한다.
이때, 터미네이션 패드(ZQ)의 저항 값은 임피던스 매칭 코드(PCODE<1:N>)의 값이 변동하지 않았음에도 불구하고 반도체 메모리 장치의 VT(Voltage, Temperature) 변동함에 따라 변동하여 외부 기준 저항의 값과 달라지는 상태가 된다. 따라서, 터미네이션 패드(ZQ)의 저항 값을 다시 외부 기준 저항의 값과 일치시키기 위해 임피던스 매칭 코드(PCODE<1:N>)의 값이 변동하게 된다.
이와 같은 이유로 인해 임피던스 매칭 코드(PCODE<1:N>)의 값은 반도체 메모리 장치의 VT(Voltage, Temperature) 변동에 대응하여 달라질 수 있다.
따라서, 본 발명의 실시예에 따른 클록위상 혼합부(140)에서 임피던스 매칭 코드(PCODE<1:N>)에 대응하는 비율로 데이터 클록(WCK)과 데이터 클록을 예정된 시간(tDELAY)만큼 지연한 클록(DELAY_WCK)을 혼합한다는 것은, 반도체 메모리 장치의 VT(Voltage, Temperature) 변동에 따라 데이터 클록(WCK)과 데이터 클록을 예정된 시간(tDELAY)만큼 지연한 클록(DELAY_WCK)을 혼합하는 비율을 달리한다는 의미가 된다.
예컨대, 클록위상 혼합부(140)의 구성요소 중 클록위상믹서(144)는, 임피던스 매칭 코드(PCODE<1:N>)의 값이 작으면 작을수록 데이터 클록(WCK)을 상대적으로 더 큰 구동력으로 구동하고, 데이터 클록(WCK)을 예정된 시간(tDELAY)만큼 지연한 클록(DELAY_WCK)을 상대적으로 더 작은 구동력으로 구동한다. 따라서, 데이터 위상혼합클록(MIXING_WCK)의 위상은 데이터 클록(WCK)의 위상보다 상대적으로 조금 늦고, 데이터 클록(WCK)을 예정된 시간(tDELAY)만큼 지연한 클록(DELAY_WCK)보다 상대적으로 많이 빠른 상태가 된다.
반대로, 클록위상 혼합부(140)의 구성요소 중 클록위상믹서(144)는, 임피던스 매칭 코드(PCODE<1:N>)의 값이 크면 클수록 데이터 클록(WCK)을 상대적으로 더 작은 구동력으로 구동하고, 데이터 클록(WCK)을 예정된 시간(tDELAY)만큼 지연한 클록(DELAY_WCK)을 상대적으로 더 큰 구동력으로 구동한다. 따라서, 데이터 위상혼합클록(MIXING_WCK)의 위상은 데이터 클록(WCK)의 위상보다 상대적으로 많이 늦고, 데이터 클록(WCK)을 예정된 시간(tDELAY)만큼 지연한 클록(DELAY_WCK)보다 상대적으로 조금 빠른 상태가 된다.
이때, 데이터 위상혼합클록(MIXING_WCK)은 반도체 메모리 장치에 추가적으로 포함되는 구성요소들(/2 DVD, CLOCK TREE)에 의해 그 주파수가 변동되고, 더 지연되어 내부 데이터 클록(RD/WT Sync WCLK)으로서 출력되긴 하지만, 반도체 메모리 장치에 추가적으로 포함되는 구성요소들(/2 DVD, CLOCK TREE)은 이미 종래기술에서 개시된 구성요소들일 뿐이며, 반도체 메모리 장치의 종류에 따라 달라질 수 있는 구성요소일 뿐이므로, 데이터 위상혼합클록(MIXING_WCK)과 내부 데이터 클록(RD/WT Sync WCLK)은 실질적으로 같은 클록이라고 볼 수 있다.
즉, 종래기술에 따른 내부 데이터 클록(RD/WT Sync WCLK)과 본 발명의 실시예에 따른 내부 데이터 클록(RD/WT Sync WCLK)의 차이는 본 발명의 실시예에서 데이터 위상혼합클록(MIXING_WCK)이 외부 데이터 클록(WCK)에 비해 얼마나 더 지연되었는지의 차이밖에 없기 때문에 종래기술 대비 본 발명의 실시예에서 데이터 위상혼합클록(MIXING_WCK)과 내부 데이터 클록(RD/WT Sync WCLK)은 실질적으로 같은 클록이라고 볼 수 있다.
따라서, 본 발명의 실시예에 따른 데이터 입/출력부(160)에서 데이터 위상혼합클록(MIXING_WCK)에 응답하여 데이터 신호(DATA_SIG)를 입/출력하는 동작은 도면에서 도시된 바와 같이 내부 데이터 클록(RD/WT Sync WCLK)에 응답하여 데이터 신호(DATA_SIG)를 입/출력하는 동작과 실질적으로 동일한 동작이라고 볼 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 외부에서 인가되는 데이터 클록(WCK)이 반도체 메모리 장치 내부를 통과하여 내부 데이터 클록(RD/WT Sync WCLK)이 되기까지의 과정 중에 임피던스 매칭 코드(PCODE<1:N>)에 따라 변동하는 지연량으로 외부에서 인가되는 데이터 클록(WCK)을 지연시키는 동작을 추가함으로써, 외부에서 인가되는 데이터 클록(WCK)과 내부 데이터 클록(RD/WT Sync WCLK)간의 지연량차이가 임피던스 매칭 코드(PCODE<1:N>)의 값에 따라 변동하도록 할 수 있다.
이때, 임피던스 매칭 코드(PCODE<1:N>)는 온 다이 터미네이션 회로(100)에서 사용되는 신호로서 반도체 메모리 장치의 VT(Voltage, Temperature) 변동에 대응하여 그 값이 변동하므로, 본 발명의 실시예에 따른 반도체 메모리 장치는, 외부에서 인가되는 데이터 클록(WCK)과 내부 데이터 클록(RD/WT Sync WCLK)간의 지연량차이가 반도체 메모리 장치의 VT(Voltage, Temperature) 변동에 대응하여 변동하도록 할 수 있다.
즉, 반도체 메모리 장치의 VT(Voltage, Temperature)가 변동하는 경우, 그에 대응하여 외부에서 인가되는 데이터 클록(WCK)과 내부 데이터 클록(RD/WT Sync WCLK)간의 지연량차이가 자동으로 변동하게 된다.
따라서, 반도체 메모리 장치의 오랜 동작으로 인해 주변 환경의 VT(Voltage, Temperature)가 변동하는 경우 추가적으로 쓰기 트레이닝(Write Training) 동작 및 읽기 트레이닝(Read Training) 동작을 수행하지 않아도 데이터 클록(WCK)과 내부 데이터 클록(RD/WT Sync WCLK)간의 지연량차이가 자동으로 변동하게 되며, 그에 따라 내부 데이터 클록(RD/WT Sync WCLK)에 대응하여 입력되는 데이터 신호(DATA_SIG)의 윈도우 구간에 충분한 셋 업 홀드(setup/hold) 타임이 항상 확보되고, 내부 데이터 클록(RD/WT Sync WCLK)에 대응하여 출력되는 데이터 신호(DATA_SIG)의 윈도우 구간에 항상 최적의 값(data output valid window)을 판단할 수 있는 스트로브 신호의 위치가 결정되도록 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 쓰기 트레이닝(Write Training) 동작을 설명하기 위해 도시한 타이밍 다이어그램.
도 2는 종래기술에 따른 읽기 트레이닝(Read Training) 동작을 설명하기 위해 도시한 타이밍 다이어그램.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 도시한 블록 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100 : 온 다이 터미네이션 회로 120 : 클록 입력부
140 : 클록위상 혼합부 160 : 데이터 입/출력부
142 : 클록지연부 144 : 클록위상믹서

Claims (6)

  1. 임피던스 매칭 코드에 응답하여 터미네이션 패드의 저항 값을 켈리브레이션하는 온 다이 터미네이션 회로;
    데이터 클록을 입력받기 위한 클록입력부;
    상기 데이터 클록과 상기 데이터 클록을 예정된 시간만큼 지연한 클록을 입력받아 상기 임피던스 매칭 코드에 대응하는 비율로 위상을 혼합하여 데이터 위상혼합클록으로서 출력하기 위한 클록위상 혼합부; 및
    상기 데이터 위상혼합클록에 응답하여 데이터 신호를 입/출력하기 위한 데이터 입/출력부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 클록위상 혼합부는,
    상기 데이터 클록을 예정된 시간만큼 지연하여 데이터 지연클록을 생성하기 위한 클록지연부; 및
    상기 데이터 클록과 상기 데이터 지연클록의 위상을 상기 임피던스 매칭 코드에 대응하는 비율로 혼합하여 상기 데이터 위상혼합클록으로서 출력하기 위한 클록위상믹서를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 클록위상믹서는,
    상기 임피던스 매칭 코드의 값이 작으면 작을수록
    상기 데이터 클록을 상대적으로 더 큰 구동력, 상기 데이터 지연클록을 상대적으로 더 작은 구동력으로 혼합구동하여 상기 데이터 위상혼합클록을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 임피던스 매칭 코드의 값이 작으면 작을수록
    상기 데이터 위상혼합클록의 위상은 상기 데이터 클록의 위상보다 상대적으로 조금 늦고, 상기 데이터 지연클록의 위상보다 상대적으로 많이 빠른 상태가 되는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 클록위상믹서는,
    상기 임피던스 매칭 코드의 값이 크면 클수록
    상기 데이터 클록을 상대적으로 더 작은 구동력, 상기 데이터 지연클록을 상 대적으로 더 큰 구동력으로 혼합구동하여 상기 데이터 위상혼합클록을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서,
    상기 임피던스 매칭 코드의 값이 크면 클수록
    상기 데이터 위상혼합클록의 위상은 상기 데이터 클록의 위상보다 상대적으로 많이 늦고, 상기 데이터 지연클록의 위상보다 상대적으로 조금 빠른 상태가 되는 것을 특징으로 하는 반도체 장치.
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