KR20050059921A - 반도체 메모리 소자의 ｄｑｓ 신호 생성 회로 및 그 생성방법 - Google Patents

반도체 메모리 소자의 ｄｑｓ 신호 생성 회로 및 그 생성방법 Download PDF

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Abstract

카스 라텐시보다 앞선 신호인 DQS 프리엠블 신호와 DQS 데이터를 생성하기 위한 DQS 데이터 발생부; 상기 DQS 프리엠블 신호를 카스 라텐시보다 앞서 내 보내고, 상기 DQS 데이터를 카스 라텐시 이후에 내 보내기 위한 제어 신호를 생성하기 위한 DQS 출력 제어 신호 발생부; 상기 DQS 데이터 발생부로부터의 DQS 프리엠블 신호와 DQS 데이터의 라이징 데이터는 상기 DQS 출력 제어 신호 발생부의 라이징 클럭에 의해 드라이브시키고, 상기 DQS 데이터 발생부로부터의 DQS 데이터의 폴링 데이터는 상기 DQS 출력 제어 신호 발생부의 폴링 클럭에 의해 드라이브시키기 위한 DQS 드라이버를 포함하는 반도체 메모리 소자의 DQS 신호 생성 회로가 개시된다.

Description

반도체 메모리 소자의 ＤＱＳ 신호 생성 회로 및 그 생성 방법{Circuit for generating data strove signal in a semiconductor device and method of generating the same}
본 발명은 반도체 메모리 소자의 DQS(데이터 스트로브)신호 생성 회로 및 그 방법에 관한 것으로 특히, DQS 프리엠블 신호의 경로와 DQS 출력 제어 신호의 경로를 동일하게 하여 PVT(Process, Voltage, Temperature)에 무관하고, 동작 주파수에 무관하게 항상 1 클럭의 프리엠블 타임을 갖는 DQS 신호를 생성할 수 있는 반도체 메모리 소자의 DQS 신호 생성 회로 및 그 방법에 관한 것이다.
일반적으로 DDR(Double Data Rate)SDRAM과 같은 동기형 반도체 메모리 장치는 DQS 신호에 따라 데이터가 칩셋에 전달된다. 그러므로 DQS 신호의 타이밍이 매우 중요하다.
도 1 은 종래 기술에 따른 반도체 메모리 소자의 DQS 신호 생성회로도로써 도 2를 참조하여 그 동작을 설명하기로 한다.
도 2 에 도시된 바와 같이, 종래 기술에 따른 반도체 메모리 소자의 DQS 신호 생성회로는 DQS 프리 신호 발생부(10), DQS 데이터 발생부(20), DQS 출력 제어 신호 발생부(30) 및 DQS 신호 드라이버(40)로 구성된다.
DQS 프리 신호 발생부(10)는 DQS의 프리앰블(pre-amble) 타임(도 2의 tRPRE)을 확보하기 위한 신호를 발생한다. DQS 데이터 발생부(20)는 DQS 데이터를 발생한다. DQS 출력 제어 신호 발생부(30)는 DQS 데이터를 DQS 패드(50)로 전달하기 위한 제어 신호를 발생한다. DQS 드라이버(40)는 DQS 신호가 일정한 레벨을 갖도록 드라이브한다.
DQS 프리 신호 발생부(10)를 참조하면, 리드 코맨드 이후 1 클럭의 카스 라텐시(CAS Latency)이전에 도 2와 같이 하이 상태의 프리엠블 제어 신호(qsen_pre)가 발생된다.
카스 라텐시가 소수점을 포함하지 않는 경우 즉 카스 라텐시가 2, 3, 4와 같이 정수인 경우 clx5는 로우 상태이므로 전달 게이트(T2)가 턴온되어 인터널 라이징 클럭(rclk_dll)이 NAND 게이트(G1)에 의해 반전된다. NAND 게이트(G1)의 출력은 NOR 게이트(G2)를 경유한 다음 인버터(I1 내지 I5)로 구성된 지연부에서 지연된다. 지연부의 출력은 인버터(I8)에서 반전되어 도 2에 도시된 바와 같은 로우 상태의 DQS 프리 신호(qspre_clk)가 된다.
카스 라텐시가 소수점을 포함하는 경우 즉 카스 라텐시가 1.5, 2.5 등과 같은 경우 clx5는 하이 상태이므로 전달 게이트(T1)가 턴온되어 인터널 폴링 클럭(fclk_dll)이 NAND 게이트(G1)에 의해 반전된다. NAND 게이트(G1)의 출력은 NOR 게이트(G2)를 경유한 다음 인버터(I1 내지 I5)로 구성된 지연부에서 지연된다. 지연부의 출력은 인버터(I8)에서 반전되어 도 2에 도시된 바와 같은 로우 상태의 DQS 프리 신호(qspre_clk)가 된다.
지연부의 지연량은 스위치(sw1 내지 sw4)에 의해 결정되며 DQS 프리 신호 발생부(10)는 옵션 신호(opt)에 따라 인에이블 또는 디스에이블된다.
DQS 데이터 생성부(20)는 하이 및 로우 상태로 토글링하는 DQS 데이터를 발생시킨다. 예를들어 카스 레이턴시가 소수점을 포함하는 경우 clx5는 로우 상태가 되므로 전달 게이트(T3 및 T5)가 턴온되어 출력(rdo)에는 하이 데이터가 전달되는 반면 출력(fdo)에는 로우 데이터가 전달 된다.
예를들어 카스 레이턴시가 소수점을 포함하지 않는 경우 clx5는 로우 상태가 되므로 전달 게이트(T3 및 T5)가 턴온되어 출력(rdo)에는 하이 데이터가 전달되는 반면 출력(fdo)에는 로우 데이터가 전달 된다.
DQS 출력 제어 신호 발생부(30)는 카스 라텐시 이후에 DQS 데이터를 내 보내기 위한 제어 신호를 발생한다.
라이징 데이터 인에이블 신호(routen)와 인터널 인터널 라이징 클럭(rclk_dll)이 NAND 게이트(G3)에 의해 조합된 다음 반전되어 제 1 제어 신호(rclk_do)가 생성된다. 폴링 데이터 인에이블 신호(fouten)와 인터널 폴링 클럭(fclk_dll)이 NAND 게이트(G4)에 의해 조합된 다음 반전되어 제 2 제어 신호(fclk_do)가 생성된다.
제 1 제어 신호(rclk_do)는 DQS 데이터의 라이징 데이터를 내 보내기 위한 제어 신호인 반면 제 2 제어 신호(fclk_do)는 DQS 데이터의 폴링 데이터를 내 보내기 위한 제어 신호이다.
DQS 드라이버(40)는 제 1 드라이버(40A) 및 제 2 드라이버(40B)로 구성된다.
DQS 프리 신호 발생부(10)의 출력(qspre_clk)에 따라 PMOS트랜지스터(Q1)가 턴온되어 래치(60)에 하이 데이터가 저장된다. 인버터(I8)에 의해 반전된 신호에 따라 NMOS트랜지스터(Q2)가 턴온되어 DQS는 하이 임피던스 상태에서 로우 상태로 드라이브하게 된다.
DQS 데이터 발생부(20)에서 발생된 DQS 데이터는 DQS 출력 제어 신호 발생부(30)로부터의 제어 신호에 따라 하이 및 로우 상태를 번갈아 가며 DQS 패드(50)로 출력되는데 좀더 상세히 설명하면 다음과 같다.
제 2 드라이버(40B)의 PMOS 트랜지스터(Q1)의 구성을 제외하고는 제 1 드라이버(40A)와 제 2 드라이버(40B)의 구성이 유사하다. 그러므로 동일한 부분의 중복 설명은 피하기로 한다.
참고로, 제어 신호(qsen)는 DQS 드라이버를 온 또는 오프시키기 위한 역할을 하게 된다. 또한 옵션 신호(opt)는 다수개의 DQS 버퍼를 포함하는 경우 DQS 버퍼를 선택하는 신호이다. 즉, x4/x8/x16 으로 구성된 메모리 반도체 회로에서는 상부(upper)DQS와 하부(lower)DQS로 구별되는데 x16에서는 두개의 DQS가 모두 동작되고, x4/x8 에서는 상부 DQS 하나만 동작된다.
예를들어 DQS 데이터 발생기의 출력(rdo)이 하이 상태이고, 출력(fdo)이 도 2에 도시된 바와 같이 로우 상태인 상태에서 DQS 제어 신호 발생부(30)의 제 1 제어 신호가(rclk_do)가 하이 상태로 뜨면 NAND 게이트(G5)의 출력이 로우 상태가 된다. 그러므로 트랜지스터(Q4 및 Q5)가 턴온되어 노드(K2)는 하이 상태가 된다. 래치(70)의 출력은 로우 상태이므로 PMOS트랜지스터(Q6)는 턴온되는 반면에 NMOS트랜지스터(Q2)는 턴오프된다. 따라서 DQS는 하이 레벨로 올라간다.
이어서, 도 2에 도시된 바와 같이 DQS 제어 신호 발생부(30)의 제 2 제어 신호(fclk_do)가 하이 상태로 뜨면, NAND 게이트(G6)의 출력이 로우 상태가 된다. 그러므로 NMOS트랜지스터(Q7 및 Q8)가 턴온되어 노드(K2)는 접지 전위가 된다. 노드(K2)가 접지 전위 이므로 래치(70)의 출력은 하이 상태가 된다. PMOS트랜지스터(Q6)는 턴오프되는 반면에 NMOS트랜지스터(Q2)는 턴온된다. 따라서 DQS는 하이 레벨에서 로우 레벨로 떨어진다.
이러한 동작을 반복하여 도 2에 도시된 바와 같은 DQS 신호가 얻어 진다.
전술한 바와 같은 종래 기술에 있어서, DQS의 프리엠블 신호는 프리 엠블 신호 경로(도 1 의 A)에 의해 하이 임피던스 상태에서 로우 상태로 전이된다.
반면에 DQS 데이터는 DQS 출력 제어 신호 경로(도 1의 B)에 의해 로우 상태에서 하이 상태로 전이된다.
즉, DQS 프리 신호 발생부(10)의 출력(qspre_clk)에 따라 출력되는 DQS와 DQS 제어 신호 생성부(30)의 출력(rclk_do, fclk_do)에 따라 출력되는 DQS의 경로가 서로 상이할뿐 아니라 두 경로의 PVT에 의한 지연량이 서로 달라 DQS의 프리엠블 타임(tRPRE)이 틀어지게 된다.
따라서 본 발명은 DQS 프리엠블 신호의 경로와 DQS 출력 제어 신호의 경로를 동일하게 하여 PVT(Process, Voltage, Temperature)에 무관하고, 동작 주파수에 무관하게 항상 1 클럭의 프리엠블 타임을 갖는 DQS 신호를 생성할 수 있는 반도체 메모리 소자의 DQS 신호 생성 회로 및 그 생성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 DQS 신호 생성 회로는 카스 라텐시보다 앞선 신호인 DQS 프리엠블 신호와 DQS 데이터를 생성하기 위한 DQS 데이터 발생부;
상기 DQS 프리엠블 신호를 카스 라텐시보다 앞서 내 보내고, 상기 DQS 데이터를 카스 라텐시 이후에 내 보내기 위한 제어 신호를 생성하기 위한 DQS 출력 제어 신호 발생부;
상기 DQS 데이터 발생부로부터의 DQS 프리엠블 신호와 DQS 데이터의 라이징 데이터는 상기 DQS 출력 제어 신호 발생부의 라이징 클럭에 의해 드라이브시키고, 상기 DQS 데이터 발생부로부터의 DQS 데이터의 폴링 데이터는 상기 DQS 출력 제어 신호 발생부의 폴링 클럭에 의해 드라이브시키기 위한 DQS 드라이버를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 DQS 신호 생성 방법은 카스 라텐시보다 1 클럭 앞선 신호인 DQS 프리엠블 신호와 상기 카스 라텐시 이후부터 토글하는 DQS 데이터를 동일 출력 라인에 실어 주는 단계;
상기 DQS 프리엠블 신호를 카스 라텐시보다 1 클럭 이전에 내 보내고, 상기 DQS 데이터를 카스 라텐시 이후에 내 보내기 위한 제어 신호를 생성하는 단계;
상기 DQS 데이터 발생부로부터의 DQS 프리엠블 신호와 DQS 데이터의 라이징 데이터는 상기 DQS 출력 제어 신호 발생부의 라이징 클럭에 의해 드라이브시키고, 상기 DQS 데이터 발생부로부터의 DQS 데이터의 폴링 데이터는 상기 DQS 출력 제어 신호 발생부의 폴링 클럭에 의해 드라이브시키기는 단계를 포함하여 이루어진 반도체 메모리 소자의 DQS 신호 생성 방법이 개시된다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하기로 한다.
도 3 은 본 발명에 따른 반도체 메모리 소자의 DQS 신호 생성 회로도로써 도 4를 참조하여 상세히 설명하기로 한다.
본 발명에 따른 반도체 메모리 소자의 DQS 신호 생성회로는 DQS 데이터 발생부(100), DQS 출력 제어 신호 발생부(200) 및 DQS 드라이버(300)로 구성된다.
DQS 데이터 발생부(100)에서는 DQS 프리엠블 신호(카스 라텐시보다 1 클럭 앞선 신호)와 DQS 데이터를 생성한다. DQS 프리엠블 신호는 리드 코맨드(RD) 이후 1 클럭의 카스 라텐시(CAS Latency)이전에 도 4와 같이 프리엠블 제어 신호(qsen_pre)가 하이 상태일 때 발생한다.
카스 라텐시가 소수점을 포함하는 경우 clx5는 하이 상태가 되는 반면 카스 라텐시가 소수점을 포함하지 않는 정수인 경우 clx5는 로우 상태가 된다.
clx5가 하이 상태인 경우에는 전달 게이트(T8 및 T12)가 턴온되고, 그렇지 않은 경우에는 전달 게이트(T7 및 T11)가 턴온된다.
DQS 프리엠블 신호 생성
프리엠블 제어 신호(qsen_pre)가 하이 상태이면 전달 게이트(T10 및 T14)가 턴온된다. 따라서 카스 라텐시가 소수점을 포함하는 경우에는 전달 게이트(T8, T10)를 통해 하이 상태의 DQS 프리 엠블 신호가, 카스 라텐시가 소수점을 포함하지 않는 경우에는 전달 게이트(T7, T10)를 통해 로우 상태의 DQS 프리 엠블 신호가 제 1 출력(rdo)에 실린다.
또한, 카스 라텐시가 소수점을 포함하는 경우에는 전달 게이트(T12, T14)를 통해 로우 상태의 DQS 프리 엠블 신호가, 카스 라텐시가 소수점을 포함하지 않는 경우에는 전달 게이트(T11, T114)를 통해 하이 상태의 DQS 프리 엠블 신호가 제 2 출력(fdo)에 실린다.
도 4에는 제 1 출력(rdo)에 DQS 프리엠블 신호가 하이 상태로 실리는 반면, 제 2 출력(fdo)에 DQS 프리엠블 신호가 로우 상태로 실린 상태가 도시되었다.
DQS 데이터생성
DQS 데이터는 프리엠블 제어 신호(qsen_pre)가 로우 상태일 때 발생한다.
프리엠블 제어 신호(qsen_pre)가 로우 상태이면 전달 게이트(T9 및 T13)가 턴온된다. 따라서 카스 라텐시가 소수점을 포함하는 경우에는 하이 상태의 DQS 데이터가, 카스 라텐시가 소수점을 포함하지 않는 경우에는 전달 게이트(T7, T10)를 통해 로우 상태의 DQS 데이터가 제 1 출력(rdo)에 실린다.
또한, 카스 라텐시가 소수점을 포함하는 경우에는 로우 상태의 DQS 데이터가, 카스 라텐시가 소수점을 포함하지 않는 경우에는 하이 상태의 DQS 데이터가 제 2 출력(fdo)을 통해 출력된다.
도 4에는 DQS 프리엠블 신호 생성 이후에 제 1 출력(rdo)에 DQS 데이터가 하이 상태로 실리는 반면, 제 2 출력(fdo)에 DQS 데이터가 로우 상태로 실린 상태가 도시되었다.
DQS 출력 제어 신호 발생부(200)는 DQS 프리엠블 신호를 카스 라텐시보다 1 클럭 이전에 내 보내기 위한 제어 신호와, DQS 데이터를 카스 라텐시 이후에 내 보내기 위한 제어 신호를 발생한다.
1) DQS 프리엠블 신호를 카스 라텐시보다 1 클럭 이전에 내 보내기 위한 제어 신호 발생
카스 라텐시가 소수점을 포함하지 않는 경우 즉, clx5가 로우 상태인 경우 인버터(I9)의 출력이 하이 상태 이므로 프리엠블 제어 신호(qsen_pre)가 NAND 게이트(G8)에 의해 반전되어 출력된다. NAND 게이트(G9)의 출력은 인버터(I10)에 의해 반전된다. NOR 게이트(G9)는 프리엠블 제어 신호(qsen_pre)와 DQS 라이징 데이터 인에이블 신호(routen)를 합치게 된다. NOR 게이트(G9)의 출력은 인버터(I11)에 의해 반전된 다음 라이징 인에이블 출력(routen_dqs)에 실리게 된다. 라이징 인에이블 출력(routen_dqs)과 인터널 라이징 클럭(rclk_dll)이 NAND 게이트(G11)에 의해 합쳐진다. NAND 게이트(G11)의 출력이 인버터(I13)에 의해 반전되어 제 1 제어 신호(rclk_do)출력단에 실리게 된다.
한편, clx5와 프리엠블 제어 신호(qsen_pre)가 NAND 게이트(G7)에 입력된다. NAND 게이트(G7)의 출력은 인버터(I12)에 의해 반전된다. DQS 폴링 데이터 인에이블 신호(fouten)와 인버터(I12)의 출력이 NOR게이트(G10)에 의해 합쳐진다. NOR 게이트(G10)의 출력은 인버터(I12)에 의해 반전된 다음 폴링 인에이블 출력(fouten_dqs)에 실리게 된다. 폴링 인에이블 출력(fouten_dqs)과 인터널 폴링 클럭(fclk_dll)이 NAND 게이트(G12)에 의해 합쳐진다. NAND 게이트(G12)의 출력이 인버터(I15)에 의해 반전되어 제 2 제어 신호(fclk_do)출력단에 실리게 된다.
2) DQS 데이터를 카스 라텐시 이후에 내 보내기 위한 제어 신호 발생
clx5가 로우 상태이고, 프리엠블 제어 신호(qsen_pre)가 로우 상태이므로 NOR 게이트(G9)는 DQS 라이지 데이터 인에이블 신호(roten)를 반전시켜 출력한다. NOR 게이트(G9)의 출력은 인버터(I11)에 의해 반전되어 라이징 인에이블 출력(routen_dqs)에 실리게 된다.
라이징 인에이블 출력(routen_dqs)과 인터널 라이징 클럭(rclk_dll)이 NAND 게이트(G11)에 의해 합쳐진다. NAND 게이트(G11)의 출력이 인버터(I13)에 의해 반전되어 제 1 제어 신호(rclk_do)출력단에 실리게 된다.
clx5가 로우 상태이고, 프리엠블 제어 신호(qsen_pre)가 로우 상태이므로 NOR 게이트(G10)는 DQS 폴링 데이터 인에이블 신호(fouten)를 반전시켜 출력한다. NOR 게이트(G10)의 출력은 인버터(I14)에 의해 반전되어 폴링 인에이블 출력(fouten_dqs)에 실리게 된다.
폴링 인에이블 출력(fouten_dqs)과 인터널 폴링 클럭(fclk_dll)이 NAND 게이트(G12)에 의해 합쳐진다. NAND 게이트(G12)의 출력이 인버터(I15)에 의해 반전되어 제 2 제어 신호(fclk_do)출력단에 실리게 된다.
제 1 제어 신호(rclk_do)는 DQS 프리엠블 신호 및 DQS 데이터의 라이징 데이터를 내 보내기 위한 제어 신호인 반면 제 2 제어 신호(fclk_do)는 DQS 프리엠블 신호 및 DQS 데이터의 폴링 데이터를 내 보내기 위한 제어 신호이다.
DQS 드라이버(300)는 제 1 드라이버(300A)와 제 2 드라이버(300B)로 구성된다. 제 1 및 제 2 드라이버(300A 및 300B)는 유사한 구성을 가지므로 동일한 부분의 중복 설명은 피하기로 한다.
참고로, 제어 신호(qsen)는 DQS 드라이버를 온 또는 오프시키기 위한 역할을 하게 된다. 또한 옵션 신호(opt)는 다수개의 DQS 버퍼를 포함하는 경우 DQS 버퍼를 선택하는 신호이다. 즉, x4/x8/x16 으로 구성된 메모리 반도체 회로에서는 상부(upper)DQS와 하부(lower)DQS로 구별되는데 x16에서는 두개의 DQS가 모두 동작되고, x4/x8 에서는 상부 DQS 하나만 동작된다.
DQS 데이터 발생부(100)의 제 1 출력(rdo)에 실린 DQS 프리엠블 신호와 DQS 데이터의 라이징 데이터는 DQS 출력 제어 신호 발생부(200)의 제 1 제어 신호(rclk_do)에 의해 드라이브된다.
DQS 데이터 발생부(100)의 제 2 출력(fdo)에 실린 DQS 데이터의 폴링 데이터는 DQS 출력 제어 신호 발생부(200)의 제 2 제어 신호(fclk_do)에 의해 드라이브된다.
DQS 데이터 발생부(100)의 제 1 출력(rdo)이 하이 상태에서 로우 상태로 전이하고, DQS 데이터 출력 제어 신호 발생부(200)의 제 1 제어 신호(rclk_do)가 하이 상태로 올라가면 차동 증폭기(D1 및 D2)가 동작된다. 그러므로 노드(k2)는 로우 상태가 되는 반면 노드(k4)는 하이 상태가 되어 PMOS트랜지스터(Q6)는 턴오프 되는 반면에 NMOS트랜지스터(Q2)가 턴온된다. 결국, DQS는 하이 임피던스에서 로우 상태로 전이되어 DQS의 프리엠블 스타트 포인트가 결정된다.
DQS 프리엠블 스타트 포인트 결정 후 예를들어 DQS 데이터 발생부(100)의 제 1 출력(rdo)이 하이 상태이고, 제 2 출력(fdo)이 로우 상태인 상태에서 DQS 제어 신호 발생부(200)의 제 1 제어 신호가(rclk_do)가 하이 상태로 뜨면 NAND 게이트(G5)의 출력이 로우 상태가 된다. 그러므로 트랜지스터(Q4 및 Q5)가 턴온되어 노드(K2)는 하이 상태가 된다. 제 1 드라이버(300A)의 래치(70)의 출력은 로우 상태로 되는 반면 제 2 드라이버(300B)의 래치(60)의 출력은 하이 상태가 되므로 PMOS트랜지스터(Q6)는 턴온되는 반면에 NMOS트랜지스터(Q2)는 턴오프된다. 따라서 DQS는 하이 레벨로 올라간다.
이어서, 도 4에 도시된 바와 같이 DQS 제어 신호 발생부(200)의 제 2 제어 신호(fclk_do)가 하이 상태로 뜨면, NAND 게이트(G6)의 출력이 로우 상태가 된다. 그러므로 NMOS트랜지스터(Q7 및 Q8)가 턴온되어 노드(K2)는 접지 전위가 된다. 제 1 드라이버(300A)의 래치(70)의 출력은 하이 상태가 되는 반면 제 2 드라이버(300B)의 래치(60)의 출력은 로우 상태가 된다. PMOS트랜지스터(Q6)는 턴오프되는 반면에 NMOS트랜지스터(Q2)는 턴온된다. 따라서 DQS는 하이 레벨에서 로우 레벨로 떨어진다. 이러한 동작을 반복하여 도 4에 도시된 바와 같은 DQS 신호가 얻어 진다.
상술한 바와 같이 DQS 프리엠블 클럭(카스 라텐시보다 1 클럭 앞선 신호)에 의해 나가는 DQS 프리엠블 신호와 DQS 클럭(카스 라텐시에 해당하는 클럭)에 의해 나가는 DQS 데이터가 동일한 경로(도 3의 C 경로)를 통해 나감으로써 1 클럭의 베이스로 데이터를 출력하게 된다.
상술한 바와 같이 본 발명에 의하면 DQS 프리엠블 신호의 경로와 DQS 출력 제어 신호의 경로를 동일하게 하여 PVT(Process, Voltage, Temperature)에 무관하고, 동작 주파수에 무관하게 항상 1 클럭의 프리엠블 타임을 갖는 DQS 신호를 생성할 수 있다.
도 1 종래 기술에 따른 반도체 메모리 소자의 DQS 신호 생성회로도이다.
도 2 는 도 1의 동작을 설명하기 위한 파형도이다.
도 3 은 본 발명에 따른 반도체 메모리 소자의 DQS 신호 생성 회로도이다.
도 4 는 도 3의 동작을 설명하기 위한 파형도이다.
* 도면의 주요 부분에 대한 부호의 설명
100: DQS 데이터 발생부 200: DQS 출력 제어 신호 발생부
300: DQS 드라이버

Claims (7)

  1. 카스 라텐시보다 앞선 신호인 DQS 프리엠블 신호와 DQS 데이터를 생성하기 위한 DQS 데이터 발생부;
    상기 DQS 프리엠블 신호를 카스 라텐시보다 앞서 내 보내고, 상기 DQS 데이터를 카스 라텐시 이후에 내 보내기 위한 제어 신호를 생성하기 위한 DQS 출력 제어 신호 발생부;
    상기 DQS 데이터 발생부로부터의 DQS 프리엠블 신호와 DQS 데이터의 라이징 데이터는 상기 DQS 출력 제어 신호 발생부의 라이징 클럭에 의해 드라이브시키고, 상기 DQS 데이터 발생부로부터의 DQS 데이터의 폴링 데이터는 상기 DQS 출력 제어 신호 발생부의 폴링 클럭에 의해 드라이브시키기 위한 DQS 드라이버를 포함하는 반도체 메모리 소자의 DQS 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 DQS 데이터 발생부는 카스 라텐시 및, 카스 라텐시 이전 인터널 클럭 신호보다 앞서 생성되는 프리엠블 제어 신호에 따라 DQS 프리엠블 신호와 DQS 데이터를 생성하는 반도체 메모리 소자의 DQS 신호 생성 회로.
  3. 제 1 항에 있어서,
    상기 DQS 데이터 출력 제어 신호 발생부는 상기 카스 라텐시에 따라 프리엠블 제어 신호 및 상기 DQS 데이터의 라이징 데이터를 인에이블 시키는 신호를 조합하는 제 1 조합 회로;
    상기 제 1 조합 회로의 출력과 인터널 라이징 클럭 신호를 조합하여 상기 DQS 프리엠블 신호의 폴링 데이터를 내 보내기 위한 제어 신호와, 상기 DQS 데이터의 라이징 데이터를 내 보내기 위한 제어 신호를 생성하는 위한 제 2 조합 회로;
    상기 카스 라텐시에 따라 프리엠블 제어 신호와 상기 DQS 데이터의 폴링 데이터를 인에이블 시키는 신호를 조합하는 제 3 조합 회로;
    상기 제 3 조합 회로의 출력과 상기 인터널 폴링 클럭을 조합하여 상기 DQS 데이터의 폴링 데이터를 내 보내기 위한 클럭을 생성하는 제 3 조합 회로를 포함하는 반도체 메모리 소자의 DQS 신호 생성 회로.
  4. 제 1 항에 있어서,
    상기 DQS 드라이버는 제 1 및 제 2 드라이버로 구성되고, 제 1 드라이버의 출력에 따라 DQ 패드의 전위가 상승되고 제 2 드라이버의 출력에 따라 상기 DQ 패드의 전위가 강하되는 되는 반도체 메모리 소자의 DQS 신호 생성 회로.
  5. 제 4 항에 있어서,
    상기 제 1 드라이버는
    상기 DQS 출력 제어 신호 발생부로 부터의 라이징 클럭에 따라 인에이블되어 상기 DQS 발생부의 라이징 데이터를 차동 증폭하여 제 1 및 제 2 논리 신호를 생성하는 제 1 차동 증폭기;
    DQS 출력 제어신호 발생부로부터의 폴링 클럭에 따라 인에이블되어 상기 제 1 또는 제 2 논리 신호를 접지 레벨로 만들기 위한 제 1 제어 회로;
    상기 제 2 논리 신호에 따라 구동되어 상기 DQ 패드의 전위를 상승시키기 위한 풀업 트랜지스터를 포함하여 구성된 반도체 메모리 소자의 DQS 신호 생성 회로.
  6. 제 4항에 있어서,
    상기 제 2 드라이버는
    상기 DQS 출력 제어 신호 발생부로 부터의 라이징 클럭에 따라 인에이블되어 상기 DQS 발생부의 라이징 데이터를 차동 증폭하여 제 3 및 제 4 논리 신호를 생성하는 제 2 차동 증폭기;
    상기 DQS 출력 제어 신호 발생부로부터의 폴링 클럭에 따라 인에이블되어 상기 제 3 또는 제 4 논리 신호를 접지 레벨로 만들기 위한 제 2 제어 회로;
    상기 제 3 논리 신호에 따라 구동되어 상기 DQ 패드의 전위를 강하시키기 위한 풀다운트랜지스터를 포함하여 구성된 반도체 메모리 소자의 DQS 신호 생성 회로.
  7. 카스 라텐시보다 1 클럭 앞선 신호인 DQS 프리엠블 신호와 상기 카스 라텐시 이후부터 토글하는 DQS 데이터를 동일 출력 라인에 실어 주는 단계;
    상기 DQS 프리엠블 신호를 카스 라텐시보다 1 클럭 이전에 내 보내고, 상기 DQS 데이터를 카스 라텐시 이후에 내 보내기 위한 제어 신호를 생성하는 단계;
    상기 DQS 데이터 발생부로부터의 DQS 프리엠블 신호와 DQS 데이터의 라이징 데이터는 상기 DQS 출력 제어 신호 발생부의 라이징 클럭에 의해 드라이브시키고, 상기 DQS 데이터 발생부로부터의 DQS 데이터의 폴링 데이터는 상기 DQS 출력 제어 신호 발생부의 폴링 클럭에 의해 드라이브시키기는 단계를 포함하여 이루어진 반도체 메모리 소자의 DQS 신호 생성 방법.
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