KR100507855B1 - 디디알 에스디램의 읽기 동작을 위한 데이터 스위치 제어 신호발생 회로 - Google Patents

Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 모듈(module)로 구성되어 공통 데이터 버스(common data bus)를 이용하는 DDR SDRAM(double data rate synchronous dynamic random access memory)의 읽기 동작을 위한 데이터 스위치 제어 신호(QFCB, DQ FET Control Bar) 발생 회로에 관한 것이며, 카스 레이턴시 및 버스트 길이에 따라 데이터가 출력되는 동안에만 인에이블되며, 인터럽트나 읽기 명령이 연속적으로(지체없이) 들어오는 경우에도 빠르고 정확하게 동작하는 DDR SDRAM의 읽기 동작을 위한 QFCB 신호 발생 회로를 제공하는데 그 목적이 있다. 본 발명은 데이터 스트로브 신호(DQS)를 제어하는 데이터 스트로브 인에이블 신호(qsen)를 사용하여 풀다운 드라이버를 구현함으로써, 읽기 동작시 QFCB 신호가 카스 레이턴시 및 버스트 길이에 따라 데이터가 입력되는 동안에만 인에이블 되며인터럽트 또는 연속적인 읽기 명령 등에도 정확하게 동작하도록 하였다.

Description

디디알 에스디램의 읽기 동작을 위한 데이터 스위치 제어 신호 발생 회로{A QFCB siganl generator for read operation in DDR SDRAM}

본 발명은 반도체 기술에 관한 것으로, 특히 모듈(module)로 구성되어 공통 데이터 버스(common data bus)를 이용하는 DDR SDRAM(double data rate synchronous dynamic random access memory)의 읽기 동작을 위한 데이터 스위치 제어 신호(QFCB, DQ FET Control Bar) 발생 회로에 관한 것이다.

통상의 메모리 모듈에서는 첨부된 도면 도 1에 도시된 바와 같이 하나의 보드(board)(10)에 여러 개의 메모리 칩(11)을 구성하고 데이터 버스를 공통으로 사용한다. 즉, 데이터 버스가 각 메모리 칩(11)에 공통으로 연결되어 있다.

이때, 메모리 제어기(12)와 칩선택 버스를 통해 선택되어 동작하는 칩 이외의 칩 즉, 읽기 또는 쓰기 동작을 수행하지 않는 칩 역시 데이터 버스에 공통으로 연결되어 있으므로 그 칩의 데이터 출력(dout) 버퍼들도 이 공통 데이터 버스에 로드(load)로 작용하는 것이다. 따라서 이와 같은 경우 특히, 동작 주파수가 높은 고속 동작의 메모리의 경우 데이터 버스의 로드를 크게 받게 된다.

이러한 문제점을 해결하기 위하여 첨부된 도면 도 2에 도시된 바와 같이 공통 데이터 버스와 각 메모리 칩(21) 사이에 데이터 스위치(S/W)(23)를 채용하여 읽기/쓰기 동작으로 데이터 입출력 동작을 수행하는 칩의 데이터 S/W(23)만을 턴온시켜 공통 데이터 버스의 로드를 줄이는 방식이 제시되었다. 이 데이터 S/W(23)는 공통 데이터 버스에 작용하는 로드가 크지 않다. 미설명 도면 부호 '22'는 메모리 제어기를 나타낸 것이다.

이때, 데이터 S/W(23)의 온/오프 동작을 제어하는 신호가 메모리 칩(21)내에서 발생된 QFCB 신호인데, 이 신호는 데이터가 입출력되는 동안에만 논리레벨 로우로 인에이블되어 데이터 윈도우(data window)를 형성한다. QFCB 신호는 원래 읽기 또는 쓰기 때에 데이터에 관하여 동작하는 신호이지만 여기에서는 읽기 동작시를 기준으로 하여 설명한다.

첨부된 도면 도 3a 내지 도 3c는 카스 레이턴시(CAS Latency, CL)에 따른 데이터 스트로브 신호(DQS), 데이터 출력 신호(DQ), 데이터 스위치 제어 신호(QFCB)의 타이밍을 도시한 것으로, 버스트 길이(burst length, BL)가 4일 때 카스 레이턴시(CL)가 1.5(도 3a), 2.0(도 3b), 2.5(도 3c)인 경우 각각에 대한 타이밍을 나타내고 있다.

첨부된 도면 도 4a 내지 도 4c는 버스트 길이(BL)에 따른 데이터 스트로브 신호(DQS), 데이터 출력 신호(DQ), 데이터 스위치 제어 신호(QFCB)의 타이밍을 도시한 것으로, 카스 레이턴시(CL)가 1.5일 때 버스트 길이(BL)가 2(도 4a), 4(도 4b), 8(도 4c)인 경우 각각에 대한 타이밍을 나타내고 있다.

상기 도면에 도시된 바와 같이 QFCB 신호는 카스 레이턴시(CL)에 따라 데이터 스트로브(DQS) 신호가 프리앰블(preamble)할 때 같이 인에이블 되어야 하고, 버스트 길이(BL)에 따라 마지막 데이터가 출력되고 DQS가 하이 임피던스(Hi-Z) 상태로 가는 타이밍에 QFCB 신호도 Hi-Z 상태로 디스에이블 되어야 한다.

또 한 가지, 중요한 점은 데이터가 출력되는 중간에 다른 읽기 명령에 의해 이전 읽기 명령이 인터럽트되어 데이터의 출력이 멈추면 QFCB 신호도 이에 따라 디스에이블되어야 한다는 것이다. 또한 읽기 명령후 지체없이(gapless) 또 다른 읽기 명령이 입력되면 QFCB는 후속 읽기 명령에 의해 데이터가 출력될 때까지 인에이블 상태를 유지하다가 DQS가 Hi-Z 상태로 될 때 QFCB 신호도 Hi-Z 상태가 되어야 한다.

DQS의 동작은 카스 레이턴시(CL)에 따라 데이터가 출력되기 1클럭 전에 프리엠블로 로우로 떨어지고 각 데이터의 출력에 따라 반 클럭마다 하이/로우(H/L)로 토글링한다. 그리고, DQS는 마지막 데이터를 출력한 후 Hi-Z 상태로 디스에이블 된다.

DRAM 칩에서는 이 DQS의 동작을 제어하는 신호로서, 데이터 스트로브 인에이블 신호(QS enable, qsen)라는 신호를 사용하는데, qsen 신호는 출력 인에이블 발생기에서 만들어지고, 그 타이밍은 상기의 타이밍도에 카스 레이턴시(CL) 및 버스트 길이(BL)에 따라 나타나 있으며, 하나의 읽기 명령후 지체없이 다른 읽기 명령이 인가될 때나 읽기 동작이 인터럽트 되었을 때에도 버스트 길이(BL)에 따라 중간에 디스에이블 되지 않고 마지막 데이터가 나올 때까지 인에이블 되어 있다.

그런데, QFCB 신호는 JEDEC에서 권고(recommend)되고 있을 뿐 상기의 요구를 충족시키는 발생 회로가 아직까지 제시되어 있지 않았기 때문에 기존의 DRAM에서는 QFCB 신호를 사용하지 않았다.

본 발명은 카스 레이턴시 및 버스트 길이에 따라 데이터가 출력되는 동안에만 인에이블되며, 인터럽트나 읽기 명령이 연속적으로(지체없이) 들어오는 경우에도 빠르고 정확하게 동작하는 DDR SDRAM의 읽기 동작을 위한 데이터 스위치 제어 신호(QFCB) 발생 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 다수의 디디알 에스디램(DDR SDRAM) 칩을 구비한 메모리 모듈의 공통 데이터 버스와 각 칩의 전기적 연결을 선택적으로 제어하기 위한 데이터 스위치 제어 신호(QFCB) 발생 회로에 있어서, 쓰기 동작시에 버스트 길이 만큼의 데이터 윈도우를 형성하여 상기 데이터 스위치 제어 신호를 인에이블 시키는 제1 제어 신호 및 확장 모드 레지스터 세트 명령시 데이터 스위치 제어 신호(QFCB)의 사용 여부를 결정하는 제2 제어 신호에 제어 받아 읽기 명령이 인가되고 제2 제어 신호가 인에이블된 경우에만 입력된 데이터 스트로브 인에이블 신호를 출력하는 출력 구동 신호 발생 수단과, 하이 임피던스 레벨을 유지하다가 상기 출력 구동 신호 발생 수단의 출력이 인에이블 되는 경우에만 풀다운 동작을 수행하기 위한 출력 버퍼링 수단을 포함하여 이루어진다.

즉, 본 발명은 데이터 스트로브 신호(DQS)를 제어하는 데이터 스트로브 인에이블 신호(qsen)를 사용하여 풀다운 드라이버를 구현함으로써, 읽기 동작시 QFCB 신호가 카스 레이턴시 및 버스트 길이에 따라 데이터가 입력되는 동안에만 인에이블 되며 인터럽트 또는 연속적인 읽기 명령 등에도 정확하게 동작하도록 하였다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 5는 본 발명의 일 실시예에 따른 QFCB 신호 발생 회로의 블럭 구성을 도시한 것으로, 본 실시예에 따른 QFCB 신호 발생 회로는 풀다운(pd) 드라이버(50)와 출력 버퍼(51)로 구성된다.

풀다운(pd) 드라이버(50)는 데이터 스트로브 인에이블 신호(qsen)를 입력으로 하며, 두 개의 제어 신호(wt_qfcenb, en_qfc)를 사용한다. 여기서, qsen 신호는 앞서 설명한 바와 같이 출력 인에이블 발생기에서 발생한 DQS의 인에이블 신호이며, wt_qfcenb 신호는 쓰기 QFCB 신호 인에이블 신호로서 쓰기 동작시에 버스트 길이 만큼 데이터 윈도우를 형성하는 로우 액티브 신호이다. 한편, en_qfc 신호는 DDR SDRAM에서 확장 모드 레지스터 세트(extended mode resister set, EMRS) 명령시 QFCB 신호를 사용할 것인지 사용하지 않을 것인지를 결정해 주는 신호로서, QFCB를 사용하면 하이 레벨이고 사용하지 않으면 로우 레벨이다.

출력 드라이버(51)는 풀다운(pd) 드라이버(50)의 출력 pd_pfc를 입력으로 하여 QFCB 신호를 출력한다.

첨부된 도면 도 6은 상기 도 5의 풀다운(pd) 드라이버(50)의 회로 예시도로서, 풀다운(pd) 드라이버(50)는 qsen 신호를 입력으로 하는 인버터(I11)와, 인버터(I11)의 출력 및 wt_qfcenb 신호를 입력으로 하는 낸드 게이트(I12)와, 낸드 게이트(I12)의 출력 및 en_qfc 신호를 입력으로 하는 낸드 게이트(I13)와, 낸드 게이트(I13)의 출력을 입력으로 하여 pd_qfc 신호를 출력하는 인버터(I14)로 구성된다.

첨부된 도면 도 7은 상기 도 5의 출력 버퍼(51)의 회로 예시도로서, 풀다운(pd) 드라이버(50)의 출력 pd_qfc를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터(M2)와, 전원전압 및 출력단(QFCB)에 접속되며 전원전압을 게이트 입력으로 하는 PMOS 트랜지스터(M1)으로 구성된다.

첨부된 도면 도 8은 상기 도 5 내지 도 7에 나타낸 신호의 타이밍도로서, 이를 참조하여 상기 QFCB 발생 회로의 동작을 간략히 설명하면 다음과 같다.

우선, 읽기 명령이 인가되면 CL에 해당하는 클럭(CLK)의 1클럭 전에 즉, DQS신호가 프리앰블을 시작할 때 qsen 신호가 하이 레벨로 인에이블 되고, 인버터(I11)에서 반전되어 로우 레벨이 된다. 읽기 동작이 수행 중인 때에는 wt_qfcenb 신호는 하이 레벨이므로 낸드 게이트(I12)의 출력은 하이 레벨을 나타낸다. 한편, EMRS 명령시 QFCB를 사용하면 en_qfc 신호는 하이 레벨이므로 낸드 게이트(I13)의 출력은 로우 레벨이 되므로, 결국 pd_qfc 신호는 하이 레벨이 된다.

만일, 쓰기 명령이 인가된 경우나 EMRS 명령시 QFCB를 사용하지 않는 경우에는 낸드 게이트(I12, I13)에서 qsen 신호를 차단하여 pd_qfc 신호가 로우 레벨로 출력된다.

출력된 pd_qfc 신호는 풀다운 NMOS 트랜지스터(M2)에서 풀다운되어 로우 액티브된 QFCB 신호로 출력된다. QCFB 신호는 풀다운 동작만 있으므로 출력 버퍼(51)에서는 pd_qfc 신호 만이 입력되며, pd_qfc 신호가 로우 레벨인 경우에는 PMOS 트랜지스터(M1) 및 NMOS 트랜지스터(M2)가 모두 턴오프되어 QFCB는 Hi-Z 상태가 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 정확하고 빠르게 QFCB 신호를 발생시킬 수 있으며, 이러한 QFCB 신호를 DDR SDRAM에 채용하여 칩 외부에서의 데이터 버스의 로드를 줄일 수 있는 효과가 있다.

도 1은 통상적인 메모리 모듈의 블럭 구성도.

도 2는 QFCB를 채용한 메모리 모듈의 블럭 구성도.

도 3a 내지 도 3c는 카스 레이턴시(CAS Latency, CL)에 따른 데이터 스트로브 신호(DQS), 데이터 출력 신호(DQ), 데이터 스위치 제어 신호(QFCB)의 타이밍도.

도 4a 내지 도 4c는 버스트 길이(BL)에 따른 데이터 스트로브 신호(DQS), 데이터 출력 신호(DQ), 데이터 스위치 제어 신호(QFCB)의 타이밍도.

도 5는 본 발명의 일 실시예에 따른 QFCB 신호 발생 회로의 블럭 구성도.

도 6은 상기 도 5의 풀다운(pd) 드라이버(50)의 회로 예시도.

도 7은 도 7은 상기 도 5의 출력 버퍼(51)의 회로 예시도.

도 8은 상기 도 5 내지 도 7에 나타낸 신호의 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

50 : 풀다운(pd) 드라이버

51 : 출력 버퍼

Claims (3)

1. 다수의 디디알 에스디램(DDR SDRAM) 칩을 구비한 메모리 모듈의 공통 데이터 버스와 각 칩의 전기적 연결을 선택적으로 제어하기 위한 데이터 스위치 제어 신호(QFCB) 발생 회로에 있어서,

   쓰기 동작시에 버스트 길이 만큼의 데이터 윈도우를 형성하여 상기 데이터 스위치 제어 신호를 인에이블 시키는 제1 제어 신호 및 확장 모드 레지스터 세트 명령시 데이터 스위치 제어 신호(QFCB)의 사용 여부를 결정하는 제2 제어 신호에 제어 받아 읽기 명령이 인가되고 제2 제어 신호가 인에이블된 경우에만 입력된 데이터 스트로브 인에이블 신호를 출력하는 출력 구동 신호 발생 수단과,

   하이 임피던스 레벨을 유지하다가 상기 출력 구동 신호 발생 수단의 출력이 인에이블 되는 경우에만 풀다운 동작을 수행하기 위한 출력 버퍼링 수단

   을 구비하는 디디알 에스디램의 데이터 스위치 제어 신호 발생 회로.
2. 제1항에 있어서,

   상기 출력 구동 신호 발생 수단은,

   상기 데이터 스트로브 인에이블 신호의 반전값과 상기 제1 제어 신호를 입력으로 하는 제1 낸드 게이트;

   상기 제1 낸드 게이트의 출력과 상기 제2 제어 신호를 입력으로 하는 제2 낸드 게이트; 및

   상기 제2 낸드 게이트의 출력을 반전시키는 인버터를 구비하는 것을 특징으로 하는 디디알 에스디램의 데이터 스위치 제어 신호 발생 회로.
3. 제1항 또는 제2항에 있어서,

   상기 출력 버퍼링 수단은,

   상기 출력 구동 신호 발생 수단의 출력을 입력으로 하는 풀다운 NMOS 트랜지스터와,

   전원전압을 입력으로 하는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 디디알 에스디램의 데이터 스위치 제어 신호 발생 회로.