JPH06215575A - 半導体メモリ装置のデータ出力バッファ - Google Patents

半導体メモリ装置のデータ出力バッファ

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JPH06215575A
JPH06215575A JP5248360A JP24836093A JPH06215575A JP H06215575 A JPH06215575 A JP H06215575A JP 5248360 A JP5248360 A JP 5248360A JP 24836093 A JP24836093 A JP 24836093A JP H06215575 A JPH06215575 A JP H06215575A
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Abstract

(57)【要約】 【目的】外部からのシステムクロックに同期して読出／
書込を行う半導体メモリ装置について、クロックの周波
数に関係なく安定したデータ出力動作を実行できるデー
タ出力バッファを提供する。 【構成】信号バーＣＡＳ入力後のクロック信号ＳＣに応
じてパルス成形部１０で発生される信号は、列アドレス
組合せ信号ＣＬ２に応じて制御される選択部３０で、そ
のまま第２遅延部３５に伝送されるか、第１遅延部２０
を通して伝送されるか選択される。従って、信号ＳＣの
周波数に応じて選択部３０を制御することで、制御信号
ＳＣＤＯの発生時期を変えることができる。この制御信
号ＳＣＤＯによりデータ出力バッファにおけるメモリセ
ルからのデータ入力時点を制御することで、データ入力
時点を一定とすることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、外部から印加される一定周期のクロック信号
を使用する半導体メモリ装置のデータ出力バッファに関
するものである。
【０００２】
【従来の技術】半導体メモリ装置において、読出／書込
メモリとして代表的なダイナミックＲＡＭは、基本的
に、行アドレスストローブ信号をチップの外部から入力
してデータの読出及び書込動作を遂行する。
【０００３】図５及び図６を参照して、従来の技術によ
るダイナミックＲＡＭのデータ出力過程を説明する。行
アドレスストローブ信号バーＲＡＳが論理“ロウ”の状
態に活性化された後に行アドレス信号ＲＡが入力され、
そして、行アドレスストローブ信号バーＲＡＳがアクテ
ィブサイクルに入った以後、列アドレスストローブ信号
バーＣＡＳが論理“ロウ”の状態に活性化されると、列
アドレス信号ＣＡが入力される。これによって、該当す
るアドレスで指定されるメモリセルに記憶されたデータ
がセンスアンプを介して感知され、データ出力バッファ
を通じて出力される。
【０００４】このとき、このデータ出力バッファ内で
は、出力活性化信号バーＯＥに従ってデータ経路が遮断
又は連結される。この出力活性化信号バーＯＥは、チッ
プ外部の中央処理装置（ＣＰＵ）からチップ内に供給さ
れる制御クロック信号と、チップ内のデータ感知状態に
関する信号とを利用して得られる。これは、当該分野で
よく知られた技術である。
【０００５】通常の半導体メモリ装置、例えばダイナミ
ックＲＡＭにおいて、行アドレスストローブ信号バーＲ
ＡＳが活性化された後に出力データが発生されるまでの
時間ｔRAC は、ほぼ一定となっている。同様に、列アド
レスストローブ信号バーＣＡＳが活性化された後に出力
データが発生されるまでの時間ｔCAC も、一定となって
いる。これは、行アドレスストローブ信号バーＲＡＳに
よって行アドレス信号ＲＡが入力され、列アドレススト
ローブ信号バーＣＡＳによって列アドレス信号ＣＡが入
力された後、指定されたメモリセルからデータが感知さ
れ、出力データとして発生するまでの過程が、順次に進
行するビットライン及びデータバスへの信号転送によっ
て行われるためである。
【０００６】このようなデータ伝送上の根本的な特性の
ため、実際に有効な出力データをデータ出力バッファを
通じて発生させるためには、時間ｔRAC に合わせて、出
力活性化信号バーＯＥによりデータ出力バッファが駆動
されなければならない。
【０００７】通常の非同期式（asynchronous）ダイナミ
ックＲＡＭにおいて、出力活性化信号バーＯＥは、列ア
ドレスストローブ信号バーＣＡＳが活性化された後、一
定時間経過してから活性化されるので、データ出力上の
誤動作、すなわち、不要なときにデータ出力バッファが
駆動されて間違った出力データが発生してしまうような
ことはない。要するに、システムクロック信号を使用し
ない従来の半導体メモリ装置においては、センスアンプ
を介して転送されるデータがデータ出力バッファの入力
側に現れる時点を考慮して、出力活性化信号バーＯＥの
活性化時点を設定するので、データの入力時点に合わせ
てデータ出力バッファを駆動させることができる。
【０００８】しかしながら、よく知られているように、
中央処理装置の動作周波数に比べて、半導体メモリ装置
の動作周波数の進歩速度は劣勢にあり、ダイナミックＲ
ＡＭ等の半導体メモリ装置の開発は、動作速度の高速化
（又はデータアクセス時間の短縮）を指向する高性能ダ
イナミックＲＡＭ（high-performanceＤＲＡＭ）におい
ては、中央処理装置から供給されるクロックに同期させ
て読出及び書込動作を制御する方向に進めるのが望まし
い。
【０００９】このような半導体メモリ装置においては、
システムクロック信号の多様なパルス周期に同期させて
データ出力のタイミングを制御しなければならないの
で、上記の時間ｔCAC に合わせてデータ出力バッファが
駆動されるようにする必要がある。
【００１０】例えば、中央処理装置から供給される３３
ＭＨｚから１００ＭＨｚに至る周波数可変範囲を有する
システムクロック信号の中で、６６ＭＨｚのシステムク
ロック信号が供給されるとき、列アドレスストローブ信
号バーＣＡＳが活性化した直後のシステムクロック信号
のパルスを第１パルスとして数えると、第２パルスの立
上エッジ以後にデータ出力バッファを活性化させるよう
に設計した場合、少なくとも第１パルス及び第２パルス
の各立上エッジの間の時間、すなわち１周期に該当する
１５ｎｓ以後にデータ出力バッファが駆動される。
【００１１】一方、１００ＭＨｚのシステムクロック信
号が供給されるとき、列アドレスストローブ信号バーＣ
ＡＳが活性化された後のシステムクロック信号の第３パ
ルスの立上エッジ以後に、データ出力バッファを駆動す
るように設計した場合、少なくとも２周期に該当する時
間、すなわち２０ｎｓ以後にデータ出力バッファが駆動
される。
【００１２】ところが、列アドレスストローブ信号バー
ＣＡＳが活性化された後にデータがデータ出力バッファ
の入力側に現れる時間が２５ｎｓ、周波数が６６ＭＨｚ
となる場合には、データがデータ出力バッファの入力側
に現れる前にデータ出力バッファが早めに駆動されてし
まうことになり、出力データの誤りが発生する。
【００１３】
【発明が解決しようとする課題】したがって本発明の目
的は、多様な周波数のシステムクロック信号を使用する
半導体メモリ装置において、システムクロック信号の周
波数に関係なく安定したデータ出力動作を遂行できるデ
ータ出力バッファを提供することにある。
【００１４】また、本発明の他の目的は、多様な周波数
のシステムクロック信号を使用する半導体メモリ装置に
ついて、システムクロック信号の周波数に関係なく安定
したデータ出力動作を遂行することができるデータ出力
バッファ制御装置及びデータ出力バッファを有する半導
体メモリ装置を提供することにある。
【００１５】
【課題を解決するための手段】このような目的を達成す
るために本発明は、特に、外部から供給される一定周期
のクロック信号を使用すると共に、アドレスによって指
定されるメモリセルからデータを読出すためにセンスア
ンプを有する半導体メモリ装置について、前記クロック
信号を基に、論理状態の変化を２以上の異なる時点で設
定可能な制御信号を発生するための２つ以上の遅延手段
と、制御信号の発生に関与する遅延手段の数を選択信号
に応じて選択して制御信号の論理状態の変化時点を設定
する選択手段と、該制御信号に応じて、センスアンプか
ら出力されるデータが入力されるデータ出力バッファ
と、を備えるようにすることを大きな特徴とする。
【００１６】また、前記データ出力バッファに、制御信
号に応じて入力されるデータを一時貯蔵するラッチ回路
を備えることを特徴とする。
【００１７】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。
【００１８】図１は、図２に示すようなデータ出力バッ
ファを制御するための本発明に係る制御回路の一例を示
す回路図である。この図１に示すように、本発明による
制御回路１００は、チップの外部から印加されるシステ
ムクロック信号ＳＣを入力とするパルス成形部１０と、
パルス成形部１０の出力を所定時間遅延させる第１遅延
部２０と、パルス成形部１０及び第１遅延部２０からの
２つの出力を、選択信号としての列アドレス組合せ信号
ＣＬ２により制御される伝送ゲートＴＧ１及びＴＧ２を
介することで、いずれか一方を選択的に伝送する選択部
３０と、選択部３０の出力を所定時間遅延させて、デー
タ出力バッファに供給される制御信号ＳＣＤＯを発生す
る第２遅延部３５とから構成される。
【００１９】パルス成形部１０は、この例では、５個の
直列接続されたインバータＩ１〜Ｉ５と、システムクロ
ック信号ＳＣ及びインバータＩ５の出力を入力とするＮ
ＡＮＤゲートＮＤ１とを備えている。それにより、シス
テムクロック信号ＳＣの所定の変化点（この実施例の場
合システムクロック信号ＳＣの論理“ハイ”への上昇
点）から、インバータＩ１〜Ｉ５に応じた時間（すなわ
ちインバータの数に応じた時間）で論理状態の変化する
信号を発生する。尚、パルス成形部１０に入力される信
号は、この例ではシステムクロック信号ＳＣとされてい
るが、このシステムクロック信号ＳＣから得られた一定
の周期を有する内部のクロック信号を使用することもで
きる。
【００２０】また、列アドレス組合せ信号ＣＬ２は、列
アドレスストローブ信号バーＣＡＳが活性化された後、
システムクロック信号ＳＣの第２パルス（前述と同様に
信号バーＣＡＳの活性化直後のパルスを第１パルスとし
た場合）の立上エッジ以後から出力データを発生させる
ということを意味する（「待ち時間“latency ”」)信
号であって、列アドレスストローブ信号バーＣＡＳの入
力により有効に入力された列アドレス信号の組合せによ
って得られるものである。
【００２１】さらに、図２に示すように、データ出力バ
ッファの制御信号ＳＣＤＯは、データ出力バッファに待
ち時間情報を知らせる待ち時間情報信号ＹＥＰと共に入
力される。この待ち時間情報信号ＹＥＰは、アドレスが
入力されてから、列アドレスストローブ信号バーＣＡＳ
が活性化された後のシステムクロック信号ＳＣの何番目
のパルスの立上エッジに同期して出力データを発生させ
るかを、データ出力バッファに知らせる信号で、システ
ムクロック信号ＳＣの第１パルスの立上エッジ（又は第
１の周期の開始点）に該当する場合を除いて、論理“ロ
ウ”の状態にある。
【００２２】したがって、制御信号ＳＣＤＯは、この例
において、列アドレスストローブ信号バーＣＡＳが論理
“ロウ”の状態にエネーブルとされた後、システムクロ
ック信号ＳＣの第２パルスの上昇点でエネーブルとされ
る条件を有している。列アドレスストローブ信号バーＣ
ＡＳが継続して論理“ハイ”の状態を維持するとき、す
なわち、プリチャージの状態にあるときには、制御信号
ＳＣＤＯは、所定の手段（図示を省略）により、論理
“ロウ”の状態に維持されるようになっている。
【００２３】図２は、本発明に係るデータ出力バッファ
２００の構成例を示す回路図である。次に、このデータ
出力バッファ２００について説明する。
【００２４】待ち時間情報信号ＹＥＰ及び制御信号ＳＣ
ＤＯを入力とするＮＯＲゲートＮＲ１の出力は、センス
アンプ（図示せず）から出力されるデータＤＯ及び相補
データバーＤＯをそれぞれ入力とする伝送ゲートＴＧ３
及びＴＧ４で構成されたデータ入力部４０を制御する。
【００２５】データ入力部４０の伝送ゲートＴＧ３及び
ＴＧ４の出力は、それぞれラッチ部４５及び４６で一時
貯蔵されてから、データＤＯ、バーＤＯをそれぞれ駆動
するためのドライバ５０及び６０に伝送される。ドライ
バ５０のプルアップトランジスタＰＴ１は、供給電圧と
して、半導体メモリ装置内から昇圧された電圧Ｖｐｐを
使用するようになっているが、これは、出力用プルアッ
プトランジスタＮＴ３のゲート電位を十分に上昇させ、
電源電圧Ｖｃｃが、データ出力ノード２０１に十分に供
給されるようにするためである。また、ドライバ５０、
６０の信号伝送を制御するデータ出力信号ＨＺは、図５
に示す従来例に適用されているデータ出力バッファの出
力活性化信号バーＯＥと同じ機能を有する。
【００２６】以下、図３及び図４を参照して、この実施
例のデータ出力状態を説明する。
【００２７】図３に示すタイミング図は、図１に示した
列アドレス組合せ信号ＣＬ２が論理“ハイ”の状態とな
る場合、すなわち、待ち時間が“２”であり、システム
クロック信号ＳＣの周波数範囲が３３〜６６ＭＨｚであ
る場合のデータ出力制御状態を示す。
【００２８】論理“ハイ”の状態となる列アドレス組合
せ信号ＣＬ２により、伝送ゲートＴＧ１がＯＮとなるの
で、制御信号ＳＣＤＯは、パルス成形部１０→第１遅延
部２０→伝送ゲートＴＧ１→第２遅延部３５を通じて発
生される。したがって、列アドレスストローブ信号バー
ＣＡＳが論理“ロウ”の状態に活性化された後、システ
ムクロック信号ＳＣの第２パルスの立上エッジ（又はシ
ステムクロック信号ＳＣの第１の周期終了点、すなわち
第２パルスの上昇点）から、第１、第２遅延部２０、３
５による所定の遅延時間ｔD の後に、制御信号ＳＣＤＯ
が論理“ハイ”の状態に活性化される。
【００２９】列アドレス組合せ信号ＣＬ２が論理“ハ
イ”の状態となる、すなわち、待ち時間が“２”である
場合には、待ち時間情報信号ＹＥＰは論理“ロウ”の状
態なので、データ出力バッファ２００のＮＯＲゲートＮ
Ｒ１の出力は、制御信号ＳＣＤＯの論理“ハイ”の状態
のパルスによって論理“ロウ”の状態となる。この制御
信号ＳＣＤＯの論理“ハイ”の状態のパルスは、パルス
成形部１０によって決定される短いパルス幅を有するの
で、その短いパルス幅に応じた時間だけ、データ入力部
４０の伝送ゲートＴＧ３及びＴＧ４はＯＮとなる。そし
て、その制御信号ＳＣＤＯが論理“ハイ”の状態で印加
される短い時間の間に、センスアンプから供給されたデ
ータＤＯ、バーＤＯがラッチ回路４５及び４６にそれぞ
れ供給され、一時貯蔵される。その後、データ出力信号
ＨＺが論理“ハイ”の状態に活性化されることによっ
て、出力データＤOUT が発生される。
【００３０】図３に示すタイミング図の制御信号ＳＣＤ
Ｏの波形で、点線で示された論理“ハイ”の状態のパル
スは、上述の従来例における問題が起こる場合の例で、
図１及び図２に示した本発明に係る構成を使用しない場
合（すなわち、この場合第１遅延部２０を備えない）の
状態を示している。
【００３１】結果的に、制御信号ＳＣＤＯの発生にかか
る時間ｔA がおよそ３０ｎｓの場合、この時間ｔA に合
わせてデータ出力バッファを駆動することが可能とな
る。
【００３２】一方、図４に示すタイミング図は、図１に
示した列アドレス組合せ信号ＣＬ２が論理“ロウ”の状
態の場合、すなわち、待ち時間が“３”で、システムク
ロック信号ＳＣの周波数範囲が６６〜１００ＭＨｚの場
合のデータ出力制御状態を示す。
【００３３】列アドレス組合せ信号ＣＬ２が論理“ロ
ウ”の状態なので、伝送ゲートＴＧ２がＯＮとなるた
め、制御信号ＳＣＤＯは、パルス成形部１０→伝送ゲー
トＴＧ２→第２遅延部３５を通じて伝送され、列アドレ
スストローブ信号バーＣＡＳが活性化された後のシステ
ムクロック信号ＳＣの第３パルスの立上エッジ以後（又
はシステムクロック信号の第２の周期終了点以後）に、
上述と同様に短い期間の間、論理“ハイ”の状態に活性
化される。
【００３４】そして、図３に示す場合と同様に、待ち時
間情報信号ＹＥＰが論理“ロウ”の状態であるので、論
理“ハイ”の状態の制御信号ＳＣＤＯによって、データ
出力バッファ２００のデータ入力部４０が駆動される。
その後のデータ出力バッファ２００内における過程は、
図３の場合と同じである。
【００３５】結局、図４に示すように待ち時間が“３”
で、１００ＭＨｚの周波数を有するシステムクロック信
号ＳＣが印加される場合、制御信号ＳＣＤＯの発生にか
かる時間ｔA がおよそ３０ｎｓであるので、図３の場合
のように、第１遅延部２０を通じて遅延を行わなくて
も、３０ｎｓの時間ｔA に合わせてデータ出力バッファ
を駆動することができる。
【００３６】以上より分かるように、制御信号ＳＣＤＯ
を発生する制御回路１００は、システムクロック信号Ｓ
Ｃの周波数の高低に関係なく、半導体メモリ装置内で一
定に発生する列アドレスストローブ信号バーＣＡＳの活
性化以後、データが出力バッファの入力側に現れる時点
に合うようにして、データ出力バッファを制御できるこ
とになる。
【００３７】
【発明の効果】以上述べてきたように本発明は、一定周
期のシステムクロック信号を使用する半導体メモリ装置
において、中央処理装置から供給されるシステムクロッ
ク信号の周波数に無関係に、希望の時点で出力データを
発生させることを可能とできるので、データ出力動作の
信頼性が一層向上するようになるという効果がある。
【図面の簡単な説明】
【図１】本発明に係るデータ出力バッファの制御信号を
発生する回路を示す回路図。
【図２】本発明に係るデータ出力バッファの回路図。
【図３】図１に示す回路において、データ出力バッファ
の制御信号が第１遅延部を介して発生される場合のデー
タ出力状態を示すタイミング図。
【図４】図１に示す回路において、データ出力バッファ
制御信号がパルス成形部のみを介して発生される場合の
データ出力状態を示すタイミング図。
【図５】従来のダイナミックＲＡＭにおけるデータ出力
過程を示すタイミング図。
【図６】従来のダイナミックＲＡＭで使用されるデータ
出力バッファの回路図。
【符号の説明】
１００ 制御回路 １０ パルス成形部 ２０ 第１遅延部 ３０ 選択部 ３５ 第２遅延部 ２００ データ出力バッファ ４０ データ入力部 ４５、４６ ラッチ部 ５０、６０ ドライバ ２０１ 出力ノード ＳＣＤＯ 制御信号

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 外部から供給される一定周期のクロック
    信号を使用する半導体メモリ装置において、 前記クロック信号を基に、論理状態の変化を２以上の異
    なる時点で設定可能な制御信号を発生するための２つ以
    上の遅延手段と、制御信号の発生に関与する遅延手段の
    数を選択信号に応じて選択して制御信号の論理状態の変
    化時点を設定する選択手段と、該制御信号により出力デ
    ータの伝送が制御されるデータ出力バッファと、を備え
    ていることを特徴とする半導体メモリ装置。
  2. 【請求項２】 選択信号は、アドレス信号の組合せによ
    って得られる請求項１記載の半導体メモリ装置。
  3. 【請求項３】 制御信号がクロック信号に同期するよう
    になっている請求項１記載の半導体メモリ装置。
  4. 【請求項４】 外部から供給される一定周期のクロック
    信号及びアドレスストローブ信号を使用すると共に、デ
    ータ出力バッファを有する半導体メモリ装置において、 アドレスストローブ信号入力後のクロック信号の変化点
    に応じた論理状態の変化を、２以上の異なる時点で設定
    可能な制御信号を発生するための２つ以上の遅延手段
    と、制御信号の発生に関与する遅延手段の数を選択信号
    に応じて選択して制御信号の論理状態の変化時点を設定
    する選択手段とを備え、 データ出力バッファが、前記制御信号によりデータの伝
    送を制御されるようになっていることを特徴とする半導
    体メモリ装置。
  5. 【請求項５】 選択信号は、アドレス信号の組合せによ
    って得られる請求項４記載の半導体メモリ装置。
  6. 【請求項６】 外部から供給される一定周期のクロック
    信号を使用すると共に、アドレスによって指定されるメ
    モリセルからデータを読出すためにセンスアンプを有す
    る半導体メモリ装置において、 前記クロック信号を基に、論理状態の変化を２以上の異
    なる時点で設定可能な制御信号を発生するための２つ以
    上の遅延手段と、 制御信号の発生に関与する遅延手段の数を選択信号に応
    じて選択して制御信号の論理状態の変化時点を設定する
    選択手段と、 該制御信号に応じて、センスアンプから出力されるデー
    タが入力されるデータ出力バッファと、を備えているこ
    とを特徴とする半導体メモリ装置。
  7. 【請求項７】 データ出力バッファは、制御信号に応じ
    て入力されるデータを一時貯蔵するラッチ回路を更に備
    えている請求項７記載の半導体メモリ装置。
  8. 【請求項８】 外部から供給される一定周期のクロック
    信号を使用する半導体メモリ装置において、 前記クロック信号の変化点に応じて、所定のパルス幅の
    パルス信号を成形するパルス成形手段と、 パルス成形手段の出力を遅延する第１遅延手段と、 パルス成形手段及び第１遅延手段の各出力をそれぞれ入
    力とし、これら出力のうちのいずれかを、アドレス信号
    を組合せて得られる選択信号に応じて選択して出力する
    選択手段と、 選択手段の出力を遅延して制御信号として出力する第２
    遅延手段と、 該制御信号に応じてメモリセルからのデータを受入れて
    ラッチした後、データ出力信号に応じて、前記データに
    従って出力データを発生するデータ出力バッファと、を
    備えていることを特徴とする半導体メモリ装置。
JP24836093A 1992-10-02 1993-10-04 半導体メモリ装置のデータ出力バッファ Expired - Lifetime JP3871148B2 (ja)

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