JP2001052498A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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-
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- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 特性の検証評価が容易なクロック同期型の半
導体記憶装置を提供する。 【解決手段】 クロック信号ＣＬＫに基づいて制御信号
発生回路１１によりワード線パルス信号ＷＬＰ、書込み
パルス信号ＷＰ、センスアンプパルス信号ＳＡＰを生成
してメモリセルアレイのデータ読み出し／書込み制御を
行うＳＲＡＭにおいて、モニタ制御信号（ＰＭ）入力端
子１４と、モニタ用出力バッファ１２ａ〜１２ｃ、モニ
タ出力端子１３ａ〜１３ｃとを備えて、内部制御信号を
モニタ可能とした。切り換え制御信号（ＰＣＳ）入力端
子１６と、書込みパルス制御信号（ＷＰＣ）入力端子１
８、センスアンプパルス制御信号（ＳＡＰＣ）入力端子
２０を設けて、書込みパルス信号ＷＰ及びセンスアンプ
パルス信号ＳＡＰの外部からの制御を可能とした。ワー
ド線パルス信号ＷＬＰは、クロック信号入力端子２２か
らのクロック信号ＣＬＫの入力により、制御を可能とし
た。
導体記憶装置を提供する。 【解決手段】 クロック信号ＣＬＫに基づいて制御信号
発生回路１１によりワード線パルス信号ＷＬＰ、書込み
パルス信号ＷＰ、センスアンプパルス信号ＳＡＰを生成
してメモリセルアレイのデータ読み出し／書込み制御を
行うＳＲＡＭにおいて、モニタ制御信号（ＰＭ）入力端
子１４と、モニタ用出力バッファ１２ａ〜１２ｃ、モニ
タ出力端子１３ａ〜１３ｃとを備えて、内部制御信号を
モニタ可能とした。切り換え制御信号（ＰＣＳ）入力端
子１６と、書込みパルス制御信号（ＷＰＣ）入力端子１
８、センスアンプパルス制御信号（ＳＡＰＣ）入力端子
２０を設けて、書込みパルス信号ＷＰ及びセンスアンプ
パルス信号ＳＡＰの外部からの制御を可能とした。ワー
ド線パルス信号ＷＬＰは、クロック信号入力端子２２か
らのクロック信号ＣＬＫの入力により、制御を可能とし
た。
Description
【０００１】
【発明の属する技術分野】この発明は、クロック同期型
の半導体記憶装置に関する。
の半導体記憶装置に関する。
【０００２】
【従来の技術】図１０は、従来のクロック同期型のＳＲ
ＡＭの構成を示している。メモリセルアレイ１０１は、
ビット線対とワード線の各交差部にメモリセルを配置し
て構成される。このメモリセルアレイ１０１のワード線
を選択駆動するためにロウデコーダ１０５ａとワード線
駆動回路１０５ｂが設けられ、ビット線選択を行うため
にカラムデコーダ１０６とカラムゲート１０９が設けら
れている。
ＡＭの構成を示している。メモリセルアレイ１０１は、
ビット線対とワード線の各交差部にメモリセルを配置し
て構成される。このメモリセルアレイ１０１のワード線
を選択駆動するためにロウデコーダ１０５ａとワード線
駆動回路１０５ｂが設けられ、ビット線選択を行うため
にカラムデコーダ１０６とカラムゲート１０９が設けら
れている。
【０００３】アドレスＡｄｄはアドレスバッファ１０４
に取り込まれて、ロウアドレスＲＡがロウデコーダ１０
５ａに、カラムアドレスＣＡがカラムデコーダ１０６に
それぞれ送られる。アドレスバッファ１０４はアドレス
ラッチを含み、クロックバッファ１０２により取り込ま
れるクロック信号ＣＬＫに同期してアドレス取り込みが
制御される。チップイネーブル信号／ＣＥ、ライトイネ
ーブル信号／ＷＥを取り込むコマンドバッファ１０７
も、クロック信号ＣＬＫにより取り込みが制御される。
出力イネーブル信号／ＯＥは、同期制御されない。
に取り込まれて、ロウアドレスＲＡがロウデコーダ１０
５ａに、カラムアドレスＣＡがカラムデコーダ１０６に
それぞれ送られる。アドレスバッファ１０４はアドレス
ラッチを含み、クロックバッファ１０２により取り込ま
れるクロック信号ＣＬＫに同期してアドレス取り込みが
制御される。チップイネーブル信号／ＣＥ、ライトイネ
ーブル信号／ＷＥを取り込むコマンドバッファ１０７
も、クロック信号ＣＬＫにより取り込みが制御される。
出力イネーブル信号／ＯＥは、同期制御されない。
【０００４】クロックバッファ１０２により取り込まれ
たクロック信号ＣＬＫは、制御信号発生回路１０３に送
られて、この制御信号発生回路１０３によりクロック信
号ＣＬＫに同期した各種制御パルス信号が発生される。
具体的に制御信号発生回路１０３からは、センスアンプ
１１０を活性化するためのセンスアンプパルス信号ＳＡ
Ｐ、書込み回路１１１を活性化するための書込みパルス
信号ＷＰ、ワード線駆動回路１０５ｂを活性化するため
のワード線パルス信号ＷＬＰ等が発生される。
たクロック信号ＣＬＫは、制御信号発生回路１０３に送
られて、この制御信号発生回路１０３によりクロック信
号ＣＬＫに同期した各種制御パルス信号が発生される。
具体的に制御信号発生回路１０３からは、センスアンプ
１１０を活性化するためのセンスアンプパルス信号ＳＡ
Ｐ、書込み回路１１１を活性化するための書込みパルス
信号ＷＰ、ワード線駆動回路１０５ｂを活性化するため
のワード線パルス信号ＷＬＰ等が発生される。
【０００５】コマンドバッファ１０７に取り込まれたチ
ップイネーブル信号／ＣＥ、ライトイネーブル信号／Ｗ
Ｅ、及びコマンドバッファ１０７を転送された出力イネ
ーブル信号／ＯＥは、コマンドデコーダ１０８において
論理合成されて、センスアンプパルス信号ＳＡＰと共に
センスアンプ回路１１０を活性化するためのセンスアン
プ制御信号ＳＡＣ、書込みパルス信号ＷＰと共に書き込
み回路１１１を活性化するための書込み回路制御信号Ｗ
ＣＣ、及び読み出し用データバッファ１１２を活性化す
る出力バッファ制御信号ＯＢＣを生成する。書込み用デ
ータバッファ１１３により取り込まれたデータは、書込
みパルス信号ＷＰと書込み回路制御信号ＷＣＣにより活
性化される書込み回路１１１を介して、メモリセルアレ
イ１０１に供給される。
ップイネーブル信号／ＣＥ、ライトイネーブル信号／Ｗ
Ｅ、及びコマンドバッファ１０７を転送された出力イネ
ーブル信号／ＯＥは、コマンドデコーダ１０８において
論理合成されて、センスアンプパルス信号ＳＡＰと共に
センスアンプ回路１１０を活性化するためのセンスアン
プ制御信号ＳＡＣ、書込みパルス信号ＷＰと共に書き込
み回路１１１を活性化するための書込み回路制御信号Ｗ
ＣＣ、及び読み出し用データバッファ１１２を活性化す
る出力バッファ制御信号ＯＢＣを生成する。書込み用デ
ータバッファ１１３により取り込まれたデータは、書込
みパルス信号ＷＰと書込み回路制御信号ＷＣＣにより活
性化される書込み回路１１１を介して、メモリセルアレ
イ１０１に供給される。
【０００６】図１１Ａ及び図１１Ｂは、図１０のクロッ
ク同期型ＳＲＡＭの動作を説明するためのタイミング図
であり、それぞれライトサイクルとこれに引き続くリー
ドサイクルを示している。
ク同期型ＳＲＡＭの動作を説明するためのタイミング図
であり、それぞれライトサイクルとこれに引き続くリー
ドサイクルを示している。
【０００７】
【発明が解決しようとする課題】上述のようなクロック
同期型ＳＲＡＭにおいては、制御信号発生回路１０３に
より発生する内部制御信号のタイミングとパルス幅が最
適設定されることが必要である。具体的に説明すれば、
次の通りである。
同期型ＳＲＡＭにおいては、制御信号発生回路１０３に
より発生する内部制御信号のタイミングとパルス幅が最
適設定されることが必要である。具体的に説明すれば、
次の通りである。
【０００８】（ａ−１）ワード線パルス信号ＷＬＰは、
誤ったワード線の選択を防止するために、図１１Ａ及び
図１１Ｂに示すように、ロウデコーダ１０５ａの出力信
号が確定した後に発生のタイミングを設定することが必
要である。しかし、このタイミングを遅く設定すると、
引き続き行われる動作が遅れることになり、回路動作速
度の低下につながる。 （ａ−２）ワード線パルス信号ＷＬＰのパルス幅は、ワ
ード線を活性にしている時間を決定する。ワード線活性
化の時間は、メモリセルデータがビット線からデータ線
を介してセンスアンプ１１０に十分な振幅をもって転送
されるに必要な時間であることが必要である。しかし、
この時間を余り長くすると、メモリセルの消費電流が増
大する。
誤ったワード線の選択を防止するために、図１１Ａ及び
図１１Ｂに示すように、ロウデコーダ１０５ａの出力信
号が確定した後に発生のタイミングを設定することが必
要である。しかし、このタイミングを遅く設定すると、
引き続き行われる動作が遅れることになり、回路動作速
度の低下につながる。 （ａ−２）ワード線パルス信号ＷＬＰのパルス幅は、ワ
ード線を活性にしている時間を決定する。ワード線活性
化の時間は、メモリセルデータがビット線からデータ線
を介してセンスアンプ１１０に十分な振幅をもって転送
されるに必要な時間であることが必要である。しかし、
この時間を余り長くすると、メモリセルの消費電流が増
大する。
【０００９】（ｂ−１）書込みパルス信号ＷＰは、誤っ
たカラムのビット線へのデータ書込みを防止するため
に、図１１Ａに示すように、カラムデコーダ１０６の出
力信号が確定した後に発生のタイミングを設定すること
が必要である。しかし、このタイミングを遅く設定する
と、引き続き行われる動作が遅れることになり、回路動
作速度の低下につながる。 （ｂ−２）書込みパルス信号ＷＰのパルス幅は、書込み
回路１１１の活性化期間を決定するが、書込み回路１１
１の活性化期間は、データ線及びビット線に書き込みデ
ータが十分に転送されて、メモリセルデータを反転する
に必要な時間であることが必要である。しかしこの時間
を余り長くすると、その後に行うビット線プリチャージ
の開始が遅れ、動作周波数が高い場合には次の読出し動
作時にもビット線上に書き込みデータが残り、データ読
出し動作に悪影響が生じる。
たカラムのビット線へのデータ書込みを防止するため
に、図１１Ａに示すように、カラムデコーダ１０６の出
力信号が確定した後に発生のタイミングを設定すること
が必要である。しかし、このタイミングを遅く設定する
と、引き続き行われる動作が遅れることになり、回路動
作速度の低下につながる。 （ｂ−２）書込みパルス信号ＷＰのパルス幅は、書込み
回路１１１の活性化期間を決定するが、書込み回路１１
１の活性化期間は、データ線及びビット線に書き込みデ
ータが十分に転送されて、メモリセルデータを反転する
に必要な時間であることが必要である。しかしこの時間
を余り長くすると、その後に行うビット線プリチャージ
の開始が遅れ、動作周波数が高い場合には次の読出し動
作時にもビット線上に書き込みデータが残り、データ読
出し動作に悪影響が生じる。
【００１０】（ｃ）センスアンプパルス信号ＳＡＰは、
図１１Ｂに示すように、データ線上に転送されたデータ
の振幅が十分大きくなってからセンスアンプ１１０が活
性化されるように発生のタイミングを設定することが必
要である。このタイミングが早すぎると、センスアンプ
１１０が誤動作するおそれがあり、遅すぎると読出しデ
ータの出力が遅れ、読出し動作速度の低下につながる。
図１１Ｂに示すように、データ線上に転送されたデータ
の振幅が十分大きくなってからセンスアンプ１１０が活
性化されるように発生のタイミングを設定することが必
要である。このタイミングが早すぎると、センスアンプ
１１０が誤動作するおそれがあり、遅すぎると読出しデ
ータの出力が遅れ、読出し動作速度の低下につながる。
【００１１】以上の内部制御信号のタイミングとパルス
幅の設定は、パターンの微細化とメモリ容量の増大に伴
い、信号線の寄生容量や寄生抵抗の影響が増大している
ことから、困難になっている。そして最適設定のために
は、タイミング設定のためのインバータチェーンの段数
等を変えた複数の試作品を作り、これらの試作品の特性
評価を行うといった必要がある。これは、試作評価のた
めに大きなコストと時間がかかり、メモリのコストが高
いものとなる原因となる。また、回路の誤動作を確実に
防止するためには、動作速度や消費電力を犠牲にしたタ
イミング等の設定を行うことが必要になるが、従来は実
際に動作速度や消費電力を過剰に犠牲にしていないかど
うかを確認することができなかった。
幅の設定は、パターンの微細化とメモリ容量の増大に伴
い、信号線の寄生容量や寄生抵抗の影響が増大している
ことから、困難になっている。そして最適設定のために
は、タイミング設定のためのインバータチェーンの段数
等を変えた複数の試作品を作り、これらの試作品の特性
評価を行うといった必要がある。これは、試作評価のた
めに大きなコストと時間がかかり、メモリのコストが高
いものとなる原因となる。また、回路の誤動作を確実に
防止するためには、動作速度や消費電力を犠牲にしたタ
イミング等の設定を行うことが必要になるが、従来は実
際に動作速度や消費電力を過剰に犠牲にしていないかど
うかを確認することができなかった。
【００１２】もう一つの問題は、メモリの動作周波数が
高くなったときに、回路動作の検証評価を低い動作周波
数の安価なテスタを用いて行うことができないというこ
とである。高速で動作する高価なテスタを用いない限
り、検証評価ができないということは、それだけメモリ
のコストが高いものとなる。具体的に、図１２（ａ）
（ｂ）は、それぞれ動作周波数が低い場合と高い場合に
ついて、図１１Ａおよび図１１Ｂに示した動作タイミン
グ図から主要部を抜き出して示したものである。
高くなったときに、回路動作の検証評価を低い動作周波
数の安価なテスタを用いて行うことができないというこ
とである。高速で動作する高価なテスタを用いない限
り、検証評価ができないということは、それだけメモリ
のコストが高いものとなる。具体的に、図１２（ａ）
（ｂ）は、それぞれ動作周波数が低い場合と高い場合に
ついて、図１１Ａおよび図１１Ｂに示した動作タイミン
グ図から主要部を抜き出して示したものである。
【００１３】ワード線パルス信号ＷＬＰ及びライトパル
ス信号ＷＰが立ち下がり、メモリセルへの書き込みが終
了すると、ビット線対は、プリチャージ回路によりＶCC
に充電される。しかし、ビット線上の書き込みデータ
は、メモリセルからの読出しデータと異なり、“Ｌ”側
の電位が低いため、ＶCCへの充電に時間がかかる。図１
２（ａ）の場合は、サイクルタイムが長いため、ライト
サイクルでのビット線上の書き込みデータがなくなり、
ビット線対がＶCCまで十分にプリチャージされた後に、
センスアンプパルス信号ＳＡＰが発生している。この場
合、センスアンプ回路によるデータ読出しが前サイクル
の書き込みデータにより妨害されることはない。しかし
図１２（ｂ）のようにサイクルタイムが短くなると、ビ
ット線プリチャージの時間が短くなり、ビット線が十分
ＶCCに充電される前にセンスアンプパルス信号ＳＡＰが
発生される。このためリードサイクルの読出しデータが
その前の書込みデータと逆データであった場合には、正
常なデータ読出しができず、誤動作になるおそれがあ
る。この様な高速動作の検証評価は、従来は高速のテス
タを用いないと不可能であった。
ス信号ＷＰが立ち下がり、メモリセルへの書き込みが終
了すると、ビット線対は、プリチャージ回路によりＶCC
に充電される。しかし、ビット線上の書き込みデータ
は、メモリセルからの読出しデータと異なり、“Ｌ”側
の電位が低いため、ＶCCへの充電に時間がかかる。図１
２（ａ）の場合は、サイクルタイムが長いため、ライト
サイクルでのビット線上の書き込みデータがなくなり、
ビット線対がＶCCまで十分にプリチャージされた後に、
センスアンプパルス信号ＳＡＰが発生している。この場
合、センスアンプ回路によるデータ読出しが前サイクル
の書き込みデータにより妨害されることはない。しかし
図１２（ｂ）のようにサイクルタイムが短くなると、ビ
ット線プリチャージの時間が短くなり、ビット線が十分
ＶCCに充電される前にセンスアンプパルス信号ＳＡＰが
発生される。このためリードサイクルの読出しデータが
その前の書込みデータと逆データであった場合には、正
常なデータ読出しができず、誤動作になるおそれがあ
る。この様な高速動作の検証評価は、従来は高速のテス
タを用いないと不可能であった。
【００１４】この発明は、上記事情を考慮してなされた
もので、特性の検証評価が容易なクロック同期型の半導
体記憶装置を提供することを目的としている。
もので、特性の検証評価が容易なクロック同期型の半導
体記憶装置を提供することを目的としている。
【００１５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、メモリセルアレイと、クロック信号に基づい
て少なくとも第１乃至第３の制御信号を生成する制御信
号発生回路と、この制御信号発生回路から発生される第
１の制御信号に同期して前記メモリセルアレイのワード
線を駆動するワード線駆動回路と、前記制御信号発生回
路から発生される第２の制御信号に同期して前記メモリ
セルアレイのビット線データの読出しを行うセンスアン
プ回路と、前記制御信号発生回路から発生される第３の
制御信号に同期して前記メモリセルアレイに対してデー
タ書込みを行う書込み回路と、前記制御信号発生回路か
ら発生される第１乃至第３の制御信号の少なくとも一つ
を外部でモニタするためのモニタ手段と、を有すること
を特徴とする。
憶装置は、メモリセルアレイと、クロック信号に基づい
て少なくとも第１乃至第３の制御信号を生成する制御信
号発生回路と、この制御信号発生回路から発生される第
１の制御信号に同期して前記メモリセルアレイのワード
線を駆動するワード線駆動回路と、前記制御信号発生回
路から発生される第２の制御信号に同期して前記メモリ
セルアレイのビット線データの読出しを行うセンスアン
プ回路と、前記制御信号発生回路から発生される第３の
制御信号に同期して前記メモリセルアレイに対してデー
タ書込みを行う書込み回路と、前記制御信号発生回路か
ら発生される第１乃至第３の制御信号の少なくとも一つ
を外部でモニタするためのモニタ手段と、を有すること
を特徴とする。
【００１６】この発明によると、モニタ手段を備えてク
ロック信号に基づいて発生される内部制御信号のタイミ
ングやパルス幅をモニタすることを可能としており、こ
れによりメモリ内部回路の検証評価が容易になる。具体
的にこの発明において、制御信号発生回路から発生され
る第１乃至第３の制御信号を用いてデータ読出し／書込
みを行う第１の動作モード（通常動作モード）と、モニ
タ手段を活性化して第１乃至第３の制御信号の少なくと
も一つを出力する第２の動作モード（テスト動作モー
ド）とを持たせることにより、メモリ内部回路の検証評
価ができる。
ロック信号に基づいて発生される内部制御信号のタイミ
ングやパルス幅をモニタすることを可能としており、こ
れによりメモリ内部回路の検証評価が容易になる。具体
的にこの発明において、制御信号発生回路から発生され
る第１乃至第３の制御信号を用いてデータ読出し／書込
みを行う第１の動作モード（通常動作モード）と、モニ
タ手段を活性化して第１乃至第３の制御信号の少なくと
も一つを出力する第２の動作モード（テスト動作モー
ド）とを持たせることにより、メモリ内部回路の検証評
価ができる。
【００１７】またこの発明に係る半導体記憶装置はま
た、メモリセルアレイと、クロック信号に基づいて少な
くとも第１乃至第３の制御信号を生成する制御信号発生
回路と、この制御信号発生回路から発生される第１の制
御信号に同期して前記メモリセルアレイのワード線を駆
動するワード線駆動回路と、前記制御信号発生回路から
発生される第２の制御信号に同期して前記メモリセルア
レイのビット線データの読出しを行うセンスアンプ回路
と、前記制御信号発生回路から発生される第３の制御信
号に同期して前記メモリセルアレイに対してデータ書込
みを行う書込み回路と、前記制御信号発生回路から発生
される第１乃至第３の制御信号の少なくとも一つに代わ
って、外部制御信号に基づくパルス信号を前記制御信号
発生回路で生成させる制御信号切換手段と、を有するこ
とを特徴とする。この様に、内部的にクロック信号に同
期して発生される制御信号に代わって外部からの制御信
号を用いることにより、タイミングやパルス幅を切り換
えた種々の検証動作が可能になる。この発明において好
ましくは、上述の第１，第２の動作モードら加え、前記
第１乃至第３の制御信号の少なくとも一つに代わって制
御信号切換手段により外部制御信号を供給してデータ読
み出し／書込みを行う第３の動作モードを有するものと
する。
た、メモリセルアレイと、クロック信号に基づいて少な
くとも第１乃至第３の制御信号を生成する制御信号発生
回路と、この制御信号発生回路から発生される第１の制
御信号に同期して前記メモリセルアレイのワード線を駆
動するワード線駆動回路と、前記制御信号発生回路から
発生される第２の制御信号に同期して前記メモリセルア
レイのビット線データの読出しを行うセンスアンプ回路
と、前記制御信号発生回路から発生される第３の制御信
号に同期して前記メモリセルアレイに対してデータ書込
みを行う書込み回路と、前記制御信号発生回路から発生
される第１乃至第３の制御信号の少なくとも一つに代わ
って、外部制御信号に基づくパルス信号を前記制御信号
発生回路で生成させる制御信号切換手段と、を有するこ
とを特徴とする。この様に、内部的にクロック信号に同
期して発生される制御信号に代わって外部からの制御信
号を用いることにより、タイミングやパルス幅を切り換
えた種々の検証動作が可能になる。この発明において好
ましくは、上述の第１，第２の動作モードら加え、前記
第１乃至第３の制御信号の少なくとも一つに代わって制
御信号切換手段により外部制御信号を供給してデータ読
み出し／書込みを行う第３の動作モードを有するものと
する。
【００１８】この発明において、モニタ手段は例えば、
前記制御信号発生回路から発生される第１乃至第３の制
御信号の少なくとも一つを出力するためのモニタ出力端
子と、前記制御信号発生回路から発生される第１乃至第
３の制御信号の少なくとも一つを前記モニタ出力端子に
出力するためのモニタ用出力バッファと、このモニタ用
出力バッファを活性化するためのモニタ制御信号を供給
するモニタ制御入力端子とを備えて構成される。この場
合、モニタ出力端子は、専用端子として設けてもよい
し、少なくとも一部を他の信号端子と共用とすることも
できる。
前記制御信号発生回路から発生される第１乃至第３の制
御信号の少なくとも一つを出力するためのモニタ出力端
子と、前記制御信号発生回路から発生される第１乃至第
３の制御信号の少なくとも一つを前記モニタ出力端子に
出力するためのモニタ用出力バッファと、このモニタ用
出力バッファを活性化するためのモニタ制御信号を供給
するモニタ制御入力端子とを備えて構成される。この場
合、モニタ出力端子は、専用端子として設けてもよい
し、少なくとも一部を他の信号端子と共用とすることも
できる。
【００１９】更にこの発明において、制御信号切換手段
は例えば、前記制御信号発生回路の少なくとも一部を不
活性化するための切り換え制御信号を入力するための切
り換え制御信号入力端子と、前記外部制御信号を入力す
るための外部制御信号入力端子とを備えて構成される。
またこの場合、前記第１乃至第３の制御信号の少なくと
も一つに対して、外部制御信号入力端子を設けることな
く、クロック信号入力端子からのクロック信号を前記外
部制御信号として利用するようにすることもできる。
は例えば、前記制御信号発生回路の少なくとも一部を不
活性化するための切り換え制御信号を入力するための切
り換え制御信号入力端子と、前記外部制御信号を入力す
るための外部制御信号入力端子とを備えて構成される。
またこの場合、前記第１乃至第３の制御信号の少なくと
も一つに対して、外部制御信号入力端子を設けることな
く、クロック信号入力端子からのクロック信号を前記外
部制御信号として利用するようにすることもできる。
【００２０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態によるクロック同期型ＳＲＡＭのメモリセルアレイ１
とその周辺の回路構成を示し、図２は更に図１の回路の
周辺に配置される回路の構成を示している。
の実施の形態を説明する。図１は、この発明の実施の形
態によるクロック同期型ＳＲＡＭのメモリセルアレイ１
とその周辺の回路構成を示し、図２は更に図１の回路の
周辺に配置される回路の構成を示している。
【００２１】メモリセルアレイ１は、複数ずつのビット
線対ＢＬ，ｂＢＬとワード線ＷＬの各交差部にスタティ
ック型のメモリセルＭＣを配置して構成される。このメ
モリセルアレイ１のワード線ＷＬを選択駆動するために
ロウデコーダ２とワード線駆動回路３が設けられてい
る。ロウデコーダ２はロウアドレスＲＡをデコードして
一本のワード線ＷＬを選択するものである。ワード線駆
動回路３は、クロック信号に同期して発生されるワード
線パルス信号ＷＬＰにより活性化されてデコード出力を
ワード線ＷＬに転送するＡＮＤゲートＧ１により構成さ
れている。
線対ＢＬ，ｂＢＬとワード線ＷＬの各交差部にスタティ
ック型のメモリセルＭＣを配置して構成される。このメ
モリセルアレイ１のワード線ＷＬを選択駆動するために
ロウデコーダ２とワード線駆動回路３が設けられてい
る。ロウデコーダ２はロウアドレスＲＡをデコードして
一本のワード線ＷＬを選択するものである。ワード線駆
動回路３は、クロック信号に同期して発生されるワード
線パルス信号ＷＬＰにより活性化されてデコード出力を
ワード線ＷＬに転送するＡＮＤゲートＧ１により構成さ
れている。
【００２２】メモリセルアレイ１のビット線対ＢＬ，ｂ
ＢＬは、カラムデコーダ４とそのデコード出力により制
御されるカラムゲート（ＣＳＧ）５により選択される。
カラムデコーダ４はカラムアドレスＣＡをデコードして
一つのカラム選択を行うものであり、そのデコード出力
によりカラムゲート５が選択的にオン駆動されて、ビッ
ト線対ＢＬ，ｂＢＬがデータ線対ＤＱ，ｂＤＱに接続さ
れる。
ＢＬは、カラムデコーダ４とそのデコード出力により制
御されるカラムゲート（ＣＳＧ）５により選択される。
カラムデコーダ４はカラムアドレスＣＡをデコードして
一つのカラム選択を行うものであり、そのデコード出力
によりカラムゲート５が選択的にオン駆動されて、ビッ
ト線対ＢＬ，ｂＢＬがデータ線対ＤＱ，ｂＤＱに接続さ
れる。
【００２３】データ線対ＤＱ，ｂＤＱには、ビット線デ
ータを読み出すためのセンスアンプ回路６と、ビット線
ＢＬ，ｂＢＬに書き込みデータを転送する書込み回路８
とが設けられている。センスアンプ回路６は、クロック
信号ＣＬＫに同期して発生されるセンスアンプパルス信
号ＳＡＰと、コマンドに基づいてデータ読み出しモード
で発生されるセンスアンプ制御信号ＳＡＣとの論理積に
より活性化される。書込み回路８は、クロック信号ＣＬ
Ｋに同期して発生される書込みパルス信号ＷＰと、コマ
ンドに基づいてデータ書込みモードで発生される書込み
制御信号ＷＣＣとの論理積により活性化される。
ータを読み出すためのセンスアンプ回路６と、ビット線
ＢＬ，ｂＢＬに書き込みデータを転送する書込み回路８
とが設けられている。センスアンプ回路６は、クロック
信号ＣＬＫに同期して発生されるセンスアンプパルス信
号ＳＡＰと、コマンドに基づいてデータ読み出しモード
で発生されるセンスアンプ制御信号ＳＡＣとの論理積に
より活性化される。書込み回路８は、クロック信号ＣＬ
Ｋに同期して発生される書込みパルス信号ＷＰと、コマ
ンドに基づいてデータ書込みモードで発生される書込み
制御信号ＷＣＣとの論理積により活性化される。
【００２４】センスアンプ回路６による読出しデータ
は、読出し用データバッファ７を介してデータ出力端子
ＤＯＵＴに取り出される。コマンドに基づいて発生され
る出力バッフア制御信号ＯＢＣにより活性化される読出
し用データバッファ７を介してデータ出力端子ＤＯＵＴ
に取り出される。書込みデータは、データ入力端子ＤＩ
Ｎから書込み用データバッファ１０を介してデータレジ
スタ９に転送保持され、ここから書込み回路８に転送さ
れる。
は、読出し用データバッファ７を介してデータ出力端子
ＤＯＵＴに取り出される。コマンドに基づいて発生され
る出力バッフア制御信号ＯＢＣにより活性化される読出
し用データバッファ７を介してデータ出力端子ＤＯＵＴ
に取り出される。書込みデータは、データ入力端子ＤＩ
Ｎから書込み用データバッファ１０を介してデータレジ
スタ９に転送保持され、ここから書込み回路８に転送さ
れる。
【００２５】メモリセルアレイ１の各ビット線対ＢＬ，
ｂＢＬにはそれぞれ、ビット線プリチャージ回路ＰＣＨ
が設けられている。このビット線プリチャージ回路ＰＣ
Ｈは、書込みパルス信号ＷＰと、ワード線パルス信号Ｗ
ＬＰとが入力されるＮＯＲゲートＧ２により制御され
る。即ち、ＮＯＲゲートＧ２は、ワード線パルス信号Ｗ
ＬＰと書込みパルス信号ＷＰが共に“Ｌ”のときに
“Ｈ”出力を出し、これによりビット線プリチャージ回
路ＰＣＨが活性化される。
ｂＢＬにはそれぞれ、ビット線プリチャージ回路ＰＣＨ
が設けられている。このビット線プリチャージ回路ＰＣ
Ｈは、書込みパルス信号ＷＰと、ワード線パルス信号Ｗ
ＬＰとが入力されるＮＯＲゲートＧ２により制御され
る。即ち、ＮＯＲゲートＧ２は、ワード線パルス信号Ｗ
ＬＰと書込みパルス信号ＷＰが共に“Ｌ”のときに
“Ｈ”出力を出し、これによりビット線プリチャージ回
路ＰＣＨが活性化される。
【００２６】内部制御信号であるワード線パルス信号Ｗ
ＬＰ、書込みパルス信号ＷＰ及びセンスアンプパルス信
号ＳＡＰを発生するために、図２に示すように制御信号
発生回路１１が設けられている。この制御信号発生回路
１１を構成するワード線パルス信号（ＷＬＰ）発生回路
１１ａ、書込みパルス信号（ＷＰ）発生回路１１ｂ及び
センスアンプパルス信号（ＳＡＰ）発生回路１１ｃは、
クロックバッファ２３によりクロック信号入力端子２２
から取り込まれるクロック信号ＣＬＫに基づいて、それ
ぞれタイミングとパルス幅が決定されたワード線パルス
信号ＷＬＰ、書込みパルス信号ＷＰ及びセンスアンプパ
ルス信号ＳＡＰを発生する。
ＬＰ、書込みパルス信号ＷＰ及びセンスアンプパルス信
号ＳＡＰを発生するために、図２に示すように制御信号
発生回路１１が設けられている。この制御信号発生回路
１１を構成するワード線パルス信号（ＷＬＰ）発生回路
１１ａ、書込みパルス信号（ＷＰ）発生回路１１ｂ及び
センスアンプパルス信号（ＳＡＰ）発生回路１１ｃは、
クロックバッファ２３によりクロック信号入力端子２２
から取り込まれるクロック信号ＣＬＫに基づいて、それ
ぞれタイミングとパルス幅が決定されたワード線パルス
信号ＷＬＰ、書込みパルス信号ＷＰ及びセンスアンプパ
ルス信号ＳＡＰを発生する。
【００２７】この実施の形態では、制御信号発生回路１
１から発生される各内部制御信号のタイミングとパルス
幅を、外部から切り換え可能とするために、切り換え制
御信号ＰＣＳを入力するＰＣＳ入力端子１６、書込みパ
ルス制御信号ＷＰＣを入力するＷＰＣ入力端子１８、セ
ンスアンプパルス制御信号ＳＡＰＣを入力するＳＡＰＣ
入力端子２０が設けられている。切り換え制御信号ＰＣ
Ｓ、書込みパルス制御信号ＷＰＣ及びセンスアンプ制御
信号ＳＡＰＣはそれぞれバッファ１７，１９，２１を介
して取り込まれて、制御信号発生回路１１に供給され
る。
１から発生される各内部制御信号のタイミングとパルス
幅を、外部から切り換え可能とするために、切り換え制
御信号ＰＣＳを入力するＰＣＳ入力端子１６、書込みパ
ルス制御信号ＷＰＣを入力するＷＰＣ入力端子１８、セ
ンスアンプパルス制御信号ＳＡＰＣを入力するＳＡＰＣ
入力端子２０が設けられている。切り換え制御信号ＰＣ
Ｓ、書込みパルス制御信号ＷＰＣ及びセンスアンプ制御
信号ＳＡＰＣはそれぞれバッファ１７，１９，２１を介
して取り込まれて、制御信号発生回路１１に供給され
る。
【００２８】詳細は後述するが、切り換え制御信号ＰＣ
Ｓが入力されないときは、制御信号発生回路１１は、タ
イミング及びパルス幅が内部的に予め設定されたワード
線パルス信号ＷＬＰ、書込みパルス信号ＷＰ及びセンス
アンプパルス信号ＳＡＰを出力する。切り換え制御信号
ＰＣＳが入力されると、制御信号発生回路１１の一部が
不活性とされ、外部から供給される書き込みパルス制御
信号ＷＰＣ、センスアンプパルス制御信号ＳＡＰＣに基
づいてタイミングが設定された書込みパルス信号ＷＰ及
びセンスアンプパルス信号ＳＡＰを発生することにな
る。ワード線パルス信号ＷＬＰは、外部制御信号を供給
することなく、クロック信号ＣＬＫの周期の調整によ
り、タイミング及びパルス幅が調整できるようにしてい
る。
Ｓが入力されないときは、制御信号発生回路１１は、タ
イミング及びパルス幅が内部的に予め設定されたワード
線パルス信号ＷＬＰ、書込みパルス信号ＷＰ及びセンス
アンプパルス信号ＳＡＰを出力する。切り換え制御信号
ＰＣＳが入力されると、制御信号発生回路１１の一部が
不活性とされ、外部から供給される書き込みパルス制御
信号ＷＰＣ、センスアンプパルス制御信号ＳＡＰＣに基
づいてタイミングが設定された書込みパルス信号ＷＰ及
びセンスアンプパルス信号ＳＡＰを発生することにな
る。ワード線パルス信号ＷＬＰは、外部制御信号を供給
することなく、クロック信号ＣＬＫの周期の調整によ
り、タイミング及びパルス幅が調整できるようにしてい
る。
【００２９】またこの実施の形態では、図２に示すよう
に、制御信号発生回路１１から発生される各内部制御信
号パルスを外部に取り出してモニタするために、各内部
制御信号をそれぞれ外部に出力するためのモニタ用出力
バッファ１２ａ，１２ｂ，１２ｃとこれらに対応するモ
ニタ出力端子１３ａ，１３ｂ，１３ｃが設けられてい
る。そして、通常のデータ読み出し／書込みの動作モー
ドと、モニタ端子１３ａ，１３ｂ，１３ｃを利用した内
部制御信号のモニタを行う動作モードとの切り換えを行
うために、モニタ制御信号ＰＭを入力するＰＭ入力端子
１４と入力バッファ１５が設けられている。モニタ制御
信号ＰＭは、モニタ動作モードにおいてモニタ用出力バ
ッファ１２ａ，１２ｂ，１２ｃを活性化するものであ
る。
に、制御信号発生回路１１から発生される各内部制御信
号パルスを外部に取り出してモニタするために、各内部
制御信号をそれぞれ外部に出力するためのモニタ用出力
バッファ１２ａ，１２ｂ，１２ｃとこれらに対応するモ
ニタ出力端子１３ａ，１３ｂ，１３ｃが設けられてい
る。そして、通常のデータ読み出し／書込みの動作モー
ドと、モニタ端子１３ａ，１３ｂ，１３ｃを利用した内
部制御信号のモニタを行う動作モードとの切り換えを行
うために、モニタ制御信号ＰＭを入力するＰＭ入力端子
１４と入力バッファ１５が設けられている。モニタ制御
信号ＰＭは、モニタ動作モードにおいてモニタ用出力バ
ッファ１２ａ，１２ｂ，１２ｃを活性化するものであ
る。
【００３０】モニタ出力端子１３ａ，１３ｂ，１３ｂは
全てモニタ専用端子であってもよいが、この実施の形態
ではその一部を他の端子と共用としている。具体的に、
書込みパルス信号モニタ端子１３ｂは専用端子ではな
く、データ出力端子ＤＯＵＴを用いている。このため、
出力バッファ制御信号ＯＢＣとモニタ制御信号ＰＭの論
理積をとるＡＮＤゲートＧ３が設けられ、このＡＮＤゲ
ートＧ３の出力により、モニタ用出力バッファ１２ｂが
活性化されるようにしている。
全てモニタ専用端子であってもよいが、この実施の形態
ではその一部を他の端子と共用としている。具体的に、
書込みパルス信号モニタ端子１３ｂは専用端子ではな
く、データ出力端子ＤＯＵＴを用いている。このため、
出力バッファ制御信号ＯＢＣとモニタ制御信号ＰＭの論
理積をとるＡＮＤゲートＧ３が設けられ、このＡＮＤゲ
ートＧ３の出力により、モニタ用出力バッファ１２ｂが
活性化されるようにしている。
【００３１】また、この出力バッファ１２ｂの出力は、
図１に示すデータ出力端子ＤＯＵＴにつながる出力バッ
ファ７にもその活性、不活性を制御する信号として入力
される。即ち、書込みパルス信号ＷＰのモニタ用出力バ
ッファ１２ｂを活性化したときには、データ出力端子Ｄ
ＯＵＴにつながる出力バッファ７を不活性とする。これ
により、データ出力端子ＤＯＵＴは、通常動作モードで
の読出しデータ出力と、テスト動作でのモニタ出力とが
衝突しないように共用されることになる。
図１に示すデータ出力端子ＤＯＵＴにつながる出力バッ
ファ７にもその活性、不活性を制御する信号として入力
される。即ち、書込みパルス信号ＷＰのモニタ用出力バ
ッファ１２ｂを活性化したときには、データ出力端子Ｄ
ＯＵＴにつながる出力バッファ７を不活性とする。これ
により、データ出力端子ＤＯＵＴは、通常動作モードで
の読出しデータ出力と、テスト動作でのモニタ出力とが
衝突しないように共用されることになる。
【００３２】アドレス入力端子２４から入力される外部
アドレスＡｄｄは、クロック信号ＣＬＫによりアドレス
バッファ／レジスタ２５に取り込まれる。取り込まれた
アドレスＡｄｄのうち、ロウアドレスＲＡはロウデコー
ダ２に、カラムアドレスＣＡはカラムデコーダ４にそれ
ぞれ供給される。入力端子２６，２８に与えられるチッ
プイネーブル信号／ＣＥ，ライトイネーブル信号／ＷＥ
はそれぞれ、クロック信号ＣＬＫによりバッファ／レジ
スタ２７，２９に取り込まれ、コマンドデコーダ３２に
送られる。入力端子３０から入力される出力イネーブル
信号／ＯＥは、バッファ３１を介してコマンドデコーダ
３２に供給される。
アドレスＡｄｄは、クロック信号ＣＬＫによりアドレス
バッファ／レジスタ２５に取り込まれる。取り込まれた
アドレスＡｄｄのうち、ロウアドレスＲＡはロウデコー
ダ２に、カラムアドレスＣＡはカラムデコーダ４にそれ
ぞれ供給される。入力端子２６，２８に与えられるチッ
プイネーブル信号／ＣＥ，ライトイネーブル信号／ＷＥ
はそれぞれ、クロック信号ＣＬＫによりバッファ／レジ
スタ２７，２９に取り込まれ、コマンドデコーダ３２に
送られる。入力端子３０から入力される出力イネーブル
信号／ＯＥは、バッファ３１を介してコマンドデコーダ
３２に供給される。
【００３３】コマンドデコーダ３２では、供給された信
号の論理合成により、書込み回路制御信号ＷＣＣ、セン
スアンプ制御信号ＳＡＣ、及び出力バッファ制御信号Ｏ
ＢＣを生成する。具体的に、書込み回路制御信号ＷＣＣ
は、／ＣＥ＝／ＷＥ＝“Ｌ”であるデータ書込み動作の
ときにアクティブ（＝“Ｈ”）となる。センスアンプ制
御信号ＳＡＣは、／ＣＥ＝“Ｌ”、／ＷＥ＝“Ｈ”であ
るデータ読出し動作のときにアクティブ（＝“Ｈ”）と
なる。出力バッファ制御信号ＯＢＣは、／ＣＥ＝／ＯＥ
＝“Ｌ”、且つ／ＷＥ＝“Ｈ”であるデータ読出し動作
のときにアクティブ（＝“Ｈ”）となる。これらの制御
信号がそれぞれ“Ｌ”のとき、書込み回路８、センスア
ンプ回路６、出力バッファ７は高出力インピーダンスの
非活性状態に保持される。
号の論理合成により、書込み回路制御信号ＷＣＣ、セン
スアンプ制御信号ＳＡＣ、及び出力バッファ制御信号Ｏ
ＢＣを生成する。具体的に、書込み回路制御信号ＷＣＣ
は、／ＣＥ＝／ＷＥ＝“Ｌ”であるデータ書込み動作の
ときにアクティブ（＝“Ｈ”）となる。センスアンプ制
御信号ＳＡＣは、／ＣＥ＝“Ｌ”、／ＷＥ＝“Ｈ”であ
るデータ読出し動作のときにアクティブ（＝“Ｈ”）と
なる。出力バッファ制御信号ＯＢＣは、／ＣＥ＝／ＯＥ
＝“Ｌ”、且つ／ＷＥ＝“Ｈ”であるデータ読出し動作
のときにアクティブ（＝“Ｈ”）となる。これらの制御
信号がそれぞれ“Ｌ”のとき、書込み回路８、センスア
ンプ回路６、出力バッファ７は高出力インピーダンスの
非活性状態に保持される。
【００３４】図３は、メモリセルＭＣとビット線プリチ
ャージ回路ＰＣＨ、及びカラムゲートＣＳＧの部分の具
体構成を示している。メモリセルＭＣは、インバータＩ
１，Ｉ２を逆並列接続したラッチと、そのノードをビッ
ト線対ＢＬ，ｂＢＬに選択的に接続するための選択トラ
ンジスタＱ１，Ｑ２とから構成される。ビット線プリチ
ャージ回路ＰＣＨは、ゲートＧ２の出力によりオン駆動
されて電源ＶCCによりビット線対ＢＬ，ｂＢＬを充電す
るトランジスタＱ３，Ｑ４により構成されている。カラ
ムゲートＣＳＧは、カラムデコーダ出力によりオン駆動
されるＣＭＯＳトランスファゲートＴＧ１，ＴＧ２によ
り構成されている。
ャージ回路ＰＣＨ、及びカラムゲートＣＳＧの部分の具
体構成を示している。メモリセルＭＣは、インバータＩ
１，Ｉ２を逆並列接続したラッチと、そのノードをビッ
ト線対ＢＬ，ｂＢＬに選択的に接続するための選択トラ
ンジスタＱ１，Ｑ２とから構成される。ビット線プリチ
ャージ回路ＰＣＨは、ゲートＧ２の出力によりオン駆動
されて電源ＶCCによりビット線対ＢＬ，ｂＢＬを充電す
るトランジスタＱ３，Ｑ４により構成されている。カラ
ムゲートＣＳＧは、カラムデコーダ出力によりオン駆動
されるＣＭＯＳトランスファゲートＴＧ１，ＴＧ２によ
り構成されている。
【００３５】図４は、センスアンプ回路６の構成を示し
ている。このセンスアンプ回路６は、トランスファゲー
トＱＰ１，ＱＰ２を介してそれぞれデータ対ＤＱ，ｂＤ
Ｑに接続されるノードを持つフリップフロップ型センス
アンプ本体６０１と、このセンスアンプ本体６０１によ
る読出しデータを保持するためのインバータＩ４５，Ｉ
４６の逆並列接続からなるラッチ回路６０２を有する。
また、センスアンプ本体６０１の活性化トランジスタＱ
Ｐ３，ＱＮ３を制御するために、活性化制御回路６０３
を有する。
ている。このセンスアンプ回路６は、トランスファゲー
トＱＰ１，ＱＰ２を介してそれぞれデータ対ＤＱ，ｂＤ
Ｑに接続されるノードを持つフリップフロップ型センス
アンプ本体６０１と、このセンスアンプ本体６０１によ
る読出しデータを保持するためのインバータＩ４５，Ｉ
４６の逆並列接続からなるラッチ回路６０２を有する。
また、センスアンプ本体６０１の活性化トランジスタＱ
Ｐ３，ＱＮ３を制御するために、活性化制御回路６０３
を有する。
【００３６】活性化制御回路６０３は、クロック信号Ｃ
ＬＫに同期して各クロックサイクルで発生されるセンス
アンプパルス信号ＳＡＰと、データ読み出しのサイクル
で発生されるセンスアンプ制御信号ＳＡＣの論理積をと
るＡＮＤゲートＧ４２が主体である。センスアンプパル
ス信号ＳＡＰは、ＯＲゲートＧ４１と偶数段のインバー
タチェーンによる遅延回路Ｄ１により、遅延回路Ｄ１の
遅延時間分パルス幅を広げてＡＮＤゲートＧ４２に送ら
れる。これにより、センスアンプ本体６０１は、センス
アンプ制御信号ＳＡＣが“Ｈ”であるデータ読み出しの
サイクルにおいて、センスアンプパルス信号ＳＡＰの拡
大されたパルス幅の時間活性化される。
ＬＫに同期して各クロックサイクルで発生されるセンス
アンプパルス信号ＳＡＰと、データ読み出しのサイクル
で発生されるセンスアンプ制御信号ＳＡＣの論理積をと
るＡＮＤゲートＧ４２が主体である。センスアンプパル
ス信号ＳＡＰは、ＯＲゲートＧ４１と偶数段のインバー
タチェーンによる遅延回路Ｄ１により、遅延回路Ｄ１の
遅延時間分パルス幅を広げてＡＮＤゲートＧ４２に送ら
れる。これにより、センスアンプ本体６０１は、センス
アンプ制御信号ＳＡＣが“Ｈ”であるデータ読み出しの
サイクルにおいて、センスアンプパルス信号ＳＡＰの拡
大されたパルス幅の時間活性化される。
【００３７】活性化制御回路６０３は、センスアンプパ
ルス信号ＳＡＰとセンスアンプ制御信号ＳＡＣの論理積
をとるＡＮＤゲートＧ４３を有する。また、このＡＮＤ
ゲートＧ４３の出力により制御されるクロックト・イン
バータ６０４がセンスアンプ本体６０１とデータラッチ
６０２の間に設けられている。即ち、センスアンプ本体
６０１により読み出されたデータは、インバータＩ４２
を介し、クロックト・インバータ６０４を介してラッチ
回路６０２に転送される。活性化制御回路６０３の遅延
回路Ｄ１は、クロックト・インバータ６０４がオフにな
った後にセンスアンプ本体６０１が不活性になるよう
に、センスアンプ本体６０１の活性化時間を制御してい
ることになる。
ルス信号ＳＡＰとセンスアンプ制御信号ＳＡＣの論理積
をとるＡＮＤゲートＧ４３を有する。また、このＡＮＤ
ゲートＧ４３の出力により制御されるクロックト・イン
バータ６０４がセンスアンプ本体６０１とデータラッチ
６０２の間に設けられている。即ち、センスアンプ本体
６０１により読み出されたデータは、インバータＩ４２
を介し、クロックト・インバータ６０４を介してラッチ
回路６０２に転送される。活性化制御回路６０３の遅延
回路Ｄ１は、クロックト・インバータ６０４がオフにな
った後にセンスアンプ本体６０１が不活性になるよう
に、センスアンプ本体６０１の活性化時間を制御してい
ることになる。
【００３８】図５は、書込み回路８の構成を示してい
る。書込み回路８は、相補データをデータ線対ＤＱ，ｂ
ＤＱに供給するための出力回路８１，８２を有する。こ
れらの出力回路８１，８２をデータ入力端子ＤＩＮのデ
ータに基づいて相補的に制御するために、インバータＩ
５１〜Ｉ５３、ＮＯＲゲートＧ５２，Ｇ５３を有する。
ＮＡＮＤゲートＧ５１は、クロック信号ＣＬＫに同期し
て各クロックサイクルで発生される書込みパルスＷＰ
と、データ書込み動作モードのサイクルでのみ発生され
る書込み回路制御信号ＷＣＣとの一致検出を行う。この
ＮＡＮＤゲートＧ５１の出力が“Ｌ”のとき、ＮＯＲゲ
ートＧ５２，Ｇ５３の出力は、書込みデータに応じて一
方が“Ｈ”，他方が“Ｌ”となる。これにより出力回路
８１，８２により、データ線対ＤＱ，ｂＤＱに相補信号
が与えられる。
る。書込み回路８は、相補データをデータ線対ＤＱ，ｂ
ＤＱに供給するための出力回路８１，８２を有する。こ
れらの出力回路８１，８２をデータ入力端子ＤＩＮのデ
ータに基づいて相補的に制御するために、インバータＩ
５１〜Ｉ５３、ＮＯＲゲートＧ５２，Ｇ５３を有する。
ＮＡＮＤゲートＧ５１は、クロック信号ＣＬＫに同期し
て各クロックサイクルで発生される書込みパルスＷＰ
と、データ書込み動作モードのサイクルでのみ発生され
る書込み回路制御信号ＷＣＣとの一致検出を行う。この
ＮＡＮＤゲートＧ５１の出力が“Ｌ”のとき、ＮＯＲゲ
ートＧ５２，Ｇ５３の出力は、書込みデータに応じて一
方が“Ｈ”，他方が“Ｌ”となる。これにより出力回路
８１，８２により、データ線対ＤＱ，ｂＤＱに相補信号
が与えられる。
【００３９】図６は、制御信号発生回路１１の具体的な
構成である。切り換え制御信号ＰＣＳは前述のように、
制御信号発生回路１１の一部の活性、非活性を制御し、
予め設定されたパルス幅とタイミングでワード線パルス
信号ＷＬＰ、書込みパルス信号ＷＰ及びセンスアンプパ
ルス信号ＳＡＰを発生する（通常動作モード）か、或い
はこれらのパルス幅やタイミングを外部制御信号により
切り換える（テスト動作モード）かの制御を行うもので
ある。通常動作モードのときは、切り換え制御信号ＰＣ
Ｓ＝“Ｌ”である。このとき、ＷＬＰ発生回路１１ａ，
ＷＰ発生回路１１ｂ及びＳＡＰ発生回路１１ｃではそれ
ぞれ、ＡＮＤゲートＧ６０，Ｇ６３及びＧ６６が非活性
に保たれ、ＡＮＤゲートＧ６１，Ｇ６４及びＧ６７が活
性に保たれる。
構成である。切り換え制御信号ＰＣＳは前述のように、
制御信号発生回路１１の一部の活性、非活性を制御し、
予め設定されたパルス幅とタイミングでワード線パルス
信号ＷＬＰ、書込みパルス信号ＷＰ及びセンスアンプパ
ルス信号ＳＡＰを発生する（通常動作モード）か、或い
はこれらのパルス幅やタイミングを外部制御信号により
切り換える（テスト動作モード）かの制御を行うもので
ある。通常動作モードのときは、切り換え制御信号ＰＣ
Ｓ＝“Ｌ”である。このとき、ＷＬＰ発生回路１１ａ，
ＷＰ発生回路１１ｂ及びＳＡＰ発生回路１１ｃではそれ
ぞれ、ＡＮＤゲートＧ６０，Ｇ６３及びＧ６６が非活性
に保たれ、ＡＮＤゲートＧ６１，Ｇ６４及びＧ６７が活
性に保たれる。
【００４０】そしてこの通常動作モードのとき、ＷＬＰ
発生回路１１ａでは、クロック信号ＣＬＫと、これを奇
数段のインバータチェーンからなる遅延回路６１により
遅延した信号との積がＡＮＤゲートＧ６１によりとら
れ、更にこのＡＮＤゲートＧ６１の出力がＯＲゲートＧ
６２を介し、偶数段のインバータチェーンからなる遅延
回路６２を介して、ワード線パルス信号ＷＬＰとして取
り出される。遅延回路６１は、ワード線パルス信号ＷＬ
Ｐのパルス幅を決定し、遅延回路６２の遅延時間τ１
は、ワード線パルス信号ＷＬＰのクロック信号立ち上が
りからのタイミングを決定する。
発生回路１１ａでは、クロック信号ＣＬＫと、これを奇
数段のインバータチェーンからなる遅延回路６１により
遅延した信号との積がＡＮＤゲートＧ６１によりとら
れ、更にこのＡＮＤゲートＧ６１の出力がＯＲゲートＧ
６２を介し、偶数段のインバータチェーンからなる遅延
回路６２を介して、ワード線パルス信号ＷＬＰとして取
り出される。遅延回路６１は、ワード線パルス信号ＷＬ
Ｐのパルス幅を決定し、遅延回路６２の遅延時間τ１
は、ワード線パルス信号ＷＬＰのクロック信号立ち上が
りからのタイミングを決定する。
【００４１】通常動作モードでのＷＰ発生回路１１ｂに
よる書込みパルス信号ＷＰの発生の動作も同様である。
即ち、クロック信号ＣＬＫとこれを奇数段のインバータ
チェーンからなる遅延回路６３により遅延した信号との
積がＡＮＤゲートＧ６４により取られ、その出力がＯＲ
ゲートＧ６５を介し、偶数段のインバータチェーンから
なる遅延回路６４を介して、書込みパルス信号ＷＰとし
て取り出される。遅延回路６３は、書込みパルス信号Ｗ
Ｐのパルス幅を決定し、遅延回路６４の遅延時間τ２
は、書込みパルス信号ＷＰのクロック信号立ち上がりか
らのタイミングを決定する。
よる書込みパルス信号ＷＰの発生の動作も同様である。
即ち、クロック信号ＣＬＫとこれを奇数段のインバータ
チェーンからなる遅延回路６３により遅延した信号との
積がＡＮＤゲートＧ６４により取られ、その出力がＯＲ
ゲートＧ６５を介し、偶数段のインバータチェーンから
なる遅延回路６４を介して、書込みパルス信号ＷＰとし
て取り出される。遅延回路６３は、書込みパルス信号Ｗ
Ｐのパルス幅を決定し、遅延回路６４の遅延時間τ２
は、書込みパルス信号ＷＰのクロック信号立ち上がりか
らのタイミングを決定する。
【００４２】通常動作モードでのＳＡＰ発生回路１１ｃ
によるセンスアンプパルス信号ＳＡＰの発生の動作も同
様である。クロック信号ＣＬＫとこれを奇数段のインバ
ータチェーンからなる遅延回路６５により遅延した信号
との積がＡＮＤゲートＧ６７により取られ、その出力が
ＯＲゲートＧ６８を介し、偶数段のインバータチェーン
からなる遅延回路６６を介して、センスアンプパルス信
号ＳＡＰとして取り出される。遅延回路６５は、センス
アンプパルス信号ＳＡＰのパルス幅を決定し、遅延回路
６６の遅延時間τ３は、センスアンプパルス信号ＳＡＰ
のクロック立ち上がりからのタイミングを決定する。
によるセンスアンプパルス信号ＳＡＰの発生の動作も同
様である。クロック信号ＣＬＫとこれを奇数段のインバ
ータチェーンからなる遅延回路６５により遅延した信号
との積がＡＮＤゲートＧ６７により取られ、その出力が
ＯＲゲートＧ６８を介し、偶数段のインバータチェーン
からなる遅延回路６６を介して、センスアンプパルス信
号ＳＡＰとして取り出される。遅延回路６５は、センス
アンプパルス信号ＳＡＰのパルス幅を決定し、遅延回路
６６の遅延時間τ３は、センスアンプパルス信号ＳＡＰ
のクロック立ち上がりからのタイミングを決定する。
【００４３】ＰＣＳ＝“Ｈ”となるテストモードでは、
ＷＬＰ発生回路１１ａ，ＷＰ発生回路１１ｂ及びＳＡＰ
発生回路１１ｃでそれぞれ、ＡＮＤゲートＧ６０，Ｇ６
３及びＧ６６が活性に保たれ、ＡＮＤゲートＧ６１，Ｇ
６４及びＧ６７が非活性に保たれる。このとき、ＷＬＰ
発生回路１１ａでは、クロック信号ＣＬＫがＡＮＤゲー
トＧ６０及びＯＲゲートＧ６２を通り、遅延回路６２を
通って、ワード線パルス信号ＷＬＰとして出力される。
即ち、ＷＬＰ発生回路１１ａでは外部制御信号を用いる
ことなく、クロック信号ＣＬＫそのものをワード線パル
ス信号ＷＬＰとして利用している。クロック信号ＣＬＫ
のパルス幅と遅延回路６２による遅延時間が、ワード線
パルス信号ＷＬＰのパルス幅及びタイミングを決定す
る。
ＷＬＰ発生回路１１ａ，ＷＰ発生回路１１ｂ及びＳＡＰ
発生回路１１ｃでそれぞれ、ＡＮＤゲートＧ６０，Ｇ６
３及びＧ６６が活性に保たれ、ＡＮＤゲートＧ６１，Ｇ
６４及びＧ６７が非活性に保たれる。このとき、ＷＬＰ
発生回路１１ａでは、クロック信号ＣＬＫがＡＮＤゲー
トＧ６０及びＯＲゲートＧ６２を通り、遅延回路６２を
通って、ワード線パルス信号ＷＬＰとして出力される。
即ち、ＷＬＰ発生回路１１ａでは外部制御信号を用いる
ことなく、クロック信号ＣＬＫそのものをワード線パル
ス信号ＷＬＰとして利用している。クロック信号ＣＬＫ
のパルス幅と遅延回路６２による遅延時間が、ワード線
パルス信号ＷＬＰのパルス幅及びタイミングを決定す
る。
【００４４】一方、ＷＰ発生回路１１ｂにおいては、外
部制御信号である書込みパルス制御信号ＷＰＣが、ＰＣ
Ｓ＝“Ｈ”により活性化されているＡＮＤゲートＧ６３
に入る。そしてこのＡＮＤゲートＧ６３の出力がＯＲゲ
ートＧ６５を介し、遅延回路６４を介して、書込みパル
ス信号ＷＰとして出力される。即ちこのとき、外部から
供給する書込みパルス制御信号ＷＰＣのパルス幅を制御
することにより、書込みパルス信号ＷＰのパルス幅が決
定される。書込みパルス信号ＷＰの発生タイミングは、
遅延回路６４による遅延時間τ２と、供給される制御信
号ＷＰＣのクロック信号ＣＬＫに対する遅延分の和によ
り決定される。
部制御信号である書込みパルス制御信号ＷＰＣが、ＰＣ
Ｓ＝“Ｈ”により活性化されているＡＮＤゲートＧ６３
に入る。そしてこのＡＮＤゲートＧ６３の出力がＯＲゲ
ートＧ６５を介し、遅延回路６４を介して、書込みパル
ス信号ＷＰとして出力される。即ちこのとき、外部から
供給する書込みパルス制御信号ＷＰＣのパルス幅を制御
することにより、書込みパルス信号ＷＰのパルス幅が決
定される。書込みパルス信号ＷＰの発生タイミングは、
遅延回路６４による遅延時間τ２と、供給される制御信
号ＷＰＣのクロック信号ＣＬＫに対する遅延分の和によ
り決定される。
【００４５】ＳＡＰ発生回路１１ｃにおいても同様に、
外部制御信号であるセンスアンプパルス制御信号ＳＡＰ
Ｃが、ＰＣＳ＝“Ｈ”により活性化されているＡＮＤゲ
ートＧ６６に入る。そしてこのＡＮＤゲートＧ６６の出
力がＯＲゲートＧ６８を介し、遅延回路６６を介して、
センスアンプパルス信号ＳＡＰとして出力される。この
とき、外部から供給するセンスアンプパルス制御信号Ｓ
ＡＰＣのパルス幅を制御することにより、センスアンプ
パルス信号ＳＡＰのパルス幅が決定される。センスアン
プパルス信号ＳＡＰの発生タイミングは、遅延回路６６
による遅延時間τ３と、供給される制御信号ＳＡＰＣの
クロック信号ＣＬＫに対する遅延分の和により決定され
る。
外部制御信号であるセンスアンプパルス制御信号ＳＡＰ
Ｃが、ＰＣＳ＝“Ｈ”により活性化されているＡＮＤゲ
ートＧ６６に入る。そしてこのＡＮＤゲートＧ６６の出
力がＯＲゲートＧ６８を介し、遅延回路６６を介して、
センスアンプパルス信号ＳＡＰとして出力される。この
とき、外部から供給するセンスアンプパルス制御信号Ｓ
ＡＰＣのパルス幅を制御することにより、センスアンプ
パルス信号ＳＡＰのパルス幅が決定される。センスアン
プパルス信号ＳＡＰの発生タイミングは、遅延回路６６
による遅延時間τ３と、供給される制御信号ＳＡＰＣの
クロック信号ＣＬＫに対する遅延分の和により決定され
る。
【００４６】以上のように構成されたクロック同期型Ｓ
ＲＡＭの通常のデータ読み出し／書込みの動作は、従来
と変わらない。この通常動作のとき、前述のようにモニ
タ制御信号ＰＭは“Ｌ”であり、また切り換え制御信号
ＰＣＳは“Ｌ”である。次に、内部制御信号のモニタ動
作を行う場合には、ＰＣＳ＝“Ｌ”のまま、モニタ制御
信号ＰＭを“Ｈ”にして、アドレス入力、データ入力を
行う。具体的に、ライトサイクルと引き続くリードサイ
クルを実行したときの動作波形を、図７Ａ及び図７Ｂに
示す。図７Ａと図７Ｂは、一部時間をオーバーラップさ
せて、連続するサイクルであることを示している。
ＲＡＭの通常のデータ読み出し／書込みの動作は、従来
と変わらない。この通常動作のとき、前述のようにモニ
タ制御信号ＰＭは“Ｌ”であり、また切り換え制御信号
ＰＣＳは“Ｌ”である。次に、内部制御信号のモニタ動
作を行う場合には、ＰＣＳ＝“Ｌ”のまま、モニタ制御
信号ＰＭを“Ｈ”にして、アドレス入力、データ入力を
行う。具体的に、ライトサイクルと引き続くリードサイ
クルを実行したときの動作波形を、図７Ａ及び図７Ｂに
示す。図７Ａと図７Ｂは、一部時間をオーバーラップさ
せて、連続するサイクルであることを示している。
【００４７】ライトサイクルでは、ロウアドレスＲＡと
してアドレス＃ｐ１、カラムアドレスＣＡとしてアドレ
ス＃ｑ１を入力したデータ書込み動作を示している。こ
のとき、ワード線パルス信号ＷＬＰは、クロック信号Ｃ
ＬＫの立ち上がりエッジから時間τ１（図６の遅延回路
６２の遅延時間）のタイミングで発生し、書込みパルス
信号ＷＰは、クロック信号ＣＬＫの立ち上がりエッジか
ら時間τ２（図６の遅延回路６４の遅延時間）のタイミ
ングで発生している。書込み回路８は、書込みパルス信
号ＷＰと、書込み回路制御信号ＷＣＣのＡＮＤにより活
性化される。
してアドレス＃ｐ１、カラムアドレスＣＡとしてアドレ
ス＃ｑ１を入力したデータ書込み動作を示している。こ
のとき、ワード線パルス信号ＷＬＰは、クロック信号Ｃ
ＬＫの立ち上がりエッジから時間τ１（図６の遅延回路
６２の遅延時間）のタイミングで発生し、書込みパルス
信号ＷＰは、クロック信号ＣＬＫの立ち上がりエッジか
ら時間τ２（図６の遅延回路６４の遅延時間）のタイミ
ングで発生している。書込み回路８は、書込みパルス信
号ＷＰと、書込み回路制御信号ＷＣＣのＡＮＤにより活
性化される。
【００４８】図７Ａでは、ロウデコーダ（ＲＤ）出力が
活性になった後、ワード線パルス信号ＷＬＰが活性にな
り、カラムデコード（ＣＤ）出力が活性になった後、書
込みパルス信号ＷＰが活性になっている。これにより、
正常なデータ書込み動作が行われ、カラムアドレス＃ｑ
１対応のビット線対ＢＬ，ｂＢＬに書き込みデータが転
送されている。そしてこの実施の形態の場合、これらの
パルス信号に対応して、ＷＬＰモニタ出力が図２のモニ
タ端子１３ａに出力され、ＷＰモニタ出力は、図２のモ
ニタ端子１３ｂ（即ち、共用端子であるデータ出力端子
ＤＯＵＴ）に出力されている。
活性になった後、ワード線パルス信号ＷＬＰが活性にな
り、カラムデコード（ＣＤ）出力が活性になった後、書
込みパルス信号ＷＰが活性になっている。これにより、
正常なデータ書込み動作が行われ、カラムアドレス＃ｑ
１対応のビット線対ＢＬ，ｂＢＬに書き込みデータが転
送されている。そしてこの実施の形態の場合、これらの
パルス信号に対応して、ＷＬＰモニタ出力が図２のモニ
タ端子１３ａに出力され、ＷＰモニタ出力は、図２のモ
ニタ端子１３ｂ（即ち、共用端子であるデータ出力端子
ＤＯＵＴ）に出力されている。
【００４９】ライトサイクルに引き続くリードサイクル
では、図７Ｂに示すように、ロウアドレスＲＡとしてア
ドレス＃ｐ２、カラムアドレスＣＡとしてアドレス＃ｑ
２を入力したデータ読出し動作を示している。このとき
も、ワード線パルス信号ＷＬＰは、クロック信号ＣＬＫ
の立ち上がりエッジから時間τ１（図６の遅延回路６２
の遅延時間）のタイミングで発生している。またセンス
アンプパルス信号ＳＡＰは、クロック信号ＣＬＫの立ち
上がりエッジから時間τ３（図６の遅延回路６６の遅延
時間）のタイミングで発生している。これらの制御信号
に対応して、ＷＬＰモニタ出力がモニタ端子１３ａに、
またＳＡＰモニタ出力がモニタ端子１３ｃにそれぞれ得
られている。
では、図７Ｂに示すように、ロウアドレスＲＡとしてア
ドレス＃ｐ２、カラムアドレスＣＡとしてアドレス＃ｑ
２を入力したデータ読出し動作を示している。このとき
も、ワード線パルス信号ＷＬＰは、クロック信号ＣＬＫ
の立ち上がりエッジから時間τ１（図６の遅延回路６２
の遅延時間）のタイミングで発生している。またセンス
アンプパルス信号ＳＡＰは、クロック信号ＣＬＫの立ち
上がりエッジから時間τ３（図６の遅延回路６６の遅延
時間）のタイミングで発生している。これらの制御信号
に対応して、ＷＬＰモニタ出力がモニタ端子１３ａに、
またＳＡＰモニタ出力がモニタ端子１３ｃにそれぞれ得
られている。
【００５０】以上のように、モニタ制御信号ＰＭ＝
“Ｈ”、切り換え制御信号ＰＣＳ＝“Ｌ”の条件でデー
タ書込み／読出し動作を行わせることにより、内部制御
信号であるワード線パルス信号ＷＬＰ、書込みパルス信
号ＷＰ及びセンスアンプパルス信号ＳＡＰをモニタする
ことができる。これにより、最適な内部制御信号のタイ
ミング及びパルス幅との比較による評価検証が可能にな
る。
“Ｈ”、切り換え制御信号ＰＣＳ＝“Ｌ”の条件でデー
タ書込み／読出し動作を行わせることにより、内部制御
信号であるワード線パルス信号ＷＬＰ、書込みパルス信
号ＷＰ及びセンスアンプパルス信号ＳＡＰをモニタする
ことができる。これにより、最適な内部制御信号のタイ
ミング及びパルス幅との比較による評価検証が可能にな
る。
【００５１】次に、モニタ制御信号ＰＭ＝“Ｈ”、切り
換え制御信号ＰＣＳ＝“Ｈ”の条件で、内部制御信号を
外部制御信号により切り換えてテスト動作を行ったとき
の動作タイミングを図８Ａ及び図８Ｂに示す。この場合
も、図８Ａはライトサイクル、図８Ｂは引き続くリード
サイクルであり、両者の時間を一部オーバーラップさせ
て示している。チップイネーブル信号／ＣＥ、ライトイ
ネーブル信号／ＷＥ、アドレスＡｄｄ入力、データ入力
ＤＩＮは、図７Ａ及び図７Ｂと同様であるので、省略し
てある。
換え制御信号ＰＣＳ＝“Ｈ”の条件で、内部制御信号を
外部制御信号により切り換えてテスト動作を行ったとき
の動作タイミングを図８Ａ及び図８Ｂに示す。この場合
も、図８Ａはライトサイクル、図８Ｂは引き続くリード
サイクルであり、両者の時間を一部オーバーラップさせ
て示している。チップイネーブル信号／ＣＥ、ライトイ
ネーブル信号／ＷＥ、アドレスＡｄｄ入力、データ入力
ＤＩＮは、図７Ａ及び図７Ｂと同様であるので、省略し
てある。
【００５２】このテスト動作モードでは、図８Ａに示す
ように、ワード線パルス信号ＷＬＰは、クロック信号Ｃ
ＬＫのパルス幅で決まるパルス幅をもって、クロック信
号ＣＬＫの立ち上がりエッジから時間τ１のタイミング
で発生される。図６で説明したように、ワード線パルス
信号ＷＬＰに対しては、外部制御信号は用いていない
が、図８Ａに破線と実線で示したように、クロック信号
ＣＬＫの幅を変化させることにより、ワード線パルス信
号ＷＬＰのパルス幅を設定することができる。そしてこ
のワード線パルス信号ＷＬＰについて、モニタ端子１３
ａからＷＬＰモニタ出力が得られる。
ように、ワード線パルス信号ＷＬＰは、クロック信号Ｃ
ＬＫのパルス幅で決まるパルス幅をもって、クロック信
号ＣＬＫの立ち上がりエッジから時間τ１のタイミング
で発生される。図６で説明したように、ワード線パルス
信号ＷＬＰに対しては、外部制御信号は用いていない
が、図８Ａに破線と実線で示したように、クロック信号
ＣＬＫの幅を変化させることにより、ワード線パルス信
号ＷＬＰのパルス幅を設定することができる。そしてこ
のワード線パルス信号ＷＬＰについて、モニタ端子１３
ａからＷＬＰモニタ出力が得られる。
【００５３】書込みパルス信号ＷＰについては、外部制
御信号である書込みパルス制御信号ＷＰＣの供給によ
り、この書込みパルス制御信号ＷＰＣのパルス幅でパル
ス幅が決まる。また書込みパルス信号ＷＰの発生タイミ
ングは、図８Ａに示したように、書込みパルス制御信号
ＷＰＣの立ち上がりエッジから時間τ２となる。そして
この書込みパルス信号ＷＰのロウデコーダＲＤ出力やカ
ラムデコーダＣＤ出力とのタイミング関係は、破線と実
線で示したように、外部からの書込みパルス制御信号Ｗ
ＰＣの供給タイミングにより設定することができる。こ
の書込みパルス信号ＷＰのモニタ出力は、図７Ａの場合
と同様に、読出しデータ出力端子ＤＯＵＴから得られ
る。
御信号である書込みパルス制御信号ＷＰＣの供給によ
り、この書込みパルス制御信号ＷＰＣのパルス幅でパル
ス幅が決まる。また書込みパルス信号ＷＰの発生タイミ
ングは、図８Ａに示したように、書込みパルス制御信号
ＷＰＣの立ち上がりエッジから時間τ２となる。そして
この書込みパルス信号ＷＰのロウデコーダＲＤ出力やカ
ラムデコーダＣＤ出力とのタイミング関係は、破線と実
線で示したように、外部からの書込みパルス制御信号Ｗ
ＰＣの供給タイミングにより設定することができる。こ
の書込みパルス信号ＷＰのモニタ出力は、図７Ａの場合
と同様に、読出しデータ出力端子ＤＯＵＴから得られ
る。
【００５４】センスアンプパルス信号ＳＡＰについて
も、外部制御信号であるセンスアンプパルス制御信号Ｓ
ＡＰＣの供給により、この制御信号ＳＡＰＣのパルス幅
でパルス幅が決まる。またセンスアンプパルス信号ＳＡ
Ｐの発生タイミングは、図８Ｂに示したように、制御信
号ＳＡＰＣの立ち上がりエッジから時間τ３となる。こ
のセンスアンプパルス信号ＳＡＰのデコーダ出力とのタ
イミング関係は、破線と実線で示したように、外部から
のセンスアンプパルス制御信号ＳＡＰＣの供給タイミン
グにより設定することができる。このセンスアンプパル
ス信号ＳＡＰのモニタ出力は、図７Ｂの場合と同様に、
専用のモニタ端子１３ｃから得られる。リードサイクル
の後半では、出力バッファ制御信号ＯＢＣが“Ｈ”にな
り、読出しデータが出力端子ＤＯＵＴに取り出される。
このとき、図２のモニタ用出力バッファ１２ｂは、出力
バッファ制御信号ＯＢＣ＝“Ｈ”により非活性となり、
モニタ出力と読出しデータ出力の衝突は避けられる。
も、外部制御信号であるセンスアンプパルス制御信号Ｓ
ＡＰＣの供給により、この制御信号ＳＡＰＣのパルス幅
でパルス幅が決まる。またセンスアンプパルス信号ＳＡ
Ｐの発生タイミングは、図８Ｂに示したように、制御信
号ＳＡＰＣの立ち上がりエッジから時間τ３となる。こ
のセンスアンプパルス信号ＳＡＰのデコーダ出力とのタ
イミング関係は、破線と実線で示したように、外部から
のセンスアンプパルス制御信号ＳＡＰＣの供給タイミン
グにより設定することができる。このセンスアンプパル
ス信号ＳＡＰのモニタ出力は、図７Ｂの場合と同様に、
専用のモニタ端子１３ｃから得られる。リードサイクル
の後半では、出力バッファ制御信号ＯＢＣが“Ｈ”にな
り、読出しデータが出力端子ＤＯＵＴに取り出される。
このとき、図２のモニタ用出力バッファ１２ｂは、出力
バッファ制御信号ＯＢＣ＝“Ｈ”により非活性となり、
モニタ出力と読出しデータ出力の衝突は避けられる。
【００５５】以上のようにこのテスト動作モードを実行
すれば、制御信号発生回路を変更することなく、各内部
制御信号のタイミングやパルス幅を調整した動作テスト
を行うことができ、最適条件の検証が可能になる。具体
的には、高速データ読出しのためのセンスアンプ回路活
性化の最適条件、高速データ書込みのための書込み回路
活性化の最適条件、メモリセル電流削減のためのワード
線活性化の最適条件等の検証が可能である。
すれば、制御信号発生回路を変更することなく、各内部
制御信号のタイミングやパルス幅を調整した動作テスト
を行うことができ、最適条件の検証が可能になる。具体
的には、高速データ読出しのためのセンスアンプ回路活
性化の最適条件、高速データ書込みのための書込み回路
活性化の最適条件、メモリセル電流削減のためのワード
線活性化の最適条件等の検証が可能である。
【００５６】なお、図８Ａ，図８Ｂの動作説明では、モ
ニタ制御信号をＰＭ＝“Ｈ”に固定して、ライトサイク
ル及びリードサイクルを実行したが、内部制御信号のタ
イミング関係の確認がとれた後は、ＰＭ＝“Ｌ”に固定
してもよい。この場合、リード用データ端子ＤＯＵＴに
は、メモリセルアレイからの読出しデータのみが出力さ
れる。従って、ライトサイクルからリードサイクルへの
切り換えの際に、書込みパルス信号ＷＰのモニタ出力端
子として共用しているデータ出力端子ＤＯＵＴにＷＰモ
ニタ出力が出ることによるその後の読出しデータへの悪
影響が防止される。
ニタ制御信号をＰＭ＝“Ｈ”に固定して、ライトサイク
ル及びリードサイクルを実行したが、内部制御信号のタ
イミング関係の確認がとれた後は、ＰＭ＝“Ｌ”に固定
してもよい。この場合、リード用データ端子ＤＯＵＴに
は、メモリセルアレイからの読出しデータのみが出力さ
れる。従って、ライトサイクルからリードサイクルへの
切り換えの際に、書込みパルス信号ＷＰのモニタ出力端
子として共用しているデータ出力端子ＤＯＵＴにＷＰモ
ニタ出力が出ることによるその後の読出しデータへの悪
影響が防止される。
【００５７】次に、上述のテスト動作モードにおいて、
先に図１２（ｂ）で説明した高周波クロックでの動作波
形と同様の動作波形を、低周波クロックにより実現する
例を説明する。図９はその動作波形である。これは、基
本的に図８Ａ及び図８Ｂと同様に、切り換え信号ＰＣＳ
＝“Ｈ”として、内部パルス制御信号を外部から制御し
ている。このとき、書込みパルス信号ＷＰのパルス幅を
長くすることにより、ライトサイクルでの書込みデータ
による次のリードサイクルへの影響を評価しようという
ものである。クロック信号ＣＬＫの周波数は低いものを
用いているが、ライトサイクルでの書き込みデータによ
るリードサイクルのビット線への影響が現れており、図
１２（ｂ）と等価の動作波形となっている。この様な条
件で、動作周波数の低い安価なテスタを用いてメモリ特
性の評価を行えば、動作周波数を高くして高速のテスタ
を用いて行う特性評価と等価の特性評価が可能になる。
先に図１２（ｂ）で説明した高周波クロックでの動作波
形と同様の動作波形を、低周波クロックにより実現する
例を説明する。図９はその動作波形である。これは、基
本的に図８Ａ及び図８Ｂと同様に、切り換え信号ＰＣＳ
＝“Ｈ”として、内部パルス制御信号を外部から制御し
ている。このとき、書込みパルス信号ＷＰのパルス幅を
長くすることにより、ライトサイクルでの書込みデータ
による次のリードサイクルへの影響を評価しようという
ものである。クロック信号ＣＬＫの周波数は低いものを
用いているが、ライトサイクルでの書き込みデータによ
るリードサイクルのビット線への影響が現れており、図
１２（ｂ）と等価の動作波形となっている。この様な条
件で、動作周波数の低い安価なテスタを用いてメモリ特
性の評価を行えば、動作周波数を高くして高速のテスタ
を用いて行う特性評価と等価の特性評価が可能になる。
【００５８】この発明は、上記実施の形態に限られな
い。例えば上記実施の形態では、内部制御信号としてワ
ード線パルス信号ＷＬＰ、書込みパルス信号ＷＰ及びセ
ンスアンプパルス信号ＳＡＰの三つについてのモニタ及
び外部制御を説明したが、モニタ及び外部制御を行うの
はこれらのうちいずれか一つであっても意味がある。ま
た上記実施の形態では、内部制御パルスのクロックエッ
ジからのタイミングを決定する遅延回路を、外部制御の
場合の外部制御信号エッジからのタイミングを決定する
遅延回路としてそのまま用いたが、これらの遅延回路を
別々に設けるようにしてもよい。
い。例えば上記実施の形態では、内部制御信号としてワ
ード線パルス信号ＷＬＰ、書込みパルス信号ＷＰ及びセ
ンスアンプパルス信号ＳＡＰの三つについてのモニタ及
び外部制御を説明したが、モニタ及び外部制御を行うの
はこれらのうちいずれか一つであっても意味がある。ま
た上記実施の形態では、内部制御パルスのクロックエッ
ジからのタイミングを決定する遅延回路を、外部制御の
場合の外部制御信号エッジからのタイミングを決定する
遅延回路としてそのまま用いたが、これらの遅延回路を
別々に設けるようにしてもよい。
【００５９】更に上記実施の形態では、内部制御信号の
モニタと外部からの可変制御を可能としたが、モニタだ
け、或いは外部からの可変制御だけを可能としても十分
にメモリの特性評価に効果がある。また、上記実施の形
態では、ワード線パルス信号ＷＬＰについては外部制御
信号端子を設けず、クロック信号端子からのクロック信
号を利用して、ワード線パルス信号ＷＬＰのタイミング
とパルス幅制御を行ったが、他の制御信号に対すると同
様に特別の外部制御信号端子を用意してもよい。更に、
ワード線パルス信号ＷＬＰではなく、書込みパルス信号
ＷＰ又はセンスアンプパルス信号ＳＡＰについて、上記
実施の形態でのワード線パルス信号ＷＬＰに対すると同
様に、クロック信号を外部制御信号として利用するよう
にしても良い。更にまた、実施の形態ではＳＲＡＭを説
明したが、これに限らず、クロック同期型の他の各種半
導体記憶装置に同様に適用することが可能である。
モニタと外部からの可変制御を可能としたが、モニタだ
け、或いは外部からの可変制御だけを可能としても十分
にメモリの特性評価に効果がある。また、上記実施の形
態では、ワード線パルス信号ＷＬＰについては外部制御
信号端子を設けず、クロック信号端子からのクロック信
号を利用して、ワード線パルス信号ＷＬＰのタイミング
とパルス幅制御を行ったが、他の制御信号に対すると同
様に特別の外部制御信号端子を用意してもよい。更に、
ワード線パルス信号ＷＬＰではなく、書込みパルス信号
ＷＰ又はセンスアンプパルス信号ＳＡＰについて、上記
実施の形態でのワード線パルス信号ＷＬＰに対すると同
様に、クロック信号を外部制御信号として利用するよう
にしても良い。更にまた、実施の形態ではＳＲＡＭを説
明したが、これに限らず、クロック同期型の他の各種半
導体記憶装置に同様に適用することが可能である。
【００６０】
【発明の効果】以上述べたようにこの発明によれば、ク
ロック信号に基づいて発生される内部制御信号のタイミ
ングやパルス幅をモニタすることを可能とすることによ
り、クロック同期型半導体記憶装置の内部回路の検証評
価が容易になる。またこの発明において、内部制御信号
のタイミングやパルス幅を外部から切り換え制御可能と
することにより、一層多様なメモリ特性の評価検証が可
能になる。
ロック信号に基づいて発生される内部制御信号のタイミ
ングやパルス幅をモニタすることを可能とすることによ
り、クロック同期型半導体記憶装置の内部回路の検証評
価が容易になる。またこの発明において、内部制御信号
のタイミングやパルス幅を外部から切り換え制御可能と
することにより、一層多様なメモリ特性の評価検証が可
能になる。
【図１】この発明の実施の形態によるＳＲＡＭのセルア
レイ及びその周辺の構成を示す図である。
レイ及びその周辺の構成を示す図である。
【図２】同実施の形態の更に周辺の回路構成を示す図で
ある。
ある。
【図３】同実施の形態のメモリセル、ビット線プリチャ
ージ回路及びカラムゲートの構成を示す図である。
ージ回路及びカラムゲートの構成を示す図である。
【図４】同実施の形態のセンスアンプ回路の構成を示す
図である。
図である。
【図５】同実施の形態の書込み回路の構成を示す図であ
る。
る。
【図６】同実施の形態の制御信号発生回路の構成を示す
図である。
図である。
【図７Ａ】同実施の形態の内部制御信号のモニタ動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図７Ｂ】同実施の形態の内部制御信号のモニタ動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図８Ａ】同実施の形態の内部制御信号の切り換え制御
によるテスト動作を説明するためのタイミング図であ
る。
によるテスト動作を説明するためのタイミング図であ
る。
【図８Ｂ】同実施の形態の内部制御信号の切り換え制御
によるテスト動作を説明するためのタイミング図であ
る。
によるテスト動作を説明するためのタイミング図であ
る。
【図９】同実施の形態の内部制御信号の切り換え制御に
よるテスト動作を説明するためのタイミング図である。
よるテスト動作を説明するためのタイミング図である。
【図１０】従来のＳＲＡＭの構成を示す図である。
【図１１Ａ】従来のＳＲＡＭの動作を説明するためのタ
イミング図である。
イミング図である。
【図１１Ｂ】従来のＳＲＡＭの動作を説明するためのタ
イミング図である。
イミング図である。
【図１２】従来のＳＲＡＭの動作速度の影響を説明する
ためのタイミング図である。
ためのタイミング図である。
１…メモリセルアレイ、２…ロウデコーダ、３…ワード
線駆動回路、４…カラムデコーダ、５…カラムゲート、
６…センスアンプ回路、７…リード用データバッファ、
８…書込み回路、９…データレジスタ、１０…ライト用
データバッファ、１１…制御信号発生回路、１１ａ…ワ
ード線パルス信号（ＷＬＰ）発生回路、１１ｂ…書込み
パルス信号（ＷＰ）発生回路、１１ｃ…センスアンプパ
ルス信号（ＳＡＰ）発生回路、１２ａ〜１２ｃ…モニタ
用出力バッファ、１３ａ〜１３ｃ…モニタ出力端子、１
４…モニタ制御信号（ＰＭ）入力端子、１６…切り換え
制御信号（ＰＣＳ）入力端子、１８…書込みパルス制御
信号（ＷＰＣ）入力端子、２０…センスアンプパルス制
御信号（ＳＡＰＣ）入力端子、２２…クロック信号（Ｃ
ＬＫ）入力端子、２４…アドレス信号（Ａｄｄ）入力端
子、１５，１７，１９，２１，２３，３１…入力バッフ
ァ、２５…アドレスバッファ／レジスタ、２７，２９…
バッファ／レジスタ、３２…コマンドデコーダ。
線駆動回路、４…カラムデコーダ、５…カラムゲート、
６…センスアンプ回路、７…リード用データバッファ、
８…書込み回路、９…データレジスタ、１０…ライト用
データバッファ、１１…制御信号発生回路、１１ａ…ワ
ード線パルス信号（ＷＬＰ）発生回路、１１ｂ…書込み
パルス信号（ＷＰ）発生回路、１１ｃ…センスアンプパ
ルス信号（ＳＡＰ）発生回路、１２ａ〜１２ｃ…モニタ
用出力バッファ、１３ａ〜１３ｃ…モニタ出力端子、１
４…モニタ制御信号（ＰＭ）入力端子、１６…切り換え
制御信号（ＰＣＳ）入力端子、１８…書込みパルス制御
信号（ＷＰＣ）入力端子、２０…センスアンプパルス制
御信号（ＳＡＰＣ）入力端子、２２…クロック信号（Ｃ
ＬＫ）入力端子、２４…アドレス信号（Ａｄｄ）入力端
子、１５，１７，１９，２１，２３，３１…入力バッフ
ァ、２５…アドレスバッファ／レジスタ、２７，２９…
バッファ／レジスタ、３２…コマンドデコーダ。
Claims (9)
- 【請求項１】 メモリセルアレイと、 クロック信号に基づいて少なくとも第１乃至第３の制御
信号を生成する制御信号発生回路と、 この制御信号発生回路から発生される第１の制御信号に
同期して前記メモリセルアレイのワード線を駆動するワ
ード線駆動回路と、 前記制御信号発生回路から発生される第２の制御信号に
同期して前記メモリセルアレイのビット線データの読出
しを行うセンスアンプ回路と、 前記制御信号発生回路から発生される第３の制御信号に
同期して前記メモリセルアレイに対してデータ書込みを
行う書込み回路と、 前記制御信号発生回路から発生される第１乃至第３の制
御信号の少なくとも一つを外部でモニタするためのモニ
タ手段と、を有することを特徴とする半導体記憶装置。 - 【請求項２】 前記制御信号発生回路から発生される第
１乃至第３の制御信号を用いてデータ読出し／書込みを
行う第１の動作モードと、 前記モニタ手段を活性化して前記第１乃至第３の制御信
号の少なくとも一つを出力する第２の動作モードと、を
有することを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 前記第１乃至第３の制御信号の少なくと
も一つに代わって制御信号切換手段により外部制御信号
を供給してデータ読み出し／書込みを行う第３の動作モ
ードを有することを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項４】 前記モニタ手段は、 前記制御信号発生回路から発生される第１乃至第３の制
御信号の少なくとも一つを出力するためのモニタ出力端
子と、 前記制御信号発生回路から発生される第１乃至第３の制
御信号の少なくとも一つを前記モニタ出力端子に出力す
るためのモニタ用出力バッファと、 このモニタ用出力バッファを活性化するためのモニタ制
御信号を供給するモニタ制御入力端子と、を有すること
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項５】 前記モニタ出力端子は、専用端子として
設けられていることを特徴とする請求項４記載の半導体
記憶装置。 - 【請求項６】 前記モニタ出力端子は、少なくとも一部
が他の信号端子と共有とされていることを特徴とする請
求項４記載の半導体記憶装置。 - 【請求項７】 メモリセルアレイと、 クロック信号に基づいて少なくとも第１乃至第３の制御
信号を生成する制御信号発生回路と、 この制御信号発生回路から発生される第１の制御信号に
同期して前記メモリセルアレイのワード線を駆動するワ
ード線駆動回路と、 前記制御信号発生回路から発生される第２の制御信号に
同期して前記メモリセルアレイのビット線データの読出
しを行うセンスアンプ回路と、 前記制御信号発生回路から発生される第３の制御信号に
同期して前記メモリセルアレイに対してデータ書込みを
行う書込み回路と、 前記制御信号発生回路から発生される第１乃至第３の制
御信号の少なくとも一つに代わって、外部制御信号に基
づくパルス信号を前記制御信号発生回路で生成させる制
御信号切換手段と、を有することを特徴とする半導体記
憶装置。 - 【請求項８】 前記制御信号切換手段は、 前記制御信号発生回路の少なくとも一部を不活性化する
ための切り換え制御信号を入力するための切り換え制御
信号入力端子と、 前記外部制御信号を入力するための外部制御信号入力端
子とを有することを特徴とする請求項３又は請求項７記
載の半導体記憶装置。 - 【請求項９】 前記第１乃至第３の制御信号の少なくと
も一つに対して、外部制御信号入力端子を設けることな
く、クロック信号入力端子からのクロック信号を前記外
部制御信号として利用するようにしたことを特徴とする
請求項３又は請求項７記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11222781A JP2001052498A (ja) | 1999-08-05 | 1999-08-05 | 半導体記憶装置 |
| US09/633,277 US6252820B1 (en) | 1999-08-05 | 2000-08-04 | Semiconductor memory device capable of monitoring and adjusting the timing and pulse width of internal control signals |
| TW089115712A TW451458B (en) | 1999-08-05 | 2000-08-04 | Semiconductor memory device |
| KR10-2000-0045433A KR100378271B1 (ko) | 1999-08-05 | 2000-08-05 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11222781A JP2001052498A (ja) | 1999-08-05 | 1999-08-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001052498A true JP2001052498A (ja) | 2001-02-23 |
Family
ID=16787802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11222781A Abandoned JP2001052498A (ja) | 1999-08-05 | 1999-08-05 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6252820B1 (ja) |
| JP (1) | JP2001052498A (ja) |
| KR (1) | KR100378271B1 (ja) |
| TW (1) | TW451458B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707736B2 (en) | 2002-06-06 | 2004-03-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001110185A (ja) * | 1999-10-07 | 2001-04-20 | Mitsubishi Electric Corp | クロック同期型半導体記憶装置 |
| JP2001202773A (ja) * | 2000-01-20 | 2001-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2001291400A (ja) * | 2000-04-07 | 2001-10-19 | Mitsubishi Electric Corp | 半導体メモリ用のテスト回路 |
| EP1285443A1 (en) * | 2000-05-09 | 2003-02-26 | Koninklijke Philips Electronics N.V. | Integrated circuit containing sram memory and method of testing same |
| JP4125492B2 (ja) * | 2001-02-01 | 2008-07-30 | 株式会社日立製作所 | 半導体集積回路装置とテスト方法及び半導体集積回路装置の製造方法 |
| JP2005141817A (ja) * | 2003-11-05 | 2005-06-02 | Toshiba Corp | 半導体集積回路 |
| KR100723530B1 (ko) * | 2006-06-01 | 2007-05-30 | 삼성전자주식회사 | 반도체 메모리 장치에 사용되는 타이밍 측정 신호 생성기,타이밍 조절 장치 및 타이밍 조절 방법 |
| KR20080026725A (ko) * | 2006-09-21 | 2008-03-26 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 내부신호 모니터장치 및 모니터방법 |
| US7668037B2 (en) * | 2007-11-06 | 2010-02-23 | International Business Machines Corporation | Storage array including a local clock buffer with programmable timing |
| KR101411499B1 (ko) * | 2008-05-19 | 2014-07-01 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그것의 관리 방법 |
| GB2464126A (en) * | 2008-10-04 | 2010-04-07 | Ibm | Storage array including a local clock buffer with adjustable timing |
| US8279684B2 (en) | 2009-10-14 | 2012-10-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for extending word-line pulses |
| US8427899B2 (en) * | 2010-10-29 | 2013-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-adaptive sensing design |
| US9111637B1 (en) * | 2014-05-12 | 2015-08-18 | Avago Technologies General IP Singapore) Pte Ltd | Differential latch word line assist for SRAM |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03144993A (ja) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | 半導体メモリ装置 |
| KR950010564B1 (en) * | 1992-10-02 | 1995-09-19 | Samsung Electronics Co Ltd | Data output buffer of synchronous semiconductor memory device |
| KR950012019B1 (ko) * | 1992-10-02 | 1995-10-13 | 삼성전자주식회사 | 반도체메모리장치의 데이타출력버퍼 |
| JP2929194B1 (ja) | 1998-01-27 | 1999-08-03 | 株式会社テーアンテー | スライドスイッチ |
-
1999
- 1999-08-05 JP JP11222781A patent/JP2001052498A/ja not_active Abandoned
-
2000
- 2000-08-04 TW TW089115712A patent/TW451458B/zh not_active IP Right Cessation
- 2000-08-04 US US09/633,277 patent/US6252820B1/en not_active Expired - Fee Related
- 2000-08-05 KR KR10-2000-0045433A patent/KR100378271B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707736B2 (en) | 2002-06-06 | 2004-03-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100378271B1 (ko) | 2003-03-29 |
| US6252820B1 (en) | 2001-06-26 |
| KR20010100746A (ko) | 2001-11-14 |
| TW451458B (en) | 2001-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060316 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060328 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060530 |