KR100378271B1 - 반도체 기억 장치 - Google Patents

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Abstract

특성의 검증 평가가 용이한 클럭 동기형의 반도체 기억 장치를 제공한다.
클럭 신호 CLK에 기초하여 제어 신호 발생 회로(11)에 의해 워드선 펄스 신호 WLP, 기입 펄스 신호 WP, 센스 앰프 펄스 신호 SAP를 생성하여 메모리 셀 어레이의 데이터 판독/기입 제어를 행하는 SRAM에 있어서, 모니터 제어 신호 (PM) 입력 단자(14)와, 모니터용 출력 버퍼(12a∼12c), 모니터 출력 단자(13a∼13c)를 포함하여, 내부 제어 신호를 모니터 가능하게 하였다. 전환 제어 신호 (PCS) 입력 단자(16)와, 기입 펄스 제어 신호 (WPC) 입력 단자(18), 센스 앰프 펄스 제어 신호 (SAPC) 입력 단자(20)를 포함하여, 기입 펄스 신호 WP 및 센스 앰프 펄스 신호 SAP의 외부로부터의 제어를 가능하게 하였다. 워드선 펄스 신호 WLP는, 클럭 신호 입력 단자(22)로부터의 클럭 신호 CLK의 입력에 의해, 제어를 가능하게 하였다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 클럭 동기형의 반도체 기억 장치에 관한 것이다.
도 10은, 종래의 클럭 동기형의 SRAM의 구성을 나타내고 있다. 메모리 셀 어레이(101)는, 비트선쌍과 워드선의 각 교차부에 메모리셀을 배치하여 구성된다. 이 메모리 셀 어레이(101)의 워드선을 선택 구동하기 위해 로우 디코더(105a)와 워드선 구동 회로(10Sb)가 설치되고, 비트선 선택을 행하기 위해 컬럼 디코더(106)와 컬럼 게이트(109)가 설치되어 있다.
어드레스 Add는 어드레스 버퍼(104)에 저장되어, 로우 어드레스 RA가 로우 디코더(105a)에, 컬럼 어드레스 CA가 컬럼 디코더(106)로 각각 보내진다. 어드레스 버퍼(104)는 어드레스 래치를 포함하고, 클럭 버퍼(102)에 의해 저장되는 클럭 신호 CLK에 동기하여 어드레스 저장이 제어된다. 칩인에이블 신호/CE, 기록 인에이블 신호/WE를 저장하는 커맨드 버퍼(107)도, 클럭 신호 CLK에 의해 저장이 제어된다. 출력 인에이블 신호/OE는, 동기 제어되지 않는다.
클럭 버퍼(102)에 의해 저장된 클럭 신호 CLK는, 제어 신호 발생 회로(103)로 보내져서, 이 제어 신호 발생 회로(103)에 의해 클럭 신호 CLK에 동기한 각종 제어 펄스 신호가 발생된다. 구체적으로 제어 신호 발생 회로(103)로부터는, 센스 앰프(110)를 활성화하기 위한 센스 앰프 펄스 신호 SAP, 기입 회로(111)를 활성화하기 위한 기입 펄스 신호 WP, 워드선 구동 회로(105b)를 활성화하기 위한 워드선 펄스 신호 WLP 등이 발생된다.
커맨드 버퍼(107)에 저장된 칩 인에이블 신호/CE, 기록 인에이블 신호/WE, 및 커맨드 버퍼(107)로 전송된 출력 인에이블 신호/OE는, 커맨드 디코더(108)에 있어서 논리 합성되어, 센스 앰프 펄스 신호 SAP와 함께 센스 앰프 회로(110)를 활성화하기 위한 센스 앰프 제어 신호 SAC, 기입 펄스 신호 WP와 함께 기입 회로(111)를 활성화하기 위한 기입 회로 제어 신호 WCC, 및 판독용 데이터 버퍼(112)를 활성화하는 출력 버퍼 제어 신호 OBC를 생성한다. 기입용 데이터 버퍼(113)에 의해 저장된 데이터는, 기입 펄스 신호 WP와 기입 회로 제어 신호 WCC에 의해 활성화되는 기입 회로(111)를 통해, 메모리 셀 어레이(101)에 공급된다.
도 11a 및 도 11b는, 도 10의 클럭 동기형 SRAM의 동작을 설명하기 위한 타이밍도이며, 각각 기록 사이클과 이것에 이어지는 판독 사이클을 나타내고 있다.
상술한 바와 같은 클럭 동기형 SRAM에 있어서는, 제어 신호 발생 회로(103)에 의해 발생하는 내부 제어 신호의 타이밍과 펄스 폭이 최적으로 설정되는 것이 필요하다. 구체적으로 설명하면, 다음과 같다.
(a-1) 워드선 펄스 신호 WLP는, 잘못된 워드선의 선택을 방지하기 위해서, 도 11a 및 도 11b에 도시한 바와 같이, 로우 디코더(105a)의 출력 신호가 확정한 후에 발생의 타이밍을 설정하는 것이 필요하다. 그러나, 이 타이밍을 느리게 설정하면, 계속해서 행해지는 동작이 지연되게 되어, 회로 동작 속도의 저하로 이어진다.
(a-2) 워드선 펄스 신호 WLP의 펄스 폭은, 워드선을 활성으로 하고 있는 시간을 결정한다. 워드선 활성화의 시간은, 메모리셀 데이터가 비트선으로부터 데이터선을 통해 센스 앰프(110)에 충분한 진폭을 갖고 전송되는 데에 필요한 시간이어야 한다. 그러나, 이 시간을 너무 길게 하면, 메모리셀의 소비 전류가 증대한다.
(b-1) 기입 펄스 신호 WP는, 잘못된 컬럼의 비트선에의 데이터 기입을 방지하기 위해서, 도 11a에 도시한 바와 같이, 컬럼 디코더(106)의 출력 신호가 확정한 후에 발생의 타이밍을 설정하는 것이 필요하다. 그러나, 이 타이밍을 느리게 설정하면, 계속해서 행해지는 동작이 지연되게 되어, 회로 동작 속도의 저하로 이어진다.
(b-2) 기입 펄스 신호 WP의 펄스 폭은, 기입 회로(111)의 활성화 기간을 결정하는데, 기입 회로(111)의 활성화 기간은 데이터선 및 비트선에 기입 데이터가 충분히 전송되어 메모리셀 데이터를 반전하기 위해 필요한 시간이어야 한다. 그러나 이 시간을 너무 길게 하면, 그 후에 행하는 비트선 프리차지의 개시가 지연되어, 동작 주파수가 높은 경우에는 다음의 판독 동작 시에도 비트선 상에 기입 데이터가 남아 데이터 판독 동작에 악영향을 미친다.
(c) 센스 앰프 펄스 신호 SAP는, 도 11b에 도시한 바와 같이, 데이터선 상에 전송된 데이터의 진폭이 충분히 커지고 나서 센스 앰프(110)가 활성화되도록 발생의 타이밍을 설정하는 것이 필요하다. 이 타이밍이 너무 빠르면, 센스 앰프(110)가 오동작할 우려가 있고, 너무 늦으면 판독 데이터의 출력이 늦어져, 판독 동작 속도의 저하로 이어진다.
이상의 내부 제어 신호의 타이밍과 펄스 폭의 정확한 설정은, 패턴의 미세화와 메모리 용량의 증대에 따라 신호선의 기생 용량이나 기생 저항의 영향이 증대하기 때문에, 곤란해진다. 그리고 최적 설정을 위해서는, 타이밍 설정을 위한 인버터 체인의 단수 등을 바꾼 복수의 시작품을 만들어, 이들 시작품의 특성 평가를 행해야 할 필요가 있다. 이것은, 시작 평가를 위해 많은 비용과 시간이 걸려, 메모리의 비용이 올라가게 되는 원인이 된다.
또한, 회로의 오동작을 확실하게 방지하기 위해서는, 동작 속도나 소비 전력을 희생하고 타이밍 등의 설정을 행하는 것이 필요하게 되지만, 종래에는 실제로 동작 속도나 소비 전력이 과도하게 소모되었는 지의 여부를 확인할 수 없었다.
또 하나의 문제는, 메모리의 동작 주파수가 높아졌을 때에, 회로 동작의 검증 평가를 낮은 동작 주파수의 염가인 테스터를 이용하여 행할 수 없다는 것이다. 고속으로 동작하는 고가의 테스터를 이용하지 않는 한, 검증 평가를 할 수 없고, 그만큼 메모리의 비용이 올라가게 된다.
구체적으로, 도 12a, 도 12b는, 각각 동작 주파수가 낮은 경우와 높은 경우에 대해서, 도 11a 및 도 11b에 도시한 동작 타이밍도로부터 주요부를 추출하여 나타낸 것이다.
워드선 펄스 신호 WLP 및 기록 펄스 신호 WP가 하강하고, 메모리셀로의 기입이 종료하면, 비트선쌍은 프리차지 회로에 의해 VCC에 충전된다. 그러나, 비트선 상의 기입 데이터는, 메모리셀로부터의 판독 데이터와 달리, "L" 측의 전위가 낮기 때문에 VCC로의 충전에 시간이 걸린다. 도 12a의 경우에는, 사이클 타임이 길기 때문에 기록 사이클에서의 비트선 상의 기입 데이터가 없어져 비트선쌍이 VCC까지 충분히 프리차지된 후에, 센스 앰프 펄스 신호 SAP가 발생하고 있다. 이 경우, 센스 앰프 회로에 의한 데이터 판독이 전 사이클의 기입 데이터에 의해 방해되는 일은 없다. 그러나 도 12b와 같이 사이클 타임이 짧아지면, 비트선 프리차지의 시간이 짧게 되어, 비트선이 충분히 VCC에 충전되기 전에 센스 앰프 펄스 신호 SAP가 발생된다. 이 때문에 판독 사이클의 판독 데이터가 그 전의 기입 데이터와 역데이터인 경우에는, 정상적인 데이터 판독을 할 수 없어, 오동작이 될 우려가 있다. 이와 같은 고속 동작의 검증 평가는 종래에는 고속의 테스터를 이용하지 않으면 불가능하였다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로, 특성의 검증 평가가 용이한 클럭 동기형의 반도체 기억 장치를 제공하는 것을 목적으로 하고 있다.
본 발명에 따른 반도체 기억 장치는, 메모리 셀 어레이와, 클럭 신호에 기초하여 적어도 제1 내지 제3 제어 신호를 생성하는 제어 신호 발생 회로와, 이 제어 신호 발생 회로로부터 발생되는 제1 제어 신호에 동기하여 상기 메모리 셀 어레이의 워드선을 구동하는 워드선 구동 회로와, 상기 제어 신호 발생 회로로부터 발생되는 제2 제어 신호에 동기하여 상기 메모리 셀 어레이의 비트선 데이터의 판독을 행하는 센스 앰프 회로와, 상기 제어 신호 발생 회로로부터 발생되는 제3 제어 신호에 동기하여 상기 메모리 셀 어레이에 대해 데이터 기입을 행하는 기입 회로와, 상기 제어 신호 발생 회로로부터 발생되는 제1 내지 제3 제어 신호 중 적어도 하나를 외부에서 모니터하기 위한 모니터 수단을 포함하는 것을 특징으로 한다.
본 발명에 의하면, 모니터 수단을 포함하여 클럭 신호에 기초하여 발생되는 내부 제어 신호의 타이밍이나 펄스 폭을 모니터하는 것을 가능하게 하고 있고, 이에 따라 메모리 내부 회로의 검증 평가가 용이하게 된다. 구체적으로 본 발명에 있어서, 제어 신호 발생 회로로부터 발생되는 제1 내지 제3 제어 신호를 이용하여 데이터 판독/기입을 행하는 제1 동작 모드 (통상 동작 모드)와, 모니터 수단을 활성화하여 제1 내지 제3 제어 신호 중 적어도 하나를 출력하는 제2 동작 모드 (테스트 동작 모드)를 포함하게 함으로써, 메모리 내부 회로의 검증 평가가 가능하다.
또한 본 발명에 따른 반도체 기억 장치는 또한, 메모리 셀 어레이와, 클럭 신호에 기초하여 적어도 제1 내지 제3 제어 신호를 생성하는 제어 신호 발생 회로와, 이 제어 신호 발생 회로로부터 발생되는 제1 제어 신호에 동기하여 상기 메모리 셀 어레이의 워드선을 구동하는 워드선 구동 회로와, 상기 제어 신호 발생 회로로부터 발생되는 제2 제어 신호에 동기하여 상기 메모리 셀 어레이의 비트선 데이터의 판독을 행하는 센스 앰프 회로와, 상기 제어 신호 발생 회로로부터 발생되는 제3 제어 신호에 동기하여 상기 메모리 셀 어레이에 대하여 데이터 기입을 행하는 기입 회로와, 상기 제어 신호 발생 회로로부터 발생되는 제1 내지 제3 제어 신호 중 적어도 하나를 대신하여, 외부 제어 신호에 기초하는 펄스 신호를 상기 제어 신호 발생 회로에서 생성시키는 제어 신호 전환 수단을 포함하는 것을 특징으로 한다.
이와 같이, 내부적으로 클럭 신호에 동기하여 발생되는 제어 신호를 대신하여 외부로부터의 제어 신호를 이용함으로써, 타이밍이나 펄스 폭을 전환한 여러가지의 검증 동작이 가능하게 된다.
본 발명에 있어서 바람직하게는, 상술의 제1, 제2 동작 모드 등 외에, 상기 제1 내지 제3 제어 신호 중 적어도 하나를 대신하여 제어 신호 전환 수단에 의해 외부 제어 신호를 공급하여 데이터 판독/기입을 행하는 제3 동작 모드를 포함하도록 한다.
본 발명에 있어서, 모니터 수단은 예를 들면, 상기 제어 신호 발생 회로로부터 발생되는 제1 내지 제3 제어 신호 중 적어도 하나를 출력하기 위한 모니터 출력 단자와, 상기 제어 신호 발생 회로로부터 발생되는 제1 내지 제3 제어 신호 중 적어도 하나를 상기 모니터 출력 단자로 출력하기 위한 모니터용 출력 버퍼와, 이 모니터용 출력 버퍼를 활성화하기 위한 모니터 제어 신호를 공급하는 모니터 제어 입력 단자를 포함하여 구성된다.
이 경우, 모니터 출력 단자는, 전용 단자로서 설치하여도 좋고, 적어도 일부를 다른 신호 단자와 공용으로 하는 것도 가능하다.
또한 본 발명에 있어서, 제어 신호 전환 수단은 예를 들면, 상기 제어 신호 발생 회로 중 적어도 일부를 불활성화하기 위한 전환 제어 신호를 입력하기 위한 전환 제어 신호 입력 단자와, 상기 외부 제어 신호를 입력하기 위한 외부 제어 신호 입력 단자를 포함하여 구성된다. 또한 이 경우, 상기 제1 내지 제3 제어 신호 중 적어도 하나에 대해, 외부 제어 신호 입력 단자를 설치하지 않고, 클럭 신호 입력 단자로부터의 클럭 신호를 상기 외부 제어 신호로서 이용하도록 하는 것도 가능하다.
도 1은 본 발명의 실시예에 따른 SRAM의 셀 어레이 및 그 주변의 구성을 나타내는 도면.
도 2는 동일한 실시예의 더욱 주변의 회로 구성을 나타내는 도면.
도 3은 동일한 실시예의 메모리셀, 비트선 프리차지 회로 및 컬럼 게이트의 구성을 나타내는 도면.
도 4는 동일한 실시예의 센스 앰프 회로의 구성을 나타내는 도면.
도 5는 동일한 실시예의 기록 회로의 구성을 나타내는 도면.
도 6은 동일한 실시예의 제어 신호 발생 회로의 구성을 나타내는 도면.
도 7a는 동일한 실시예의 내부 제어 신호의 모니터 동작을 설명하기 위한 타이밍도.
도 7b는 동일한 실시예의 내부 제어 신호의 모니터 동작을 설명하기 위한 타이밍도.
도 8a는 동일한 실시예의 내부 제어 신호의 전환 제어에 따른 테스트 동작을 설명하기 위한 타이밍도.
도 8b는 동일한 실시예의 내부 제어 신호의 전환 제어에 따른 테스트 동작을 설명하기 위한 타이밍도.
도 9는 동일한 실시예의 내부 제어 신호의 전환 제어에 의한 테스트 동작을 설명하기 위한 타이밍도.
도 10은 종래의 SRAM의 구성을 나타내는 도면.
도 11a는 종래의 SRAM의 동작을 설명하기 위한 타이밍도.
도 11b는 종래의 SRAM의 동작을 설명하기 위한 타이밍도.
도 12는 종래의 SRAM의 동작 속도의 영향을 설명하기 위한 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 행 디코더
3 : 워드선 구동 회로
4 : 열 디코더
5 : 컬럼 게이트
6 : 센스 앰프 회로
7 : 판독용 데이터 버퍼
8 : 기입 회로
9 : 데이터 레지스터
10 : 기록용 데이터 버퍼
11 : 제어 신호 발생 회로
11a : 워드선 펄스 신호 (WLP) 발생 회로
11b : 기입 펄스 신호 (WP) 발생 회로
11c : 센스 앰프 펄스 신호 (SAP) 발생 회로
12a∼12c : 모니터용 출력 버퍼
13a∼13c : 모니터 출력 단자
14 : 모니터 제어 신호 (PM) 입력 단자
16 : 전환 제어 신호 (PCS) 입력 단자
18 : 기입 펄스 제어 신호 (WPC) 입력 단자
20 : 센스 앰프 펄스 제어 신호 (SAPC) 입력 단자
22 : 클럭 신호 (CLK) 입력 단자
24 : 어드레스 신호 (Add) 입력 단자
15, 17, 19, 21, 23, 31 : 입력 버퍼
25 : 어드레스 버퍼/레지스터
27, 29 : 버퍼/레지스터
32 : 커맨드 디코더
이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.
도 1은, 본 발명의 실시예에 의한 클럭 동기형 SRAM의 메모리 셀 어레이(1)와 그 주변의 회로 구성을 나타내고, 도 2는 또한 도 1의 회로의 주변에 배치되는 회로의 구성을 나타내고 있다.
메모리 셀 어레이(1)는, 복수개의 비트선쌍 BL, bBL과 워드선 WL의 각 교차부에 스태틱형의 메모리셀 MC를 배치하여 구성된다. 이 메모리 셀 어레이(1)의 워드선 WL을 선택 구동하기 위해 로우 디코더(2)와 워드선 구동 회로(3)가 설치되어 있다. 로우 디코더(2)는 로우 어드레스 RA를 디코드하여 한개의 워드선 WL을 선택하는 것이다. 워드선 구동 회로(3)는, 클럭 신호에 동기하여 발생되는 워드선 펄스 신호 WLP에 의해 활성화되어 디코드 출력을 워드선 WL로 전송하는 AND 게이트 G1에 의해 구성되어 있다.
메모리 셀 어레이(1)의 비트선쌍 BL, bBL은, 컬럼 디코더(4)와 그 디코드 출력에 의해 제어되는 컬럼 게이트(CSG: 5)에 의해 선택된다. 컬럼 디코더(4)는 컬럼 어드레스 CA를 디코드하여 하나의 컬럼 선택을 행함으로써, 그 디코드 출력에 의해 컬럼 게이트(5)가 선택적으로 온 구동되어, 비트선쌍 BL, bBL이 데이터선쌍 DQ, bDQ에 접속된다.
데이터선쌍 DQ, bDQ에는, 비트선 데이터를 판독하기 위한 센스 앰프 회로(6)와, 비트선 BL, bBL에 기입 데이터를 전송하는 기입 회로(8)가 설치되어 있다. 센스 앰프 회로(6)는, 클럭 신호 CLK에 동기하여 발생되는 센스 앰프 펄스 신호 SAP와, 커맨드에 기초하여 데이터 판독 모드로 발생되는 센스 앰프 제어 신호 SAC와의 논리곱에 의해 활성화된다. 기입 회로(8)는, 클럭 신호 CLK에 동기하여 발생되는 기입 펄스 신호 WP와, 커맨드에 기초하여 데이터 기입 모드로 발생되는 기입 제어 신호 WCC와의 논리곱에 의해 활성화된다.
센스 앰프 회로(6)에 의한 판독 데이터는, 판독용 데이터 버퍼(7)를 통해 데이터 출력 단자 DOUT로 추출된다. 커맨드에 기초하여 발생되는 출력 버퍼 제어 신호 OBC에 의해 활성화되는 판독용 데이터 버퍼(7)를 통해 데이터 출력 단자 DOUT로 추출된다. 기입 데이터는, 데이터 입력 단자 DIN으로부터 기입용 데이터 버퍼(10)를 통해 데이터 레지스터(9)로 전송 보유되고, 이곳으로부터 기입 회로(8)로 전송된다.
메모리 셀 어레이(1)의 각 비트선쌍 BL, bBL에는 각각, 비트선 프리차지 회로 PCH가 설치되어 있다. 이 비트선 프리차지 회로 PCH는 기입 펄스 신호 WP와, 워드선 펄스 신호 WLP가 입력되는 NOR 게이트 G2에 의해 제어된다. 즉, NOR 게이트 G2는, 워드선 펄스 신호 WLP와 기입 펄스 신호 WP가 모두 "L"일 때에 "H"를 출력하고, 이에 따라 비트선 프리차지 회로 PCH가 활성화된다.
내부 제어 신호인 워드선 펄스 신호 WLP, 기입 펄스 신호 WP 및 센스 앰프 펄스 신호 SAP를 발생하기 위해서, 도 2에 도시한 바와 같이 제어 신호 발생 회로(11)가 설치되어 있다. 이 제어 신호 발생 회로(11)를 구성하는 워드선 펄스 신호(WLP) 발생 회로(11a), 기입 펄스 신호(WP) 발생 회로(11b) 및 센스 앰프 펄스 신호(SAP) 발생 회로(11c)는, 클럭 버퍼(23)에 의해 클럭 신호 입력 단자(22)로부터 저장되는 클럭 신호 CLK에 기초하여, 각각 타이밍과 펄스 폭이 결정된 워드선 펄스 신호 WLP, 기입 펄스 신호 WP 및 센스 앰프 펄스 신호 SAP를 발생한다.
이 실시예에서는, 제어 신호 발생 회로(11)로부터 발생되는 각 내부 제어 신호의 타이밍과 펄스 폭을, 외부로부터 전환 가능하게 하기 위해서, 전환 제어 신호 PCS를 입력하는 PCS 입력 단자(16), 기입 펄스 제어 신호 WPC를 입력하는 WPC 입력 단자(18), 센스 앰프 펄스 제어 신호 SAPC를 입력하는 SAPC 입력 단자(20)가 설치되어 있다. 전환 제어 신호 PCS, 기입 펄스 제어 신호 WPC 및 센스 앰프 제어 신호 SAPC는 각각 버퍼(17, 19, 21)를 통해 저장되어, 제어 신호 발생 회로(11)로 공급된다.
상세한 내용은 후술하겠지만, 전환 제어 신호 PCS가 입력되지 않을 때에는, 제어 신호 발생 회로(11)는, 타이밍 및 펄스 폭이 내부적으로 미리 설정된 워드선 펄스 신호 WLP, 기입 펄스 신호 WP 및 센스 앰프 펄스 신호 SAP를 출력한다. 전환 제어 신호 PCS가 입력되면, 제어 신호 발생 회로(11)의 일부가 불활성으로 되고, 외부로부터 공급되는 기입 펄스 제어 신호 WPC, 센스 앰프 펄스 제어 신호 SAPC에 기초하여 타이밍이 설정된 기입 펄스 신호 WP 및 센스 앰프 펄스 신호 SAP를 발생하게 된다. 워드선 펄스 신호 WLP는, 외부 제어 신호를 공급하지 않고, 클럭 신호 CLK의 주기의 조정에 의해, 타이밍 및 펄스폭을 조정할 수 있도록 하고 있다.
또한 이 실시예에서는, 도 2에 도시한 바와 같이, 제어 신호 발생 회로(11)로부터 발생되는 각 내부 제어 신호 펄스를 외부로 추출하여 모니터하기 위해서, 각 내부 제어 신호를 각각 외부로 출력하기 위한 모니터용 출력 버퍼(12a, 12b, 12c)와 이들에 대응하는 모니터 출력 단자(13a, 13b, 13c)가 설치되어 있다. 그리고, 통상의 데이터 판독/기입의 동작 모드와, 모니터 단자(13a , 13b, 13c)를 이용한 내부 제어 신호의 모니터를 행하는 동작 모드와의 전환을 행하기 위해서, 모니터 제어 신호 PM을 입력하는 PM 입력 단자(14)와 입력 버퍼(15)가 설치되어 있다. 모니터 제어 신호 PM은 모니터 동작 모드에 있어서 모니터용 출력 버퍼(12a, 12b, 12c)를 활성화하는 것이다.
모니터 출력 단자(13a, 13b, 13b)는 전부 모니터 전용 단자여도 상관없지만, 이 실시예에서는 그 일부를 다른 단자와 공용으로 하고 있다. 구체적으로, 기입 펄스 신호 모니터 단자(13b)는 전용 단자가 아니라, 데이터 출력 단자 DOUT를 이용하고 있다. 이 때문에, 출력 버퍼 제어 신호 OBC와 모니터 제어 신호 PM의 논리곱을 취하는 AND 게이트 G3이 설치되고, 이 AND 게이트 G3의 출력에 의해, 모니터용 출력 버퍼(12b)가 활성화되도록 하고 있다.
또한, 이 출력 버퍼(12b)의 출력은, 도 1에 도시한 데이터 출력 단자 DOUT로 이어지는 출력 버퍼(7)에도 그 활성, 불활성을 제어하는 신호로서 입력된다. 즉, 기입 펄스 신호 WP의 모니터용 출력 버퍼(12b)를 활성화했을 때에는, 데이터 출력 단자 DOUT로 연결되는 출력 버퍼(7)를 불활성으로 한다. 이에 따라, 데이터 출력 단자 DOUT는, 통상 동작 모드에서의 판독 데이터 출력과, 테스트 동작에서의 모니터 출력이 충돌하지 않도록 공용되게 된다.
어드레스 입력 단자(24)로부터 입력되는 외부 어드레스 Add는, 클럭 신호 CLK에 의해 어드레스 버퍼/레지스터(25)에 저장된다. 저장된 어드레스 Add 중, 로우 어드레스 RA는 로우 디코더(2)에, 컬럼 어드레스 CA는 컬럼 디코더(4)에 각각 공급된다. 입력 단자(26, 28)에 제공되는 칩인에이블 신호/CE, 기록 인에이블 신호/WE는 각각, 클럭 신호 CLK에 의해 버퍼/레지스터(27, 29)에 저장되고, 커맨드 디코더(32)로 보내진다. 입력 단자(30)로부터 입력되는 출력 인에이블 신호/OE는, 버퍼(31)를 통해 커맨드 디코더(32)에 공급된다.
커맨드 디코더(32)에서는, 공급된 신호의 논리 합성에 의해, 기입 회로 제어 신호 WCC, 센스 앰프 제어 신호 SAC, 및 출력 버퍼 제어 신호 OBC를 생성한다. 구체적으로, 기입 회로 제어 신호 WCC는, /CE=/WE="L" 인 데이터 기입 동작일 때에 액티브(="H")로 된다. 센스 앰프 제어 신호 SAC는 /CE="L", /WE="H"인 데이터 판독 동작일 때에 액티브(="H")로 된다. 출력 버퍼 제어 신호 OBC는, /CE=/OE="L", 또한 /WE="H"인 데이터 판독 동작일 때에 액티브(="H")로 된다. 이들 제어 신호가 각각 "L"일 때, 기입 회로(8), 센스 앰프 회로(6), 출력 버퍼(7)는 고출력 임피던스의 비활성 상태로 유지된다.
도 3은, 메모리셀 MC와 비트선 프리차지 회로 PCH, 및 컬럼 게이트 CSG의 부분의 구체적 구성을 나타내고 있다. 메모리셀 MC는, 인버터 I1,12를 역병렬 접속한 래치와, 그 노드를 비트선쌍 BL, bBL에 선택적으로 접속하기 위한 선택 트랜지스터 Q1, Q2로 구성된다. 비트선 프리차지 회로 PCH는, 게이트 G2의 출력에 의해 온 구동되어 전원 VCC에 의해 비트선쌍 BL, bBL을 충전하는 트랜지스터 Q3, Q4에 의해 구성되어 있다. 컬럼 게이트 CSG는, 컬럼 디코더 출력에 의해 온 구동되는 CMOS 트랜스퍼 게이트 TG1, TG2에 의해 구성되어 있다.
도 4는, 센스 앰프 회로(6)의 구성을 나타내고 있다. 이 센스 앰프 회로(6)는, 트랜스퍼 게이트 QP1, QP2를 통해 각각 데이터쌍 DQ, bDQ에 접속되는 노드를 포함하는 플립플롭형 센스 앰프 본체(601)와, 이 센스 앰프 본체(601)에 의한 판독 데이터를 보유하기 위한 인버터 I45, I46의 역병렬 접속으로 이루어지는 래치 회로(602)를 포함한다. 또한, 센스 앰프 본체(601)의 활성화 트랜지스터 QP3, QN3을 제어하기 위해, 활성화 제어 회로(603)를 포함한다.
활성화 제어 회로(603)는, 클럭 신호 CLK에 동기하여 각 클럭 사이클에서 발생되는 센스 앰프 펄스 신호 SAP와, 데이터 판독의 사이클에서 발생되는 센스 앰프제어 신호 SAC의 논리곱을 취하는 AND 게이트 G42가 주체이다. 센스 앰프 펄스 신호 SAP는 OR 게이트 G41과 짝수단의 인버터 체인에 의한 지연 회로 D1에 의해, 지연 회로 D1의 지연 시간만큼 펄스 폭을 넓혀 AND 게이트 G42로 이송된다. 이에 따라, 센스 앰프 본체(601)는, 센스 앰프제어 신호 SAC가 "H"인 데이터 판독의 사이클에 있어서, 센스 앰프 펄스 신호 SAP의 확대된 펄스 폭의 시간 활성화된다.
활성화 제어 회로(603)는, 센스 앰프 펄스 신호 SAP와 센스 앰프제어 신호 SAC의 논리곱을 취하는 AND 게이트 G43을 포함한다. 또한, 이 AND 게이트 G43의 출력에 의해 제어되는 클럭·인버터(604)가 센스 앰프 본체(601)와 데이터 래치(602)사이에 설치되어 있다. 즉, 센스 앰프 본체(601)에 의해 판독된 데이터는, 인버터 I42를 통해, 클럭·인버터(604)를 통해 래치 회로(602)로 전송된다. 활성화 제어 회로(603)의 지연 회로 D1은, 클럭·인버터(604)가 오프가 된 후에 센스 앰프 본체(601)가 불활성이 되도록, 센스 앰프 본체(601)의 활성화 시간을 제어하게 된다.
도 5는, 기입 회로(8)의 구성을 나타내고 있다. 기입 회로(8)는, 상보 데이터를 데이터선쌍 DQ, bDQ로 공급하기 위한 출력 회로(81, 82)를 포함한다. 이들 출력 회로(81, 82)를 데이터 입력 단자 DIN의 데이터에 기초하여 상보적으로 제어하기위해, 인버터 I51∼I53, NOR 게이트 G52, G53을 포함한다. NAND 게이트 G51은, 클럭 신호 CLK에 동기하여 각 클럭 사이클에서 발생되는 기입 펄스 WP와, 데이터 기입 동작 모드의 사이클에서만 발생되는 기입 회로 제어 신호 WCC의 일치 검출을 행한다. 이 NAND 게이트 G51의 출력이 "L"일 때, NOR 게이트 G52, G53의 출력은, 기입 데이터에 따라 한쪽이 "H", 다른 쪽이 "L"이 된다. 이에 따라 출력 회로(81, 82)에 의해, 데이터선쌍 DQ, bDQ에 상보 신호가 제공된다.
도 6은, 제어 신호 발생 회로(11)의 구체적인 구성이다. 전환 제어 신호 PCS는 상술된 바와 같이, 제어 신호 발생 회로(11) 일부의 활성, 비활성을 제어하고, 미리 설정된 펄스 폭과 타이밍에서 워드선 펄스 신호 WLP, 기입 펄스 신호 WP 및 센스 앰프 펄스 신호 SAP를 발생하거나(통상 동작 모드), 혹은 이들 펄스 폭이나 타이밍을 외부 제어 신호에 의해 전환하는 (테스트 동작 모드) 제어를 행하는 것이다. 통상 동작 모드일 때는, 전환 제어 신호 PCS="L"이다. 이 때, WLP 발생 회로(11a), WP 발생 회로(11b) 및 SAP 발생 회로(11c)에서는 각각, AND 게이트 G60, G63 및 G66이 비활성으로 유지되고, AND 게이트 G61, G64 및 G67이 활성으로 유지된다.
그리고 이 통상 동작 모드일 때, WLP 발생 회로(11a)에서는, 클럭 신호 CLK와, 이것을 홀수단의 인버터 체인으로 이루어지는 지연 회로(61)에 의해 지연된 신호와의 곱이 AND 게이트 G61에 의해 취해지고, 또한 이 AND 게이트 G61의 출력이 OR 게이트 G62를 통해, 짝수단의 인버터 체인으로 이루어지는 지연 회로(62)를 통해, 워드선 펄스 신호 WLP로서 추출된다. 지연 회로(61)는, 워드선 펄스 신호 WLP의 펄스 폭을 결정하고, 지연 회로(62)의 지연 시간 τ1은, 워드선 펄스 신호 WLP의 클럭 신호 상승으로부터의 타이밍을 결정한다.
통상 동작 모드에서의 WP 발생 회로(11b)에 의한 기입 펄스 신호 WP의 발생의 동작도 마찬가지다. 즉, 클럭 신호 CLK와 이것을 홀수단의 인버터 체인으로 이루어지는 지연 회로(63)에 의해 지연한 신호와의 곱이 AND 게이트 G64에 의해 취해지고, 그 출력이 OR 게이트 G65를 통해, 짝수단의 인버터 체인으로 이루어지는 지연 회로(64)를 통해, 기입 펄스 신호 WP로서 추출된다. 지연 회로(3)는, 기입 펄스 신호 WP의 펄스 폭을 결정하고, 지연 회로(64)의 지연 시간 τ2는, 기입 펄스 신호 WP의 클럭 신호 상승으로부터의 타이밍을 결정한다.
통상 동작 모드에서의 SAP 발생 회로(11c)에 의한 감지 감지기 펄스 신호 SAP의 발생의 동작도 마찬가지다. 클럭 신호 CLK와 이것을 홀수단의 인버터 체인으로 이루어지는 지연 회로(65)에 의해 지연한 신호와의 곱이 AND 게이트 G67에 의해 취해지고, 그 출력이 OR 게이트 G68을 통해, 짝수단의 인버터 체인으로 이루어지는 지연 회로(66)를 통해, 센스 앰프 펄스 신호 SAP로서 추출된다. 지연 회로(65)는, 센스 앰프 펄스 신호 SAP의 펄스 폭을 결정하고, 지연 회로(66)의 지연 시간 τ3은, 센스 앰프 펄스 신호 SAP의 클럭 상승으로부터의 타이밍을 결정한다.
PCS="H"가 되는 테스트 모드에서는, WLP 발생 회로(11a), WP 발생 회로(11b) 및 SAP 발생 회로(11c)에서 각각, AND 게이트 G60, G63 및 G66이 활성으로 유지되고, AND 게이트 G61, G64 및 G67이 비활성으로 유지된다. 이 때, WLP 발생 회로(11a)에서는, 클럭 신호 CLK가 AND 게이트 G60 및 OR 게이트 G62를 통해, 지연 회로(62)를 통해, 워드선 펄스 신호 WLP로서 출력된다. 즉, WLP 발생 회로(11a)에서는 외부 제어 신호를 이용하지 않고, 클럭 신호 CLK 그 자체를 워드선 펄스 신호 WLP로서 이용하고 있다. 클럭 신호 CLK의 펄스 폭과 지연 회로(62)에 의한 지연 시간이, 워드선 펄스 신호 WLP의 펄스 폭 및 타이밍을 결정한다.
한편, WP 발생 회로(11b)에서는, 외부 제어 신호인 기입 펄스 제어 신호 WPC가, PCS="H"에 의해 활성화되고 있는 AND 게이트 G63으로 들어간다. 그리고 이 AND 게이트 G63의 출력이 OR 게이트 G65를 통해, 지연 회로(64)를 통해, 기입 펄스 신호 WP로서 출력된다. 즉 이 때, 외부로부터 공급하는 기입 펄스 제어 신호 WPC의 펄스 폭을 제어함으로써, 기입 펄스 신호 WP의 펄스 폭이 결정된다. 기입 펄스 신호 WP의 발생 타이밍은, 지연 회로(64)에 의한 지연 시간 τ2와, 공급되는 제어 신호 WPC의 클럭 신호 CLK에 대한 지연분의 합에 따라 결정된다.
SAP 발생 회로(11c)에서도 마찬가지로, 외부 제어 신호인 센스 앰프 펄스 제어 신호 SAPC가, PCS="H"에 의해 활성화되고 있는 AND 게이트 G66으로 들어간다. 그리고 이 AND 게이트 G66의 출력이 OR 게이트 G68을 통해, 지연 회로(66)를 통해, 센스 앰프 펄스 신호 SAP로서 출력된다. 이 때, 외부로부터 공급하는 센스 앰프 펄스 제어 신호 SAPC의 펄스 폭을 제어함으로써, 센스 앰프 펄스 신호 SAP의 펄스 폭이 결정된다. 센스 앰프 펄스 신호 SAP의 발생 타이밍은, 지연 회로(66)에 의한 지연 시간 τ3과, 공급되는 제어 신호 SAPC의 클럭 신호 CLK에 대한 지연분의 합에 따라 결정된다.
이상과 같이 구성된 클럭 동기형 SRAM의 통상의 데이터 판독/기입의 동작은, 종래와 변함이 없다. 이 통상 동작일 때, 상술된 바와 같이 모니터 제어 신호 PM은 "L"이고, 또한 전환 제어 신호 PCS는 "L"이다. 이어서, 내부 제어 신호의 모니터 동작을 행하는 경우에는, PCS="L"인 상태에서, 모니터 제어 신호 PM을 "H"로 하여, 어드레스 입력, 데이터 입력을 행한다. 구체적으로, 기록 사이클과 이어지는 판독 사이클을 실행했을 때의 동작 파형을, 도 7a 및 도 7b에 도시한다. 도 7a와 도 7b는, 일부 시간을 오버랩시켜, 연속하는 사이클인 것을 나타내고 있다.
기록 사이클에서는, 행 어드레스 RA로서 어드레스 #p1, 열 어드레스 CA로 하여 어드레스 #q1을 입력한 데이터 기입 동작을 나타내고 있다. 이 때, 워드선 펄스 신호 WLP는, 클럭 신호 CLK의 상승 엣지로부터 시간 τ1(도 6의 지연 회로(62)의 지연 시간)의 타이밍에서 발생하고, 기입 펄스 신호 WP는, 클럭 신호 CLK의 상승 엣지로부터 시간 τ2(도 6의 지연 회로(64)의 지연 시간)의 타이밍에서 발생하고 있다. 기입 회로(8)는, 기입 펄스 신호 WP와, 기입 회로 제어 신호 WCC의 AND에 의해 활성화된다.
도 7a에서는, 행 디코더(RD) 출력이 활성이 된 후, 워드선 펄스 신호 WLP가 활성이 되고, 컬럼 디코드(CD) 출력이 활성이 된 후, 기입 펄스 신호 WP가 활성으로 되어 있다. 이에 따라, 정상적인 데이터 기입 동작이 행해지고, 열 어드레스 #q1 대응의 비트선쌍 BL, bBL에 기입 데이터가 전송되고 있다.
그리고 이 실시예의 경우, 이들 펄스 신호에 대응하여, WLP 모니터 출력이 도 2의 모니터 단자(13a)로 출력되고, WP 모니터 출력은, 도 2의 모니터 단자(13b) (즉, 공용 단자인 데이터 출력 단자 DOUT)로 출력되고 있다.
기록 사이클로 이어지는 판독 사이클에서는, 도 7b에 도시된 바와 같이, 행어드레스 RA로서 어드레스 #p2, 열 어드레스 CA로서 어드레스 #q2를 입력한 데이터 판독 동작을 나타내고 있다. 이 때도, 워드선 펄스 신호 WLP는, 클럭 신호 CLK의 상승 엣지로부터 시간 τ1(도 6의 지연 회로(62)의 지연 시간)의 타이밍에서 발생하고 있다. 또한 센스 앰프 펄스 신호 SAP는, 클럭 신호 CLK의 상승 엣지로부터 시간 τ3(도 6의 지연 회로(66)의 지연 시간)의 타이밍으로 발생하고 있다. 이들 제어 신호에 대응하여, WLP 모니터 출력이 모니터 단자(13a)에, 또한 SAP 모니터 출력이 모니터 단자(13c)에 각각 얻을 수 있다.
이상과 같이, 모니터 제어 신호 PM="H", 전환 제어 신호 PCS="L"의 조건으로 데이터 기입/판독 동작을 행하게 함에 따라, 내부 제어 신호인 워드선 펄스 신호 WLP, 기입 펄스 신호 WP 및 센스 앰프 펄스 신호 SAP를 모니터할 수 있다. 이에 따라, 최적의 내부 제어 신호의 타이밍 및 펄스 폭과의 비교에 따른 평가 검증이 가능해진다.
이어서, 모니터 제어 신호 PM="H", 전환 제어 신호 PCS="H"의 조건으로, 내부 제어 신호를 외부 제어 신호로 전환하여 테스트 동작을 행했을 때의 동작 타이밍을 도 8a 및 도 8b에 도시한다. 이 경우도, 도 8a는 기록 사이클, 도 8b는 이어지는 판독 사이클이고, 양자의 시간을 일부 오버랩시켜 나타내고 있다. 칩 인에이블 신호/CE, 기록 인에이블 신호/WE, 어드레스 Add 입력, 데이터 입력 DIN은, 도 7a 및 도 7b와 마찬가지이므로 생략하고 있다.
이 테스트 동작 모드에서는, 도 8a에 도시된 바와 같이, 워드선 펄스 신호 WLP는, 클럭 신호 CLK의 펄스 폭으로 결정되는 펄스 폭을 갖고, 클럭 신호 CLK의상승 엣지로부터 시간 τ1의 타이밍에서 발생된다. 도 6에서 설명한 바와 같이. 워드선 펄스 신호 WLP에 대해서는, 외부 제어 신호는 이용하지 않지만, 도 8a에 파선과 실선으로 나타낸 바와 같이, 클럭 신호 CLK의 폭을 변화시킴에 따라, 워드선 펄스 신호 WLP의 펄스 폭을 설정할 수 있다. 그리고 이 워드선 펄스 신호 WLP에 대해, 모니터 단자(13a)로부터 WLP 모니터 출력을 얻을 수 있다.
기입 펄스 신호 WP에 대해서는, 외부 제어 신호인 기입 펄스 제어 신호 WPC의 공급에 따라, 이 기입 펄스 제어 신호 WPC의 펄스 폭으로 펄스 폭이 결정된다. 또한 기입 펄스 신호 WP의 발생 타이밍은, 도 8a에 도시된 바와 같이, 기입 펄스 제어 신호 WPC의 상승 엣지로부터 시간 τ2가 된다. 그리고 이 기입 펄스 신호 WP의 행 디코더 RD 출력이나 열 디코더 CD 출력과의 타이밍 관계는, 파선과 실선으로 나타낸 바와 같이. 외부로부터의 기록 펄스 제어 신호 WPC의 공급 타이밍에 의해 설정할 수 있다. 이 기입 펄스 신호 WP의 모니터 출력은, 도 7a의 경우와 마찬가지로, 판독 데이터 출력 단자 DOUT로부터 얻을 수 있다.
센스 앰프 펄스 신호 SAP에 대해서도, 외부 제어 신호인 센스 앰프 펄스 제어 신호 SAPC의 공급에 의해, 이 제어 신호 SAPC의 펄스 폭으로 펄스 폭이 결정된다. 또한 센스 앰프 펄스 신호 SAP의 발생 타이밍은, 도 8b에 도시된 바와 같이, 제어 신호 SAPC의 상승 엣지로부터 시간 τ3이 된다. 이 센스 앰프 펄스 신호 SAP의 디코더 출력과의 타이밍 관계는, 파선과 실선으로 나타낸 바와 같이. 외부로부터의 센스 앰프 펄스 제어 신호 SAPC의 공급 타이밍에 따라 설정할 수 있다. 이 센스 앰프 펄스 신호 SAP의 모니터 출력은, 도 7b의 경우와 마찬가지로, 전용의 모니터 단자(13c)로부터 얻을 수 있다. 판독 사이클의 후반에서는, 출력 버퍼 제어 신호 OBC가 "H"가 되고, 판독 데이터가 출력 단자 DOUT에 추출된다. 이 때, 도 2의 모니터용 출력 버퍼(12b)는, 출력 버퍼 제어 신호 OBC="H"에 의해 비활성이 되고, 모니터 출력과 판독 데이터 출력의 충돌은 피할 수 있다.
이상과 같이 이 테스트 동작 모드를 실행하면, 제어 신호 발생 회로를 변경하지 않고, 각 내부 제어 신호의 타이밍이나 펄스 폭을 조정한 동작 테스트를 행할 수 있고, 최적 조건의 검증이 가능해진다. 구체적으로는, 고속 데이터 판독을 위한 센스 앰프 회로 활성화의 최적 조건, 고속 데이터 기입을 위한 기입 회로 활성화의 최적 조건, 메모리셀 전류 삭감을 위한 워드선 활성화의 최적 조건 등의 검증이 가능하다.
또, 도 8a, 도 8b의 동작 설명에서는, 모니터 제어 신호를 PM="H"로 고정하여, 기록 사이클 및 판독 사이클을 실행했지만, 내부 제어 신호의 타이밍 관계의 확인을 취한 후에는, PM="L"로 고정해도 좋다. 이 경우, 리드용 데이터 단자 DOUT에는, 메모리 셀 어레이로부터의 판독 데이터만이 출력된다. 따라서, 기록 사이클로부터 노드 사이클에의 전환시에, 기입 펄스 신호 WP의 모니터 출력 단자로서 공용하고 있는 데이터 출력 단자 DOUT에 WP 모니터 출력이 나옴에 따른 그 후의 판독 데이터에의 악영향이 방지되고 있다.
이어서, 상술된 테스트 동작 모드에 있어서, 먼저 도 12b에서 설명한 고주파 클럭에서의 동작 파형과 동일한 동작 파형을, 저주파 클럭에 의해 실현하는 예를 설명한다. 도 9는 그 동작 파형이다. 이것은, 기본적으로 도 8a 및 도 8b와 마찬가지로, 전환 신호 PCS="H"로 하여, 내부 펄스 제어 신호를 외부로부터 제어하고 있다. 이 때, 기입 펄스 신호 WP의 펄스 폭을 길게 함으로써, 기록 사이클에서의 기입 데이터에 의한 다음의 판독 사이클에의 영향을 평가하려는 것이다. 클럭 신호 CLK의 주파수는 낮은 것을 이용하고 있지만, 기록 사이클에서의 기입 데이터에 따른 판독 사이클의 비트선에의 영향이 나타나고 있어, 도 12b와 등가의 동작 파형으로 되어 있다.
이와 같은 조건으로, 동작 주파수가 낮은 염가의 테스터를 이용하여 메모리 특성의 평가를 행하면, 동작 주파수를 높여 고속의 테스터를 이용하여 행하는 특성 평가와 등가의 특성 평가가 가능해진다.
본 발명은, 상기 실시예에 한정되지 않는다. 예를 들면 상기 실시예에서는, 내부 제어 신호로서 워드선 펄스 신호 WLP, 기입 펄스 신호 WP 및 센스 앰프 펄스 신호 SAP의 세개에 대한 모니터 및 외부 제어를 설명했지만, 모니터 및 외부 제어를 행하는 것은 이들 중 어느 하나라도 의미가 있다.
또한 상기 실시예에서는, 내부 제어 펄스의 클럭 엣지로부터의 타이밍을 결정하는 지연 회로를, 외부 제어의 경우의 외부 제어 신호 엣지로부터의 타이밍을 결정하는 지연 회로로서 그대로 이용했지만, 이들 지연 회로를 따로따로 설치하도록 해도 좋다.
또한 상기 실시예에서는, 내부 제어 신호의 모니터와 외부로부터의 가변 제어를 가능하게 했지만, 모니터만, 혹은 외부로부터의 가변 제어만을 가능하게 해도 충분히 메모리의 특성 평가에 효과가 있다.
또한, 상기 실시예에서는, 워드선 펄스 신호 WLP에 대해서는 외부 제어 신호 단자를 설치하지 않고, 클럭 신호 단자로부터의 클럭 신호를 이용하여, 워드선 펄스 신호 WLP의 타이밍과 펄스 폭 제어를 행했지만, 다른 제어 신호에 대한 것과 마찬가지로 특별한 외부 제어 신호 단자를 준비해도 좋다. 또한, 워드선 펄스 신호 WLP가 아니고, 기입 펄스 신호 WP 또는 센스 앰프 펄스 신호 SAP에 대해, 상기 실시예에서의 워드선 펄스 신호 WLP에 대한 것과 마찬가지로, 클럭 신호를 외부 제어 신호로서 이용하도록 해도 좋다.
또한, 실시예에서는 SRAM을 설명했지만, 이것에 한하지 않고 클럭 동기형의 다른 각종 반도체 기억 장치에 마찬가지로 적용하는 것이 가능하다.
이상 진술한 바와 같이 본 발명에 따르면, 클럭 신호에 기초하여 발생되는 내부 제어 신호의 타이밍이나 펄스 폭을 모니터하는 것을 가능하게 함으로써, 클럭 동기형 반도체 기억 장치의 내부 회로의 검증 평가가 용이해진다. 또한 본 발명에 있어서, 내부 제어 신호의 타이밍이나 펄스 폭을 외부로부터 전환 제어 가능하게 함에 따라, 한층 다양한 메모리 특성의 평가 검증이 가능해진다.

Claims (16)

  1. 메모리 셀 어레이와,
    클럭 신호의 엣지에 기초하여 적어도 제1 내지 제3 제어 신호를 생성하는 제어 신호 발생 회로와,
    상기 제어 신호 발생 회로로부터 발생되는 상기 제1 제어 신호에 동기하여 상기 메모리 셀 어레이의 워드선을 구동하는 워드선 구동 회로와,
    상기 제어 신호 발생 회로로부터 발생되는 상기 제2 제어 신호에 동기하여 상기 메모리 셀 어레이의 비트선 데이터를 판독하는 센스 앰프 회로와,
    상기 제어 신호 발생 회로로부터 발생되는 상기 제3 제어 신호에 동기하여 상기 메모리 셀 어레이에 데이터를 기입하는 기입 회로와,
    상기 제어 신호 발생 회로로부터 발생되는 상기 제1 내지 제3 제어 신호 중 적어도 하나를 외부에서 모니터하기 위한 모니터 수단
    을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1 내지 제3 제어 신호를 생성 및 종료시키는 타이밍은 상기 클럭 신호의 상승 또는 하강 엣지를 기초로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제어 신호를 생성 및 종료시키는 상기 타이밍은 외부 제어 신호에 의해 제어되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 제어 신호 발생 회로로부터 발생되는 상기 제1 내지 제3 제어 신호를 이용하여 데이터 판독/기입을 행하는 제1 동작 모드와,
    상기 모니터 수단을 활성화하여 적어도 상기 제1 내지 제3 제어 신호를 출력하는 제2 동작 모드로 동작하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 제어 신호 전환 수단을 추가로 포함하고,
    상기 제1 내지 제3 제어 신호 중 적어도 하나를 대신하여 상기 제어 신호 전환 수단에 의해 외부 제어 신호를 공급하여 데이터 판독/기입을 행하는 제3 동작 모드로 동작하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 제어 신호 전환 수단은,
    상기 제어 신호 발생 회로의 적어도 일부를 비활성화시키는 전환 제어 신호를 입력하기 위한 전환 제어 신호 입력 단자, 및
    상기 외부 제어 신호를 입력하기 위한 외부 제어 신호 입력 단자
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 모니터 수단은,
    상기 제어 신호 발생 회로로부터 발생되는 상기 제1 내지 제3 제어 신호 중 적어도 하나를 출력하기 위한 모니터 출력 단자와,
    상기 제어 신호 발생 회로로부터 발생되는 상기 제1 내지 제3 제어 신호 중 적어도 하나를 상기 모니터 출력 단자로 출력하기 위한 모니터용 출력 버퍼, 및
    상기 모니터용 출력 버퍼를 활성화하기 위한 모니터 제어 신호를 공급하는 모니터 제어 입력 단자
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 모니터 출력 단자는, 전용 단자로서 설치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  9. 제7항에 있어서,
    상기 모니터 출력 단자는 적어도 일부가 다른 신호 단자와 공유로 되어 있는 것을 특징으로 하는 반도체 기억 장치.
  10. 제5항에 있어서,
    상기 제1 내지 제3 제어 신호 중 적어도 하나에 대하여, 어떤 외부 제어 신호 입력 단자도 설치하지 않고, 클럭 신호 입력 단자로부터의 클럭 신호를 상기 외부 제어 신호로서 이용할 수 있도록 한 것을 특징으로 하는 반도체 기억 장치.
  11. 메모리 셀 어레이와,
    클럭 신호에 기초하여 적어도 제1 내지 제3 제어 신호를 생성하는 제어 신호 발생 회로 -상기 제어 신호는 조정가능한 소정의 활성 구간을 가짐- 와,
    상기 제어 신호 발생 회로로부터 발생되는 상기 제1 제어 신호에 동기하여 상기 메모리 셀 어레이의 워드선을 구동하는 워드선 구동 회로와,
    상기 제어 신호 발생 회로로부터 발생되는 상기 제2 제어 신호에 동기하여 상기 메모리 셀 어레이의 비트선 데이터를 판독하는 센스 앰프 회로와,
    상기 제어 신호 발생 회로로부터 발생되는 상기 제3 제어 신호에 동기하여 상기 메모리 셀 어레이에 데이터를 기입하는 기입 회로, 및
    상기 제어 신호 발생 회로로부터 발생되는 상기 제1 내지 제3 제어 신호 중 적어도 하나를 대신하여, 외부 제어 신호에 기초하는 펄스 신호를 상기 제어 신호 발생 회로로부터 생성시키는 제어 신호 전환 수단
    을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서,
    내부적으로 생성된 상기 제1 내지 제3 제어 신호를 생성 및 종료시키는 타이밍은 상기 클럭 신호의 상승 또는 하강 엣지를 기초로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  13. 제11항에 있어서,
    상기 제어 신호를 생성 및 종료시키는 상기 타이밍은 외부 제어 신호에 의해 제어되는 것을 특징으로 하는 반도체 기억 장치.
  14. 제11항에 있어서, 상기 제1 내지 제3 제어 신호 중 적어도 하나를 모니터하기 위한 모니터 수단을 추가로 포함하고,
    상기 제어 신호 발생 회로로부터 발생되는 상기 제1 내지 제3 제어 신호를 이용하여 데이터 판독/기입을 행하는 제1 동작 모드와,
    상기 모니터 수단을 활성화하여 적어도 상기 제1 내지 제3 제어 신호를 출력하는 제2 동작 모드와,
    제어 신호 전환 수단에 의해 외부 제어 신호를 공급하여 데이터 판독/기입을 행하는 제3 동작 모드
    로 동작하는 것을 특징으로 하는 반도체 기억 장치.
  15. 제11항에 있어서,
    상기 제어 신호 전환 수단은,
    상기 제어 신호 발생 회로 중 적어도 일부를 불활성화하기 위한 전환 제어 신호를 입력하는 전환 제어 신호 입력 단자와,
    상기 외부 제어 신호를 입력하는 외부 제어 신호 입력 단자를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  16. 제11항에 있어서,
    상기 제1 내지 제3 제어 신호 중 적어도 하나에 대하여, 어떤 외부 제어 신호 입력 단자도 설치하지 않고, 클럭 신호 입력 단자로부터의 클럭 신호를 상기 외부 제어 신호로서 이용할 수 있도록 한 것을 특징으로 하는 반도체 기억 장치.
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