KR20080026725A - 반도체 메모리 장치의 내부신호 모니터장치 및 모니터방법 - Google Patents

반도체 메모리 장치의 내부신호 모니터장치 및 모니터방법 Download PDF

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KR20080026725A
KR20080026725A KR1020060091630A KR20060091630A KR20080026725A KR 20080026725 A KR20080026725 A KR 20080026725A KR 1020060091630 A KR1020060091630 A KR 1020060091630A KR 20060091630 A KR20060091630 A KR 20060091630A KR 20080026725 A KR20080026725 A KR 20080026725A
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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 테스트모드신호에 응답하여 모니터하고자 하는 내부신호를 받아들이는 내부신호입력수단 및 상기 테스트모드신호에 응답하여 상기 내부신호입력부의 출력신호를 예정된 임의의 패드로 전송하는 내부신호출력수단을 포함하는 반도체 메모리 장치의 내부신호 모니터장치를 제공하고, 반도체 메모리 장치의 내부신호의 모니터방법에 있어서, 테스트모드신호에 응답하여 모니터하고자 하는 하나 또는 복수의 내부신호를 입력받는 단계 및 상기 테스트모드신호에 응답하여 상기 내부신호를 예정된 임의의 패드로 전달하는 단계를 포함하는 반도체 메모리 장치의 내부신호 모니터방법을 제공한다.
내부신호, 패드, 외부 핀, 테스트 모드 결정부, 테스트 모드 신호

Description

반도체 메모리 장치의 내부신호 모니터장치 및 모니터방법{INNER SIGNAL MONITORING DEVICE IN SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MONITORING THE SAME}
도 1은 종래 기술에 따른 반도체 메모리 장치의 내부신호 모니터링 장치를 나타낸 블록도.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 내부신호 모니터장치를 나타낸 구성도.
도 3은 도 2b의 내부신호입력부(251)를 나타낸 회로도.
도 4는 도 3의 조합부(305)를 나타낸 회로도.
도 5a 내지 도 5d는 도 2b의 내부신호출력부(253)를 나타낸 회로도.
도 6은 데이터패드를 모니터신호(outsig)의 출력패드로 사용하는 복수개의 내부신호모니터장치를 나타낸 블록도.
도 7은 도 6의 테스트모드신호생성부(707)를 나타낸 회로도.
도 8a 및 도 8b는 내부신호 모니터장치를 구비하는 반도체 메모리 장치에 적용한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
201 : 내부신호 입력부 203 : 내부신호 출력부
205 : 테스트 모드 결정부 207 : 임의의 패드
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 내부신호 모니터장치 및 모니터방법에 관한 것이다.
반도체 메모리 장치는 메모리셀로부터 리드(read)한 데이터를 여러 내부신호를 통해 입/출력 패드(DQ pad)를 통해 외부로 전달한다. 이때, 여러 요인으로 인해 원하는 데이터가 왜곡되어 전달되거나, 전달되지 않는 문제점이 발생될 수 있다. 이러한 문제점의 원인중 하나가 내부신호의 왜곡인데, 실제로 입/출력 패드로 원하는 데이터가 출력되는지, 안 되는지로 내부신호들의 동작상황을 파악한다. 이런 경우, 원하는 데이터가 출력되지 않으면 여러가지 형태의 테스트를 수행하면서 기대하는 데이터와 실제 출력데이터의 차이를 비교해가면서 내부의 의심스러운 회로를 찾아가고, 신호의 이상 유무를 알기 위해 피코프로브(pico probe)와 같은 장치를 이용하여 오실로스코프(oscilloscope)로 읽어 내거나, 고가의 내부신호 모니터장치(signal probing device)를 사용하여 내부신호들을 파악한다.
그러나, 내부신호를 피코 프로브로 연결하여 오실로스코프로 읽어내거나, 내 부신호 모니터장치를 이용하여 파악하는 것은 데이터 출력의 패스/페일(pass/fail)을 판단하는 단순한 작업보다 훨씬 숙련된 기술을 요구한다. 또한, 실제 내부에서 사용되는 신호들이라고 하는 것은 칩내부에 만들어진 작은 드라이버단의 출력신호들 이어서 이를 측정하기 위해 피코 프로브와 같은 외부 장치가 측정하고 자하는 노드(node)에 직접 접하게 될 경우, 그 측정신호는 왜곡되어 이로 인한 신호 및 동작의 파악이 불가능하게 될 가능성이 있다. 뿐만 아니라, 실제 배선의 경우 보호막으로 둘러싸여 있으므로 이를 제거하기 위한 선행작업이 필요하다. 상술한 내용을 보충하는 도면으로써, 도 1을 들수 있다.
그리고, 패키지(package) 상태에서는 피코 프로브 및 내부신호 모니터장치를 사용하기 위해서는 패키지된 칩을 해체하고 측정해야 하므로, 측정 신호 파악이 상당히 힘들다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 모니터하고자 하는 내부신호를 정밀히 검증할 수 있는 반도체 메모리 장치의 내부신호 모니터장치 및 모니터방법을 제공하는 것을 제1 목적으로 한다.
그리고, 내부신호 모니터시, 종래보다 용이하고 빠르게 검증할 수 있는 반도체 메모리 장치의 내부신호 모니터장치 및 모니터방법을 제공하는 것을 제2 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 테스트모드신호에 응답하여 모니터하고자 하는 내부신호를 받아들이는 내부신호입력수단 및 상기 테스트모드신호에 응답하여 상기 내부신호입력부의 출력신호를 예정된 임의의 패드로 전송하는 내부신호출력수단을 포함하는 반도체 메모리 장치의 내부신호 모니터장치를 제공한다.
그리고, 반도체 메모리 장치의 내부신호의 모니터방법에 있어서, 테스트모드신호에 응답하여 모니터하고자 하는 하나 또는 복수의 내부신호를 입력받는 단계 및 상기 테스트모드신호에 응답하여 상기 내부신호를 예정된 임의의 패드로 전달하는 단계를 포함하는 반도체 메모리 장치의 내부신호 모니터방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 내부신호 모니터장치를 나타낸 구성도이다.
우선, 도 2a를 참조하면, 반도체 메모리 장치의 내부신호 모니터장치는 테스트모드결정부(205)의 출력신호인 테스트모드신호에 응답하여 모니터링 하고자 하는 내부신호를 받아들이는 내부신호입력부(201), 테스트모드신호에 응답하여 내부신호입력부(201)의 출력신호를 예정된 임의의 패드(207)로 전송하는 내부신호출력부(203)를 구비한다.
여기서, 임의의 패드(207)는 어드레스신호가 입력되는 어드레스패드, 데이터가 입/출력되는 데이터패드, 커맨드신호가 입력되는 커맨드패드 및 모니터전용패드(여기서, 모니터전용패드는 반도체 메모리 장치내의 미사용 패드를 활용하여 모니터전용패드로 사용하는 것을 의미함. 이하 모니터전용패드는 상술의 내용과 동일.)를 의미한다.
그리고, 도 2b를 참조하면, 반도체 메모리 장치의 내부신호 모니터장치는 4개의 내부신호를 받아들이는 내부신호입력부(251), 내부신호출력부(253),테스트모드결정부(255) 및 임의의 패드(257)를 구비한다.
여기서, 세부 사항은 도 2a와 동일하나, 내부신호입력부(251)가 4개의 내부신호를 받아들이는 것에 차이가 있다.
계속해서, 내부신호입력부(251)에 대해 설명하면 하기와 같다.
도 3은 도 2b의 내부신호입력부(251)를 나타낸 회로도이다.
도 3을 참조하면, 내부신호입력부(251)는 제1 입력부(301), 제2 입력부(302), 제3 입력부(303), 제4 입력부(304) 및 조합부(305)를 구비한다.
추가적으로, 도 2a의 내부신호입력부(201)는 도 2b의 내부신호입력부(251) 내의 제1 입력부(301) 하나로 이루어질 수 있다.
여기서, 제1 입력부(301)는 제1 내부신호와 제1 테스트모드신호(TM1)를 입력으로 하는 제1 낸드게이트(NAND1), 제1 낸드게이트(NAND1)의 출력신호를 버퍼링하는 제1 인버터(INV1)와 제2 인버터(INV2) 및 제3 인버터(INV3)로 구현할 수 있다.
그리고, 제2 입력부(302), 제3 입력부(303) 및 제4 입력부(304)도 제2 내부 신호, 제3 내부신호 및 제3 내부신호와 개별테스트모드신호(TM2, TM3, TM4)의 차이만 있을뿐 제1 입력부(301)와 같은 회로를 사용한다.
이어서, 조합부(305)는 제1 내지 제4 입력부(301~304)의 출력신호인 개별모니터소스신호(M1~M4)를 입력으로 하는 제1 노어게이트(NOR1), 제1 노어게이트(NOR1)의 출력신호를 반전시켜 모니터소스신호(sourcesig)로 출력하는 인버터(INV13)로 구현할 수 있다.
여기서, 조합부(305)는 도 4와 같은 회로로도 구현할 수 있는데, 이를 설명하면
도 4는 도 3의 조합부(305)를 나타낸 회로도이다.
도 4를 참조하면, 조합부(305)는 제1 테스트모드신호(TM1)에 의해 제1 개별모니터소스신호(M1)를 전달하는 제1 트랜스미션게이트(TG1), 제2 테스트모드신호(TM2)에 의해 제2 개별모니터소스신호(M2)를 전달하는 제2 트랜스미션게이트(TG2), 제3 테스트모드신호(TM3)에 의해 제3 개별모니터소스신호(M3)를 전달하는 제3 트랜스미션게이트(TG3), 제4 테스트모드신호(TM4)에 의해 제4 개별모니터소스신호(M4)를 전달하는 제4 트랜스미션게이트(TG4), 제1 내지 제4 트랜스미션게이트(TG1~TG4)의 출력신호를 래치하는 래치회로(401) 및 래치회로(401)의 출력신호를 반전시켜 모니터소스신호(sourcesig)를 출력하는 인버터(INV14)로 구현할 수 있다. 여기서, 래치회로(401)는 인버터형 래치회로이다.
계속해서, 도 2a 및 도 2b의 내부신호출력부(203, 253)를 설명하기로 하는데, 도 2a 및 도 2b의 내부신호출력부(203, 253)는 동일한 회로이므로, 도 2b의 내 부신호출력부(253)에 대해서만 설명하기 한다.
도 5a 내지 도 5d는 도 2b의 내부신호출력부(253)를 나타낸 회로도이다.
우선, 도 5a를 참조하면, 내부신호출력부(253)는 두 개의 인버터(INV15, INV16)가 직렬로 연결되어 내부신호입력부의 출력신호인 모니터소스신호(sourcesig)를 버퍼링하여 임의의 패드(어드레스패드, 데이터패드, 커맨드패드, 모니터전용패드)로 전송하는 버퍼(INV15, INV16)로 구현할 수 있다.
다음으로, 도 5b를 참조하면, 내부신호출력부(253)는 테스트모드신호(TM_EN)를 반전시키는 인버터(INV29), 인버터(INV29)의 출력신호를 게이트입력으로 하는 제1 피모스트랜지스터(P1), 테스트모드신호(TM_EN)를 게이트입력으로 하는 제1 엔모스트랜지스터(N1), 모니터소스신호(sourcesig)를 게이트입력으로 하는 제2 피모스트랜지스터(P2) 및 제2 엔모스 트랜지스터(N2), 임의의 패드에 접속된 제2 피모스트랜지스터(P2)와 제2 엔모스트랜지스터(N2)의 공통출력단으로 구현할 수 있다.
다음으로, 도 5c를 참조하면, 내부신호출력부(253)는 테스트모드신호(TM_EN)를 반전시키는 제1 인버터(INV17), 제1 인버터(INV17)의 출력신호와 모니터소스신호(sourcesig)를 입력으로 하는 노어게이트(NOR2), 노어게이트(NOR2)의 출력신호를 버퍼링하는 제4 인버터(INV20) 및 제5 인버터(INV21), 제5 인버터(INV21)의 출력신호를 게이트입력으로 하는 엔모스트랜지스터(N3), 테스트모드신호(TM_EN)와 모니터소스신호(sourcesig)를 입력으로 하는 낸드게이트(NAND5), 낸드게이트(NAND5)의 출력신호를 버퍼링하는 제2 인버터(INV18) 및 제3 인버터(INV19), 제3 인버터(INV19)의 출력신호를 게이트입력으로 하는 피모스트랜지스터(P3) 및 임의의 패드와 접속 된 피모스트랜지스터(P3)와 엔모스트랜지스터(N3)의 공통출력단으로 구현할 수 있다.
다음으로, 도 5d는 데이터패드로 모니터신호(outsig)를 전달하는 내부신호출력부(253)로써, 도 5d를 참조하면, 내부신호출력부(253)는 제1 전달부(501), 제2 전달부(507), 제어부(509) 및 출력부(511)를 구비한다.
여기서, 중요한 것은 데이터와 모니터소스신호(sourcesig)와의 충돌 없이 데이터 패드로 출력되도록 해야 한다는 것이다.
이와 같은 충돌을 방지하기 위한 내부신호출력부(253)를 더욱 자세하게 설명하면, 제1 전달부(501)는 테스트모드신호(TM_EN)를 반전시키는 제1 인버터(INV22), 제1 인버터(INV22)의 출력신호와 출력클럭신호(CLK_DO)를 입력으로 하는 제1 낸드게이트(NAND6), 제1 낸드게이트(NAND6)의 출력신호에 응답하여 데이터(DATA)를 전달하는 제1 트랜스미션게이트(TG5), 테스트모드신호(TM_EN)에 따라 모니터소스신호(sourcesig)를 전달하는 제2 트랜스미션게이트(TG6)로 구현할 수 있다. 여기서, 제1 및 제2 트랜스미션게이트(TG5, TG6)의 전달신호는 출력부(511)의 업라인(up line)에 전달된다.
다음으로, 제2 전달부(507)는 테스트모드신호(TM_EN)를 반전시키는 제2 인버터(INV24), 제2 인버터(INV24)의 출력신호와 출력클럭신호(CLK_DO)를 입력으로 하는 제2 낸드게이트(NAND7), 제2 낸드게이트(NAND7)의 출력신호에 응답하여 데이터(DATA)를 전달하는 제3 트랜스미션게이트(TG7), 테스트모드신호(TM_EN)에 따라 모니터소스신호(sourcesig)를 전달하는 제4 트랜스미션게이트(TG8)로 구현할 수 있 다. 여기서, 제3 및 제4 트랜스미션게이트(TG7, TG8)의 전달신호는 출력부(511)의 다운라인(down line)에 전달된다.
다음으로, 제어부(509)는 테스트모드신호(TM_EN)와 데이터(DATA)의 출력을 제어하는 데이터출력신호(DOUT_EN)를 입력으로 하여 출력부(511)의 다운라인(down line)의 리셋을 위한 제1 리셋신호(ENb)를 출력하는 제1 노어게이트(NOR3), 제1 노어게이트(NOR3)의 출력신호를 반전시켜 출력부(511)의 업라인(up line)의 리셋을 위한 제2 리셋신호(EN)를 출력하는 제3 인버터(INV23)로 구현할 수 있다.
다음으로, 출력부(511)는 제2 리셋신호(EN)를 입력으로 하여 업라인(up line)을 리셋시키는 제1 피모스트랜지스터(P4), 제1 전달부(501)의 출력신호를 래치하는 제1 래치회로(515), 제1 래치회로(515)의 출력신호를 버퍼링하는 제4 인버터(INV25)와 제5 인버터(INV26), 제5 인버터(INV26)의 출력신호를 게이트입력으로 하는 제2 피모스트랜지스터(P5), 제1 리셋신호(ENb)를 입력으로 하여 다운라인(down line)을 리셋시키는 제1 엔모스트랜지스터(N4), 제2 전달부(507)의 출력신호를 래치하는 제2 래치회로(517), 제2 래치회로(517)의 출력신호를 버퍼링하는 제6 인버터(INV27)와 제7 인버터(INV28), 제7 인버터(INV28)의 출력신호를 게이트입력으로 하는 제2 엔모스트랜지스터(N5)로 구현할 수 있다.
이와 같은 내부신호출력부(253)의 동작을 간략하게 설명하면, 제어부(509)에서 데이터출력신호(DOUT_EN)와 테스트모드신호(TM_EN)가 논리레벨 로우(low)가 되어 출력부(511)가 동작하지 않다가, 테스트모드가 되어 테스트모드신호(TM_EN)가 논리레벨 하이(high)가 되어 출력부(511)가 동작한다.
동시에, 테스트모드신호(TM_EN)에 의해 제1 전달부(501)의 제1 및 제3 트랜스미션게이트(TG5, TG7)가 동작하지 않고, 제2 및 제4 트랜스미션게이트(TG6, TG8)는 동작하게 된다. 즉, 데이터(DATA)는 출력부(511)로 전달되지 않고, 모니터소스신호(sourcesig)는 출력부(511)로 전달되는 것이다.
이후, 출력부(511)는 모니터소스신호(sourcesig)를 받아 모니터신호(outsig)를 생성하여 데이터패드로 전달하게 된다.
한편, 데이터패드로 모니터신호(outsig)의 출력패드로 사용하는 내부신호 모니터장치는 다수개로 표현될 수도 있는데,
도 6은 데이터패드를 모니터신호(outsig)의 출력패드로 사용하는 복수개의 내부신호모니터장치를 나타낸 블록도이다.
도 6을 참조하면, 반도체 메모리 장치는 제1 모니터장치(701), 제2 모니터장치(703) 및 제n 모니터장치(705)만큼 구비하고, 이들을 제어하는 테스트모드결정부(707)를 구비한다.
여기서, 데이터패드의 경우 데이터의 입/출력으로 사용되므로, 내부신호를 모니터링하는 경우는 노멀동작시 출력되어야 할 메모리셀의 데이터를 읽는 동작에 제약이 있을 수 있다. 그러나, 대표적인 반도체 메모리 장치인 디램(DRAM)은 ×4 동작모드 혹은 ×8 동작모드 또는 ×16 동작모드와 같이 다양한 비트 오거니제이션(bit organization)을 갖는 제품을 동시에 한 칩에 구현하여 사용하므로, 실제 ×4 동작모드와 ×8 동작모드의 경우, 8개 혹은 12개의 데이터패드는 사용되지 않고 있으므로, 이 패드를 사용하여 추가 패드의 부담을 줄일 수 있다. 또한, 테스트 모드시에 데이터패드로 실제의 데이터가 출력되지 않더라도, 이 내부신호의 출력으로 칩의 상태를 파악하는 것은 무리가 없을 것이다.
그리고, 데이터패드를 모니터신호(outsig)의 출력패드로 사용하는 복수개의 내부신호모니터장치의 동작은 앞설명한 내부신호입력부와 도 5d의 내용을 파악하면 알 수 있기 때문에 생략하도록 한다.
도 7은 도 6의 테스트모드신호생성부(707)를 나타낸 회로도이다.
도 7을 참조하면, 테스트모드신호생성부(707)는 개별테스트모드신호(TM<0:n>)를 생성하는 개별테스트모드신호생성부(601), 개별테스트모드신호(TM<0:n>)를 조합하여 테스트모드신호(TM_EN)를 출력하는 조합회로(603)를 구비한다.
여기서, 조합회로(603)는 개별테스트모드신호(TM<0:n>)를 입력으로 하는 노어게이트(NOR4)와 노어게이트(NOR4)의 출력신호를 반전시켜 테스트모드신호(TM_EN)를 출력하는 인버터(INV30)로 구현할 수 있다.
이와같이 설계된 내부신호 모니터장치를 반도체 메모리 장치에 적용할 경우는 하기와 같다.
도 8a 및 도 8b는 내부신호 모니터장치를 구비하는 반도체 메모리 장치에 적용한 도면이다.
우선, 도 8a를 참조하면, 프로브 장치를 이용하여 임의의 패드에 전송된 내부신호를 모니터링하는 경우를 나타낸 것으로써, 이와 같은 방법을 통해 종래의 내부신호의 왜곡 문제를 해결할 수 있다.
또한, 도 8b를 참조하면, 프로브 카드를 이용하여 임의의 패드에 전송된 내부신호를 모니터링하는 경우를 나타낸 것으로써, 마찬가지로 종래의 내부신호의 왜곡 문제를 해결한 수 있다.
전술한 바와 같이, 내부신호를 모니터링할 시, 종래는 모니터링하고자하는 노드에 직접 프로브를 접속시켜 모니터링하기 때문에 노이즈에 의해 내부신호가 왜곡되는 문제점을, 테스트모드신호에 의해 제어되고 모니터신호인 내부신호를 임의의 패드에 전송시켜 상기 문제점을 해결한다.
그리고, 종래에는 패키징 후의 반도체 메모리 장치의 내부신호 모니터시에는 패키징 물질의 제거(측정하고자하는 내부신호가 전달되는 물리적 노드를 노출시켜)하여 모니터링하던 것을, 본 발명에서는 임의의 패드로 내부신호를 전송시켜 외부 핀(pin)을 통해 모니터링하기 때문에 패키징 물질을 제거할 필요가 없다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분 아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
또한, 전술한 실시예에서 내부신호입력부와 내부신호출력부는 복수의 논리회로로 구현하는 경우를 일례로 들어 설명하였으나, 이 역시 하나의 구현예에 지나지 않는다.
이상에서 살펴본 바와 같이, 본 발명은 내부신호가 전송된 임의의 패드를 통해 용이하게 모니터링할 수 있어, 종래의 왜곡 때문에 발생하는 동작상의 오류를 방지할 수 있다.
그리고, 패키지 상태의 반도체 메모리 장치의 내부신호도 임의의 패드와 본딩(bonding)된 외부 핀(pin)을 통해 모니터링할 수 있어, 검증의 용이성 및 제품 개발 시간을 단축 시킬 수 있다.

Claims (17)

  1. 테스트모드신호에 응답하여 모니터하고자 하는 내부신호를 받아들이는 내부신호입력수단; 및
    상기 테스트모드신호에 응답하여 상기 내부신호입력부의 출력신호를 예정된 임의의 패드로 전송하는 내부신호출력수단
    을 포함하는 반도체 메모리 장치의 내부신호 모니터장치.
  2. 제1 항에 있어서,
    상기 내부신호입력수단은 복수개의 내부신호를 받아들이기 위해 복수개 만큼 구비되고, 상기 내부신호출력수단은 상기 내부신호입력수단의 객수에 대응되는 갯수로 구비되는 것을 특징으로 하는 반도체 메모리 장치의 내부신호 모니터장치.
  3. 제1 항에 있어서,
    상기 임의의 패드는 어드레스신호가 입력되는 어드레스패드, 데이터가 입/출력 되는 데이터패드, 커맨드신호가 입력되는 커맨드패드 및 미사용 패드인 것을 특징으로 하는 반도체 메모리 장치의 내부신호 모니터장치.
  4. 제2 항에 있어서,
    상기 내부신호입력수단은,
    복수 개의 내부신호를 개별적으로 받아들이는 복수 개의 입력부; 및
    상기 복수 개의 입력부의 출력신호를 조합하는 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부신호 모니터장치.
  5. 제4 항에 있어서,
    상기 입력부는,
    제1 내부신호와 제1 테스트모드신호를 입력으로 하는 제1 낸드게이트;
    상기 제1 낸드게이트의 출력신호를 버퍼링하여 제1 입력신호로 출력하는 제1 인버터와 제2 인버터와 제3 인버터;
    제2 내부신호와 제2 테스트모드신호를 입력으로 하는 제2 낸드게이트; 및
    상기 제2 낸드게이트의 출력신호를 버퍼링하여 제2 입력신호로 출력하는 제4 인버터와 제5 인버터와 제6 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부신호 모니터장치.
  6. 제5 항에 있어서,
    상기 조합부는,
    상기 제1 입력신호와 상기 제2 입력신호를 입력으로 하는 제1 노어게이트; 및
    상기 제1 노어게이트의 출력신호를 반전시켜 모니터소스신호로 출력하는 제7 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부신호 모니터장치.
  7. 제5 항에 있어서,
    상기 조합부는,
    상기 제1 테스트모드신호에 응답하여 상기 제1 입력신호를 전달하는 제1 트랜스미션게이트;
    상기 제2 테스트모드신호에 응답하여 상기 제2 입력신호를 전달하는 제2 트랜스미션게이트;
    상기 제1 트랜스미션게이트와 상기 제2 트랜스미션게이트의 출력신호를 래치하는 제1 래치회로; 및
    상기 제1 래치회로의 출력신호를 반전시켜 모니터소스신호로 출력하는 제8 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부신호 모니터장치.
  8. 제1 항에 있어서,
    상기 내부신호출력수단은 상기 내부신호입력수단의 출력신호를 버퍼링하여 예정된 임의의 패드로 전송하는 제1 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부신호 모니터장치.
  9. 제8 항에 있어서,
    상기 내부신호출력수단은,
    상기 테스트모드신호를 반전시키는 제9 인버터;
    상기 제9 인버터의 출력신호를 게이트입력으로 하는 제1 피모스트랜지스터;
    상기 테스트모드신호를 게이트입력으로 하는 제1 엔모스트랜지스터; 및
    상기 내부신호입력수단의 출력신호를 게이트입력으로 하고, 예정된 임의의 패드와 접속된 제2 피모스 트랜지스터와 제2 엔모스트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부신호 모니터장치.
  10. 제9 항에 있어서,
    상기 내부신호출력수단은,
    상기 테스트모드신호를 반전시키는 제10 인버터;
    상기 제10 인버터의 출력신호와 상기 내부신호입력수단의 출력신호를 입력으로 하는 제2 노어게이트;
    상기 제2 노어게이트의 출력신호를 버퍼링하는 제11 인버터 및 제12 인버터;
    상기 제12 인버터의 출력신호를 게이트입력으로 하고 예정된 임의의 패드와 접속된 제3 엔모스트랜지스터;
    상기 테스트모드신호와 상기 내부신호입력수단의 출력신호를 입력으로 하는 제3 낸드게이트;
    상기 제3 낸드게이트의 출력신호를 버퍼링하는 제13 인버터 및 제14 인버터;및
    제14 인버터의 출력신호를 게이트입력으로 하고 예정된 임의의 패드와 접속된 제3 피모스트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부신호 모니터장치.
  11. 제9 항에 있어서,
    상기 내부신호출력수단은,
    데이터 및 상기 내부신호입력수단의 출력신호의 제1 논리레벨을 전달하는 제1 전달부;
    데이터 및 상기 내부신호입력수단의 출력신호의 상기 제1 논리레벨과 다른 제2 논리레벨을 전달하는 제2 전달부;
    상기 제1 전달부 및 상기 제2 전달부의 출력신호를 데이터 패드로 전달하는 출력부; 및
    상기 출력부를 제어하는 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부신호 모니터장치.
  12. 제11 항에 있어서,
    상기 제1 전달부는,
    상기 테스트모드신호를 반전시키는 제15 인버터;
    데이터전달용 클럭신호와 제15 인버터의 출력신호를 입력으로 하는 제4 낸드게이트;
    상기 제4 낸드게이트의 출력신호에 응답하여 데이터를 전달하는 제3 트랜스미션게이트: 및
    상기 테드스모드신호에 응답하여 상기 내부신호입력수단의 출력신호를 전달하는 제5 트랜스미션게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부신호 모니터장치.
  13. 제11 항에 있어서,
    상기 제2 전달부는,
    상기 테스트모드신호를 반전시키는 제16 인버터;
    데이터전달용 클럭신호와 제16 인버터의 출력신호를 입력으로 하는 제5 낸드게이트;
    상기 제5 낸드게이트의 출력신호에 응답하여 데이터를 전달하는 제5 트랜스미션게이트: 및
    상기 테드스모드신호에 응답하여 상기 내부신호입력수단의 출력신호를 전달하는 제6 트랜스미션게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부신호 모니터장치.
  14. 제11 항에 있어서,
    상기 출력부는,
    상기 제어부의 제1 출력신호를 게이트입력으로하는 제4 피모스트랜지스터;
    상기 제1 전달부의 출력신호를 래치하는 제2 래치회로;
    상기 제2 래치회로의 출력신호를 버퍼링하는 제17 인버터와 제18 인버터;
    상기 제어부의 제2 출력신호를 게이트입력으로하는 제4 엔모스트랜지스터;
    상기 제2 전달부의 출력신호를 래치하는 제3 래치회로;
    상기 제3 래치회로의 출력신호를 버퍼링하는 제19 인버터와 제20 인버터;
    상기 제18 인버터의 출력신호를 게이트입력으로 하는 제5 피모스트랜지스터; 및
    상기 제20 인버터의 출력신호를 게이트입력으로 하는 제5 엔모스트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부신호 모니터장치.
  15. 제11 항에 있어서,
    상기 제어부는,
    상기 테스트모드신호와 데이터의 출력을 제어하는 데이터출력신호를 입력으로 하여 제어부의 제2 출력신호로 출력하는 제3 노어게이트; 및
    상기 제3 노어게이트의 출력신호를 반전시켜 제어부의 제1 출력신호로 출력하는 제21 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부신호 모니터링 장치.
  16. 반도체 메모리 장치의 내부신호의 모니터방법에 있어서,
    테스트모드신호에 응답하여 모니터하고자 하는 하나 또는 복수의 내부신호를 입력받는 단계; 및
    상기 테스트모드신호에 응답하여 상기 내부신호를 예정된 임의의 패드로 전달하는 단계
    를 포함하는 반도체 메모리 장치의 내부신호 모니터방법.
  17. 제16 항에 있어서,
    상기 임의의 패드는 어드레스신호가 입력되는 어드레스패드, 데이터가 입/출력 되는 데이터패드, 커맨드신호가 입력되는 커맨드패드 및 미사용 패드인 것을 특징으로 하는 반도체 메모리 장치의 내부신호 모니터방법
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US11/823,616 US8356214B2 (en) 2006-09-21 2007-06-28 Internal signal monitoring device in semiconductor memory device and method for monitoring the same
JP2007174532A JP2008077816A (ja) 2006-09-21 2007-07-02 半導体メモリ装置の内部信号モニタ装置及びモニタ方法
TW096124751A TWI367493B (en) 2006-09-21 2007-07-06 Internal signal monitoring device in semiconductor memory device and method for monitoring the same
CN2007101528927A CN101149976B (zh) 2006-09-21 2007-09-21 半导体存储装置中的内部信号监视装置及其监视方法

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013097854A (ja) * 2011-11-04 2013-05-20 Sk Hynix Inc 半導体メモリ装置および半導体システム
US9165618B2 (en) 2012-08-20 2015-10-20 SK Hynix Inc. Semiconductor memory device for conducting monitoring operation to verify read and write operations

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8738979B2 (en) * 2012-03-30 2014-05-27 Lsi Corporation Methods and structure for correlation of test signals routed using different signaling pathways
CN104300971B (zh) * 2013-07-17 2017-09-08 北京兆易创新科技股份有限公司 一种频率稳定的环形振荡器
US20150155039A1 (en) * 2013-12-02 2015-06-04 Silicon Storage Technology, Inc. Three-Dimensional Flash NOR Memory System With Configurable Pins
KR102532995B1 (ko) 2018-03-26 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US11211136B2 (en) 2019-06-26 2021-12-28 Micron Technology, Inc. Memory system tester using test pad real time monitoring
US11495317B2 (en) * 2019-06-26 2022-11-08 Micron Technology, Inc. Managed-NAND real time analyzer and method

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03205696A (ja) 1990-01-08 1991-09-09 Hitachi Ltd 半導体記憶装置
US5821794A (en) * 1996-04-01 1998-10-13 Cypress Semiconductor Corp. Clock distribution architecture and method for high speed CPLDs
JPH10222978A (ja) 1997-02-06 1998-08-21 Mitsubishi Electric Corp 半導体記憶装置
KR100267764B1 (ko) 1998-03-05 2000-10-16 김영환 출력 버퍼 회로
JPH11274906A (ja) 1998-03-25 1999-10-08 Hitachi Ltd 半導体集積回路装置
JP3866444B2 (ja) 1998-04-22 2007-01-10 東芝マイクロエレクトロニクス株式会社 半導体装置及びその内部信号モニタ方法
JP2001052498A (ja) * 1999-08-05 2001-02-23 Toshiba Corp 半導体記憶装置
KR100337601B1 (ko) 1999-09-27 2002-05-22 윤종용 내부 상태 모니터링 회로를 가지는 반도체 집적 회로 및 그를 이용한 내부 신호 모니터링 방법
JP2001195897A (ja) 2000-01-17 2001-07-19 Mitsubishi Electric Corp 半導体記憶装置
JP2002237200A (ja) 2001-02-13 2002-08-23 Mitsubishi Electric Corp 半導体装置およびその検査方法
DE60319696T2 (de) 2002-06-06 2009-04-16 Infineon Technologies Ag Halbleiterspeicherschaltung mit testmodus zur beobachtung von internen zeitsteuersignalen an ein-/ausgabeanschlüssen
US7471941B2 (en) * 2002-12-02 2008-12-30 Broadcom Corporation Amplifier assembly including variable gain amplifier, parallel programmable amplifiers, and AGC
DE102004013429A1 (de) * 2004-03-18 2005-10-13 Infineon Technologies Ag Überwachungsvorrichtung zur Überwachung interner Signale während einer Initialisierung einer elektronischen Schaltungseinheit
US7498846B1 (en) * 2004-06-08 2009-03-03 Transmeta Corporation Power efficient multiplexer
US7389452B2 (en) * 2004-06-29 2008-06-17 Electronics For Imaging, Inc. Methods and apparatus for monitoring internal signals in an integrated circuit
KR100733447B1 (ko) * 2005-09-28 2007-06-29 주식회사 하이닉스반도체 누설전류 방지를 위한 메모리장치의 데이터 출력 멀티플렉서

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013097854A (ja) * 2011-11-04 2013-05-20 Sk Hynix Inc 半導体メモリ装置および半導体システム
US9165618B2 (en) 2012-08-20 2015-10-20 SK Hynix Inc. Semiconductor memory device for conducting monitoring operation to verify read and write operations
US9311972B2 (en) 2012-08-20 2016-04-12 SK Hynix Inc. Semiconductor memory device for conducting monitoring operation to verify read and write operations
US9508404B2 (en) 2012-08-20 2016-11-29 SK Hynix Inc. Semiconductor memory device for conducting monitoring operation to verify read and write operations

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