KR100723530B1 - 반도체 메모리 장치에 사용되는 타이밍 측정 신호 생성기,타이밍 조절 장치 및 타이밍 조절 방법 - Google Patents

반도체 메모리 장치에 사용되는 타이밍 측정 신호 생성기,타이밍 조절 장치 및 타이밍 조절 방법 Download PDF

Info

Publication number
KR100723530B1
KR100723530B1 KR1020060049294A KR20060049294A KR100723530B1 KR 100723530 B1 KR100723530 B1 KR 100723530B1 KR 1020060049294 A KR1020060049294 A KR 1020060049294A KR 20060049294 A KR20060049294 A KR 20060049294A KR 100723530 B1 KR100723530 B1 KR 100723530B1
Authority
KR
South Korea
Prior art keywords
signal
timing
pulse
bit line
output
Prior art date
Application number
KR1020060049294A
Other languages
English (en)
Inventor
김치욱
고태영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060049294A priority Critical patent/KR100723530B1/ko
Application granted granted Critical
Publication of KR100723530B1 publication Critical patent/KR100723530B1/ko
Priority to US11/756,750 priority patent/US7688651B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 장치의 동작을 제어하는 제어 신호들 간의 타이밍 갭(Timing Gap)을 나타내는 신호를 생성하는 타이밍 측정 신호 생성기에 관한 것이다. 또한 본 발명은, 상기 타이밍 측정 신호에 기초하여 상기 제어 신호들의 타이밍을 조절하는 타이밍 조절 장치 및 타이밍 조절 방법에 관한 것이다. 본 발명에 따른 타이밍 측정 신호 생성기는 워드 라인 인에이블(Word Line Enable) 신호와 비트 라인 센싱 인에이블(Bit Line Sensing Enable) 신호 간의 타이밍 갭에 상응하는 제 1 펄스 신호, 컬럼 선택 라인 인에이블(Column Select Line Enable) 신호와 입출력 감지 증폭기(I/O Sense Amplifier)로부터 출력되는 최초 독출 펄스(First Read Pulse) 신호 간의 타이밍 갭에 상응하는 제 2 펄스 신호 및 워드 라인 디스에이블(Word Line Disable) 신호와 비트 라인 이퀄라이징(Bit Line Equalizing) 신호 간의 타이밍 갭에 상응하는 제 3 펄스 신호를 합산하여 타이밍 측정 신호를 생성한다.
반도체 메모리, 제어 신호, 타이밍, 타이밍 측정, 타이밍 조절

Description

반도체 메모리 장치에 사용되는 타이밍 측정 신호 생성기, 타이밍 조절 장치 및 타이밍 조절 방법{Timing measuring signal generator, timing regulating device and timing regulating method used in a semiconductor memory device}
본 발명의 상세한 설명에서 인용되는 도면을 이해하기 위하여 각 도면에 대한 간단한 설명이 제공된다.
도 1은 본 발명의 바람직한 실시예에 따른 타이밍 측정 신호 생성기를 설명하기 위한 도면이다.
도 2는 본 발명에 따른 타이밍 측정 신호 생성기의 구체적인 실시예를 설명하기 위한 도면이다.
도 3a 내지 도 3c는 본 발명에 구비되는 제 1 펄스 생성기 내지 제 3 펄스 생성기의 입력 신호와 출력 신호를 도시한 도면이다.
도 4는 도 2에 도시된 제 1 펄스 생성기(210), 제 2 펄스 생성기(220), 제 3 펄스 생성기(230) 및 펄스 합산기(240)의 입력 신호와 출력 신호를 함께 도시한 도면이다.
도 5는 본 발명에 따른 타이밍 조절 장치를 나타내는 도면이다.
< 도면의 참조 번호에 대한 설명 >
100, 500: 타이밍 측정 신호 생성기
110, 210, 510: 제 1 펄스 생성기
120, 220, 520: 제 2 펄스 생성기
130, 230, 530: 제 3 펄스 생성기
140, 240, 540: 펄스 합산기
150, 250: 출력 버퍼
160, 260: 출력 패드
202: 메모리 셀 어레이 204: 로우 디코더
206: 컬럼 디코더 208: 입출력 감지 증폭기
570: 타이밍 판단부 580: 타이밍 설정부
본 발명은 반도체 메모리 장치의 동작을 제어하는 제어 신호들 간의 타이밍 갭(Timing Gap)을 나타내는 신호를 생성하는 타이밍 측정 신호 생성기에 관한 것이다. 또한 본 발명은, 타이밍 측정 신호에 기초하여 상기 제어 신호들의 타이밍을 조절하는 타이밍 조절 장치 및 타이밍 조절 방법에 관한 것이다.
반도체 메모리 장치의 동작은 다양한 제어 신호들에 의하여 제어된다. 예컨대 반도체 메모리 장치의 데이터 독출 동작에 있어서, 매트릭스 형태로 배치된 복수의 메모리 셀들 중에서 특정 행(Row)에 속하는 메모리 셀들은 워드 라인 인에이블(WLE: Word Line Enable) 신호에 의하여 선택되고, 특정 행의 메모리 셀들 중에 서 특정 열(Column)에 속하는 메모리 셀로부터 전송된 데이터는 컬럼 선택 라인 인에이블(CSLE: Column Select Line Enable) 신호에 의하여 선택되며, 컬럼 선택 라인 인에이블 신호가 활성화되고 일정 타이밍이 경과된 후에 입출력 감지 증폭기(I/O Sense Amplifier)에서 출력되는 최초 독출 펄스(FRP: First Read Pulse) 신호에 맞추어 메모리 셀들로부터 독출된 데이터가 외부로 출력되기 시작한다.
한편, 반도체 메모리 장치의 안정적인 동작을 위해서는, 상기와 같은 제어 신호들 간에 일정한 타이밍 갭(Timing Gap)이 유지되어야 한다. 즉, 반도체 메모리 장치의 특정 동작에 관여하는 제어 신호들은 서로 일정한 타이밍 갭에 해당하는 시간 차이를 두고 활성화되어야 한다. 제어 신호들 간에 일정한 타이밍 갭이 유지되지 않는 경우 즉, 타이밍 특성이 좋지 않은 경우에는 반도체 메모리 장치의 안정적인 동작을 보장할 수 없다. 특히, 타이밍 특성은 반도체 메모리 장치의 동작 환경 변화에 민감하여, 반도체 메모리 장치의 동작 환경 변화가 데이터 독출(Data Read) 동작이나 데이터 기입(Data Write) 동작에서 오류를 유발하기도 한다.
반도체 메모리 장치의 동작 속도가 고속화되면서, 타이밍 특성이 반도체 메모리 장치의 성능에 미치는 영향은 점점 증가하고 있다. 반도체 메모리 장치의 동작 속도가 고속화될수록, 타이밍 특성에 관한 문제는 반도체 메모리 장치의 성능 평가에서 점점 더 큰 비중을 차지하게 될 것이다.
이와 같은 측면에서 볼 때, 타이밍 특성의 불안정으로부터 비롯되는 반도체 메모리 장치의 성능 저하를 방지할 필요가 있다고 할 수 있다. 이를 위해서는, 제어 신호들 간의 현재 타이밍 갭을 용이하고 정확하게 측정할 수 있어야 하고, 측정 된 결과에 기초하여 제어 신호들 간의 타이밍 갭을 일정하게 조절할 수 있어야 한다. 이러한 요구에 부합하기 위하여 다양한 방안들이 제기되고 있으며, "Semiconductor memory device capable of monitoring and adjusting the timing and pulse width of internal control signals"라는 발명의 명칭으로 개시된 미국 특허발명 제6,252,820호도 제어 신호들 간의 타이밍 갭을 일정하게 조절할 수 있도록 하는 방안들 중의 하나라고 할 수 있다.
본 발명은 반도체 메모리 장치의 동작을 제어하는 제어 신호들 간의 타이밍 갭을 용이하게 측정할 수 있도록 하는 타이밍 측정 신호 생성기를 제공하고자 한다.
또한, 본 발명은 생성된 타이밍 측정 신호에 기초하여 반도체 메모리 장치에서 사용되는 제어 신호들의 타이밍을 조절할 수 있도록 하는 타이밍 조절 장치 및 타이밍 조절 방법을 제공하고자 한다.
반도체 메모리 장치의 동작을 제어하는 제어 신호들 간의 타이밍 갭(Timing Gap)을 나타내는 신호를 생성하는 타이밍 측정 신호 생성기에 있어서, 본 발명에 따른 타이밍 측정 신호 생성기는 제 1 펄스 생성기, 제 2 펄스 생성기, 제 3 펄스 신호 생성기 및 펄스 합산기를 구비한다. 상기 제 1 펄스 생성기는 워드 라인 인에이블(Word Line Enable) 신호와 비트 라인 센싱 인에이블(Bit Line Sensing Enable) 신호 간의 타이밍 갭에 상응하는 제 1 펄스 신호를 생성한다. 상기 제 2 펄스 생성기는 컬럼 선택 라인 인에이블(Column Select Line Enable) 신호와 입출력 감지 증폭기(I/O Sense Amplifier)로부터 출력되는 최초 독출 펄스(First Read Pulse) 신호 간의 타이밍 갭에 상응하는 제 2 펄스 신호를 생성한다. 상기 제 3 펄스 생성기는 워드 라인 디스에이블(Word Line Disable) 신호와 비트 라인 이퀄라이징(Bit Line Equalizing) 신호 간의 타이밍 갭에 상응하는 제 3 펄스 신호를 생성한다. 상기 펄스 합산기는 상기 제 1 펄스 신호, 상기 제 2 펄스 신호 및 상기 제 3 펄스 신호를 합산하여 타이밍 측정 신호를 출력한다.
본 발명의 어느 한 실시예에 있어서, 상기 제 1 펄스 생성기는, 로우 디코더(Row Decoder)로부터 상기 워드 라인 인에이블 신호와 상기 비트 라인 센싱 인에이블 신호를 입력받는다.
본 발명의 어느 한 실시예에 있어서, 상기 제 2 펄스 생성기는, 컬럼 디코더(Column Decoder)로부터 상기 컬럼 선택 라인 인에이블 신호를 입력받으며, 상기 입출력 감지 증폭기로부터 상기 최초 독출 펄스 신호를 입력받는다.
본 발명의 어느 한 실시예에 있어서, 제 3 펄스 생성기는, 로우 디코더(Row Decoder)로부터 상기 워드 라인 디스에이블 신호와 상기 비트 라인 이퀄라이징 신호를 입력받는다.
본 발명의 어느 한 실시예에 있어서, 상기 펄스 합산기는, 상기 제 1 펄스 신호, 상기 제 2 펄스 신호 및 상기 제 3 펄스 신호를 논리합 연산하여 상기 타이밍 측정 신호로서 출력한다.
또한, 반도체 메모리 장치의 동작을 제어하는 제어 신호들 간의 타이밍 갭(Timing Gap)을 조절하는 타이밍 조절 장치에 있어서, 본 발명에 따른 타이밍 조절 장치는 타이밍 측정 신호 생성기, 타이밍 판단부 및 타이밍 설정부를 구비한다. 상기 타이밍 측정 신호 생성기는 워드 라인 인에이블(Word Line Enable) 신호와 비트 라인 센싱 인에이블(Bit Line Sensing Enable) 신호 간의 타이밍 갭에 상응하는 제 1 펄스 신호, 컬럼 선택 라인 인에이블(Column Select Line Enable) 신호와 입출력 감지 증폭기(I/O Sense Amplifier)로부터 출력되는 최초 독출 펄스(First Read Pulse) 신호 간의 타이밍 갭에 상응하는 제 2 펄스 신호 및 워드 라인 디스에이블(Word Line Disable) 신호와 비트 라인 이퀄라이징(Bit Line Equalizing) 신호 간의 타이밍 갭에 상응하는 제 3 펄스 신호를 합산하여 타이밍 측정 신호를 생성한다. 상기 타이밍 판단부는 상기 타이밍 측정 신호로부터 측정되는 현재의 타이밍 파라미터(Parameter)가 기설정된 기준 범위에 속하는지를 판단하고, 판단 결과에 상응하는 타이밍 설정 신호를 출력한다. 상기 타이밍 설정부는 상기 타이밍 설정 신호에 상응하도록 상기 워드 라인 인에이블 신호, 상기 비트 라인 센싱 인에이블 신호, 상기 컬럼 선택 라인 인에이블 신호, 상기 최초 독출 펄스 신호, 상기 워드 라인 디스에이블 신호 및 상기 비트 라인 이퀄라이징 신호의 타이밍을 설정한다.
본 발명의 어느 한 실시예에 있어서, 상기 현재의 타이밍 파라미터는 상기 제 1 펄스 신호의 펄스폭으로부터 측정되는 비트 라인 차아지 쉐어링 마진(Bit Line Charge Sharing Margin)에 대한 정보, 상기 제 2 펄스 신호의 펄스폭으로부터 측정되는 컬럼 선택 후 최초 독출까지의 타이밍 마진(Column Select Line Enable to First Read Pulse Margin)에 대한 정보 및 상기 제 3 펄스 신호의 펄스폭으로부 터 측정되는 워드 라인 디스에이블 후 비트 라인 이퀄라이징까지의 타이밍 마진(Word Line Disable to Bit Line Equalizing Margin)에 대한 정보를 나타낸다.
본 발명의 어느 한 실시예에 있어서, 상기 타이밍 측정 신호는, 상기 반도체 메모리 장치의 기준 클럭 신호에 동기하여, 상기 비트 라인 차아지 쉐어링 마진에 대한 정보, 상기 컬럼 선택 후 최초 독출까지의 타이밍 마진에 대한 정보 및 상기 워드 라인 디스에이블 후 비트 라인 이퀄라이징까지의 타이밍 마진에 대한 정보를 연속적으로 담고 있다.
또한, 반도체 메모리 장치의 동작을 제어하는 제어 신호들 간의 타이밍 갭(Timing Gap)을 조절하는 타이밍 조절 방법에 있어서, 본 발명에 따른 타이밍 조절 방법은 워드 라인 인에이블(Word Line Enable) 신호와 비트 라인 센싱 인에이블(Bit Line Sensing Enable) 신호 간의 타이밍 갭에 상응하는 제 1 펄스 신호를 생성하는 단계; 컬럼 선택 라인 인에이블(Column Select Line Enable) 신호와 입출력 감지 증폭기(I/O Sense Amplifier)로부터 출력되는 최초 독출 펄스(First Read Pulse) 신호 간의 타이밍 갭에 상응하는 제 2 펄스 신호를 생성하는 단계; 워드 라인 디스에이블(Word Line Disable) 신호와 비트 라인 이퀄라이징(Bit Line Equalizing) 신호 간의 타이밍 갭에 상응하는 제 3 펄스 신호를 생성하는 단계; 상기 제 1 펄스 신호, 상기 제 2 펄스 신호 및 상기 제 3 펄스 신호를 논리합 연산하여 타이밍 측정 신호를 생성하는 단계; 상기 타이밍 측정 신호로부터 측정되는 현재의 타이밍 파라미터(Parameter)가 기설정된 기준 범위에 속하는지를 판단하는 타이밍 판단 단계; 및 상기 타이밍 판단의 결과에 상응하도록 상기 워드 라인 인에이 블 신호, 상기 비트 라인 센싱 인에이블 신호, 상기 컬럼 선택 라인 인에이블 신호, 상기 최초 독출 펄스 신호, 상기 워드 라인 디스에이블 신호 및 상기 비트 라인 이퀄라이징 신호의 타이밍을 설정하는 단계를 구비한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 1은 본 발명의 바람직한 실시예에 따른 타이밍 측정 신호 생성기를 설명하기 위한 도면이다.
도 1에 도시된 타이밍 측정 신호 생성기(100)는 제 1 펄스 생성기(110), 제 2 펄스 생성기(120), 제 3 펄스 생성기(130) 및 펄스 합산기(140)를 구비한다. 펄스 합산기에서 출력되는 타이밍 측정 신호(S_tm)는 출력 버퍼(150) 및 출력 패드(160)를 통하여 외부로 출력될 수 있다.
도 1에 도시된 타이밍 측정 신호 생성기(110)는 워드 라인 인에이블(WLE: Word Line Enable) 신호, 비트 라인 센싱 인에이블(BLSE: Bit Line Sensing Enable) 신호, 컬럼 선택 라인 인에이블(CSLE: Column Select Line Enable) 신호, 입출력 감지 증폭기(I/O Sense Amplifier)로부터 출력되는 최초 독출 펄스(FRP: First Read Pulse) 신호, 워드 라인 디스에이블(WLD: Word Line Disable) 신호 및 비트 라인 이퀄라이징(BLEq: Bit Line Equalizing) 신호를 입력받는다.
워드 라인 인에이블(WLE) 신호, 비트 라인 센싱 인에이블(BLSE) 신호, 컬럼 선택 라인 인에이블(CSLE) 신호, 최초 독출 펄스(FRP) 신호, 워드 라인 디스에이블(WLD) 신호 및 비트 라인 이퀄라이징(BLEq) 신호는 반도체 메모리 장치의 동작을 제어하는 대표적인 제어 신호들이다. 본 발명은 이와 같은 대표적인 제어 신호들을 측정 대상으로하여, 워드 라인 인에이블(WLE) 신호와 비트 라인 센싱 인에이블(BLSE) 신호 간의 타이밍 갭, 컬럼 선택 라인 인에이블(CSLE) 신호와 최초 독출 펄스(FRP) 신호 간의 타이밍 갭 및 워드 라인 디스에이블(WLD) 신호와 비트 라인 이퀄라이징(BLEq) 신호 간의 타이밍 갭을 동시에 측정하고자 한다.
제 1 펄스 생성기(110)는 워드 라인 인에이블(WLE) 신호와 비트 라인 센싱 인에이블(BLSE) 신호 간의 타이밍 갭(Timing Gap)에 상응하는 제 1 펄스 신호(P1)를 생성한다. 여기서, 워드 라인 인에이블(WLE) 신호는 매트릭스 형태로 배치되는 복수의 메모리 셀들 중에서 특정 행(Row)에 속하는 메모리 셀들을 선택하는 과정을 제어하는 신호이다. 비트 라인 센싱 인에이블(BLSE) 신호는 특정 행(Row)에 속하는 메모리 셀들로부터 독출된 데이터가 비트 라인 감지 증폭기(B/L Sense Amplifier)에 의하여 증폭되는 과정을 제어하는 신호이다.
제 1 펄스 생성기(110)에서 생성되는 제 1 펄스 신호(P1)는 워드 라인 인에이블(WLE) 신호와 비트 라인 센싱 인에이블(BLSE) 신호 간의 타이밍 갭에 대한 정보를 담고 있다. 즉, 제 1 펄스 신호(P1)는 워드 라인 인에이블(WLE) 신호가 활성화되고 어느 정도의 타이밍이 경과된 후에 비트 라인 센싱 인에이블(BLSE) 신호가 활성화되는가에 대한 정보를 담고 있다.
제 2 펄스 생성기(120)는 컬럼 선택 라인 인에이블(CSLE) 신호와 최초 독출 펄스(FRP) 신호 간의 타이밍 갭에 상응하는 제 2 펄스 신호(P2)를 생성한다. 여기서, 컬럼 선택 라인 인에이블(CSLE) 신호는 특정 행의 메모리 셀들 중에서 특정 열(Column)에 속하는 메모리 셀로부터 전송된 데이터만이 선택적으로 데이터 버스 라인(Data Bus Line)에 실리도록 하는 과정을 제어하는 신호이다. 최초 독출 펄스(FRP) 신호는 입출력 감지 증폭기(I/O Sense Amplifier)로부터 출력되는 신호이며, 메모리 셀들로부터 독출된 데이터는 최초 독출 펄스(FRP) 신호에 맞추어 외부로 출력되기 시작한다.
제 2 펄스 생성기(120)에서 생성되는 제 2 펄스 신호(P2)는 컬럼 선택 라인 인에이블(CSLE) 신호와 최초 독출 펄스(FRP) 신호 간의 타이밍 갭에 대한 정보를 담고 있다. 즉, 제 2 펄스 신호(P2)는 컬럼 선택 라인 인에이블(CSLE) 신호가 활성화되고 어느 정도의 타이밍이 경과된 후에 최초 독출 펄스(FRP) 신호가 활성화되는가에 대한 정보를 담고 있다.
제 3 펄스 생성기(130)는 워드 라인 디스에이블(WLD) 신호와 비트 라인 이퀄라이징(BLEq) 신호 간의 타이밍 갭에 상응하는 제 3 펄스 신호(P3)를 생성한다. 여기서, 워드 라인 디스에이블(WLD) 신호는 워드 라인 인에이블(WLE) 신호에 의하여 활성화된 워드 라인(Word Line)을 비활성화시키는 제어 신호이다. 워드 라인 디스에이블(WLD) 신호에 의하여 워드 라인(Word Line)이 비활성화되면, 메모리 셀들과 비트 라인(Bit Line) 간의 데이터 경로는 차단된다. 비트 라인 이퀄라이징(BLEq) 신호는, 메모리 셀로부터 비트 라인(BL)과 상보 비트 라인(/BL)으로 전송된 데이터가 독출된 후에, 비트 라인(BL)과 상보 비트 라인(/BL)을 등화시키는 과정을 제어 하는 신호이다.
제 3 펄스 생성기(130)에서 생성되는 제 3 펄스 신호(P3)는 워드 라인 디스에이블(WLD) 신호와 비트 라인 이퀄라이징(BLEq) 신호 간의 타이밍 갭에 대한 정보를 담고 있다. 즉, 제 3 펄스 신호(P3)는 워드 라인 디스에이블(WLD) 신호가 활성화되고 어느 정도의 타이밍이 경과된 후에 비트 라인 이퀄라이징(BLEq) 신호가 활성화되는가에 대한 정보를 담고 있다.
펄스 합산기(140)는 제 1 펄스 신호(P1), 제 2 펄스 신호(P2) 및 제 3 펄스 신호(P3)를 합산하여 타이밍 측정 신호(S_tm)를 생성한다. 제 1 펄스 신호(P1), 제 2 펄스 신호(P2) 및 제 3 펄스 신호(P3)가 모두 합산되어 생성되는 타이밍 측정 신호(S_tm)에는 워드 라인 인에이블(WLE) 신호와 비트 라인 센싱 인에이블(BLSE) 신호 간의 타이밍 갭에 대한 정보, 컬럼 선택 라인 인에이블(CSLE) 신호와 최초 독출 펄스(FRP) 신호 간의 타이밍 갭에 대한 정보 및 워드 라인 디스에이블(WLD) 신호와 비트 라인 이퀄라이징(BLEq) 신호 간의 타이밍 갭에 대한 정보가 모두 담겨 있다.
도 1에 도시된 바와 같이, 펄스 합산기(140)로부터 출력되는 타이밍 측정 신호(S_tm)는 출력 버퍼(150) 및 출력 패드(160)를 통하여 외부로 출력될 수 있다. 타이밍 측정 신호(S_tm)를 외부로 출력하기 위하여, 별도의 구성 요소를 새로이 추가하는 대신에, 반도체 메모리 장치에 이미 구비되어 있는 출력 버퍼(150)를 이용하는 편이 유리하다. 반도체 메모리 장치에서 출력 버퍼(150)는 입출력 감지 증폭기(I/O Sense Amplifier)로부터 출력되는 데이터 신호를 버퍼링(Buffering)하여 출력 패드(160)로 전송하는 역할을 담당한다(도 2 참조).
도 2는 본 발명에 따른 타이밍 측정 신호 생성기의 구체적인 실시예를 설명하기 위한 도면이다.
도 2에는 메모리 셀 어레이(Memory Cell Array. 202), 로우 디코더(Row Decoder. 204), 컬럼 디코더(Column Decoder. 206), 입출력 감지 증폭기(I/O Sense Amplifier. 208), 제 1 펄스 생성기(210), 제 2 펄스 생성기(220), 제 3 펄스 생성기(230), 펄스 합산기(240), 출력 버퍼(250) 및 출력 패드(260)가 도시되어 있다. 도 2에 도시된 구성 요소들 중에서 제 1 펄스 생성기(210), 제 2 펄스 생성기(220), 제 3 펄스 생성기(230) 및 펄스 합산기(240)는 본 발명에 따른 타이밍 측정 신호 생성기의 구성 요소에 해당된다.
메모리 셀 어레이(202)에는 매트릭스 형태로 복수의 메모리 셀들이 배치되어 있다. 로우 디코더(204)에서 출력되는 워드 라인 인에이블(WLE) 신호에 의하여, 매트릭스 형태로 배치된 복수의 메모리 셀들 중에서 특정 행(Row)에 속하는 메모리 셀들이 선택된다. 컬럼 디코더(206)에서 출력되는 컬럼 선택 라인 인에이블(CSLE) 신호에 의하여, 특정 행의 메모리 셀들 중에서 특정 열(Column)에 속하는 메모리 셀로부터 전송된 데이터가 선택된다. 워드 라인 인에이블(WLE) 신호 및 컬럼 선택 라인 인에이블(CSLE) 신호에 의하여 선택된 특정 메모리 셀의 데이터는 소정의 데이터 경로를 경유하여 입출력 감지 증폭기(208)에 입력된다. 입출력 감지 증폭기(208)에서 증폭된 특정 메모리 셀의 데이터는 출력 버퍼(250) 및 출력 패드(260)를 통해서 외부로 출력된다.
제 1 펄스 생성기(210)는 로우 디코더(204)로부터 워드 라인 인에이블(WLE) 신호와 비트 라인 센싱 인에이블(BLSE) 신호를 입력받는다.
워드 라인 인에이블(WLE) 신호와 비트 라인 센싱 인에이블(BLSE) 신호 간의 타이밍 갭에 상응하는 제 1 펄스 신호(P1)를 생성하기 위하여, 제 1 펄스 생성기(210)는, 비트 라인 센싱 인에이블(BLSE) 신호를 반전시켜 출력하는 제 1 인버터(INV11), 워드 라인 인에이블(WLE) 신호와 제 1 인버터(INV11)의 출력 신호를 부정 논리곱(NAND) 연산하여 출력하는 낸드 게이트(NAND10) 및 낸드 게이트(NAND10)의 출력 신호를 반전시켜 제 1 펄스 신호(P1)로서 출력하는 제 2 인버터(INV12)를 구비할 수 있다.
제 2 펄스 생성기(220)는 컬럼 디코더(206)로부터 컬럼 선택 라인 인에이블(CSLE) 신호를 입력받으며, 입출력 감지 증폭기(208)로부터 최초 독출 펄스(FRP) 신호를 입력받는다.
컬럼 선택 라인 인에이블(CSLE) 신호와 최초 독출 펄스(FRP) 신호 간의 타이밍 갭에 상응하는 제 2 펄스 신호(P2)를 생성하기 위하여, 제 2 펄스 생성기(220)는, 컬럼 선택 라인 인에이블(CSLE) 신호를 반전시켜 출력하는 제 1 인버터(INV21), 제 1 인버터(INV21)의 출력 신호를 반전시켜 출력하는 제 2 인버터(INV22), 최초 독출 펄스(FRP) 신호를 반전시켜 출력하는 제 3 인버터(INV23), 제 2 인버터(INV22)의 출력 신호와 제 3 인버터(INV23)의 출력 신호를 부정 논리곱(NAND) 연산하여 출력하는 낸드 게이트(NAND20) 및 낸드 게이트(NAND20)의 출력 신호를 반전시켜 제 2 펄스 신호(P2)로서 출력하는 제 4 인버터(INV24)를 구비할 수 있다.
제 3 펄스 생성기(230)는 로우 디코더(204)로부터 워드 라인 디스에이블(WLD) 신호와 비트 라인 이퀄라이징(BLEq) 신호를 입력받는다.
워드 라인 디스에이블(WLD) 신호와 비트 라인 이퀄라이징(BLEq) 신호 간의 타이밍 갭에 상응하는 제 3 펄스 신호(P3)를 생성하기 위하여, 제 3 펄스 생성기(230)는, 비트 라인 이퀄라이징(BLEq) 신호를 반전시켜 출력하는 제 1 인버터(IVN31), 워드 라인 디스에이블(WLD) 신호와 제 1 인버터(IVN31)의 출력 신호를 부정 논리곱(NAND) 연산하여 출력하는 낸드 게이트(NAND30) 및 낸드 게이트(NAND30)의 출력 신호를 반전시켜 제 3 펄스 신호(P3)로서 출력하는 제 2 인버터(INV32)를 구비할 수 있다.
도 2에서는 제 1 펄스 생성기(210), 제 2 펄스 생성기(220) 및 제 3 펄스 생성기(230)의 구성 요소가 구체적으로 특정되어 있으나, 본 발명의 실시예가 도 2에 도시된 실시예만으로 한정되는 것은 아니다. 본 발명은 도 2에 도시된 실시예 외에도 다양한 실시예를 가질 수 있다. 예컨대, 입력되는 두 신호 간의 타이밍 갭에 상응하는 펄스 신호를 생성할 수 있는 구성 요소의 조합은 제 1 펄스 생성기(210), 제 2 펄스 생성기(220) 또는 제 3 펄스 생성기(230)의 역할을 수행할 수 있다.
펄스 합산기(240)는 제 1 펄스 신호(P1), 제 2 펄스 신호(P2) 및 제 3 펄스 신호(P3)를 논리합(OR) 연산하여 타이밍 측정 신호(S_tm)로서 출력한다. 제 1 펄스 신호(P1), 제 2 펄스 신호(P2) 및 제 3 펄스 신호(P3)를 논리합(OR) 연산하기 위하여, 펄스 합산기(240)는, 제 1 펄스 신호(P1), 제 2 펄스 신호(P2) 및 제 3 펄스 신호(P3)를 부정 논리합(NOR) 연산하여 출력하는 노어 게이트(NOR40) 및 노어 게이 트(NOR40)의 출력 신호를 반전시켜 타이밍 측정 신호(S_tm)로서 출력하는 인버터(INV41)를 구비할 수 있다.
도 2에 도시된 바와 달리, 펄스 합산기(240)는 제 1 펄스 신호(P1), 제 2 펄스 신호(P2) 및 제 3 펄스 신호(P3)를 논리합(OR) 연산하여 타이밍 측정 신호(S_tm)로서 출력하는 OR gate로 구현될 수도 있다.
도 3a 내지 도 3c는 본 발명에 구비되는 제 1 펄스 생성기 내지 제 3 펄스 생성기의 입력 신호와 출력 신호를 도시한 도면이다.
도 3a는 제 1 펄스 생성기(110, 210)의 입력 신호와 출력 신호를 도시한 도면이다. 제 1 펄스 생성기(110, 210)는 워드 라인 인에이블(WLE) 신호와 비트 라인 센싱 인에이블(BLSE) 신호를 입력받아 제 1 펄스 신호(P1)를 생성한다. 도 3a에 도시된 바와 같이, 제 1 펄스 신호(P1)의 펄스폭(PW1)은 워드 라인 인에이블(WLE) 신호와 비트 라인 센싱 인에이블(BLSE) 신호 간의 타이밍 갭에 상응한다. 따라서, 제 1 펄스 신호(P1)의 펄스폭(PW1)은 비트 라인 차아지 쉐어링 마진(Bit Line Charge Sharing Margin)을 나타낸다고 할 수 있다. 여기서, 비트 라인 차아지 쉐어링 마진이란 워드 라인 인에이블(WLE) 신호가 활성화되는 시점에서부터 비트 라인 센싱 인에이블(BLSE) 신호가 활성화되는 시점까지의 타이밍 마진을 말하며, 이 타이밍 마진 동안에 메모리 셀의 셀 커패시터에 저장된 전하가 비트 라인으로 분배되는 동작이 진행된다.
도 3b는 제 2 펄스 생성기(120, 220)의 입력 신호와 출력 신호를 도시한 도면이다. 제 2 펄스 생성기(120, 220)는 컬럼 선택 라인 인에이블(CSLE) 신호와 최 초 독출 펄스(FRP) 신호를 입력받아 제 2 펄스 신호(P2)를 생성한다. 도 3b에 도시된 바와 같이, 제 2 펄스 신호(P2)의 펄스폭(PW2)은 컬럼 선택 라인 인에이블(CSLE) 신호와 최초 독출 펄스(FRP) 신호 간의 타이밍 갭에 상응한다. 즉, 제 2 펄스 신호(P2)의 펄스폭(PW2)은 컬럼 선택 후 최초 독출까지의 타이밍 마진(Column Select Line Enable to First Read Pulse Margin)을 나타낸다고 할 수 있다.
도 3c는 제 3 펄스 생성기(130, 230)의 입력 신호와 출력 신호를 도시한 도면이다. 제 3 펄스 생성기(130, 230)는 워드 라인 디스에이블(WLD) 신호와 비트 라인 이퀄라이징(BLEq) 신호를 입력받아 제 3 펄스 신호(P3)를 생성한다. 도 3c에 도시된 바와 같이, 제 3 펄스 신호(P3)의 펄스폭(PW3)은 워드 라인 디스에이블(WLD) 신호와 비트 라인 이퀄라이징(BLEq) 신호 간의 타이밍 갭에 상응한다. 즉, 제 3 펄스 신호(P3)의 펄스폭(PW3)은 워드 라인 디스에이블 후 비트 라인 이퀄라이징까지의 타이밍 마진(Word Line Disable to Bit Line Equalizing Margin)을 나타낸다고 할 수 있다.
도 4는 도 2에 도시된 제 1 펄스 생성기(210), 제 2 펄스 생성기(220), 제 3 펄스 생성기(230) 및 펄스 합산기(240)의 입력 신호와 출력 신호를 함께 도시한 도면이다. 즉, 도 4에는 워드 라인 인에이블(WLE) 신호, 비트 라인 센싱 인에이블(BLSE), 제 1 펄스 신호(P1), 컬럼 선택 라인 인에이블(CSLE) 신호, 최초 독출 펄스(FRP) 신호, 제 2 펄스 신호(P2), 워드 라인 디스에이블(WLD) 신호, 비트 라인 이퀄라이징(BLEq) 신호, 제 3 펄스 신호(P3) 및 타이밍 측정 신호(S_tm)가 기준 클럭 신호(CLK)와 함께 도시되어 있다.
도 4를 살펴 보면 알 수 있듯이, 타이밍 측정 신호(S_tm)는 제 1 펄스 신호(P1)의 펄스폭(PW1), 제 2 펄스 신호(P2)의 펄스폭(PW2) 및 제 3 펄스 신호(P3)의 펄스폭(PW3)에 대한 정보를 모두 담고 있다. 즉, 펄스 합산기(240)에서 출력되는 타이밍 측정 신호(S_tm)로부터 현재의 타이밍 파라미터(Parameter)가 측정될 수 있다. 현재의 타이밍 파라미터는, 제 1 펄스 신호(P1)의 펄스폭(PW1)으로부터 측정되는 비트 라인 차아지 쉐어링 마진(Bit Line Charge Sharing Margin)에 대한 정보, 제 2 펄스 신호(P2)의 펄스폭(PW2)으로부터 측정되는 컬럼 선택 후 최초 독출까지의 타이밍 마진(Column Select Line Enable to First Read Pulse Margin)에 대한 정보 및 제 3 펄스 신호(P3)의 펄스폭(PW3)으로부터 측정되는 워드 라인 디스에이블 후 비트 라인 이퀄라이징까지의 타이밍 마진(Word Line Disable to Bit Line Equalizing Margin)에 대한 정보를 나타낸다.
도 4에 도시된 타이밍 측정 신호(S_tm)는, 반도체 메모리 장치의 기준 클럭 신호(CLK)에 동기하여, 비트 라인 차아지 쉐어링 마진에 대한 정보, 컬럼 선택 후 최초 독출까지의 타이밍 마진에 대한 정보 및 워드 라인 디스에이블 후 비트 라인 이퀄라이징까지의 타이밍 마진에 대한 정보를 연속적으로 담고 있다. 즉, 도 4에서 볼 수 있듯이, 연속되는 클럭 펄스 CLKP1, 클럭 펄스 CLKP2 및 클럭 펄스 CLKP3의 각 타이밍에 맞추어, 비트 라인 차아지 쉐어링 마진에 대한 정보, 컬럼 선택 후 최초 독출까지의 타이밍 마진에 대한 정보 및 워드 라인 디스에이블 후 비트 라인 이퀄라이징까지의 타이밍 마진에 대한 정보가 연속적으로 타이밍 측정 신호(S_tm)에 실릴 수 있다.
도 5는 본 발명에 따른 타이밍 조절 장치를 나타내는 도면이다.
도 5에는 타이밍 측정 신호 생성기(500), 타이밍 판단부(570) 및 타이밍 설정부(580)가 도시되어 있다. 타이밍 측정 신호 생성기(500)는 제 1 펄스 생성기(510), 제 2 펄스 생성기(520), 제 3 펄스 생성기(530) 및 펄스 합산기(540)를 구비한다.
도 1 및 도 2에서 설명한 바와 같이, 타이밍 측정 신호 생성기(500)는 워드 라인 인에이블(WLE) 신호와 비트 라인 센싱 인에이블(BLSE) 신호 간의 타이밍 갭에 상응하는 제 1 펄스 신호(P1), 컬럼 선택 라인 인에이블(CSLE) 신호와 최초 독출 펄스(FRP) 신호 간의 타이밍 갭에 상응하는 제 2 펄스 신호(P2) 및 워드 라인 디스에이블(WLD) 신호와 비트 라인 이퀄라이징(BLEq) 신호 간의 타이밍 갭에 상응하는 제 3 펄스 신호(P3)를 합산하여 타이밍 측정 신호(S_tm)를 생성한다.
타이밍 판단부(570)는 타이밍 측정 신호(S_tm)로부터 측정되는 현재의 타이밍 파라미터(Parameter)가 기설정된 기준 범위에 속하는지를 판단하고, 판단 결과에 상응하는 타이밍 설정 신호(S_ts)를 출력한다.
타이밍 설정부(580)는 타이밍 판단부(570)로부터 입력받는 타이밍 설정 신호(S_ts)에 상응하도록 워드 라인 인에이블(WLE) 신호, 비트 라인 센싱 인에이블(BLSE) 신호, 컬럼 선택 라인 인에이블(CSLE) 신호, 최초 독출 펄스(FRP) 신호, 워드 라인 디스에이블(WLD) 신호 및 비트 라인 이퀄라이징(BLEq) 신호의 타이밍을 설정한다. 타이밍 설정부(580)는 퓨즈 커팅(Fuse cutting) 방식을 사용하여 상기 제어 신호들의 타이밍을 설정할 수도 있고, 그 외에 다양한 타이밍 설정 방식을 사 용하여 상기 제어 신호들의 타이밍을 설정할 수도 있다.
본 발명은 다음과 같이 방법 발명의 측면에서 파악될 수도 있다. 즉, 반도체 메모리 장치의 동작을 제어하는 제어 신호들 간의 타이밍 갭(Timing Gap)을 조절하는 타이밍 조절 방법에 있어서, 본 발명에 따른 타이밍 조절 방법은 다음과 같은 단계를 구비한다.
먼저, 워드 라인 인에이블(WLE) 신호와 비트 라인 센싱 인에이블(BLSE) 신호 간의 타이밍 갭에 상응하는 제 1 펄스 신호(P1)를 생성하는 단계, 컬럼 선택 라인 인에이블(CSLE) 신호와 입출력 감지 증폭기(I/O Sense Amplifier)로부터 출력되는 최초 독출 펄스(FRP) 신호 간의 타이밍 갭에 상응하는 제 2 펄스 신호(P2)를 생성하는 단계 및 워드 라인 디스에이블(WLD) 신호와 비트 라인 이퀄라이징(BLEq) 신호 간의 타이밍 갭에 상응하는 제 3 펄스 신호(P3)를 생성하는 단계가 구비된다.
다음으로, 제 1 펄스 신호(P1), 제 2 펄스 신호(P2) 및 제 3 펄스 신호(P3)를 논리합 연산하여 타이밍 측정 신호(S_tm)를 생성하는 단계가 구비된다.
다음으로, 타이밍 측정 신호(S_tm)로부터 측정되는 현재의 타이밍 파라미터(Parameter)가 기설정된 기준 범위에 속하는지를 판단하는 타이밍 판단 단계가 구비된다. 앞서 설명한 바 있듯이, 현재의 타이밍 파라미터는, 제 1 펄스 신호(P1)의 펄스폭(PW1)으로부터 측정되는 비트 라인 차아지 쉐어링 마진(Bit Line Charge Sharing Margin)에 대한 정보, 제 2 펄스 신호(P2)의 펄스폭(PW2)으로부터 측정되는 컬럼 선택 후 최초 독출까지의 타이밍 마진(Column Select Line Enable to First Read Pulse Margin)에 대한 정보 및 제 3 펄스 신호(P3)의 펄스폭(PW3)으로 부터 측정되는 워드 라인 디스에이블 후 비트 라인 이퀄라이징까지의 타이밍 마진(Word Line Disable to Bit Line Equalizing Margin)에 대한 정보를 나타낸다.
다음으로, 상기 타이밍 판단의 결과에 상응하도록 워드 라인 인에이블(WLE) 신호, 비트 라인 센싱 인에이블(BLSE) 신호, 컬럼 선택 라인 인에이블(CSLE) 신호, 최초 독출 펄스(FRP) 신호, 워드 라인 디스에이블(WLD) 신호 및 비트 라인 이퀄라이징(BLEq) 신호의 타이밍을 설정하는 단계가 구비된다.
워드 라인 인에이블(WLE) 신호, 비트 라인 센싱 인에이블(BLSE) 신호, 워드 라인 디스에이블(WLD) 신호 및 비트 라인 이퀄라이징(BLEq) 신호는 반도체 메모리 장치의 로우 디코더(Row Decoder)로부터 출력되는 신호이고, 컬럼 선택 라인 인에이블(CSLE) 신호는 반도체 메모리 장치의 컬럼 디코더(Column Decoder)로부터 출력되는 신호이며, 최초 독출 펄스(FRP) 신호는 반도체 메모리 장치의 입출력 감지 증폭기(I/O Sense Amplifier)로부터 출력되는 신호이다.
이상에서는 도면에 도시된 구체적인 실시예를 참고하여 본 발명을 설명하였으나 이는 예시적인 것에 불과하므로, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자라면 이로부터 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 보호 범위는 후술하는 특허청구범위에 의하여 해석되어야 하고, 그와 동등 및 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 보호 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에는 다음과 같은 효과가 있다.
본 발명에 따른 타이밍 측정 신호 생성기를 사용하면, 반도체 메모리 장치의 동작을 제어하는 제어 신호들 간의 타이밍 갭을 용이하게 측정할 수 있다.
또한, 상기 타이밍 측정 신호 생성기에서 생성된 타이밍 측정 신호에 기초하여 제어 신호들의 타이밍을 조절함으로써, 타이밍 특성의 불안정으로부터 비롯되는 반도체 메모리 장치의 성능 저하를 방지할 수 있다.

Claims (24)

  1. 반도체 메모리 장치의 동작을 제어하는 제어 신호들 간의 타이밍 갭(Timing Gap)을 나타내는 신호를 생성하는 타이밍 측정 신호 생성기에 있어서,
    워드 라인 인에이블(Word Line Enable) 신호와 비트 라인 센싱 인에이블(Bit Line Sensing Enable) 신호 간의 타이밍 갭에 상응하는 제 1 펄스 신호를 생성하는 제 1 펄스 생성기;
    컬럼 선택 라인 인에이블(Column Select Line Enable) 신호와 입출력 감지 증폭기(I/O Sense Amplifier)로부터 출력되는 최초 독출 펄스(First Read Pulse) 신호 간의 타이밍 갭에 상응하는 제 2 펄스 신호를 생성하는 제 2 펄스 생성기;
    워드 라인 디스에이블(Word Line Disable) 신호와 비트 라인 이퀄라이징(Bit Line Equalizing) 신호 간의 타이밍 갭에 상응하는 제 3 펄스 신호를 생성하는 제 3 펄스 생성기; 및
    상기 제 1 펄스 신호, 상기 제 2 펄스 신호 및 상기 제 3 펄스 신호를 합산하여 타이밍 측정 신호를 출력하는 펄스 합산기;
    를 구비하는 것을 특징으로 하는 타이밍 측정 신호 생성기.
  2. 제 1 항에 있어서,
    상기 제 1 펄스 생성기는,
    로우 디코더(Row Decoder)로부터 상기 워드 라인 인에이블 신호와 상기 비트 라인 센싱 인에이블 신호를 입력받는 것을 특징으로 하는 타이밍 측정 신호 생성기.
  3. 제 2 항에 있어서,
    상기 제 1 펄스 생성기는,
    상기 비트 라인 센싱 인에이블 신호를 반전시켜 출력하는 제 1 인버터;
    상기 워드 라인 인에이블 신호와 상기 제 1 인버터의 출력 신호를 부정 논리곱 연산하여 출력하는 낸드(NAND) 게이트; 및
    상기 낸드 게이트의 출력 신호를 반전시켜 상기 제 1 펄스 신호로서 출력하는 제 2 인버터;
    를 구비하는 것을 특징으로 하는 타이밍 측정 신호 생성기.
  4. 제 1 항에 있어서,
    상기 제 2 펄스 생성기는,
    컬럼 디코더(Column Decoder)로부터 상기 컬럼 선택 라인 인에이블 신호를 입력받으며,
    상기 입출력 감지 증폭기로부터 상기 최초 독출 펄스 신호를 입력받는 것을 특징으로 하는 타이밍 측정 신호 생성기.
  5. 제 4 항에 있어서,
    상기 제 2 펄스 생성기는,
    상기 컬럼 선택 라인 인에이블 신호를 반전시켜 출력하는 제 1 인버터;
    상기 제 1 인버터의 출력 신호를 반전시켜 출력하는 제 2 인버터;
    상기 최초 독출 펄스 신호를 반전시켜 출력하는 제 3 인버터;
    상기 제 2 인버터의 출력 신호와 상기 제 3 인버터의 출력 신호를 부정 논리곱 연산하여 출력하는 낸드(NAND) 게이트; 및
    상기 낸드 게이트의 출력 신호를 반전시켜 상기 제 2 펄스 신호로서 출력하는 제 4 인버터;
    를 구비하는 것을 특징으로 하는 타이밍 측정 신호 생성기.
  6. 제 1 항에 있어서,
    상기 제 3 펄스 생성기는,
    로우 디코더(Row Decoder)로부터 상기 워드 라인 디스에이블 신호와 상기 비트 라인 이퀄라이징 신호를 입력받는 것을 특징으로 하는 타이밍 측정 신호 생성기.
  7. 제 6 항에 있어서,
    상기 제 3 펄스 생성기는,
    상기 비트 라인 이퀄라이징 신호를 반전시켜 출력하는 제 1 인버터;
    상기 워드 라인 디스에이블 신호와 상기 제 1 인버터의 출력 신호를 부정 논 리곱 연산하여 출력하는 낸드(NAND) 게이트; 및
    상기 낸드 게이트의 출력 신호를 반전시켜 상기 제 3 펄스 신호로서 출력하는 제 2 인버터;
    를 구비하는 것을 특징으로 하는 타이밍 측정 신호 생성기.
  8. 제 1 항에 있어서,
    상기 펄스 합산기는,
    상기 제 1 펄스 신호, 상기 제 2 펄스 신호 및 상기 제 3 펄스 신호를 논리합 연산하여 상기 타이밍 측정 신호로서 출력하는 것을 특징으로 하는 타이밍 측정 신호 생성기.
  9. 제 8 항에 있어서,
    상기 펄스 합산기는,
    상기 제 1 펄스 신호, 상기 제 2 펄스 신호 및 상기 제 3 펄스 신호를 부정 논리합 연산하여 출력하는 노어(NOR) 게이트; 및
    상기 노어 게이트의 출력 신호를 반전시켜 상기 타이밍 측정 신호로서 출력하는 인버터;
    를 구비하는 것을 특징으로 하는 타이밍 측정 신호 생성기.
  10. 제 1 항에 있어서,
    상기 펄스 합산기는,
    상기 입출력 감지 증폭기로부터 출력되는 데이터 신호를 버퍼링(Buffering)하여 출력 패드로 전송하는 역할을 담당하는 출력 버퍼로, 상기 타이밍 측정 신호를 출력하는 것을 특징으로 하는 타이밍 측정 신호 생성기.
  11. 반도체 메모리 장치의 동작을 제어하는 제어 신호들 간의 타이밍 갭(Timing Gap)을 조절하는 타이밍 조절 장치에 있어서,
    워드 라인 인에이블(Word Line Enable) 신호와 비트 라인 센싱 인에이블(Bit Line Sensing Enable) 신호 간의 타이밍 갭에 상응하는 제 1 펄스 신호, 컬럼 선택 라인 인에이블(Column Select Line Enable) 신호와 입출력 감지 증폭기(I/O Sense Amplifier)로부터 출력되는 최초 독출 펄스(First Read Pulse) 신호 간의 타이밍 갭에 상응하는 제 2 펄스 신호 및 워드 라인 디스에이블(Word Line Disable) 신호와 비트 라인 이퀄라이징(Bit Line Equalizing) 신호 간의 타이밍 갭에 상응하는 제 3 펄스 신호를 합산하여 타이밍 측정 신호를 생성하는 타이밍 측정 신호 생성기;
    상기 타이밍 측정 신호로부터 측정되는 현재의 타이밍 파라미터(Parameter)가 기설정된 기준 범위에 속하는지를 판단하고, 판단 결과에 상응하는 타이밍 설정 신호를 출력하는 타이밍 판단부; 및
    상기 타이밍 설정 신호에 상응하도록 상기 워드 라인 인에이블 신호, 상기 비트 라인 센싱 인에이블 신호, 상기 컬럼 선택 라인 인에이블 신호, 상기 최초 독 출 펄스 신호, 상기 워드 라인 디스에이블 신호 및 상기 비트 라인 이퀄라이징 신호의 타이밍을 설정하는 타이밍 설정부;
    를 구비하는 것을 특징으로 하는 타이밍 조절 장치.
  12. 제 11 항에 있어서,
    상기 타이밍 측정 신호 생성기는,
    상기 워드 라인 인에이블 신호와 상기 비트 라인 센싱 인에이블 신호를 입력받아 상기 제 1 펄스 신호를 생성하는 제 1 펄스 생성기;
    상기 컬럼 선택 라인 인에이블 신호와 상기 최초 독출 펄스 신호를 입력받아 상기 제 2 펄스 신호를 생성하는 제 2 펄스 생성기;
    상기 워드 라인 디스에이블 신호와 상기 비트 라인 이퀄라이징 신호를 입력받아 상기 제 3 펄스 신호를 생성하는 제 3 펄스 생성기; 및
    상기 제 1 펄스 신호, 상기 제 2 펄스 신호 및 상기 제 3 펄스 신호를 합산하여 상기 타이밍 측정 신호를 출력하는 펄스 합산기;
    를 구비하는 것을 특징으로 하는 타이밍 조절 장치.
  13. 제 12 항에 있어서,
    상기 제 1 펄스 생성기는,
    로우 디코더(Row Decoder)로부터 상기 워드 라인 인에이블 신호와 상기 비트 라인 센싱 인에이블 신호를 입력받는 것을 특징으로 하는 타이밍 조절 장치.
  14. 제 12 항에 있어서,
    상기 제 2 펄스 생성기는,
    컬럼 디코더(Column Decoder)로부터 상기 컬럼 선택 라인 인에이블 신호를 입력받으며,
    상기 입출력 감지 증폭기로부터 상기 최초 독출 펄스 신호를 입력받는 것을 특징으로 하는 타이밍 조절 장치.
  15. 제 12 항에 있어서,
    상기 제 3 펄스 생성기는,
    로우 디코더(Row Decoder)로부터 상기 워드 라인 디스에이블 신호와 상기 비트 라인 이퀄라이징 신호를 입력받는 것을 특징으로 하는 타이밍 조절 장치.
  16. 제 12 항에 있어서,
    상기 펄스 합산기는,
    상기 제 1 펄스 신호, 상기 제 2 펄스 신호 및 상기 제 3 펄스 신호를 논리합 연산하여 상기 타이밍 측정 신호로서 출력하는 것을 특징으로 하는 타이밍 조절 장치.
  17. 제 11 항에 있어서,
    상기 현재의 타이밍 파라미터는,
    상기 제 1 펄스 신호의 펄스폭으로부터 측정되는 비트 라인 차아지 쉐어링 마진(Bit Line Charge Sharing Margin)에 대한 정보, 상기 제 2 펄스 신호의 펄스폭으로부터 측정되는 컬럼 선택 후 최초 독출까지의 타이밍 마진(Column Select Line Enable to First Read Pulse Margin)에 대한 정보 및 상기 제 3 펄스 신호의 펄스폭으로부터 측정되는 워드 라인 디스에이블 후 비트 라인 이퀄라이징까지의 타이밍 마진(Word Line Disable to Bit Line Equalizing Margin)에 대한 정보를 나타내는 것을 특징으로 하는 타이밍 조절 장치.
  18. 제 17 항에 있어서,
    상기 타이밍 측정 신호는,
    상기 반도체 메모리 장치의 기준 클럭 신호에 동기하여, 상기 비트 라인 차아지 쉐어링 마진에 대한 정보, 상기 컬럼 선택 후 최초 독출까지의 타이밍 마진에 대한 정보 및 상기 워드 라인 디스에이블 후 비트 라인 이퀄라이징까지의 타이밍 마진에 대한 정보를 연속적으로 담고 있는 것을 특징으로 하는 타이밍 조절 장치.
  19. 제 11 항에 있어서,
    상기 타이밍 설정부는,
    퓨즈 커팅(Fuse cutting) 방식에 의하여 상기 워드 라인 인에이블 신호, 상기 비트 라인 센싱 인에이블 신호, 상기 컬럼 선택 라인 인에이블 신호, 상기 최초 독출 펄스 신호, 상기 워드 라인 디스에이블 신호 및 상기 비트 라인 이퀄라이징 신호의 타이밍을 설정하는 것을 특징으로 하는 타이밍 조절 장치.
  20. 반도체 메모리 장치의 동작을 제어하는 제어 신호들 간의 타이밍 갭(Timing Gap)을 조절하는 타이밍 조절 방법에 있어서,
    워드 라인 인에이블(Word Line Enable) 신호와 비트 라인 센싱 인에이블(Bit Line Sensing Enable) 신호 간의 타이밍 갭에 상응하는 제 1 펄스 신호를 생성하는 단계;
    컬럼 선택 라인 인에이블(Column Select Line Enable) 신호와 입출력 감지 증폭기(I/O Sense Amplifier)로부터 출력되는 최초 독출 펄스(First Read Pulse) 신호 간의 타이밍 갭에 상응하는 제 2 펄스 신호를 생성하는 단계;
    워드 라인 디스에이블(Word Line Disable) 신호와 비트 라인 이퀄라이징(Bit Line Equalizing) 신호 간의 타이밍 갭에 상응하는 제 3 펄스 신호를 생성하는 단계;
    상기 제 1 펄스 신호, 상기 제 2 펄스 신호 및 상기 제 3 펄스 신호를 논리합 연산하여 타이밍 측정 신호를 생성하는 단계;
    상기 타이밍 측정 신호로부터 측정되는 현재의 타이밍 파라미터(Parameter)가 기설정된 기준 범위에 속하는지를 판단하는 타이밍 판단 단계; 및
    상기 타이밍 판단의 결과에 상응하도록 상기 워드 라인 인에이블 신호, 상기 비트 라인 센싱 인에이블 신호, 상기 컬럼 선택 라인 인에이블 신호, 상기 최초 독 출 펄스 신호, 상기 워드 라인 디스에이블 신호 및 상기 비트 라인 이퀄라이징 신호의 타이밍을 설정하는 단계;
    를 구비하는 것을 특징으로 하는 타이밍 조절 방법.
  21. 제 20 항에 있어서,
    상기 워드 라인 인에이블 신호와 상기 비트 라인 센싱 인에이블 신호는,
    상기 반도체 메모리 장치의 로우 디코더(Row Decoder)로부터 출력되는 신호인 것을 특징으로 하는 타이밍 조절 방법.
  22. 제 20 항에 있어서,
    상기 컬럼 선택 라인 인에이블 신호는,
    상기 반도체 메모리 장치의 컬럼 디코더(Column Decoder)로부터 출력되는 신호인 것을 특징으로 하는 타이밍 조절 방법.
  23. 제 20 항에 있어서,
    상기 워드 라인 디스에이블 신호와 상기 비트 라인 이퀄라이징 신호는,
    상기 반도체 메모리 장치의 로우 디코더(Row Decoder)로부터 출력되는 신호인 것을 특징으로 하는 타이밍 조절 방법.
  24. 제 20 항에 있어서,
    상기 현재의 타이밍 파라미터는,
    상기 제 1 펄스 신호의 펄스폭으로부터 측정되는 비트 라인 차아지 쉐어링 마진(Bit Line Charge Sharing Margin)에 대한 정보, 상기 제 2 펄스 신호의 펄스폭으로부터 측정되는 컬럼 선택 후 최초 독출까지의 타이밍 마진(Column Select Line Enable to First Read Pulse Margin)에 대한 정보 및 상기 제 3 펄스 신호의 펄스폭으로부터 측정되는 워드 라인 디스에이블 후 비트 라인 이퀄라이징까지의 타이밍 마진(Word Line Disable to Bit Line Equalizing Margin)에 대한 정보를 나타내는 것을 특징으로 하는 타이밍 조절 방법.
KR1020060049294A 2006-06-01 2006-06-01 반도체 메모리 장치에 사용되는 타이밍 측정 신호 생성기,타이밍 조절 장치 및 타이밍 조절 방법 KR100723530B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060049294A KR100723530B1 (ko) 2006-06-01 2006-06-01 반도체 메모리 장치에 사용되는 타이밍 측정 신호 생성기,타이밍 조절 장치 및 타이밍 조절 방법
US11/756,750 US7688651B2 (en) 2006-06-01 2007-06-01 Methods and devices for regulating the timing of control signals in integrated circuit memory devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060049294A KR100723530B1 (ko) 2006-06-01 2006-06-01 반도체 메모리 장치에 사용되는 타이밍 측정 신호 생성기,타이밍 조절 장치 및 타이밍 조절 방법

Publications (1)

Publication Number Publication Date
KR100723530B1 true KR100723530B1 (ko) 2007-05-30

Family

ID=38278767

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060049294A KR100723530B1 (ko) 2006-06-01 2006-06-01 반도체 메모리 장치에 사용되는 타이밍 측정 신호 생성기,타이밍 조절 장치 및 타이밍 조절 방법

Country Status (2)

Country Link
US (1) US7688651B2 (ko)
KR (1) KR100723530B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9711207B2 (en) * 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030009132A (ko) * 2001-07-19 2003-01-29 미쓰비시덴키 가부시키가이샤 혼재 메모리의 테스트를 용이하게 행할 수 있는 테스트 회로
KR20040063429A (ko) * 2003-01-07 2004-07-14 삼성전자주식회사 스큐 측정 장치 및 방법
KR20050073693A (ko) * 2004-01-09 2005-07-18 삼성전자주식회사 반도체 메모리 장치에서의 타이밍 제어 회로 및 그에 따른타이밍 제어 방법
KR20050108179A (ko) * 2004-05-12 2005-11-16 삼성전자주식회사 지연 동기 루프를 이용하여 내부 신호를 측정하는집적회로 장치 및 그 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1125699A (ja) 1997-07-02 1999-01-29 Mitsubishi Electric Corp 半導体記憶装置
JP2001052498A (ja) 1999-08-05 2001-02-23 Toshiba Corp 半導体記憶装置
JP2001101868A (ja) * 1999-09-30 2001-04-13 Hitachi Ltd 半導体記憶装置
JP2004013987A (ja) 2002-06-06 2004-01-15 Toshiba Corp 半導体記憶装置
KR100551485B1 (ko) * 2003-12-04 2006-02-13 삼성전자주식회사 메모리 장치의 타이밍 제어 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030009132A (ko) * 2001-07-19 2003-01-29 미쓰비시덴키 가부시키가이샤 혼재 메모리의 테스트를 용이하게 행할 수 있는 테스트 회로
KR20040063429A (ko) * 2003-01-07 2004-07-14 삼성전자주식회사 스큐 측정 장치 및 방법
KR20050073693A (ko) * 2004-01-09 2005-07-18 삼성전자주식회사 반도체 메모리 장치에서의 타이밍 제어 회로 및 그에 따른타이밍 제어 방법
KR20050108179A (ko) * 2004-05-12 2005-11-16 삼성전자주식회사 지연 동기 루프를 이용하여 내부 신호를 측정하는집적회로 장치 및 그 방법

Also Published As

Publication number Publication date
US7688651B2 (en) 2010-03-30
US20070280033A1 (en) 2007-12-06

Similar Documents

Publication Publication Date Title
US10388398B2 (en) Memory apparatus including a command controller
US11195571B2 (en) Memory device and method with data input
TWI431632B (zh) 用於感測放大器之可數位控制延遲
KR101094904B1 (ko) 기준전압 생성 회로 및 방법, 이를 이용한 상변화 메모리 장치 및 리드 방법
US7548471B2 (en) Method and apparatus for adjusting the timing of an electronic circuit
USRE45035E1 (en) Verification circuits and methods for phase change memory array
US20070153600A1 (en) Data flow scheme for low power DRAM
US20180114550A1 (en) Memory system including memory device and memory controller
KR20130070927A (ko) 불휘발성 메모리 장치 및 그 동작 방법
JP2008171540A (ja) 集積回路の性能制御
KR20080046820A (ko) 반도체 메모리 장치의 센스앰프 제어회로 및 방법
US9767917B2 (en) Mitigation scheme for SRAM functionality
KR100723530B1 (ko) 반도체 메모리 장치에 사용되는 타이밍 측정 신호 생성기,타이밍 조절 장치 및 타이밍 조절 방법
US7145814B2 (en) RAS time control circuit and method for use in DRAM using external clock
KR20130139145A (ko) 반도체 메모리 장치 및 그 동작 방법
EP2973570B1 (en) Self-timer for sense amplifier in memory device
KR20160099983A (ko) 반도체 메모리 장치 및 그 동작 방법
US7660186B2 (en) Memory clock generator having multiple clock modes
US10847240B2 (en) Memory device with test circuit which generates asychronous signal based on delay and controls peripheral circuit based on asynchronous signal, operating method of memory device, and operating method of test system including memory device
KR20220121596A (ko) 반도체 메모리 장치를 포함하는 메모리 시스템
KR20100128045A (ko) 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법
KR101218284B1 (ko) 마진 제어 시스템
KR100761403B1 (ko) 메모리장치의 비트라인 이퀄라이징 회로 및 비트라인이퀄라이징 방법.
JP3705759B2 (ja) 同期式半導体記憶装置
JP4704691B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160429

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 13