KR100761403B1 - 메모리장치의 비트라인 이퀄라이징 회로 및 비트라인이퀄라이징 방법. - Google Patents

메모리장치의 비트라인 이퀄라이징 회로 및 비트라인이퀄라이징 방법. Download PDF

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Abstract

본 발명은 메모리장치의 비트라인 이퀄라이징 회로에 관한 것으로, 이를 위해 본 발명 메모리장치의 비트라인 이퀄라이징 회로는 메모리장치의 초기화 동작시 인에이블 되는 리셋신호를 입력받는 리셋신호 입력수단; 및 상기 리셋신호와 기존의 비트라인 이퀄라이징 신호를 논리조합하여 비트라인 이퀄라이징 신호를 출력하는 이퀄라이징 드라이버를 포함한다.
리프레쉬(refresh), 프리차지(precharge), 초기화(initializing), 이퀄라이징(equalizing)

Description

메모리장치의 비트라인 이퀄라이징 회로 및 비트라인 이퀄라이징 방법.{Circuit and Method for bitline equalizing of memory device}
도 1은 비트라인 센스앰프부와 그 주변부의 구성도
도 2는 리프레쉬 동작을 액티브 구간과 프리차지 구간으로 나누어 시간순으로 나열한 도면
도 3은 DDR3메모리장치의 초기화 과정을 나타내는 도면
도 4은 본 발명 메모리장치의 비트라인 이퀄라이징 회로의 일실시예 구성도
도 5는 리셋신호 입력수단의 일실시예 구성도
도 6는 리셋신호 입력수단의 동작을 설명하기 위한 타이밍도
도 7은 이퀄라이징 드라이버의 일실시예 구성도
*도면의 주요 부분에 대한 부호의 설명
100: 리셋신호 입력수단 200:이퀄라이징 드라이버
110: 리셋신호 입력수단의 지연회로부
120: 리셋신호 입력수단의 출력부
210: 노아게이트 220: 인버터
본 발명은 메모리장치에 관한 것으로, 자세하게는 메모리장치에서 이루어지는 리프레쉬 및 비트라인 이퀄라이징에 관한 것이다.
메모리장치는 데이터를 기록하는 단위 소자로서 축전지(capacitor)를 사용하는데, 이를 셀(cell)이라 한다. 셀에 '1'의 데이터를 저장할 때는 셀에 고전위를 인가하여 두고, '0'의 데이터를 저장할 경우에는 셀에 저전위를 인가하여 둠으로써 데이터를 기록한다. 셀을 구성하는 축전지는 이상적인 경우라면 축전지의 연결단자의 전위를 변화시키지 않는 한 축적된 전하가 항상 유지되어야 하지만, 실제의 축전지는 시간이 흐르면서 저장하고 있던 전하가 누설(leakage)전류의 형태로 유실되어 기록된 데이터가 '1'인지 '0'인지를 구분할 수 없게 되는 특성을 가진다. 따라서 데이터를 계속적으로 유지하기 위해서는 반드시 셀에 저장된 데이터를 주기적으로 센싱하여 다시 저장하는 과정이 필수적으로 이루어져야 한다. 이러한 일련의 과정을 리프레쉬(refresh)라 한다.
도 1과 도 2는 리프레쉬 동작을 설명하기 위한 도면인데, 도 1은 비트라인 센스앰프부와 그 주변부의 구성도이고, 도 2는 리프레쉬 동작을 액티브 구간과 프리차지 구간으로 나누어 시간순으로 나열한 도면이다.
도 1을 보면 액티브(active) 명령이 내려지면 워드라인(WL)이 인에이블되어 셀(CELL)의 데이터가 정비트라인(BL)에 실리고, 이때 정비트라인(BL)과 부비트라인(BLB)은 전위차 dV만큼 벌어지게 된다. 이 차이를 비트라인센스앰프가 감지하여 정비트라인(BL)을 코어전압(VCORE)으로 부비트라인(BLB)을 접지전압(VSS)으로 만들어 준다. 이러한 액티브(active) 동작 후에 프리차지(precharge) 동작을 하게되면 워드라인(WL)이 디스에이블 되어 셀(CELL) 전압이 격리되고, 비트라인 이퀄라이징 신호(BLEQ)가 '하이'로 인에이블 되어 트랜지스터 N1,N2,N3를 턴온 시키고 정비트라인(BL)과 부비트라인(BLB)의 전압레벨은 비트라인프리차지 전압(VBLP)이 된다.
도 2를 참조하여 시간순으로 보면, 비트라인쌍(BL,BLB)이 비트라인 프리차지 전압(VBLP)으로 이퀄라이징(equalizing)되어 있다가 1.비트라인 이퀄라이징 동작이 오프되고,(도 1의 BLEQ신호가 '로우') 2.워드라인(WL)이 인에이블 되어 비트라인(BL)에 셀(CELL)의 데이터가 실리고, 3.센스앰프 드라이버가 온 되어 비트라인 센스앰프의 센싱이 시작된다. 이러한 액티브(active) 동작이 끝난 후에 프리차지(precharge) 구간의 동작으로 넘어가면 4.워드라인(WL)이 디스에이블 되고, 5.센스앰프 드라이버가 오프되어 비트라인 센스앰프의 동작이 멈추고, 6.정비트라인(BL)과 부비트라인(BLB)을 비트라인 프리차지전압(VBLP) 레벨로 이퀄라이징 해준다.(BLEQ 신호가 '하이')
종래의 메모리장치의 경우에는, 메모리장치가 파워업(power up) 된 후에 정상 동작을 할 수 있게 되는 초기화(initialization) 과정에서 상술한 리프레쉬(refresh) 명령을 사용하여 비트라인쌍(BL, BLB)을 코어전압(VCORE)의 1/2레벨인 비트라인 프리차지 전압(VBLP)으로 안정화시켜 주었다.
도 3은 DDR3(Double Data Rate3)메모리장치의 초기화 과정을 나타내는 도면이다.
도 3에 도시된 바와 같이 DDR3메모리장치의 경우에는 초기화 과정에서 별도의 리프레쉬(refresh) 명령이 들어오지 않고, 리셋(reset) 후에 클럭 인에이블 신호(CKE: 메모리장치를 클럭에 동기화시키기 위한 신호)가 '하이'가 되고나서 MRS(Mode Registor Set: 모드 레지스터 셋)명령을 수행한다. 이와 같이 초기화 과정에서 별도의 리프레쉬 명령이 들어오지 않으면, 초기화 과정 후에 비트라인쌍(BL, BLB)의 전압은 코어전압(VCORE)의 1/2인 비트라인프리차지전압(VBLP)의 레벨이 아닌 다른 레벨을 가질 수 있다.
따라서 DDR3메모리장치의 경우와 같이 초기화 과정에서 별도의 리프레쉬 명령이 들어오지 않는 경우 비트라인쌍(BL, BLB)의 전압 레벨이 불안정해질 수 있으며, 초기화(initialization) 동작 후 메모리장치의 동작시 페일(fail)을 유발할 수 있다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, DDR3메모리장치와 같이 초기화 과정에서 리프레쉬 명령이 별도로 들어오지 않더라도 비트라인쌍의 전압을 안정화하기 위한 것이다.
초기화(initializing)과정에서 리프레쉬 명령이 들어오지 않는 DDR3메모리장치와 같은 경우에도 초기화시 칩(chip) 외부에서 리셋신호가 들어온다. 따라서 본 발명은 초기화과정에서 들어오는 리셋신호를 이용하여 비트라인 이퀄라이징 신호(BLEQ)를 생성하여 비트라인쌍(BL, BLB)의 전압을 안정화하는 방식을 사용한다.
상기한 목적을 달성하기 위한 본 발명 메모리장치의 비트라인 이퀄리아징 회로는, 메모리장치의 초기화 동작시 인에이블 되는 리셋신호를 입력받는 리셋신호 입력수단; 및 상기 리셋신호와 기존의 비트라인 이퀄라이징 신호를 논리조합하여 비트라인 이퀄라이징 신호를 출력하는 이퀄라이징 드라이버를 포함할 수 있다.
상세하게는, 상기 리셋신호 입력수단은 상기 리셋신호를 타이밍을 조절하기 위한 리셋펄스로 출력하고, 상기 이퀄라이징 드라이버는 상기 리셋펄스와 상기 기존의 비트라인 이퀄라이징 신호 둘 중 하나만 인에이블 되면 상기 비트라인 이퀄라이징 신호를 출력하는 것을 특징으로 할 수 있다.
본 발명 메모리장치의 비트라인 이퀄라이징 방법은, 메모리장치의 초기화 동작시 인에이블 되는 리셋신호를 입력받는 단계; 및 상기 리셋신호와 기존의 비트라인 이퀄라이징 신호를 논리조합하여 비트라인 이퀄라이징 신호를 생성하는 단계를 포함할 수 있다.
상세하게는, 상기 이퀄라이징 신호를 생성하는 단계는, 상기 리셋신호를 이용하여 타이밍 조절을 위한 리셋펄스를 생성하는 단계; 및 상기 기존의 비트라인 이퀄라이징 신호와 상기 리셋펄스 중 하나 이상의 신호가 '하이'이면 비트라인 이퀄라이징신호를 출력하는 단계를 포함할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4은 본 발명 메모리장치의 비트라인 이퀄라이징 회로의 일실시예 구성도이다.
본 발명 메모리장치의 비트라인 이퀄라이징 회로는 도면에 도시된 바와 같이, 메모리장치의 초기화 동작시 인에이블 되는 리셋신호(RESET)를 입력받는 리셋신호 입력수단(100); 및 상기 리셋신호(RESET)와 기존의 비트라인 이퀄라이징 신호(BLEQ_OLD)를 논리조합하여 비트라인 이퀄라이징 신호(BLEQ_NEW)를 출력하는 이퀄라이징 드라이버를 포함한다.
상기 리셋신호 입력수단(100)은 리셋신호(RESET)를 입력받아 타이밍 조절을 위해 일정한 폭을 가지는 리셋펄스(RESET_PULSE)를 출력하는 역할을 한다. 상기 이퀄라이징 드라이버(200)는 상기 기존의 비트라인 이퀄라이징 신호(BLEQ_OLD)와 상기 리셋펄스(RESET_PULSE)를 입력받으며, 둘 중 하나 이상이 인에이블 되면 상기 비트라인 이퀄라이징 신호(BLEQ_NEW)를 출력하는 역할을 한다.
도 5는 리셋신호 입력수단(100)의 일실시예 구성도이며, 도 6는 리셋신호 입력수단(100)의 동작을 설명하기 위한 타이밍도이다.
상기 리셋신호 입력수단(100)은 리셋신호(RESET)를 지연시키기 위한 지연회로부(110) 및 상기 지연회로부(110)의 출력 및 상기 리셋신호(RESET)를 논리조합하 여 출력하는 출력부(120)를 포함한다.
상기 지연회로부(110)는 상기 리셋신호(RESET)를 반전하고 지연시키는 복수의 인버터를 포함하여 구성될 수 있는데, 도면의 인버터(111)는 리셋신호(RESET)를 반전시키는 기능을 수행하며 딜레이라인(112)은 짝수개의 인버터를 직렬 연결하여 구현될 수 있다.
상기 출력부(120)는 상기 리셋신호(RESET) 및 상기 지연회로부(110)의 출력을 논리조합하는 낸드게이트(121) 및 낸드게이트(121)의 출력을 반전하는 인버터(122)를 포함하여 구성될 수 있다.
도 6를 참조하여 그 동작을 살펴보면, 상기 리셋신호 입력수단(100)은 상기 리셋신호(RESET)를 입력받아 상기 지연회로부(110)의 인버터(111)와 딜레이라인(112)을 통해 상기 리셋신호(RESET)를 반전시키고 지연시킨 신호(RSTbd)를 만들어낸다. 상기 출력부(120)는 낸드게이트(121)와 인버터(122)를 통해 상기 리셋신호(RESET)와 상기 지연회루부(110)의 출력(RSTbd) 둘 다 '하이'인 구간만큼 '하이'인 신호를 출력한다. 따라서 최종적으로 상기 지연회로부(110)의 딜레이값 만큼의 폭을 가지는 리셋펄스(RESET_PULSE)가 생성된다.
리셋펄스(RESET_PULSE)의 폭은 이퀄라이징 드라이버(200)에서 발생되는 비트라인 이퀄라이징 신호(BLEQ_NEW)의 폭을 결정하게 된다. 따라서 비트라인쌍(BL, BLB)이 이퀄라이징 및 프리차지 되는데 충분한 시간을 확보해 주기 위해 리셋펄스(RESET_PULSE)의 폭은 프리차지 커맨드 구간(tRP, precharge command period)만큼인 것이 바람직하며, 이는 곧 상기 지연회로부(110)의 딜레이값이 프리차지 커맨 드 구간(tRP)만큼인 것이 바람직하다는 것을 의미한다.
도 7은 이퀄라이징 드라이버(200)의 일실시예 구성도이다.
상기 이퀄라이징 드라이버(200)는 상기 기존의 비트라인 이퀄라이징 신호(BLEQ_OLD) 또는 상기 리셋펄스(RESET_PULSE) 둘 중 하나 이상이 '하이'이면 비트라인 이퀄라이징 신호(BLEQ_NEW)를 출력하는 역할을 하는데, 도면에 도시된 바와 같이 상기 기존의 비트라인 이퀄라이징 신호(BLEQ_OLD) 및 상기 리셋펄스(RESET_PULSE)를 입력받는 노아게이트(210); 및 상기 노아게이트(210)의 출력을 반전하여 상기 비트라인 이퀄라이징 신호(BLEQ_NEW)로 출력하는 인버터(220)를 포함하여 구성될 수 있다.
그 동작을 살펴보면, 상기 이퀄라이징 드라이버(200)는 노아게이트(210)의 출력을 인버터(220)로 반전하는 형태로 되어있기 때문에 결국 노아게이트(210)에 입력되는 신호중 하나만 '하이'이면 '하이'신호를 출력하게 된다. 따라서 노아게이트(210)에 입력되는 상기 기존의 비트라인 이퀄라이징 신호(BLEQ_OLD)와 상기 리셋펄스(RESET_PULSE) 둘 중 하나만 '하이'이면 비트라인 이퀄라이징 신호(BLEQ_NEW)는 '하이'로 출력된다.
본 발명은 초기화 동작시 리프레쉬 명령이 들어오지 않는 메모리장치의 경우에도 초기화시 입력되는 리셋신호에 반응하여 비트라인 이퀄라이징 신호를 '하이'로 출력한다. 따라서 메모리장치의 초기화 동작시 도 1에 도시된 N1,N2,N3 트랜지스터를 턴온하게 되고 비트라인쌍(BL, BLB)은 이퀄라이징이 이루어짐과 동시에 비트라인 프리차지 전압(VBLP)의 레벨로 프리차지 된다. 따라서 초기화 동작시 비트 라인쌍(BL, BLB)의 전압을 비트라인 프리차지 전압(VBLP)으로 안정화 하는 것이 가능하다.
본 발명에 의해 메모리장치의 비트라인 이퀄라이징 신호(BLEQ_NEW)가 생성되는 과정을 단계별로 나누어보면 메모리장치의 초기화 동작시 인에이블 되는 리셋신호(RESET)를 입력받는 단계; 및 상기 리셋신호(RESET)와 기존의 비트라인 이퀄라이징 신호(BLEQ_OLD)를 논리조합하여 비트라인 이퀄라이징 신호(BLEQ_NEW)를 생성하는 단계로 나누어 볼 수 있다.
상세하게, 상기 이퀄라이징 신호(BLEQ_NEW)를 생성하는 단계는, 상기 리셋신호(RESET)를 이용하여 타이밍 조절을 위한 리셋펄스(RESET_PULSE)를 생성하는 단계; 및 상기 기존의 비트라인 이퀄라이징 신호(BLEQ_OLD)와 상기 리셋펄스(RESET_PULSE) 중 하나 이상의 신호가 '하이'이면 비트라인 이퀄라이징신호(BLEQ_NEW)를 출력하는 단계를 포함하여 이루어질 수 있다.
또한, 상기 리셋펄스(RESET_PULSE)를 생성하는 단계는, 상기 리셋신호(RESET)를 반전하고 지연시킨 신호(RSTbd)와 상기 리셋신호(RESET) 모두가 '하이'인 구간만큼 상기 리셋펄스(RESET_PULSE)를 출력하는 방법으로 이루어질 수 있다.
또한, 상기 비트라인 이퀄라이징 신호(BLEQ_NEW)를 출력하는 단계는, 상기 기존의 비트라인 이퀄라이징 신호(BLEQ_OLD) 및 상기 리셋펄스(RESET_PULSE)에 대하여 노아연산하는 제 1단계; 및 상기 노아연산한 결과를 반전하는 제 2단계를 포함하여 이루어질 수 있다.
본 발명의 기술사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
상술한 본 발명은, DDR3메모리장치와 같이 초기화 동작시 리프레쉬 명령이 들어오지 않는 경우에도, 초기화 동작시 칩 외부에서 들어오는 리셋신호(RESET)를 이용하여 비트라인 이퀄라이징 신호(BLEQ_NEW)를 인에이블 시킨다.
따라서 메모리장치의 초기화 동작시 비트라인쌍(BL, BLB)이 이퀄라이징 됨과 동시에 비트라인쌍(BL, BLB)의 전압 레벨이 비트라인 프리차지 전압(VBLP) 레벨로 안정화될 수 있고, 초기화 동작 후 메모리장치의 동작시 페일(fail)이 일어나는 것을 방지할 수 있다는 효과가 있다.

Claims (12)

  1. 메모리장치의 초기화 동작시 인에이블 되는 리셋신호를 입력받는 리셋신호 입력수단; 및
    상기 리셋신호와 기존의 비트라인 이퀄라이징 신호를 논리조합하여 비트라인 이퀄라이징 신호를 출력하는 이퀄라이징 드라이버
    를 포함하는 메모리장치의 비트라인 이퀄라이징 회로.
  2. 제 1항에 있어서,
    상기 리셋신호 입력수단은 상기 리셋신호를 타이밍을 조절하기 위한 리셋펄스로 출력하고,
    상기 이퀄라이징 드라이버는 상기 리셋펄스와 상기 기존의 비트라인 이퀄라이징 신호 둘 중 하나만 인에이블 되면 상기 비트라인 이퀄라이징 신호를 출력하는 것을 특징으로 하는 메모리장치의 비트라인 이퀄라이징 회로.
  3. 제 2항에 있어서,
    상기 리셋신호 입력수단은,
    상기 리셋신호를 지연시키기 위한 지연회로부; 및
    상기 지연회로부의 출력 및 상기 리셋신호를 논리조합하여 출력하는 출력부
    를 포함하는 것을 특징으로 하는 메모리장치의 비트라인 이퀄라이징 회로.
  4. 제 3항에 있어서,
    상기 지연회로부는,
    상기 리셋신호를 반전하고 지연시키는 복수의 인버터를 포함하는 것을 특징으로 하는 메모리장치의 비트라인 이퀄라이징 회로.
  5. 제 4항에 있어서,
    상기 출력부는,
    상기 리셋신호 및 상기 지연회로부의 출력을 논리조합하는 낸드게이트 및 낸드게이트의 출력을 반전하는 인버터를 포함하는 것을 특징으로 하는 메모리장치의 비트라인 이퀄라이징 회로.
  6. 제 2항에 있어서,
    상기 리셋펄스의 펄스폭은,
    프리차지 커맨드 구간(tRP)만큼인 것을 특징으로 하는 메모리장치의 비트라 인 이퀄라이징 회로.
  7. 제 2항에 있어서,
    상기 이퀄라이징 드라이버는,
    상기 기존의 비트라인 이퀄라이징 신호 및 상기 리셋펄스를 입력받는 노아게이트; 및
    상기 노아게이트의 출력을 반전하여 상기 비트라인 이퀄라이징 신호로 출력하는 인버터
    를 포함하는 것을 특징으로 하는 메모리장치의 비트라인 이퀄라이징 회로.
  8. 메모리장치의 초기화 동작시 인에이블 되는 리셋신호를 입력받는 단계; 및
    상기 리셋신호와 기존의 비트라인 이퀄라이징 신호를 논리조합하여 비트라인 이퀄라이징 신호를 생성하는 단계
    를 포함하는 메모리장치의 비트라인 이퀄라이징 방법.
  9. 제 8항에 있어서,
    상기 이퀄라이징 신호를 생성하는 단계는,
    상기 리셋신호를 이용하여 타이밍 조절을 위한 리셋펄스를 생성하는 단계; 및
    상기 기존의 비트라인 이퀄라이징 신호와 상기 리셋펄스 중 하나 이상의 신호가 '하이'이면 비트라인 이퀄라이징신호를 출력하는 단계
    를 포함하는 것을 특징으로 하는 메모리장치의 비트라인 이퀄라이징 방법.
  10. 제 9항에 있어서,
    상기 리셋펄스를 생성하는 단계는,
    상기 리셋신호를 반전하고 지연시킨 신호와 상기 리셋신호 모두가 '하이'인 구간만큼 상기 리셋펄스를 출력하는 것을 특징으로 하는 메모리장치의 비트라인 이퀄라이징 방법.
  11. 제 9항에 있어서,
    상기 비트라인 이퀄라이징 신호를 출력하는 단계는,
    상기 기존의 비트라인 이퀄라이징 신호 및 상기 리셋펄스에 대하여 노아연산하는 제 1단계; 및
    상기 노아연산한 결과를 반전하는 제 2단계
    를 포함하는 것을 특징으로 하는 메모리장치의 비트라인 이퀄라이징 방법.
  12. 제 9항에 있어서,
    상기 리셋펄스의 펄스폭은,
    프리차지 커맨드 구간(tRP)만큼인 것을 특징으로 하는 메모리장치의 비트라인 이퀄라이징 방법.
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