TWI431632B - 用於感測放大器之可數位控制延遲 - Google Patents

用於感測放大器之可數位控制延遲 Download PDF

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Description

用於感測放大器之可數位控制延遲
本發明大體上係關於讀取儲存於一隨機存取記憶體(RAM)器件中之資料。
感測放大器用以讀取儲存於諸如磁性隨機存取記憶體(MRAM)器件的基於電阻之記憶體器件中之資料。通常，在MRAM器件中，第一類比放大器放大一選定MRAM單元之輸出值，且第二類比放大器放大參考單元之輸出。感測放大器比較所接收之輸出值。取決於MRAM單元之相對於參考單元之輸出的輸出，感測放大器判定MRAM單元之輸出應讀取為高值還是低值，並分別產生能夠由數位邏輯電路讀取之高輸出或低輸出。
自起始MRAM單元之讀取操作的時間至該值可由數位感測放大器準確地讀取的時間通常存在延遲。當起始讀取操作時，讀取選定MRAM單元及參考單元之類比放大器產生類似輸出，該等輸出在短延遲之後發散，從而指示MRAM單元之輸出應判定為高位準輸出還是低位準輸出。當數位感測放大器在起始讀取操作之後過早地比較輸出時，選定MRAM單元之輸出及參考輸出可能尚未經充分發散，從而不能致能選定記憶體單元中表示之資料值的準確讀取。另一方面，比適於允許類比放大器之輸出發散長地延遲數位感測放大器處的比較減慢記憶體器件之效能。
在一特定實施例中，揭示一種用於在讀取資料時應用一受控延遲之電路。該電路包括一感測放大器，該感測放大器具有一第一輸入、一第二輸入及一啟用輸入。亦提供耦接至一基於磁電阻之記憶體單元之一輸出的一第一放大器及耦接至該單元之一參考輸出的一第二放大器。該電路進一步包括耦接至一追蹤電路單元之一可數位控制放大器。該追蹤電路單元包括類似於該基於磁電阻之記憶體之該單元的至少一元件。該感測放大器之該第一輸入耦接至該第一放大器，該感測放大器之該第二輸入耦接至該第二放大器，且該啟用輸入經由一邏輯電路耦接至該第三可數位控制放大器。一旦該感測放大器經由該邏輯電路自該可數位控制放大器接收一啟用信號，隨即該感測放大器可基於自該基於磁電阻之記憶體單元之該輸出及參考單元接收之經放大值而產生一輸出值。
在另一特定實施例中，揭示一種包括一追蹤單元之裝置。該追蹤單元包括安置於一磁性隨機存取記憶體(MRAM)陣列中之一MRAM單元，其中該MRAM陣列包括複數個MRAM單元。一追蹤放大器包括一類比放大器，該類比放大器經組態以接收該追蹤單元之一輸出。一可控制延遲電路經組態以接收一數位控制信號，從而基於該接收之數位控制信號控制該追蹤放大器之一輸出的時序。
在又一實施例中，揭示一種用於控制一啟用信號之時序的方法，該啟用信號係用以起始讀取一磁性隨機存取記憶體(MRAM)器件中之資料值。包括複數個記憶體單元電路之一MRAM器件經組態以包括至少一MRAM追蹤單元電路。該追蹤電路包括至少一MRAM追蹤單元。該MRAM追蹤單元經組態以回應於接收到在該MRAM器件處施加之一讀取信號而產生一MRAM追蹤單元輸出。該追蹤電路亦包括該MRAM器件中之一追蹤放大器以回應該MRAM追蹤單元輸出。基於該MRAM追蹤單元輸出，該追蹤放大器在一選擇性延遲之後產生用以起始該啟用信號之一追蹤信號。
由本文中所揭示之實施例提供之一個特定優點使得在自基於磁電阻之記憶體單元讀取資料時能夠強加一可控延遲，從而使得在不強加一不必要之長讀取延遲的情況下能夠準確地讀取該資料。藉由本文中所揭示之實施例提供之另一特定優點為藉由包括一待程式化以使MRAM器件能夠達成一可接受錯誤率而無關於過程變化的可控制延遲器件而達成之MRAM器件的改良之良率。
在審閱完整個申請案之後，本發明之其他態樣、優點及特徵將變得顯而易見，整個申請案包括以下章節：[圖式簡單說明]、[實施方式]及[申請專利範圍]。
圖1為具有針對感測放大器之可數位控制延遲的通常指定為100之系統之特定說明性實施例的方塊圖。該系統100包括一基於磁電阻之記憶體器件，諸如磁性隨機存取記憶體(MRAM)陣列110。系統100進一步包括類比放大器132至136、一邏輯電路150及一感測放大器160。感測放大器160之輸出180呈現自MRAM陣列110中之單元(諸如選定記憶體單元112)讀取且輸出的一所儲存值。
在特定說明性實施例中，MRAM陣列110包括：複數個記憶體單元、參考單元及追蹤電路單元。為了說明，MRAM陣列110經描繪為具有單一選定記憶體單元112、一參考單元114及一或多個追蹤電路單元116。在一特定實施例中，選定記憶體單元112及追蹤電路單元116各自包括一被動元件及一主動元件。選定記憶體單元112及追蹤電路單元116(例如)包括：包括一磁性穿隧接面(MTJ)元件120之一被動元件，及包括一存取電晶體128的一主動元件。MTJ元件120包括一自由層122、一穿隧障壁124及一固定層126，其操作在下文中參看圖3進一步描述。當字線118呈現使得特定列中之MRAM單元變為可存取的適當信號時，使得儲存於選定記憶體單元112及參考單元114處之值分別可用於包括資料放大器132的第一放大器及包括參考放大器134的第二放大器。
藉由組態MTJ單元或其他基於磁電阻的記憶體單元以具有高電阻或低電阻，從而分別表示高資料位元值或低資料位元值而將值儲存於MTJ單元或其他基於磁電阻的記憶體單元中。當電流施加至單元時，經組態以具有高電阻值之單元與經組態以具有低電阻值之單元相比較將呈現更高輸出電壓。諸如感測放大器160之感測放大器讀取由該等單元產生之電壓，從而與藉由具有已知電阻位準之參考單元產生之電壓進行比較。通常，參考單元之電阻值為高電阻值與低電阻值的平均值。因此，當電流施加至資料單元及參考單元時，若資料單元之電壓輸出高於參考單元的電壓輸出，則資料單元視為表示高資料值。另一方面，若電流施加至資料單元及參考單元且資料單元之電壓輸出低於參考單元的電壓輸出，則資料單元視為表示低資料值。藉由比較單元之輸出與記憶體單元之輸出，判定每一單元經組態為哪一電阻值，且因此判定哪些資料值儲存於單元處。
當電流施加至選定記憶體單元112及參考單元114時，資料放大器132及參考放大器134分別放大選定記憶體單元112及參考單元114的輸出值。藉由資料放大器132及參考放大器134產生之所放大值呈現至感測放大器160。感測放大器160包括第一輸入及第二輸入，該感測放大器160在圖1所示之實施例中包括一資料輸入162及一參考輸入164以及一啟用輸入166。
在一特定實施例中，感測放大器160在輸出180處產生一信號，從而基於比較分別在資料輸入162及參考輸入164處接收之藉由資料放大器132及參考放大器134所產生的經放大值來指示選定記憶體單元112儲存高值還是低值。舉例而言，當藉由資料放大器132及參考放大器134產生之經放大值發散至少一臨限量且藉由資料放大器132產生之值大於藉由參考放大器134產生的值時，選定記憶體單元112經判定為表示或儲存高資料值。另一方面，當藉由資料放大器132及參考放大器134產生之經放大值發散至少該臨限量且藉由資料放大器132產生之值小於藉由參考放大器134產生的值時，選定記憶體單元112經判定為表示或儲存低資料值。當感測放大器160在感測放大器160之啟用輸入166處接收到啟用信號152時，藉由感測放大器160進行之比較的結果呈現為輸出180。
感測放大器160判定藉由資料放大器132及參考放大器134產生之經放大值是否發散一臨限量可隨著感測放大器160比較藉由資料放大器132及參考放大器134產生的經放大值之時間而變。若感測放大器160過早地比較藉由資料放大器132及參考放大器134產生之資料值，則該等值可能尚未經充分發散而不能判定資料值應分類為高值還是低值。資料放大器132及參考放大器134之輸出應被准許一足以准許一信號發散時間之延遲，該時間充分致能在感測放大器160執行比較以判定由選定記憶體單元112呈現哪一值之前的輸出值之充分發散。另一方面，若所准許之延遲長於資料放大器132及參考放大器134之輸出發散所花費的時間，則所允許之所得記憶體存取時間可能過長，且因此系統100之速度效能可能被不必要地減少。參看圖2來進一步描述此行為。
第三放大器包括一可數位控制追蹤放大器136，其為可程式化的以經由啟用信號152調整感測放大器160之延遲。可數位控制追蹤放大器136接收追蹤電路單元116之輸出值或複數個追蹤電路單元116之輸出的平均值。在一特定實施例中，可數位控制追蹤放大器136(如同資料放大器132及參考放大器134一般)為MRAM器件內之所製造組件。所製造組件可能由於批次之間的器件之製造變化或歸因於設計估計之變化而具有不同時間回應。使用如下文中進一步描述之追蹤電路單元116，可數位控制追蹤放大器136之回應性可經判定以允許足夠時間用於經放大之資料值被感測放大器160可靠地讀取。在一特定實施例中，追蹤電路單元116經設計以複製選定記憶體單元112及參考單元114以追蹤或大體上複製選定記憶體單元112及參考單元114的效能。
一旦判定可數位控制追蹤放大器136之時間回應，其又可反映資料放大器132及參考放大器134之時間回應，隨即可設定數位控制信號138，以控制藉由可數位控制追蹤放大器136產生之追蹤信號140的時序。追蹤信號140藉由一邏輯電路150放大，該邏輯電路150可包括(例如)一對反相器，該對反相器串聯連接、可操作以產生一處於可操作以控制數位輸入之位準的啟用信號152。啟用信號152由感測放大器160之啟用輸入166接收。因此，當啟用信號152達到啟用位準時，在允許藉由資料放大器132及參考放大器134產生之經放大資料值逼近穩定值的已知延遲之後，感測放大器160在輸出180處產生一反映儲存於選定記憶體單元112中的資料值之信號。已知延遲可包括與可數位控制追蹤放大器136之藉由數位控制信號138設定之延遲組合的邏輯電路150傳播延遲的組合。
為了說明，判定感測放大器160比較藉由資料放大器132及參考放大器134產生之經放大值之時間的延遲之結果，圖2描繪一表示讀取儲存有高值及低值之記憶體單元之輸出的類比放大器之特定說明性實施例之輸出位準的圖表，其中感測放大器經啟用以在不同時間讀取記憶體單元之輸出。
在圖2之實例中，所儲存資料值相對於儲存於參考單元中之低值為高值。圖表200展示至諸如圖1之感測放大器160的感測放大器之字線信號210及資料輸入信號220的值。資料輸入信號220表示藉由諸如資料放大器132(圖1)及參考放大器134之放大器產生之隨時間的經放大值。所展示之時間間隔自t0 230、至t1 232、至t2 234直至t3 236變動。在一項特定實施例中，自t0 230至t1 232，資料輸入信號220等於參考值236，該參考值236表示高值與低值的平均值。在時間t1 232，當起始字線信號210而讀取選定記憶體單元時，例如，資料輸入信號220開始改變。當選定記憶體單元之所表示值(如先前所描述，如回應於所施加之電流藉由其電阻值所判定的值)為高值時，資料輸入信號220朝向較高電壓值222增大。相反，當選定記憶體單元112之所表示值為低值時，資料輸入信號220朝向較低電壓值224減小。取決於感測放大器160經啟用以回應於第一控制信號(CS1)還是回應於後續第二控制信號(CS2)比較經放大值，感測放大器160對於所儲存之資料值在輸出180處可產生不同值。
舉例而言，在時間t1 232，字線信號210轉變至高值，從而使得讀取藉由選定記憶體單元112表示之資料值。作為字線信號210在時間t1 232改變至高值的結果，使得藉由選定記憶體單元112及參考單元114表示之值為可存取的並耦接至類比放大器132及134。藉由取決於藉由選定記憶體單元112表示之值，資料輸入信號220表示之經放大值開始朝向高值222或低值224改變。
不遲於t2 234，當選定記憶體單元112表示高資料值時，資料輸入信號220自參考值236發散ΔCS1-High 242的分離量(separation)。當選定記憶體單元112表示低資料值時，資料輸入信號220自參考值236發散ΔCS1-Low 244的分離量。為了此實例，假設ΔCS1-High 242及ΔCS1-Low 244之分離量屬於過小而不能藉由諸如圖1之感測放大器160的感測放大器可靠地讀取的不定範圍。因此，若使用t2 234處之啟用輸入與CS1 260作為感測放大器160之啟用輸入，則高值可能被錯誤地讀取為低值，而低值可能被錯誤地讀取為高值。
相反，不遲於t3 236，當藉由選定記憶體單元112表示高資料值時，資料輸入信號220自參考值236發散ΔCS2-High 252的分離量，其為了實例而假設為超出使感測放大器160能夠將資料輸入信號220可靠地讀取為高值的一分離量。類似地，不遲於t3 236，當藉由選定記憶體單元112表示低資料值時，資料輸入信號220自參考值236發散ΔCS2-Low 254的分離量，其為了實例而假設為超出使感測放大器160能夠將資料輸入信號220可靠地讀取為低值的一分離量。因此，若使用t3 234處之啟用輸入與CS2 280作為感測放大器160之啟用輸入，則感測放大器160將能夠準確地讀取資料輸入信號為低值還是高值。
如圖2中所說明，若在資料值可達到恰當程度之分離量之前啟用感測放大器160，則資料值可能被錯讀。若在較遲時間啟用感測放大器，則資料值可達到較大程度之分離量，且感測放大器160將能夠更可靠地讀取資料值；然而，若在啟用感測放大器160之前允許經過過長時間，則將犧牲時間效能。所揭示之特定實施例使用追蹤電路單元116來判定包括記憶體單元及放大器的記憶體器件之回應性，從而判定能夠可靠地讀取資料值的時間。接著，可數位控制追蹤放大器136可使用數位控制信號138來組態以設定啟用信號施加至感測放大器160之時間，從而平衡可靠度與時間效能。
圖3為經組態以選擇性延遲讀取資料值之啟用信號之產生的記憶體器件300之特定說明性實施例的示意圖。記憶體器件300包括：一MRAM陣列310、一資料放大器320、一參考放大器330、一可數位控制追蹤放大器340、一邏輯電路360，及經組態以產生資料信號390的一感測放大器380。如在圖1之方塊圖之狀況下，雖然此類系統可包括複數個資料單元、參考單元、追蹤單元、放大器及其他器件，但為了實例，展示並描述僅單一選定資料單元312、單一參考單元314、單一追蹤單元316、單一資料放大器320、單一參考放大器330、單一可數位控制追蹤放大器340、單一邏輯電路360及單一感測放大器380。如在圖1之系統100中，啟用信號370使得在感測放大器380處比較資料值與參考信號以產生資料信號390。啟用信號370基於藉由可數位控制追蹤放大器340產生之追蹤信號342藉由邏輯電路360來產生。因此，由於施加至可控制延遲電路344之數位控制信號346，啟用信號370之時序可藉由可數位控制追蹤放大器340來指導。
資料放大器320及參考放大器330各自包括耦接至箝位電晶體及選擇電晶體之諸如p通道金氧半導體(PMOS)電晶體的一負載器件。箝位電壓Vclamp 324施加至箝位電晶體之控制端子以限制通過資料放大器320之讀取電流Iread1 338及通過參考放大器330的讀取電流Iread2 339。單元選擇信號322施加至諸如多工器之電晶體的選擇電晶體之控制端子，以選擇性地將選定資料單元312耦接至資料放大器320並將參考單元314耦接至參考放大器330。
選定資料單元312包括耦接至存取電晶體之一磁性穿隧接面(MTJ)元件。MTJ元件根據一電阻來儲存資料值，該電阻作為MTJ之自由層具有處於與MTJ之固定層平行或反向平行定向的磁矩之結果而藉由MTJ元件顯現。為了說明，MTJ元件表示為可表示邏輯高值或邏輯低值的電阻器(Rmtj)。
藉由經由將適當選擇信號322施加至資料放大器320之選擇電晶體而將資料放大器320耦接至選定資料單元312且藉由經由字線(WL)314處之適當信號將選定資料單元312之存取電晶體接通而執行資料讀取操作。選定資料單元312之MTJ元件的電阻以讀取電流Iread1 338來反映，該讀取電流Iread1 338自供應電壓(Vdd )通過負載器件、箝位電晶體、選擇電晶體、MTJ元件及存取電晶體流動至接地。箝位電壓Vclamp 324施加至箝位電晶體之控制端子，以限制讀取電流Iread1 338從而不干擾儲存於選定資料單元312處之資料值。
資料放大器320中之負載器件耦接至箝位電晶體之節點處的電壓藉由資料放大器320輸出作為資料信號326。諸如在圖2之220處所描繪，隨著讀取操作起始且可穩定於基於儲存於選定資料單元312處之資料值的最終值，資料信號326可具有初始值。穩定於最終值所需要的時間量可取決於箝位電晶體之強度而變，且資料信號326亦可受諸如過程變化及熱雜訊之因素影響。
如先前所描述，在使得儲存於選定資料單元312及參考單元316中之值為可存取的時間與值達到準確地指示藉由選定資料單元312表示之資料值的分離量位準的時間之間存在一延遲。由導線及電晶體之組態產生之電容性充電與電感效應及電阻性效應延遲又引起追蹤信號342與啟用信號370之邏輯電壓位準轉變的延遲。若系統300之設計及製造在追蹤信號342之轉變產生之前提供準確地讀取所儲存資料值的恰當分離量，則可能判定在使感測放大器380能夠可靠地讀取資料值之前不需要額外延遲。然而，在准許額外分離量之另一延遲適當的情況下，數位控制信號346可接合(engage)可控制延遲電路344以使可數位控制追蹤放大器340延遲呈現起始啟用信號370的追蹤信號342。
在一項特定實施例中，可控制延遲電路344包括：包括複數個箝位電晶體344a至344d之一箝位電路；及一個一直接通的箝位電晶體345，該等箝位電晶體345具有共同耦接之源極及共同耦接的汲極。數位控制信號346包括一系列位元，該等位元經組態以選擇性地啟動複數個箝位電晶體344a至344d中之選定電晶體的閘極。為了視覺簡單，假設數位控制信號包括多位元匯流排，其經組態以將一位元控制信號施加至可控制延遲電路344之複數個箝位電晶體344a至344d中之每一者的閘極。在記憶體器件300之實體實施中，可包括外部接針以接收數位控制信號344之該等位元中的每一者，或多個接針可接收可經去耦以表示數位控制信號344之多個組合中之每一者的值。或者，當無外部接針提供於記憶體器件300上以接收數位控制信號344時，數位控制信號344之該等位元可藉由控制記憶體器件之組態及使用而連接至可選擇的其他已知位元值。
如在展示於圖3中之特定實施例中所展示，複數個箝位電晶體344a至344d及箝位電晶體345在等效於接收Vclamp 324之箝位電晶體插入於資料放大器320與參考放大器330中所在之點的點處並聯地插入於可數位控制追蹤放大器340中。箝位電晶體344a至344d及345可各自經設計以大體上類似於資料放大器320及參考放大器330的箝位電晶體。在啟動字線WL 314之後，選擇性地啟用多個箝位電晶體344a至344d更改了在產生追蹤信號342的足以在至邏輯電路360之輸入處經辨識的電壓改變中的延遲。
諸如藉由施加為「0000」之數位控制信號346斷開所有箝位電晶體344a至344d導致可控制延遲電路344之組態中的最短可程式化延遲。結果，追蹤信號342之電壓轉變將在來自可控制延遲電路344之最小可能延遲之後或在施加字線WL 314處之讀取信號的時間之後產生。因此，若判定來自可控制延遲電路344之最小延遲或無額外延遲為適當的，則為「0000」之數位控制信號346可施加至可控制延遲電路。
或者，若判定應插入另一延遲以允許資料放大器320及參考放大器330之輸出達到穩定且充分發散的位準，則施加至可控制延遲電路344之數位控制信號346可經調整以提供該另一延遲。舉例而言，藉由啟動所有複數個箝位電晶體344a至344d，(諸如)藉由施加為「1111」之數位控制信號，產生追蹤信號342之電壓轉變之前的來自可控制延遲電路344的最長可能延遲。相應地，向數位控制信號346施加四位元碼之其他排列可導致具有不同延遲的可選擇範圍。藉由增大或減小包括於可控制延遲電路344中之電晶體的數目可使得可選擇延遲之另一範圍可用。
Itrack 348可超出改變追蹤單元316處之資料值所需要的臨界電流。然而，追蹤單元316處之資料值可設定為低值，使得若Itrack 348超出臨界電流，則邏輯低值將在不損害追蹤電路之操作的情況下寫入至追蹤單元316。
在一特定實施例中，可控制延遲電路344包括一預充電電路350。預充電電路350使可控制延遲電路344之輸出能夠預充電至預定位準(諸如，接地或邏輯低值)。在所說明實施例中，施加至預充電電路342之高控制值去耦負載PMOS之閘極且將追蹤信號342保持於接地。當施加至預充電電路之控制值轉變至低值時，負載PMOS在二極體連接之組態中重新耦接，且自接地釋放追蹤信號342。因為追蹤單元316儲存低值，所以追蹤信號342之電壓位準將以受經啟動之箝位電晶體344a至344d之數目影響的速率自邏輯低值增大至邏輯低值，其可經偵測為至邏輯電路360之輸入處的低至高之轉變。
一旦判定器件或器件群組之分離量特性，隨即可設定數位控制信號346，以控制向感測放大器380施加啟用信號370的時序。如先前所描述，以下情形為所要的：延遲經應用(若需要)以允許資料放大器320之資料信號326輸出及參考放大器330之參考信號336輸出對於感測放大器380達到一分離量，以準確地讀取表示於選定資料單元312中之所儲存資料值。因此，數位控制信號346應經設定以允許所儲存資料值的準確讀取。另一方面，數位控制信號346應經設定以便並不過度減慢記憶體擷取過程。已知所儲存值之經驗分析可用以選擇一適當數位控制信號346。
舉例而言，在選擇適當數位控制信號346中，數位控制信號346可經初始設定以在產生追蹤信號342之邏輯轉變中應用最大可能延遲。記憶體器件300可接著藉由應用若干碼作為數位控制信號346而進行測試，直至超出選定錯誤率讀取錯誤資料值為止，該等碼導致連續之較短延遲。在此點上，作為數位控制信號346應用之碼可接著經改變以使所應用延遲增大一預期將資料讀取錯誤之數目減少至可接受錯誤率以下的選定量。可接受錯誤率可係低達零(0)個錯誤，或可准許所規定數目個資料讀取錯誤。
藉由包括可控制延遲電路344，可改良記憶體器件300之製造良率。在並不包括延遲器件或包括不可調整之延遲器件的記憶體器件中，讀取資料值之所得錯誤率可達到或超出記憶體器件(除包括於特定製造批次中之多個記憶體器件外)中可能必須丟棄之臨限量。與不包括延遲器件或包括不可調整之延遲器件的記憶體器件相反，本文中所揭示之記憶體器件300的實施例可致能在延遲記憶體單元之讀取中進行調整，使得記憶體器件顯現在可容許位準內之錯誤率。
一旦產生追蹤信號342，隨即施加追蹤信號342至邏輯電路360，該邏輯電路360在一個特定實施例中包括串聯連接以放大藉由追蹤信號342供應之高資料值或低資料值的一第一反相器362及一第二反相器364。當追蹤信號342達到足夠高以辨識為邏輯高輸入信號之電壓時，第一反相器362反相追蹤信號342且自邏輯高輸出轉變至邏輯低輸出。第二反相器364接收第一反相器362之輸出，該第二反相器364在此狀況下將追蹤信號342重新反相至其原始邏輯值且處於藉由另一數位器件可用的電壓位準。因此，邏輯電路360之輸出向感測放大器380提供追蹤信號342之正確數位位準版本作為啟用信號370。邏輯電路360在將追蹤信號342轉換為啟用信號370時可強加傳播延遲。在設定數位控制信號346時可考慮邏輯電路360之此傳播延遲，此係因為傳播延遲將添加至藉由可控制延遲電路344強加之延遲。
圖4為描繪在啟動字線信號後在各種例示性可選擇延遲週期之後所讀取的感測放大器資料輸入的一對圖表。詳言之，圖4展示一表示(例如)由可控制延遲電路344選擇性延遲之啟用信號如何影響藉由諸如圖3之感測放大器380的感測放大器接收到的輸入(且因此影響感測放大器之資料輸出)的圖表400。為易於說明，假設感測放大器將呈現來自儲存高值之資料位元及儲存低值之參考單元的輸入，因此感測放大器之所要輸出為高值。對於自感測放大器發出之高值輸出而言，如先前參看圖2所描述，輸入在資料值與參考值之間必須發散或分離至少一臨限量。圖表400說明為易於說明已經簡化的一般行為，且可能未必按比例展示或未必以其他方式解譯為限制本發明的範疇。
圖表400相對於相應獨立水平軸404上之時間在相應相依之垂直軸402上繪製電壓。圖表400展示一Von 臨限位準406，該Von 臨限位準406展示(例如)啟用輸入將被成功觸發所在或第一數位反相器輸入達到足夠高之位準，從而使得其輸出下降至低位準(且又如在圖3之邏輯電路360中所展示，使得接收第一數位反相器之輸出的第二數位反相器使其輸出上升至高數位位準電壓值)所在的臨限值。圖表400亦展示：複數個觸發信號，其包括一字線(WL)信號420；及至感測放大器之複數個經延遲之啟用信號，該複數個經延遲之啟用信號包括可根據如參看圖3描述之特定實施例產生的表示例示性經延遲之啟用信號的一最小延遲啟用信號422、一中間延遲啟用信號424及一最大延遲啟用信號426。複數個經延遲之啟用信號422至426可表示追蹤信號342，其中圖表400用以評估適當啟用信號之選擇，而無關於藉由邏輯電路360添加之延遲或替代地併入藉由邏輯電路360添加之延遲。
舉例而言，最小延遲啟用信號422可表示，在複數個箝位電晶體344a至344d中之每一者由為「0000」之數位控制信號346斷開時施加啟用信號所得的延遲。中間延遲424可表示，當(例如)複數個箝位電晶體344a至344d之一半(諸如)藉由使用為「1100」、「0011」之數位控制碼346或四位元碼的類似排列被啟動時所得的延遲。最大延遲426可表示，當所有複數個箝位電晶體344a至344d(諸如)藉由使用為「1111」之數位控制碼被啟動時所得的延遲。
圖表400展示可變時間處之SA_in輸入412的狀態，以說明能夠可選擇地或可控制地延遲至感測放大器之啟用信號的優點。在t0 430，WL信號420開始轉變至高或作用位準，該高或作用位準如參看圖3所描述開始使儲存於選定記憶體單元中之資料值變為可存取的。在t1 431，WL信號420達到一位準，其中信號針對藉由SA_in 412呈現至感測放大器之值已開始經由記憶體單元及類比放大器傳播從而開始發散或分離。
在t2 432，WL信號420達到Von 臨限值406。在t2 432，SA_in信號412已發散少許。因此，若達到高位準之WL信號420用以啟用感測放大器，則感測放大器可能錯誤地讀取所表示的值，且錯誤地產生錯誤之資料輸出。
在t0 430，在WL信號420轉變至高位準的情況下，經延遲之啟用信號422、424及426開始轉變至高位準值。最小延遲信號422在t3 433達到Von 臨限值406，其中SA_in 412之分離量為Δmin 452。中間延遲信號424在t4 434達到Von 臨限值406，其中SA_in 412之分離量為Δmed 454。最大延遲信號426在t5 435達到Von 臨限值406，其中SA_in 412之分離量為Δmax 456。在經延遲之啟用信號中之每一者達到Von 406時評估SA_in 412之分離量，可判定經延遲之啟用信號及相應數位延遲信號之哪一選擇提供讀取準確度與記憶體讀取延遲之間的適當平衡。較長延遲通常導致較大分離量，但可選擇準確度與速度之間的任何所要折衷。
圖5為控制產生一追蹤信號中的延遲之特定說明性實施例的流程圖500，該追蹤信號經組態以起始自MRAM器件讀取若干值的一啟用信號。在502處，MRAM器件經組態以包括複數個記憶體單元及一追蹤電路，該追蹤電路包括MRAM追蹤單元及可數位控制追蹤放大器。在504處，至少一MRAM追蹤單元經組態以回應於施加至MRAM器件之讀取信號而產生MRAM追蹤單元輸出。在506處，可數位控制放大器經組態以回應於MRAM單元追蹤輸出產生追蹤信號，並在產生追蹤信號中應用選擇性延遲。
根據圖5之方法的特定實施例，追蹤信號可耦接至感測放大器之啟用輸入，該感測放大器經組態以自MRAM器件之複數個記憶體電路讀取資料值。該追蹤信號可經由邏輯電路耦接至感測放大器之啟用輸入，該邏輯電路經組態以產生對應於追蹤信號之一位準的一數位信號電壓。根據其他特定實施例，基於追蹤電路之回應於讀取信號的回應而判定產生追蹤信號中的選擇性延遲，其中追蹤電路之回應被視為代表MRAM器件之記憶體單元電路的回應。可數位控制放大器可接收一數位控制信號，其經組態以控制藉由可數位控制追蹤放大器應用之選擇性延遲。在一項實施例中，可數位控制追蹤放大器可包括一箝位電路，該箝位電路使得追蹤電路回應於數位控制信號而應用選擇性延遲。又，在另一特定實施例中，追蹤電路可包括複數個MRAM追蹤單元。MRAM追蹤單元中之每一者呈現個別MRAM追蹤單元輸出。複數個MRAM追蹤單元中之每一者的個別MRAM追蹤單元輸出經平均，以產生藉由可數位控制追蹤放大器接收之MRAM追蹤單元輸出。
熟習此項技術者將進一步瞭解，結合本文中所揭示之實施例而描述之各種說明性邏輯區塊、組態、模組、電路及演算法步驟可實施為電子硬體、電腦軟體或兩者之組合。為了清楚地說明硬體與軟體之此可互換性，各種說明性組件、區塊、組態、模組、電路及步驟已在上文大體按其功能性進行描述。將此功能性實施為硬體或是軟體取決於特定應用及強加於整個系統上之設計約束。熟習此項技術者可針對每一特定應用以變化之方式實施所描述之功能性，但此等實施例決策不應被解譯為引起對本發明之範疇的偏離。
結合本文中所揭示之實施例而描述之方法或演算法之步驟可直接具體化於硬體、由處理器執行之軟體模組或兩者之組合中。軟體模組可駐留於以下各項中：隨機存取記憶體(RAM)、快閃記憶體、唯讀記憶體(ROM)、可程式化唯讀記憶體(PROM)、可抹除可程式化唯讀記憶體(EPROM)、電可抹除可程式化唯讀記憶體(EEPROM)、暫存器、硬碟、抽取式碟、緊密光碟唯讀記憶體(CD-ROM)或此項技術中已知之任何其他形式的儲存媒體。例示性儲存媒體耦接至處理器，使得處理器可自儲存媒體讀取資訊，並向儲存媒體寫入資訊。在替代例中，儲存媒體可整合至處理器。處理器及儲存媒體可駐留於一特殊應用積體電路(ASIC)中。ASIC可駐留於計算器件或使用者終端機中。在替代例中，處理器及儲存媒體可作為離散組件駐留於計算器件或使用者終端機中。
提供所揭示實施例之先前描述以使得熟習此項技術者能夠製造或使用所揭示實施例。對於熟習此項技術者而言，對此等實施例之各種修改將為顯而易見的，且可在不偏離本發明之範疇的情況下將本文中所定義之原理應用至其他實施例。因此，本發明並不意欲限於本文中所展示之實施例，而是應符合與如藉由以下申請專利範圍所定義之原理及新穎特徵可能一致的最廣範疇。
100．．．系統
110．．．磁性隨機存取記憶體(MRAM)陣列
112．．．選定記憶體單元
114．．．參考單元
116．．．追蹤電路單元
118．．．字線
120．．．磁性穿隧接面(MTJ)元件
122．．．自由層
124．．．穿隧障壁
126．．．固定層
128．．．存取電晶體
132．．．類比放大器/資料放大器
134．．．類比放大器/參考放大器
136．．．類比放大器/可數位控制追蹤放大器
138．．．數位控制信號
140．．．追蹤信號
150．．．邏輯電路
152．．．啟用信號
160．．．感測放大器
162．．．資料輸入
164．．．參考輸入
166．．．啟用輸入
180．．．輸出
200．．．圖表
210．．．字線信號
220．．．資料輸入信號
222．．．較高電壓值
224．．．較低電壓值
230．．．時間t0
232．．．時間t1
234．．．時間t2
236．．．時間t3 /參考值
242．．．分離量
244．．．分離量
252．．．分離量
254．．．分離量
260．．．啟用輸入與CS1
280．．．啟用輸入與CS2
300．．．記憶體器件
310．．．MRAM陣列
312．．．選定資料單元
314．．．參考單元/字線
316．．．追蹤單元
320．．．資料放大器
322．．．單元選擇信號
324．．．箝位電壓Vclamp
326．．．資料信號
330．．．參考放大器
336．．．參考信號
338．．．讀取電流Iread1
339．．．讀取電流Iread2
340．．．可數位控制追蹤放大器
342．．．追蹤信號
344．．．可控制延遲電路
344a至344d．．．箝位電晶體
345．．．箝位電晶體
346．．．數位控制信號
350．．．預充電電路
360．．．邏輯電路
362．．．第一反相器
364．．．第二反相器
370．．．啟用信號
380．．．感測放大器
390．．．資料信號
400．．．圖表
402．．．垂直軸
404．．．水平軸
406．．．Von 臨限位準
412．．．SA_in輸入
420．．．字線(WL)信號
422．．．最小延遲啟用信號
424．．．中間延遲啟用信號
426．．．最大延遲啟用信號
430．．．時間t0
431．．．時間t1
432．．．時間t2
433．．．時間t3
434．．．時間t4
435．．．時間t5
452．．．分離量
454．．．分離量
456．．．分離量
CS1．．．第一控制信號
CS2．．．第一控制信號
Rmtj．．．電阻器
圖1為對感測放大器應用可數位控制延遲之系統之特定說明性實施例的方塊圖；
圖2為表示讀取儲存有高值及低值之記憶體單元之輸出的類比放大器之特定說明性實施例的輸出位準之圖表，其中感測放大器經啟用以在不同時間讀取記憶體單元的輸出；
圖3為經組態以選擇性延遲讀取資料值之啟用信號之產生的記憶體器件之特定說明性實施例的示意圖；
圖4為描繪在啟動字線信號後在各種例示性可選擇延遲之後所讀取的感測放大器資料輸入的一對圖表；及
圖5為控制產生經組態以起始自MRAM器件讀取值的啟用信號之追蹤信號中的延遲之特定說明性實施例的流程圖。
100．．．系統
110．．．磁性隨機存取記憶體(MRAM)陣列
112．．．選定記憶體單元
114．．．參考單元
116．．．追蹤電路單元
118．．．字線
120．．．磁性穿隧接面(MTJ)元件
122．．．自由層
124．．．穿隧障壁
126．．．固定層
128．．．存取電晶體
132．．．類比放大器/資料放大器
134．．．類比放大器/參考放大器
136．．．類比放大器/可數位控制追蹤放大器
138．．．數位控制信號
140．．．追蹤信號
150．．．邏輯電路
152．．．啟用信號
160．．．感測放大器
162．．．資料輸入
164．．．參考輸入
166．．．啟用輸入
180．．．輸出

Claims (16)

  1. 一種用於連同一基於磁電阻之記憶體一起使用之電路，該電路包含：一感測放大器，其具有一第一輸入、一第二輸入及一啟用輸入；一第一放大器，其耦接至該基於磁電阻之記憶體的一單元之一輸出；一第二放大器，其耦接至該單元之該輸出的一參考；及一第三可數位控制放大器，其耦接至一追蹤電路單元，該追蹤電路單元包括類似於該基於磁電阻之記憶體之該單元的至少一元件，其中該第三可數位控制放大器包括耦接至該感測放大器之該啟用輸入的一可控制延遲電路，且該第三可數位控制放大器經組態以接收一數位控制信號，基於該接收之數位控制信號控制該第三可數位控制放大器之一輸出的時序，其中該第一輸入耦接至該第一放大器，該第二輸入耦接至該第二放大器，且該啟用輸入經由一邏輯電路耦接至該第三可數位控制放大器。
  2. 如請求項1之電路，其中該追蹤電路單元包括至少一被動組件及至少一主動組件，該至少一被動組件及該至少一主動組件對應於包括於該基於磁電阻之記憶體中之操作單元中的被動組件及主動組件。
  3. 如請求項1之電路，其中該追蹤電路單元包括遍布該基於磁電阻之記憶體安置的多個追蹤單元。
  4. 如請求項1之電路，其進一步包含一邏輯電路，其經組態以接收該可控制延遲電路之一輸出且向該感測放大器之該啟用輸入提供一經延遲的啟用信號，其中在該可控制延遲電路處引入之一延遲為可選擇的以平衡一信號發散時間與一記憶體存取時間。
  5. 如請求項1之電路，其中該第三可數位控制放大器包含一預充電電路，其經組態以設定該可控制延遲電路之一輸出電壓位準。
  6. 一種用於控制一啟用信號之時序之裝置，該啟用信號係用以起始一磁性隨機存取記憶體(MRAM)器件中之資料值之讀取，其包含：一追蹤單元，其包括安置於一磁性隨機存取記憶體(MRAM)陣列中之一MRAM單元，該MRAM陣列包括複數個MRAM單元；包括一類比放大器之一追蹤放大器，其經組態以接收該追蹤單元之一輸出；及一可控制延遲電路，其經組態以接收一數位控制信號，從而基於該接收之數位控制信號來控制該追蹤放大器之一輸出的時序，藉此該追蹤放大器的該輸出係用以起始該啟用信號。
  7. 如請求項6之裝置，其中該追蹤單元經組態以預充電至一已知電壓，從而建立該追蹤放大器之一參考電壓。
  8. 如請求項6之裝置，其中基於該追蹤放大器之對該追蹤單元之該輸出的一回應而選擇該數位控制信號。
  9. 如請求項8之裝置，其進一步包含耦接至該追蹤放大器且並不用於資料之儲存的複數個追蹤單元，其中基於該複數個追蹤單元之一平均回應而選擇該數位控制信號。
  10. 如請求項6之裝置，其中該可控制延遲電路包括與該追蹤放大器操作性耦接之複數個箝位電晶體，該複數個箝位電晶體中之每一箝位電晶體對包括於該數位控制信號中之複數個位元中的一者進行回應以延遲該追蹤放大器的該輸出。
  11. 如請求項6之裝置，其進一步包含一邏輯電路，該邏輯電路經組態以放大該追蹤放大器之該輸出，從而產生該啟用信號，其中該邏輯電路包括一第一信號反相器及一第二信號反相器，其中該第一信號反相器接收該追蹤放大器之該輸出，且該第二信號反相器接收該第一信號反相器之一輸出。
  12. 一種用於控制一啟用信號之時序的方法，該啟用信號係用以起始一磁性隨機存取記憶體(MRAM)器件中之資料值之讀取，該方法包含：組態包括複數個記憶體單元電路之一MRAM器件以包括一追蹤電路，該追蹤電路包括：至少一MRAM追蹤單元，該至少一MRAM追蹤單元經組態以回應於接收到在該MRAM器件處施加之一讀取信號而產生一MRAM追蹤單元輸出；及一追蹤放大器，其經組態以回應於該MRAM單元追蹤輸出而產生一追蹤信號，且進一步經組態以在產生 該追蹤信號中應用一選擇性延遲，藉此使用該追蹤信號以起始一啟用信號。
  13. 如請求項12之方法，其進一步包含將該追蹤信號操作性耦接至一感測放大器之一啟用輸入，該感測放大器經組態以自該MRAM器件之該複數個記憶體單元電路讀取資料值；且經由一邏輯電路將該追蹤信號操作性耦接至該感測放大器之該啟用輸入，該邏輯電路經組態以產生對應於該追蹤信號之一位準的一數位信號電壓。
  14. 如請求項12之方法，其進一步包含基於該追蹤電路之回應於該讀取信號的一回應而判定產生該追蹤信號中的該選擇性延遲，其中該追蹤電路之該回應視為代表該MRAM器件之該等記憶體單元電路的一回應。
  15. 如請求項12之方法，其中該追蹤放大器包括經組態以接收一數位控制信號之一可數位控制放大器，該數位控制信號經組態以控制藉由該可數位控制追蹤放大器應用之該選擇性延遲，且其中該可數位控制放大器包括一箝位電路，該箝位電路經組態以使得該追蹤電路回應於該數位控制信號而應用該選擇性延遲。
  16. 如請求項12之方法，其中：該追蹤電路包括複數個MRAM追蹤單元，該等MRAM追蹤單元中之每一者呈現一個別MRAM追蹤單元輸出；及該複數個MRAM追蹤單元中之每一者的該個別MRAM追蹤單元輸出經平均以產生藉由該追蹤放大器接收之該MRAM追蹤單元輸出。
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