TW201705149A - 半導體記憶體裝置 - Google Patents

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TW201705149A
TW201705149A TW104132234A TW104132234A TW201705149A TW 201705149 A TW201705149 A TW 201705149A TW 104132234 A TW104132234 A TW 104132234A TW 104132234 A TW104132234 A TW 104132234A TW 201705149 A TW201705149 A TW 201705149A
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吉原正浩
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Abstract

根據一實施例，一種裝置包含：一記憶體胞陣列，其包含記憶體胞；及控制器。該控制器執行在一第一驗證操作之一第一驗證時期中驗證第二資料及在該第一驗證操作之一第二驗證時期中驗證第三資料。該控制器在該第一驗證時期之一第一時間處自該第一驗證操作之一目標排除待寫入第一資料之記憶體胞且在該第二驗證時期之一第二時間處自該目標排除待寫入該第二資料之記憶體胞。

Description

半導體記憶體裝置
本文中所描述之實施例大體上係關於一種半導體記憶體裝置。
半導體記憶體安裝於各種電子裝置上。
例如，快閃記憶體廣泛地用作一主儲存裝置以及HDD、CD及DVD。
已提出各種技術來改良快閃記憶體之操作特性。
一般而言，根據一實施例，一種半導體記憶體包含：一記憶體胞陣列，其包含記憶體胞，一記憶體胞能夠儲存第一資料、第二資料及第三資料中之任一者；及一控制器，其經組態以控制將資料寫入至該記憶體胞陣列時之一第一驗證操作。該控制器執行在該第一驗證操作之一第一驗證時期中驗證該第二資料及在該第一驗證操作之一第二驗證時期中驗證該第三資料。該控制器在該第一驗證時期之一第一時刻處自該第一驗證操作之一目標排除該等記憶體胞中之待寫入該第一資料之記憶體胞且在該第二驗證時期之一第二時刻處自該目標排除待寫入該第二資料之記憶體胞。
根據本實施例中之半導體記憶體裝置，可改良操作可靠性。
1‧‧‧記憶體胞陣列
2‧‧‧列控制電路
3‧‧‧行控制電路
4‧‧‧源極線控制電路
5‧‧‧井控制電路
6‧‧‧電壓產生電路
7‧‧‧資料輸入/輸出緩衝器
8‧‧‧內部控制電路
9‧‧‧位址緩衝器
30‧‧‧感測放大器電路
31‧‧‧資料鎖存電路
35‧‧‧行解碼器
39‧‧‧驗證控制電路
100‧‧‧半導體記憶體/快閃記憶體
120‧‧‧控制器
311‧‧‧鎖存器(正反器)
312‧‧‧鎖存器(正反器)
313‧‧‧鎖存器(正反器)
314‧‧‧鎖存器(正反器)
319‧‧‧處理單元
900‧‧‧儲存裝置
ADR‧‧‧位址信號
BL‧‧‧位元線
BL-A‧‧‧記憶體胞MC-A之位元線
BL-B‧‧‧記憶體胞MC-B之位元線
BL-C‧‧‧記憶體胞MC-C之位元線
BL-E‧‧‧記憶體胞MC-E之位元線
BL0至BL(q-1)‧‧‧位元線
BLK‧‧‧區塊
C1‧‧‧電容元件
CMD‧‧‧命令
CNT‧‧‧控制信號
CNT1‧‧‧控制信號
CNT2‧‧‧控制信號
CSW‧‧‧行選擇開關(位元線選擇開關)/電晶體
DT‧‧‧寫入資料
Icc‧‧‧電流
INV‧‧‧反相器
LCKA‧‧‧A狀態之封鎖處理
LCKB‧‧‧B狀態之封鎖處理
LCKC‧‧‧C狀態之封鎖處理
LCKE‧‧‧E狀態之封鎖處理
MC‧‧‧記憶體胞
MC-A‧‧‧待寫入A狀態之記憶體胞
MC-B‧‧‧待寫入B狀態之記憶體胞
MC-C‧‧‧待寫入C狀態之記憶體胞
MC-E‧‧‧待寫入E狀態之記憶體胞
MC0至MC(p-1)‧‧‧記憶體胞
MU‧‧‧記憶體單元
N1‧‧‧N型電晶體
N2‧‧‧N型電晶體
ndSEN‧‧‧感測節點(互連件)
P1‧‧‧P型電晶體
PG‧‧‧頁
S1‧‧‧步驟
S2‧‧‧步驟
S3‧‧‧步驟
S4‧‧‧步驟
SA‧‧‧A狀態
SB‧‧‧B狀態
SC‧‧‧C狀態
SE‧‧‧E狀態(擦除狀態)
SGDL‧‧‧汲極側選擇閘極線
SGSL‧‧‧源極側選擇閘極線
SL‧‧‧源極線
SLM‧‧‧LM狀態
ST1‧‧‧選擇閘極電晶體
ST2‧‧‧選擇閘極電晶體
STD‧‧‧選擇閘極電晶體
STP‧‧‧程式化步驟
STS‧‧‧選擇閘極電晶體
STV‧‧‧驗證步驟
T1‧‧‧時期/初始階段
T2‧‧‧時期/最後階段
UT1‧‧‧感測單元
UT2‧‧‧鎖存單元
VDDSA‧‧‧電壓端子/驅動電壓
VPGM‧‧‧程式化電壓
VRL‧‧‧讀取電壓(讀取選擇電壓)
VRU‧‧‧讀取電壓(讀取選擇電壓)
VSS‧‧‧電壓端子/接地電壓
VVF‧‧‧驗證電壓
WL‧‧‧字線
WL0至WL(p-1)‧‧‧字線
Wseq‧‧‧寫入序列
圖1係展示根據一實施例之一半導體記憶體之一組態實例的一方 塊圖；圖2係展示一記憶體胞陣列之一組態實例的一等效電路圖；圖3係展示一感測放大器電路及一資料鎖存電路之一組態實例的一等效電路圖；圖4係展示儲存於一記憶體胞中之資料與該記憶體胞之一臨限值之間的一關係的一示意圖；圖5係繪示根據一實施例之自半導體記憶體讀取資料的一示意圖；圖6係繪示根據一實施例之將資料寫入至半導體記憶體中的一示意圖；圖7(a)至(d)係繪示根據一實施例之將資料至半導體記憶體中的示意圖；圖8係繪示根據一第一實施例之將資料寫入至半導體記憶體中的一示意圖；圖9係繪示根據第一實施例之將資料寫入至半導體記憶體中時之一驗證操作的一時序圖；圖10係繪示根據第一實施例之將資料寫入至半導體記憶體中時之驗證操作的一流程圖；圖11係繪示根據第一實施例之將資料寫入至半導體記憶體中時之驗證操作的一時序圖；圖12(a)、(b)係繪示根據一第二實施例之將資料寫入至半導體記憶體中的示意圖；圖13係繪示根據第二實施例之將資料寫入至半導體記憶體中時之驗證操作的一時序圖；圖14係繪示根據一第三實施例之將資料至半導體記憶體中的一示意圖； 圖15係繪示根據第三實施例之將資料寫入至半導體記憶體中時之驗證操作的一時序圖；圖16係繪示根據一第四實施例之將資料至半導體記憶體中的一示意圖；圖17係繪示根據第四實施例之將資料寫入至半導體記憶體中時之驗證操作的一時序圖；圖18係繪示根據一實施例之半導體記憶體之一修改方案的一示意圖；圖19係繪示根據一實施例之半導體記憶體之一修改方案的一示意圖；圖20係繪示根據一實施例之半導體記憶體之一修改方案的一示意圖；圖21係繪示根據一實施例之半導體記憶體之一修改方案的一示意圖；圖22係繪示根據一實施例之半導體記憶體之一修改方案的一示意圖；圖23(a)、(b)係繪示根據一實施例之半導體記憶體之一補充實例的示意圖；及圖24(a)、(b)係繪示根據一實施例之半導體記憶體之一補充實例的示意圖。
在下文中，將參考圖式而詳細描述實施例。在下列描述中，將相同元件符號附加至具有相同功能及組態之元件，且將根據需要提供一重複描述。
[實施例]
將參考圖1至圖23而描述根據實施例之半導體記憶體。
在下列描述中，將相同元件符號附加至在下列實施例之各者中具有相同功能及組態之元件，且省略一重複描述。
(A)第一實施例
圖1至圖15係關於根據第一實施例之一半導體記憶體之描述。
(1)組態
圖1係繪示根據一實施例之一半導體記憶體之一組態實例的一示意圖。
如圖1中所展示，根據一實施例之一半導體記憶體100設置於一儲存裝置900內。一控制器120設置於儲存裝置900內。基於來自控制器120之指令而驅動半導體記憶體100。儲存裝置900耦合至一主機裝置(圖中未展示)(例如MPU)。
如圖1中所展示，半導體記憶體100包含一記憶體胞陣列1。若半導體記憶體100係一反及型快閃記憶體，則記憶體胞陣列1包含複數個區塊。
圖2係展示記憶體胞陣列1之一區塊之一組態實例的一等效電路圖。
在反及型快閃記憶體中，例如，各區塊BLK包含複數個記憶體單元(反及串)MU。在一列方向上配置複數個記憶體單元MU。
各記憶體單元MU包含複數個記憶體胞MC及兩個選擇閘極電晶體ST1、ST2。
在各記憶體胞單元MU中，複數個記憶體胞MC0、MC1...MC(p-1)之一電流路徑係串聯連接的。在下列描述中，當不用區分記憶體胞MC0、MC1...MC(p-1)時，將各記憶體胞表示為一記憶體胞MC。
記憶體胞MC係(例如)包含一電荷儲存層之一電晶體。該電荷儲存層包含一浮動電極及一電荷捕捉層(例如一SiN層)之至少一者。
一選擇閘極電晶體STD之電流路徑串聯連接至串聯連接之記憶體 胞MC之一端(汲極側)。
一選擇閘極電晶體STS之電流路徑串聯連接至串聯連接之記憶體胞MC之另一端(源極側)。
複數個字線WL0、WL1...WL(p-1)設置於區塊BLK中。字線WL0至WL(p-1)之各者共同連接至配置於列方向上之複數個記憶體胞MC之閘極。將一或多頁分配給連接至共同字線之複數個記憶體胞MC。以頁為單位執行一反及型快閃記憶體中之資料之寫入及讀取。
複數個位元線BL0、BL1...BL(q-1)設置於區塊BLK中。位元線BL0至BL(q-1)之一對應位元線連接至選擇閘極電晶體STD之電流路徑之一端(汲極)。
一源極線SL設置於區塊BLK中。源極線SL連接至選擇閘極電晶體STS之電流路徑之一端(源極)。
汲極側選擇閘極線SGDL及源極側選擇閘極線SGSL設置於區塊BLK中。汲極側選擇閘極線SGDL連接至配置於列方向上之選擇閘極電晶體STD之閘極。源極側選擇閘極線SGSL連接至配置於列方向上之選擇閘極電晶體STS之閘極。
在下列描述中，當不用區分字線WL0、WL1...WL(p-1)時，將各字線表示為一字線WL。當不用區分位元線BL0、BL1...BL(p-1)時，將各位元線表示為一位元線BL。
如圖1中所展示，快閃記憶體100包含用於控制記憶體胞陣列1之操作的複數個電路(周邊電路)。
一列控制電路2可控制記憶體胞陣列1之列。列控制電路2連接至設置於記憶體胞陣列1中之字線WL及選擇閘極線SGDL、SGSL。列控制電路2可基於自一位址緩衝器9轉移之一位址信號而選擇區塊BLK及一頁PG且可控制字線WL及選擇閘極線SGDL、SGSL之操作(電位)。例如，列控制電路2包含一列解碼器及一驅動器。
一源極線控制電路4可控制源極線SL之電位。一井控制電路5可控制記憶體胞陣列1及區塊BLK中之各井區域之電位。
當寫入(程式化)、讀取及擦除資料時，一電壓產生電路6分別產生施加至各字線WL之一寫入電壓、一讀取電壓及一未選擇電壓(通過電壓)。電壓產生電路6產生施加至(例如)選擇閘極線SGDL、SGSL之電壓。由電壓產生電路6產生之各種電壓輸入至列控制電路2中且施加至字線WL及選擇閘極線SGDL、SGSL。電壓產生電路6產生施加至源極線SL之電壓及施加至井區域之電壓。電壓產生電路6將所產生之電壓轉移至源極線控制電路4及井控制電路5。
一資料輸入/輸出緩衝器7係用於資料輸入/輸出之一介面。資料輸入/輸出緩衝器7暫時保存來自控制器120之資料DT且依一預定時序經由一行控制電路3而將資料DT輸出至記憶體胞陣列1。資料輸入/輸出緩衝器7暫時保存自記憶體胞陣列1輸出之資料DT且依一預定時序將資料DT輸出至控制器120。
一位址緩衝器9暫時保存來自控制器120之一位址信號ADR。來自控制器120之位址信號ADR指示一實體位址且含有一實體列位址及一實體行位址。
一內部控制電路(亦稱為一狀態機或一定序器)8管理快閃記憶體100之一總體操作。內部控制電路8自控制器120接收一命令CMD及一控制信號CNT。內部控制電路8將展示快閃記憶體100內之一操作狀態的一控制信號(狀態)發送至控制器120。據此，將快閃記憶體100之操作狀態通知給控制器120。
行控制電路3控制記憶體胞陣列1之行。行控制電路3包含一感測放大器電路30、一資料鎖存電路31、一行解碼器35及一驗證控制電路39。
感測放大器電路30連接至設置於記憶體胞陣列1中之位元線BL。 感測放大器電路30偵測讀取資料時(自記憶體胞陣列1輸出資料時)之位元線BL中之電流產生或電位波動且基於所偵測之電流/電位而放大一信號。據此，鑑別儲存於記憶體胞MC中之資料。當寫入資料時(當將資料輸入至記憶體胞陣列1中時)，感測放大器電路30可根據待寫入至記憶體胞MC中之資料而控制位元線BL之電位。
資料鎖存電路31暫時儲存自記憶體胞陣列1讀取之資料及待寫入至記憶體胞陣列1中之資料。
行解碼器35選擇且啟動設定至記憶體胞陣列1之行的控制單元。
當將資料寫入至快閃記憶體100中時，驗證控制電路39控制驗證操作。
圖3係繪示記憶體胞陣列1中之位元線BL、感測放大器電路30及資料鎖存電路31之間的一連接關係的一示意圖。
感測放大器電路30包含複數個感測單元UT1。各感測單元UT1經由一行選擇開關(位元線選擇開關)CSW而連接至一或多個位元線BL。
將一控制信號CNT1供應至行選擇開關CSW之閘極。藉由接通/切斷行選擇開關CSW而控制位元線BL與感測單元UT1之間的連接。
感測單元UT1可感測流動至位元線BL之電流或位元線BL之電位(電壓)。感測單元UT1可控制位元線BL之充電及放電。
例如，當藉由使用ABL(全位元線)方法而執行一快閃記憶體中之資料之讀取(記憶體胞之一臨限值之判定)時，藉由同時驅動記憶體胞陣列(區塊)中之全部位元線而執行資料之讀取。在ABL方法之一快閃記憶體中，一感測單元UT1連接至一位元線BL。
感測單元UT1包含複數個電晶體P1、N1、N2。P型電晶體P1之電流路徑之一端連接至一電壓端子VDDSA。一電壓VDDSA係(例如)約0.8V至約1.5V。將一驅動電壓VDDSA施加至電壓端子VDDSA。P型 電晶體P1之電流路徑之另一端連接至N型電晶體N1之電流路徑之一端。N型電晶體N1之電流路徑之另一端連接至N型電晶體N2之電流路徑之一端。N型電晶體N2之電流路徑之另一端連接至一電壓端子VSS。將一接地電壓VSS(或參考電壓)施加至電壓端子VSS。
一感測節點(互連件)ndSEN連接至P型電晶體P1及N型電晶體N1之一連接節點。一電容元件C1之一端連接至感測節點ndSEN。可根據電容元件C1之電容而使感測節點ndSEN充電至一電位。
P型電晶體P1之閘極經由一反相器INV而連接至一處理單元319。N型電晶體N1之閘極連接至處理單元319。由來自處理單元319之一信號控制P型電晶體P1及N型電晶體N1之接通/切斷。
將一控制信號CNT2供應至N型電晶體N1之閘極。由控制信號CNT2控制N型電晶體N1之接通/切斷。
藉由控制電晶體CSW、P1、N1、N2之接通/切斷而控制位元線BL及感測節點ndSEN之充電/放電。
藉由在感測節點ndSEN中產生傳導至被偵測之位元線BL的一電流(或感測節點ndSEN之電位之波動)而執行資料之讀取。
資料鎖存電路31包含複數個鎖存單元UT2。一個鎖存單元UT2對應於一個感測單元UT1。
鎖存單元UT2暫時儲存來自控制器120之資料(寫入資料)、來自記憶體胞MC之資料(讀取資料)、及針對各位元線BL(反及串MU)之驗證操作之結果。
鎖存單元UT2可使感測單元UT1之一控制信號保存於複數個鎖存器之至少一者中以控制位元線BL及感測節點ndSEN之電位狀態。鎖存單元UT2可保存用於寫入資料之各種資訊(旗標)。
鎖存單元UT2包含複數個鎖存器(正反器)311、312、313、314。鎖存器311、312、313、314之各者保存一1位元信號。根據快閃記憶 體100之操作狀態而更新鎖存器311、312、313、314之各者中之信號(資料)。
處理單元319設置於感測單元UT1與鎖存單元UT2之間。處理單元319控制一信號在感測單元UT1與鎖存單元UT2之間的傳輸及接收(資料轉移)。處理單元319可基於藉由感測單元UT1之位元線BL之感測結果而控制鎖存單元UT2之操作。處理單元319可基於儲存於鎖存單元UT2中之資料而控制感測單元UT1之操作及感測節點ndSEN之充電/放電。例如，處理單元319具有一功能來計算鎖存單元UT2中之各條資料以產生感測單元UT1之一控制信號。
在感測單元UT1及鎖存單元UT2中，感測節點ndSEN中之電位之波動(或電流之產生)與在感測單元UT1與鎖存單元UT2之間傳輸及接收之信號(寫入/讀取資料)相關聯。
可由具有感測放大器及鎖存器兩者之功能的一電路(而非互相獨立電路)實現感測放大器電路30及資料鎖存電路31之功能。
將使用圖4至圖9來描述根據本實施例之快閃記憶體之一基本操作。
圖4係繪示儲存於記憶體胞中之資料與記憶體胞之一臨限狀態之間的對應性的一示意圖。
記憶體胞MC可藉由使記憶體胞MC之臨限狀態(臨限值)與待儲存之資料相關聯而儲存1位元資料或更多位元資料。
如圖4中所展示，根據本實施例之快閃記憶體之記憶體胞MC儲存(例如)2位元資料。
由「11」、「01」、「10」及「00」表示2位元資料。能夠儲存2位元資料之記憶體胞MC具有根據待儲存之資料之四個臨限狀態(臨限電壓)之一者。在下文中，對應於2位元資料之記憶體胞之臨限狀態SE、SA、SB、SC將依臨限電壓之升序被稱為一E狀態(擦除狀態)SE、一A 狀態SA、一B狀態SB及一C狀態SC。
當記憶體胞MC儲存2位元資料時，將兩個頁(列位址)分配給一個字線。
在下文中，2位元資料之低位1位元將被稱為低位資料且高位1位元將被稱為高位資料。分配給低位資料之頁將被稱為一下部頁且分配給高位資料之頁將被稱為一上部頁。
在本實施例中，使記憶體胞MC之臨限值移位以寫入對應於某一狀態之資料亦將被描述為將某一狀態寫入至記憶體胞MC中。
圖5係繪示自快閃記憶體讀取資料的一示意圖。
如圖5中所展示，藉由將讀取電壓(讀取選擇電壓)VRL、VRU施加至待成為讀取目標之記憶體胞(選定記憶體胞)MC連接至其之字線(選定字線)而執行快閃記憶體1中之資料之讀取。藉由在將讀取電壓施加至字線(記憶體胞之閘極)時偵測到是否接通記憶體胞MC而鑑別儲存於記憶體胞MC中之資料。
如圖4中所展示，將鑑別電壓值(下文中稱為讀取位準)VA、VB、VC設定成介於狀態之間。
當自儲存2個位元之一記憶體胞讀取資料時，自低位資料及高位資料之各者讀取1個位元(兩個值)。
因此，如圖5中所展示，當讀取資料時，將包含B狀態讀取位準VB之讀取電壓VRL施加至字線WL以讀取低位資料(以鑑別B狀態之記憶體胞)。為讀取上部頁(以鑑別A/C狀態之記憶體胞)，將包含A狀態讀取位準VA(<VB)及C狀態讀取位準VC(>VB)之讀取電壓VRU施加至字線WL。
將一未選擇電壓(讀取通過電壓)VREAD設定成大於最高狀態之鑑別電壓值的一電壓值，使得當讀取資料時，接通未選定記憶體胞。當讀取資料時，接通未選定記憶體胞，且亦接通各記憶體胞單元之兩個 選擇閘極電晶體STS、STD，記憶體單元MU之一端導通至位元線BL，且記憶體單元MU之另一端導通至源極線SL。
當讀取資料時，將位元線BL之初始狀態設定成其中將電壓VDDSA施加至位元線BL之一狀態(充電狀態)。
為讀取資料，將某一讀取位準施加至選定字線WL作為讀取電壓。切斷其臨限值大於該讀取位準之記憶體胞且接通其臨限值等於或小於該讀取位準之記憶體胞。
在一切斷狀態中，由記憶體胞MC使位元線BL與源極線SL電分離。據此，在一切斷狀態中連接至記憶體胞MC之位元線BL維持充電狀態，且位元線BL與源極線SL之間未產生一電流。
在一接通狀態中，位元線BL藉由記憶體胞MC而導通至源極線SL。據此，使在一接通狀態中連接至記憶體胞MC之位元線BL放電且位元線BL之電位因此波動。連接至位元線BL之感測節點ndSEN之電位亦隨該波動而波動。此時，一電流在源極線SL與位元線BL之間流動。
藉由讀取位準而偵測根據記憶體胞MC之接通/切斷之感測節點ndSEN中之一電流之產生。當感測節點ndSEN之狀態係一充電狀態時，對應於感測節點之記憶體胞儲存對應於讀取位準之狀態之資料(及狀態之高位狀態)。當感測節點ndSEN之狀態係一放電狀態時，對應於感測節點之記憶體胞儲存低於對應於讀取位準之狀態的狀態之資料。
因此，藉由對應於記憶體胞MC之接通/切斷的位元線BL/感測節點ndSEN之狀態變化而讀取儲存於記憶體胞MC中之資料。
例如，如圖5中所展示，可對快閃記憶體之讀取操作中之各讀取位準作出兩個臨限值判定STB1、STB2。
對一個讀取位準執行兩次讀取操作(記憶體胞之臨限值之判定)之 原因係防止歸因於源極線SL之電位之升高的錯誤讀取。歸因於源極線SL之電位之升高，無法進行正確讀取(臨限值判定)。若僅藉由第一讀取而判定讀取資料，則即使一記憶體胞保存對應於一低臨限值之資料，但該記憶體胞會因一位元線具有較高電阻而被錯誤地判定為具有一高臨限值之資料。藉由自臨限值判定排除在第一讀取之後判定為具有對應於一低臨限值之資料的位元線，可減少在讀取資料時產生於記憶體胞陣列中之一電流Icc之量且可抑制源極線之電位升高。藉由在此狀態中再次執行讀取(第二讀取)，亦可自具有較高電阻之一位元線高精度地讀取資料。
在下列描述中，將此讀取方法稱為兩次讀取方法(或2選通方法)。將在第一讀取之後自臨限值判定排除記憶體胞之處理稱為封鎖處理。藉由將自臨限值判定排除之記憶體胞之位元線設定至接地電壓(或源極線或其類似者之參考電位)而執行該封鎖處理。在讀取電壓(驗證電壓)之施加期間藉由該封鎖處理而逐漸減少可引起電流Icc之記憶體胞之數目。
圖6係繪示將資料寫入至快閃記憶體中的一示意圖。
以頁為單位執行將資料寫入至快閃記憶體中。在將一程式化電壓(寫入電壓)施加至作為寫入目標之記憶體胞(選定記憶體胞)連接至其之字線(選定字線)之後，改變記憶體胞MC之電荷儲存層中之電荷量且改變記憶體胞之臨限值(臨限狀態、臨限電壓)。
對於無資料寫入至其中之記憶體胞(未選定記憶體胞)MC，在寫入電壓之施加期間控制字線WL及位元線BL之電位以防止記憶體胞MC之電荷儲存層之電荷量改變。因此，將一未選定電壓(寫入未選定電壓)施加至未選定記憶體胞連接至其之字線(未選定字線)。當寫入資料時，就各記憶體單元MU之兩個選擇閘極電晶體而言，接通位元線側(汲極側)上之選擇閘極電晶體STD且切斷源極線側(源極側)上之選 擇閘極電晶體STS。
在快閃記憶體100之寫入資料期間，如圖6中所展示，在寫入之開始與寫入之結束之間交替執行其中將程式化電壓施加至選定字線之一步驟(下文中稱為一程式化步驟)STP及其中驗證記憶體胞之寫入狀態之一步驟(下文中稱為一驗證步驟)STV。
在本實施例中，一寫入序列Wseq包含一程式化步驟STP及一驗證步驟STV。重複執行一寫入序列Wseq複數次，直至連接至選定字線之全部記憶體胞之臨限值達到對應於待寫入之資料的值。在本實施例中，將在寫入資料一次時重複一寫入序列複數次稱為一寫入迴圈。
使一記憶體胞之臨限值移位至對應於待寫入之資料的一狀態，如下文由資料之寫入操作之程式化步驟STP所展示。
圖7展示將資料寫入至一快閃記憶體中時之一記憶體胞之臨限值之變化狀態。
如圖7之(a)中所展示，寫入資料之前之記憶體胞MC之臨限狀態係E狀態SE。
若藉由(例如)低位中間方法(LM方法)而將資料寫入至一快閃記憶體中(如圖7之(b)中所展示)，則將用於寫入低位資料之記憶體胞MC之臨限值設定成E狀態SE及LM狀態SLM之一者。
在寫入低位資料之後，藉由程式化步驟STP而寫入高位資料。各狀態之記憶體胞MC之臨限值同時經移位以寫入高位資料。例如，使E狀態之記憶體胞中之選定記憶體胞之臨限值移位至對應於A狀態之臨限值。使來自LM狀態之記憶體胞中之選定記憶體胞之臨限值移位至對應於B狀態及C狀態之臨限值。
在寫入高位資料之初始階段(開始寫入資料之後之某一時期T1)中，如圖7之(c)中所展示，除其中儲存E狀態SE之資料的一記憶體胞MC-E之外，大多數記憶體胞之臨限值SAx、SBx、SCx未達到對應於 待寫入之資料的臨限值(狀態)。
藉由重複將程式化電壓施加至字線WL而逐漸提高記憶體胞之臨限值。
在寫入資料之最後階段(時期T1之後之某一時期T2)中，如圖7之(d)中所展示，使大多數記憶體胞MC之臨限值SAy、SBy、SCy移位至對應於待儲存之資料的各狀態之範圍內。A狀態、B狀態及C狀態之資料待寫入至其中之記憶體胞MC-A、MC-B、MC-C之大多數分別具有大於各讀取位準之一臨限值以鑑別各狀態(待儲存之資料)。寫入資料之最後階段中之各記憶體胞具有近似於圖4中之臨限狀態的一臨限狀態。
當完成資料之寫入時，全部正常記憶體胞MC之臨限值係在對應於待由記憶體胞MC之各者儲存之資料的電壓之範圍內。
因此，將資料寫入至快閃記憶體中(程式化步驟)經執行使得記憶體胞MC之臨限值移位至對應於待儲存之資料的電壓值。
在本實施例中，寫入資料之初始階段T1係(例如)寫入迴圈之前半部分。作為一更具體實例，假定寫入資料之初始階段T1係一時期，其中在高位資料之一寫入操作期間於開始寫入資料之後執行寫入序列一次至約三次。寫入資料之最後階段T2係(例如)寫入迴圈之後半部分。作為一更具體實例，假定寫入資料之最後階段T2係一時期，其中在高位資料之一寫入操作期間於寫入資料之結束之前執行寫入序列一次至約三次。
在程式化步驟STP之後，執行驗證步驟(程式驗證)STV及寫入資料。
在驗證步驟STV中，例如，驗證控制電路39執行一驗證操作。藉由該驗證操作而判定寫入資料期間之記憶體胞MC之臨限值是否已達到對應於待寫入之資料的臨限值(狀態)。
在驗證操作之初始狀態中，由驗證控制電路39將各位元線BL之電位設定成電壓VDDSA(>VSS)。
若藉由驗證操作之一判定電壓值(下文中稱為一驗證位準)而接通記憶體胞MC，則在位元線BL中產生一電流。在驗證操作期間接通之記憶體胞之臨限值未達到對應於待寫入之資料的臨限值。若在驗證操作中藉由該驗證位準(判定電壓值)而切斷記憶體胞MC，則維持位元線BL之充電狀態。在驗證操作期間切斷之記憶體胞已達到對應於待寫入之資料的臨限值。因此，驗證操作類似於資料之讀取操作。
在本實施例中，將一記憶體胞之臨限值在驗證操作中未達到對應於待寫入之資料的臨限值(狀態)稱為驗證失效。將一記憶體胞之臨限值在驗證操作中已達到對應於待寫入之資料的臨限值(狀態)稱為驗證通過。
例如，如同資料之讀取，驗證操作包含兩次讀取處理及封鎖處理。由(例如)驗證控制電路39引起意欲用於封鎖處理之記憶體胞MC連接至其之位元線BL之電位自電壓VDDSA轉變至接地電壓VSS(或參考電位)。
將驗證操作之一結果轉移至資料鎖存電路31且更新保存鎖存單元UT2之鎖存器之狀態的資料。
圖8係展示寫入資料時之資料(其保存資料鎖存電路之狀態)之一實例的一圖式。
如圖8中所展示，在資料之寫入操作期間將寫入資料保存於鎖存單元UT2內，直至完成寫入操作。例如，將2位元資料之高位資料保存於鎖存器311內且將低位資料保存於鎖存器312內。
在驗證步驟STV期間，轉移一驗證結果且將該驗證結果儲存於鎖存單元UT2之一或多個鎖存器中。對應於驗證失效之記憶體胞的鎖存器保存一驗證結果「0」。對應於驗證通過之記憶體胞的鎖存器保存一 驗證結果「1」。
當完成資料之寫入時，全部記憶體胞具有驗證通過之一驗證結果。
當完成資料之寫入(寫入迴圈)時，將鎖存器(DL1、DL2)311、312之狀態自保存待儲存之資料的一狀態更新至保存指示資料之寫入完成之資訊(此處為「11」)的一狀態。
在本實施例中，例如，在一寫入迴圈期間，未由一驗證結果改寫鎖存單元UT2中之寫入資料之保存狀態。
驗證操作係用於判定一記憶體胞之臨限值的一操作。然而，驗證操作中之一記憶體胞之臨限值之判定處理不同於讀取資料時之一記憶體胞之判定處理。
圖9係繪示根據本實施例之一快閃記憶體之驗證操作的一時序圖。圖9中展示在一驗證操作期間產生於一記憶體胞陣列中之位元線BL之電位、字線WL之電位、及電流Icc。
複數個驗證位準(判定電壓值)經設定以判定記憶體胞MC之臨限狀態。相鄰臨限值分佈之間的電壓值VAV、VBV、VCV用作驗證位準。如圖4中所展示，各狀態中之驗證位準VAV、VBV、VCV分別高於各狀態中之讀取位準VA、VB、VC。
當對複數個狀態同時執行資料之寫入時，如圖9中所展示，驗證操作依對應於待寫入之資料的臨限值之降序而循序判定記憶體胞MC之臨限狀態。待在驗證操作期間施加至字線WL之驗證電壓VVF之電壓值VAV、VBV、VCV根據各狀態之驗證時期而逐漸升高。例如，由驗證操作依自一低臨限值(例如A狀態)至一高臨限值(例如C狀態)之順序判定選定頁中之各記憶體胞MC之臨限值。
當(如圖9中所展示)相繼執行不同狀態之驗證時，在一低驗證位準(例如位準VAV)處接通之一記憶體胞亦在一較高驗證位準(例如位準 VBV、VCV)處被接通。因此，不必在一較高驗證位準處感測在一低驗證位準處接通之記憶體胞。因此，可在驗證操作期間由封鎖處理基於某一準則而自待驗證(讀取)之對象排除頁中之複數個記憶體胞之一部分。
可使用保存於資料鎖存電路31中之資料來操練驗證操作之控制。
根據本實施例之快閃記憶體100藉由基於待寫入至記憶體胞中之資料執行驗證操作而控制產生於記憶體胞陣列中之電流Icc之量值。
當寫入資料時，根據本實施例之快閃記憶體100控制驗證操作，使得在複數個位元線BL中，各者連接至相同資料待寫入至其中之記憶體胞MC(其臨限電壓移位至相同狀態之記憶體胞MC)的複數個位元線BL被控制成處於相同電位狀態中。
根據本實施例之快閃記憶體100在驗證操作期間基於儲存於資料鎖存電路31(鎖存單元UT2)中且待寫入之資料(狀態)而執行封鎖處理。
圖10係繪示根據本實施例之快閃記憶體之驗證操作的一流程圖。
在開始某一狀態之驗證操作(步驟S1)之後，驗證控制電路39(例如)作出一第一臨限值判定(步驟S2)。
驗證控制電路39檢查鎖存單元UT2中之寫入資料(保存鎖存器之狀態的資料)以及第一臨限值判定之結果以判定意欲用於驗證期間之驗證位準處之封鎖處理的記憶體胞MC(步驟S3)。
封鎖將對應於在比當前驗證之驗證位準低之一位準處驗證之一狀態的資料寫入至其中之記憶體胞。驗證控制電路39將接地電壓VSS施加至經封鎖記憶體胞之位元線BL且將電壓VDDSA施加至待驗證之記憶體胞之全部位元線。
驗證控制電路39作出一第二臨限值判定，同時將相同電位施加至作為驗證目標之記憶體胞之全部位元線(步驟S4)。
例如，當驗證B狀態時，接通其臨限值等於或小於驗證位準VBV之記憶體胞MC。當驗證B狀態時，接通E狀態之記憶體胞MC-E及待寫入A狀態之記憶體胞MC-A。在待寫入B狀態之記憶體胞MC-B中，接通具有等於或低於驗證位準VBV之臨限值的記憶體胞(驗證失效之記憶體胞)且切斷具有大於驗證位準VBV之一臨限值的記憶體胞(驗證通過之記憶體胞)。
在B狀態之驗證期間之第一讀取(臨限值判定)中，驗證控制電路39基於待寫入至記憶體胞中之資料而執行E狀態及A狀態之記憶體胞MC-E、MC-A之封鎖處理。
在本實施例中，在B狀態之驗證期間之第一讀取(臨限值判定)中，基於鎖存單元UT2中之寫入資料，即使待寫入B狀態之記憶體胞MC-B係驗證失效(接通狀態)，但驗證控制電路39不執行驗證失效之記憶體胞MC-B之位元線BL-B之封鎖處理。
據此，在B狀態之驗證期間之第二讀取中，在不取決於待寫入B狀態之記憶體胞MC-B之驗證結果之情況下，使此等記憶體胞MC-B之全部位元線BL維持於其中施加電壓VDDSA之一狀態(充電狀態)中。
在B狀態之驗證之第二讀取期間，藉由封鎖處理而將分別待寫入E狀態及A狀態之記憶體胞MC-E、MC-A之位元線BL之電位設定成接地電壓VSS。
據此，執行待寫入等於B狀態之狀態及高於B狀態之狀態的記憶體胞MC-B、MC-C之驗證，同時在B狀態之驗證期間減小由E狀態及A狀態之經封鎖記憶體胞MC-E、MC-A之位元線BL之電位引起之一電流。藉由此狀態中之驗證而偵測到在B狀態之記憶體胞MC-B之位元線中產生一電流。此時，具有對應於B狀態之記憶體胞MC-B中之驗 證失效之記憶體胞之數目之電流值的一電流流動至源極線SL作為記憶體胞陣列(區塊)中之電流Icc。
此外，在A狀態之驗證期間，如同B狀態之驗證，在待寫入等於或高於A狀態之狀態的記憶體胞中，不執行驗證失效之記憶體胞之位元線之封鎖處理。此外，在C狀態之驗證期間，在待寫入至C狀態之記憶體胞中，不執行驗證失效之記憶體胞之位元線之封鎖處理。
在根據本實施例之一快閃記憶體中，如上文所描述，對應於在各狀態之驗證期間將相同資料寫入至其中之記憶體胞的位元線之電位狀態係相同的，其不取決於程式驗證期間之寫入狀態(記憶體胞之臨限狀態)。
在本實施例中，待在驗證步驟(程式驗證)期間寫入相同狀態之記憶體胞MC之位元線BL時常處於相同電位狀態中且彼此相鄰。因此，在本實施例中，可減輕相鄰位元線之間的電位差對在驗證期間將相同資料寫入至其中之記憶體胞的影響。
根據本實施例之一快閃記憶體經控制使得其臨限值(狀態)應在驗證期間被判定之記憶體胞之位元線之電位狀態相同於其臨限值(狀態)應在讀取操作期間被判定之記憶體胞之位元線之電位狀態。
因此，根據本實施例之快閃記憶體可減少各狀態之驗證期間之感測雜訊，使得可改良臨限值判定可靠性。
順便而言，在本實施例中，內部控制電路(狀態機)8可代替驗證控制電路39來具有使用待寫入之資料來控制驗證操作期間之封鎖處理的一功能。
根據本實施例中之一半導體記憶體，如上文所描述，可改良操作可靠性。
(2)操作實例
將參考圖9至圖11而描述根據本實施例之一半導體記憶體之一操 作實例(控制方法)。此處，亦適當使用圖1至圖8來描述根據本實施例之半導體記憶體之操作實例。
將一寫入命令自記憶體控制器120發送至快閃記憶體(半導體記憶體)100。將寫入資料DT及一位址信號ADR自記憶體控制器120發送至快閃記憶體100。
將寫入資料DT轉移至資料鎖存電路31之鎖存單元UT2中。若記憶體胞MC可儲存2位元資料，則將2個位元之1個高位位元(高位資料)儲存於鎖存單元UT2之鎖存器311中且將2個位元之1個低位位元(低位資料)儲存於鎖存單元UT2之鎖存器312中。
由位址信號ADR各選擇記憶體胞陣列(區塊)之列(頁)及行。
如圖7之(b)中所展示，在執行低位資料(下部頁)之寫入之後，執行高位資料(上部頁)之寫入。
當寫入高位資料時，同時執行A狀態、B狀態及C狀態之寫入(記憶體胞之臨限值之移位操作)。
在寫入資料(寫入迴圈)之程式化步驟STP中，將某一量值之一程式化電壓施加至由列位址指示之字線(選定字線)WL。此外，將一未選擇電壓(寫入通過電壓)施加至除選定字線之外之字線(未選定字線)。結合字線WL之電位控制，接通各記憶體單元MU之汲極側上之選擇閘極電晶體STD且控制位元線BL之電位。
在程式化步驟STP之後，執行包含圖10中所展示之各步驟的驗證步驟STV。圖10係繪示寫入資料時之根據本實施例之快閃記憶體之驗證操作的一流程圖。
當開始驗證步驟STV時，如圖9中所展示，將電壓VDDSA施加至在驗證操作之初始狀態中連接至選定頁中之記憶體胞MC的位元線BL以對各位元線BL充電。此外，對感測單元UT1中之感測節點ndSEN充電。在驗證操作期間接通各記憶體單元MU之兩個選擇閘極電晶體 STD、STS。
將包含各驗證位準之驗證電壓VVF施加至字線WL。依A狀態、B狀態及C狀態之驗證順序而循序增大驗證電壓VVF之電壓值(驗證位準)。
在將資料寫入至快閃記憶體100中之初始階段(寫入迴圈之前半部分)中，如圖7之(c)中所展示，應將資料寫入至其中之記憶體胞MC之大多數未達到對應於待寫入之資料的臨限值。選定頁PG中之記憶體胞MC之大多數具有比對應於待寫入之資料的臨限值低之一臨限值。
在驗證步驟STV中，如圖10中所展示，開始A狀態之記憶體胞MC-A之驗證(步驟S1)。此處，鑑別待寫入A狀態或更高狀態之記憶體胞之臨限狀態。
將A狀態之驗證之驗證位準VAV施加至選定字線WL且執行A狀態之驗證中之第一讀取(臨限值判定)(步驟S2)。
在施加A狀態之驗證中之驗證位準VAV之後，接通具有等於或低於所施加電壓VAV之一臨限值的記憶體胞且切斷具有大於電壓VAV之一臨限值的記憶體胞。
根據記憶體胞之接通/切斷，一電流(記憶體胞電流)流動至位元線BL及感測節點ndSEN。感測到在感測節點ndSEN中產生一電流(電位波動)。根據記憶體胞之接通/切斷，電流Icc產生於記憶體胞陣列中且流動於感測單元UT1(位元線BL)與源極線SL之間。電流Icc之一電流值i1a對應於由驗證位準VAV接通之記憶體胞之數目。
在A狀態之驗證中，由驗證位準VAV接通E狀態之記憶體胞MC-E且接通待寫入A狀態之記憶體胞MC-A中之驗證失效之記憶體胞。切斷待寫入A狀態之記憶體胞MC-A及分別待寫入B狀態及C狀態之記憶體胞MC-B、MC-C中之驗證通過之記憶體胞。在寫入資料之初始階段中，若(例如)執行隨機處理，則在A狀態之驗證期間接通之記憶體胞 之數目係選定頁中之全部記憶體胞之約一半。
在自開始施加電壓值VAV至時間STB1之一時期X1中，將驗證結果引入至鎖存單元UT2中。將驗證結果(「0」或「1」)保存於鎖存單元UT2之某一鎖存器中。
在驗證期間之時間STB1處，由驗證控制電路39檢查儲存於鎖存單元UT2中之寫入資料。基於寫入資料之檢查結果，由驗證控制電路39(或內部控制電路8)執行待寫入比待驗證之狀態低之狀態的記憶體胞之封鎖處理(步驟S3)。引起對應於經封鎖記憶體胞之位元線自其中施加電壓VDDSA之狀態轉變至其中施加接地電壓VSS之狀態。
在本實施例中，基於鎖存單元UT2中之寫入資料(及驗證結果)，自封鎖處理排除由驗證電壓VAV接通之記憶體胞MC中之驗證失效之記憶體胞MC且執行E狀態之記憶體胞MC之封鎖處理。將E狀態之記憶體胞MC-E之位元線BL-E之電位設定成接地電壓VSS(或參考電位)。
對於E狀態之記憶體胞MC-E之位元線之選擇性封鎖處理，例如，執行鎖存單元UT2中之寫入資料及一驗證結果(感測結果)之算術處理。將自該寫入資料及該驗證結果產生之一控制信號儲存於鎖存單元UT2內之鎖存器中。由該控制信號控制感測單元中之電晶體P1、N1、N2之接通/切斷。
在本實施例中，不管待驗證之狀態(此處為A狀態)之記憶體胞MC之驗證結果如何，在A狀態之驗證期間不封鎖待寫入A狀態之記憶體胞MC之任一者。因此，在A狀態之驗證期間，使待寫入A狀態之記憶體胞MC-A之全部位元線BL維持於電壓VDDSA之一施加狀態(充電狀態)中。順便而言，亦使分別待寫入B狀態及C狀態之記憶體胞MC-B、MC-C之位元線BL-B、BL-C維持於電壓VDDSA之一施加狀態(充電狀態)中。
若僅封鎖一接通狀態中之E狀態之記憶體胞MC-E，則減小由E狀 態之記憶體胞MC引起之一電流。因此，在本實施例中，在A狀態之驗證期間之封鎖處理之後之一時期X2中，根據驗證失效之記憶體胞(一接通狀態中之記憶體胞)之數目(例如頁中之記憶體胞之總數目之約1/4)之一電流值i2a之電流Icc流動於源極線SL與各位元線BL之間。例如，電流值i2a小於電流值i1a。
在自時間STB1A至時間STB2A之時期X2中，執行待寫入A狀態之記憶體胞之第二讀取(步驟S4)。
將封鎖處理之後之A狀態之驗證結果引入至鎖存單元UT2中。在時間STB1A之後之一時期中，僅封鎖E狀態之記憶體胞MC-E，因此，待寫入A狀態之全部記憶體胞MC-A意欲用於驗證之第二讀取。此外，待寫入B狀態或C狀態之記憶體胞MC意欲用於第二讀取。
因此，如同A狀態之驗證期間之狀態A之記憶體胞MC-A之資料讀取，使待寫入A狀態之記憶體胞MC-A之全部位元線BL-A匹配於實質上相同之電位狀態。
在其中基於A狀態之一驗證結果而封鎖驗證失效之記憶體胞的一快閃記憶體中，時期X1中之電流Icc之電流值具有根據由驗證位準VAV接通之E狀態或A狀態中之驗證失效之記憶體胞之數目的一量值(<i1a)，且時期X2中之電流Icc之電流值對應於在時期X1中判定為切斷之A狀態之記憶體胞之數目且因此係極小的。
在驗證步驟STV中，如上文所描述，完成相繼執行之複數個狀態(驗證位準)之驗證中之一狀態之驗證。接著，繼續實質上相同於A狀態之驗證的操作，直至完成全部狀態之驗證。
在A狀態之驗證之後，接著執行B狀態之驗證。選定字線WL之電位自驗證位準VAV升高至驗證位準VBV。在B狀態之驗證期間，由驗證位準VBV鑑別待寫入B狀態或更高狀態之記憶體胞之臨限狀態。
已在B狀態之驗證期間封鎖E狀態之記憶體胞MC。因此，當開始 B狀態之驗證時，藉由使用驗證位準VBV而驗證分別待寫入A狀態、B狀態及C狀態之記憶體胞MC-A、MC-B、MC-C。
在本實施例中，當開始B狀態之驗證時，未封鎖在A狀態之驗證期間接通之記憶體胞(驗證失效之記憶體胞)MC-A。因此，在自時間STB1A至時間STB1B之一時期中，將感測到A狀態、B狀態及C狀態之全部記憶體胞。當在圖10中開始B狀態之驗證時，電流Icc具有根據分別具有A狀態、B狀態及C狀態之記憶體胞MC-A、MC-B、MC-C之一接通狀態中之記憶體胞之數目(例如選定頁中之全部記憶體胞之約3/4)的一電流值i3a。在自時間STB1A至時間STB1B之一時期X3中，電流Icc之電流值自電流值i2a升高至電流值i3a。
在B狀態之驗證期間，在鎖存單元UT2中依時間STB1B之時序對藉由第一讀取之一驗證結果取樣。
在自時間STB1B直至B狀態之驗證完成的一時期X4中，基於鎖存單元UT2中之寫入資料(及驗證結果)，藉由幾乎相同於對E狀態之記憶體胞之封鎖處理LCKE的處理而對待寫入A狀態之記憶體胞MC-A執行封鎖處理LCKA。由A狀態之封鎖處理LCKA引起連接至記憶體胞MC-A之位元線BL-A之電位自電壓VDDSA轉變至電壓VSS。
在藉由驗證位準VBV之第一讀取中，未基於寫入資料而對B狀態之驗證失效之記憶體胞MC-B執行封鎖處理，即使自待寫入B狀態之複數個記憶體胞MC-B中偵測到一接通狀態中之一記憶體胞(驗證失效之記憶體胞)。因此，在B狀態之驗證中，使待寫入B狀態之記憶體胞MC-B之位元線BL-B維持於電壓VDDSA之一施加狀態中。
在時間STB2B處，藉由第二讀取而引入B狀態之驗證結果。待在B狀態之第二讀取中驗證之對象包含待寫入B狀態之全部記憶體胞MC-B及待寫入C狀態之全部記憶體胞MC-C。
在B狀態之驗證中對A狀態之記憶體胞MC-A執行封鎖處理LCKA 之後，電流Icc之一電流值i4a變成根據處於一接通狀態中且待寫入B狀態之記憶體胞之數目及處於一接通狀態中且待寫入C狀態之記憶體胞之數目的一量值。在自時間STB1B至時間STB2B之時期X4中，例如，接通選定頁中之全部記憶體胞之約一半數目之記憶體胞且電流Icc在B狀態之驗證之開始與結束之間自電流值i3a減小至電流值i4a。
在其中基於B狀態之一驗證結果而對驗證失效之記憶體胞執行封鎖處理的一快閃記憶體中，時期X3中之電流Icc之電流值具有根據待寫入B狀態之記憶體胞及待寫入C狀態之記憶體胞及A狀態之驗證中之驗證通過之記憶體胞之數目的一量值(<i3a)，且時期X4中之電流Icc之電流值具有根據待寫入B狀態及C狀態之記憶體胞中之超過驗證位準VBV之記憶體胞之數目的一量值(<i4a)。
因此，如同B狀態之驗證期間之狀態B之記憶體胞MC-B之讀取操作，使待寫入B狀態之記憶體胞MC-B之全部位元線BL-B匹配於實質上相同之電位狀態。
在B狀態之驗證之後，接著執行C狀態之驗證。選定字線WL之電位自驗證位準VBV升高至驗證位準VCV。
當開始C狀態之驗證時，已封鎖E狀態及A狀態之記憶體胞MC-E、MC-A。因此，當開始C狀態之驗證時，藉由使用驗證位準VCV而驗證分別待寫入B狀態及C狀態之記憶體胞MC-B、MC-C。
在本實施例中，當開始C狀態之驗證時，未封鎖B狀態之驗證期間之驗證失效之記憶體胞MC-B。在自時間STB2B至時間STB1C之一時期中，將感測到B狀態及C狀態之全部記憶體胞。因此，當開始圖9中之狀態C之驗證時，電流Icc具有根據在B狀態或C狀態之電壓VCV處接通之記憶體胞之數目(例如選定頁中之全部記憶體胞之約一半)的一電流值i5a。例如，電流值i5a等於或大於電流值i4a。
在自開始驗證C狀態至時間STB1C之時期X5中，執行藉由驗證位 準VCV之驗證且在時間STB1C處對一驗證結果取樣。
在時間STB1C之後，基於鎖存單元UT2中之寫入資料(及驗證結果)而對待寫入B狀態之記憶體胞MC-B執行封鎖處理LCKB。據此，將連接至記憶體胞MC-B之位元線BL-B之電位設定成接地電壓Vss。
未基於寫入資料而對驗證失效之記憶體胞MC-C執行封鎖處理，即使由驗證位準VCV自待寫入C狀態之複數個記憶體胞MC-C中偵測到一接通狀態中之一記憶體胞(驗證失效之記憶體胞)。因此，在C狀態之驗證中，使待寫入C狀態之記憶體胞MC-C之全部位元線BL-C維持於電壓VDDSA之一施加狀態中。
不管在時間STB1C處取樣之驗證結果如何，驗證之時間STB2C處之第二讀取之對象係待寫入C狀態之全部記憶體胞MC-C。
因此，在C狀態之驗證期間對B狀態之記憶體胞MC-B執行封鎖處理LCKB之後，電流Icc之一電流值i6a變成根據處於一接通狀態中且待寫入C狀態之記憶體胞MC-C之數目的一量值。在時間STB1C與時間STB2C之間的一時期X6中，例如，接通選定頁中之全部記憶體胞之約1/4之記憶體胞且電流Icc自電流值i5a減小至電流值i6a。
在其中基於C狀態之一驗證結果而對驗證失效之記憶體胞執行封鎖處理的一快閃記憶體中，時期X5中之電流Icc之電流值i5a係根據B狀態中之驗證通過之記憶體胞之數目及C狀態中之驗證失效之記憶體胞之數目之總數目(小於全部記憶體胞之數目之一半的數目)的一量值(<i4a)。另外，時期X6中之電流Icc之電流值i6a變成根據C狀態中之驗證通過之記憶體胞之數目的一極小值。
由於引入最高狀態(此處為C狀態)中之驗證結果，所以判定驗證步驟STV完成。
依此方式，完成快閃記憶體之程式化操作之初始階段中之驗證步驟STV。基於所獲得之驗證結果而控制下一程式化步驟STP之程式 化電壓VPGM及位元線BL之電位。
重複執行程式化步驟STP及驗證步驟STV複數次且將資料寫入至快閃記憶體中行進至最後階段。
圖11係繪示根據本實施例之將資料寫入至快閃記憶體中之最後階段(寫入迴圈之後半部分)中之驗證操作的一時序圖。圖11中展示產生於記憶體胞陣列1內之各位元線BL之電位、選定字線WL之電位、及電流Icc之變化的一時序圖。
寫入資料之最後階段T2中之驗證操作之控制實質上相同於初始階段中之驗證操作之控制。
然而，在寫入資料之最後階段中，如圖7之(d)中所展示，待程式化之記憶體胞MC之大多數達到對應於待寫入之資料的臨限值且處於幾乎相同於完成寫入操作之後之狀態(用於讀取資料之狀態)的狀態中。因此，選定頁中之記憶體胞MC之大多數具有比對應於待寫入之資料的驗證位準高之一臨限值。
因此，在最後階段中之各狀態之驗證期間產生之記憶體胞陣列1中之電流Icc之量值(電流波形)不同於在初始階段中之各狀態之驗證期間產生之電流Icc之量值(電流波形)。
在最後階段中之A狀態之驗證中，待寫入A狀態之記憶體胞MC-A之大多數之臨限值大於驗證位準VAV。因此，由驗證位準VAV接通之記憶體胞僅為E狀態之記憶體胞MC-E且未接通待寫入至A狀態之記憶體胞MC-A之大多數。
在A狀態之驗證期間對E狀態之記憶體胞之封鎖處理之前的一時期Z1中之電流Icc之一電流值i1z實質上對應於E狀態之記憶體胞MC-E之數目。
在A狀態之驗證期間對E狀態之記憶體胞執行封鎖處理LCK之後，產生根據已接通之記憶體胞之數目的微小電流Icc。
因此，在最後階段中之A狀態之驗證期間對E狀態之記憶體執行封鎖處理LCKE之後的一時期Z2(自時間STB1A至時間STB2A)中之電流Icc之一電流值i2z變成小於初始階段中之電流Icc之電流值i2a。若全部記憶體胞MC-A係驗證通過之記憶體胞，則在E狀態之記憶體胞MC-E之封鎖處理之後幾乎不產生電流Icc。
在最後階段中之B狀態之驗證中，待寫入B狀態之記憶體胞MC-B之大多數之臨限值大於驗證位準VBV。因此，由驗證位準VBV接通之記憶體胞之大多數係A狀態之記憶體胞MC-A且未接通待寫入B狀態之記憶體胞MC-B之大多數。
在B狀態之驗證期間對A狀態之記憶體胞之封鎖處理LCKA之前的一時期Z3(自時間STB2A至時間STB1B)中之電流Icc之一電流值i3z實質上對應於待寫入A狀態之記憶體胞MC-A之數目。例如，電流值i3z具有實質上相同於電流值i1z之量值。然而，電流值i3z可具有不同於電流值i1z之一量值。
在B狀態之驗證期間對A狀態之記憶體胞MC-A執行封鎖處理LCKA之後，產生根據已接通之記憶體胞之數目的微小電流Icc。
因此，在B狀態之驗證期間對A狀態之記憶體MC-A執行封鎖處理LCKA之後的一時期Z4(自時間STB1B至時間STB2B)中之電流Icc之一電流值i4z變成小於初始階段中之電流Icc之電流值i4a。若全部記憶體胞MC-B係驗證通過之記憶體胞，則在A狀態之記憶體胞MC-A之封鎖處理之後幾乎不產生電流Icc。例如，電流值i4z具有大致相同於電流值i2z之量值。
在最後階段中之C狀態之驗證中，待寫入C狀態之記憶體胞MC-C之大多數之臨限值大於驗證位準VCV。因此，由驗證位準VCV接通之記憶體胞僅係為待寫入B狀態之記憶體胞MC-B且未接通待寫入C狀態之記憶體胞MC-C之大多數。
在C狀態之驗證期間對B狀態之記憶體胞之封鎖處理LCKB之前的一時期Z5(自時間STB2B至時間STB1C)中之電流Icc之一電流值i5z對應於待寫入B狀態之記憶體胞MC-B之數目。
在C狀態之驗證期間對B狀態之記憶體胞執行封鎖處理LCK之後，產生根據已由驗證位準VCV接通之記憶體胞(驗證失效之記憶體胞)之數目的微小電流Icc。
因此，在C狀態之驗證期間對B狀態之記憶體胞MC-B執行封鎖處理LCKB之後的一時期Z6(自時間STB1C至時間STB2C)中之電流Icc之一電流值i6z變成小於初始階段中之電流Icc之電流值i6a。例如，電流值i6z具有大致相同於電流值i2z之量值。若全部記憶體胞MC-C係驗證通過之記憶體胞，則在B狀態之記憶體胞MC-B之封鎖處理之後幾乎不產生電流Icc。
因此，由使各記憶體胞之臨限值移位至對應於待寫入之資料的一量值，所以寫入資料之最後階段中之電流Icc之波形(量值)不同於寫入資料之初始階段中之電流Icc之波形(量值)。
在最後階段中之各狀態之驗證期間幾乎不接通記憶體胞MC之任一者，因此，在最後階段中之驗證期間產生之電流Icc之電流值趨向於變成小於初始階段中之驗證期間之電流Icc之電流值。
順便而言，可由已知技術基於上述基本操作而執行根據本實施例之一快閃記憶體之資料讀取。
當將資料寫入至根據本實施例之一快閃記憶體中時，不管驗證結果如何，對應於待在寫入資料時之各狀態之驗證期間驗證之記憶體胞(待寫入相同狀態之記憶體胞)的位元線之電位狀態係相同的。據此，當將資料寫入至根據本實施例之一快閃記憶體中時，意欲用於驗證操作期間之臨限值判定的記憶體胞之位元線之電位狀態相同於意欲用於讀取操作期間之臨限值判定的記憶體胞之位元線之電位狀態。此 外，待在驗證步驟(程式驗證)期間寫入相同狀態之記憶體胞MC之位元線BL時常處於相同電位狀態中且彼此相鄰。因此，在本實施例中，可減輕相鄰位元線之間的電位差對在驗證期間將相同資料寫入至其中之記憶體胞的影響。
因此，當將資料寫入至根據本實施例之快閃記憶體中時，各狀態之驗證期間之感測雜訊可減少使得可改良臨限值判定可靠性。
如上文已描述，本實施例中之半導體記憶體及其控制方法可改良記憶體可靠性。
(B)第二實施例
將參考圖12及圖13而描述根據第二實施例之一半導體記憶體。
將資料寫入至根據第二實施例之一半導體中之一方法不同於將資料寫入至根據第一實施例之一半導體中之方法。如同第一實施例，以待寫入之資料為單位執行根據本實施例之一快閃記憶體之驗證步驟期間之封鎖處理。
圖12係展示用於根據本實施例之一快閃記憶體之資料之寫入方法之一實例的一示意圖。
圖12之(a)及(b)係繪示高位資料之寫入的示意圖。圖12之(a)及(b)展示寫入高位資料時之寫入迴圈之初始階段中之一記憶體胞之臨限狀態。
在本實施例中，如圖12之(a)中所展示，在寫入低位資料(LM狀態SLM)之後，在LM狀態SLM之記憶體胞中，執行C狀態之一初步程式且使待寫入C狀態之記憶體胞MC-C之臨限值移位至一分佈SCC內之一範圍。據此，將待寫入C狀態之記憶體胞MC設定成與C狀態有關之一初步寫入狀態。藉由該初步程式而使待寫入C狀態之記憶體胞MC之臨限值移位至接近於對應於C狀態之臨限值的一值(例如等於或大於驗證位準VBV之一值)。
如圖12之(b)中所展示，與C狀態之一精細程式一起執行A狀態及B狀態之程式。使E狀態之記憶體胞MC-E之臨限值移位至對應於A狀態之臨限值且使LM狀態之記憶體胞之臨限值移位至對應於B狀態之臨限值。據此，執行分別待寫入A狀態、B狀態及C狀態之記憶體胞MC-A、MC-B、MC-C之程式化步驟。
圖13係繪示根據本實施例之一快閃記憶體之驗證操作的一時序圖。圖13中展示根據本實施例之快閃記憶體之程式化操作之初始階段中之驗證步驟中之各電壓及電流之波形。
如圖13中所展示，在將電位VDDSA施加至位元線BL之後，將驗證電壓VVF施加至選定字線WL。
在寫入迴圈之初始階段中，藉由施加A狀態之驗證位準VAV而接通具有等於或小於驗證位準VAV之一臨限值的記憶體胞MC。
在自A狀態之驗證位準VAV之施加至E狀態之封鎖處理的時期X1中，由一接通狀態中之記憶體胞MC產生電流Icc。時期X1中之電流Icc具有一電流值i1b。
在寫入迴圈之初始階段中，如圖12之(b)中所展示，待寫入A狀態之記憶體胞之大多數未達到對應於待寫入之資料的臨限值。
在本實施例中，藉由施加驗證位準(電壓值)VAV而接通E狀態之記憶體胞MC-E及驗證失效之A狀態之記憶體胞MC-A。
在此情況中，使待寫入B狀態之記憶體胞MC-B之臨限值自LM狀態SLM之一記憶體胞移位。此外，在A狀態及B狀態之程式化步驟之前，使待寫入狀態C之記憶體胞MC-C進入一初步寫入狀態。因此，當驗證A狀態時，未接通待寫入B狀態之記憶體胞MC-B及待寫入C狀態之記憶體胞MC-C。
因此，在時期X1中，電流Icc具有根據E狀態之記憶體胞及與狀態A有關之驗證失效之記憶體胞之數目的值i1b。電流值i1b之最大值 可採用根據選定字線中之E狀態之記憶體胞MC-E之數目及待寫入A狀態之記憶體胞MC-A之數目之總數目的一值。
歸因於對狀態E之記憶體胞MC-E之封鎖處理LCKE，時期X2中之電流Icc之一電流值i2b小於時期X1中之電流值i1b。時期X2中之電流值i2b對應於由電壓值VAV接通之A狀態之記憶體胞MC(與A狀態有關之驗證失效之記憶體胞MC)之數目。
使驗證電壓VVF之量值自電壓值VAV增大至電壓值VBV以驗證待寫入B狀態或更高狀態之記憶體胞。據此，在分別待寫入A狀態及B狀態之記憶體胞MC-A、MC-B中，接通具有等於或小於電壓值(驗證位準)VBV之一臨限值的記憶體胞。例如，待寫入C狀態之記憶體胞之大多數歸因於與C狀態有關之初步程式而具有大於電壓值VBV之一臨限值。因此，未在B狀態之驗證期間接通待寫入C狀態之記憶體胞之大多數。
例如，時期X3中之電流Icc之一電流值i3b對應於待寫入A狀態之記憶體胞MC-A之數目及與B狀態有關之驗證失效之記憶體胞之數目的總和。電流值i3b具有等於或大於電流i2b之量值的一量值。電流值i3b之最大值可採用根據選定字線中之待寫入A狀態之記憶體胞MC-A之數目及待寫入B狀態之記憶體胞MC-B之數目之總和的一值。
時期X4中之電流Icc之一電流值i4b藉由執行A狀態之封鎖處理LCKA而變成等於或小於電流值i3b。例如，電流值i4b對應於與B狀態有關之驗證失效之記憶體胞MC之數目。時期X4中之電流Icc之電流值i4b可具有大致等於時期X2中之電流Icc之電流值i2b之量值的一量值。
在B狀態之驗證之後，將驗證電壓VVF之電壓值設定成電壓值VCV。電流Icc之電流值隨驗證電壓VVF之量值改變而自電流值i4b改變至一電流值i5b。
時期X5中之電流值i5b對應於待寫入B狀態之全部記憶體胞MC-B 之數目及驗證失效之C狀態之記憶體胞MC-C之數目的總數目。
在本實施例中，在使待寫入A狀態及B狀態之記憶體胞之臨限值移位之前，在一初步寫入狀態中使待寫入C狀態之記憶體胞MC-C之臨限值移位。因此，關於待寫入C狀態之記憶體胞MC-C，相對較多記憶體胞之臨限值高於作為驗證位準之電壓值VCV。例如，在寫入迴圈之初始階段中，待寫入C狀態之記憶體胞MC-C之大多數可為驗證通過之記憶體胞。在此一情況中，電流值i5b不取決於待寫入C狀態之記憶體胞MC-C且具有根據待寫入B狀態之全部記憶體胞MC-B之數目的一值。例如，電流Icc之電流值i5b小於電流值i3b且等於或大於電流值i4b。
時期X6中之電流Icc之量值係執行B狀態之封鎖處理LCKB之後的一電流值i6b。電流值i6b之量值對應於驗證失效之C狀態之記憶體胞MC-C之數目。例如，電流值i6b小於電流值i5b。作為一更具體實例，電流值i6b等於或小於電流值i4b。此外，電流值i6b小於電流值i2b且可實質上為零。
在C狀態之驗證之後，將驗證電壓VVF設定成0V以完成驗證步驟。
在將不同於根據第一實施例之一快閃記憶體之寫入方法的一寫入方法應用於其之一快閃記憶體中，如上文所描述，在根據第二實施例之快閃記憶體之程式化操作之初始階段中之驗證步驟期間產生之電流Icc如圖13中所展示般根據一記憶體胞之臨限狀態而改變。
順便而言，在將根據本實施例之寫入方法應用於其之一快閃記憶體中，在該快閃記憶體之程式化操作之最後階段中之驗證步驟期間產生之電流Icc之波形實質上相同於圖11中所展示之電流Icc之波形。
如上文已描述，根據第二實施例之一半導體記憶體可達成實質上相同於第一實施例中之效應的效應。
(C)第三實施例
將參考圖14及圖15而描述根據第三實施例之一半導體記憶體。
將資料寫入至根據第三實施例之一半導體中之一方法不同於將資料寫入至根據第一實施例之一半導體中之方法。如同第一實施例，以待寫入之資料為單位執行根據本實施例之一快閃記憶體之驗證步驟期間之封鎖處理。
圖14係展示用於根據本實施例之一快閃記憶體之資料之寫入方法之一實例的一示意圖。
圖14係繪示高位資料之寫入的一示意圖。圖14展示寫入高位資料時之寫入迴圈之初始階段中之一記憶體胞之一臨限狀態。
如圖14中所展示，在寫入低位資料(LM狀態)之後，實質上同時執行A狀態之寫入及C狀態之寫入以寫入高位資料。使E狀態之記憶體胞MC-E之選定記憶體胞之臨限值移位至對應於A狀態之臨限值。使LM狀態之記憶體胞之選定記憶體胞之臨限值移位至對應於C狀態之臨限值。
在此情況中，將程式化電壓之電壓值及位元線之電位設定成適用於A狀態及C狀態之寫入的值。據此，可使施加程式化電壓時之待寫入B狀態之記憶體胞MC-B之臨限值之移位量小於分別待寫入A狀態及C狀態之記憶體胞MC-A、MC-C之臨限值之移位量。因此，A狀態及C狀態之寫入速率快於B狀態之寫入速率。
因此，實質上同時執行A狀態及C狀態之程式。使B狀態之程式比A狀態及C狀態之程式晚完成。
圖15係繪示根據本實施例之一快閃記憶體之驗證操作的一時序圖。圖15中展示根據本實施例之快閃記憶體之程式化操作之初始階段中之驗證步驟中之各電壓及電流之波形。
如圖15中所展示，在將電位VDDSA施加至位元線BL之後，將驗 證電壓VVF施加至選定字線WL。
在寫入迴圈之初始階段中，待寫入A狀態之記憶體胞之大多數未達到對應於待寫入之資料的臨限值。
因此，在初始階段中，在自A狀態之驗證位準VAV之施加至E狀態之封鎖處理的時期X1中接通E狀態之記憶體胞MC-E及驗證失效之A狀態之記憶體胞MC-A。在時期X1中，電流Icc具有根據E狀態之記憶體胞MC-E及與狀態A有關之驗證失效之記憶體胞MC-A之數目的一電流值i1c。
藉由對E狀態之記憶體胞MC-E之封鎖處理LCKE而使時期X2中之電流Icc自電流值i1c改變至小於電流值i1c之一電流值i2c。時期X2中之電流Icc之電流值i2c具有根據驗證失效之A狀態之記憶體胞MC-A之數目的一值。
使驗證電壓VVF之量值自驗證位準VAV增大至驗證位準VBV以驗證待寫入B狀態或更高狀態之記憶體胞。
在本實施例中，在初始階段中幾乎不執行B狀態之記憶體胞MC-B之程式。因此，當施加驗證電壓VVF時，B狀態之記憶體胞MC-B之大多數具有等於或小於驗證位準VBV之一臨限值。
因此，引起在時期X3中產生電流Icc之記憶體胞係待寫入A狀態之記憶體胞MC-A及待寫入B狀態之記憶體胞MC-B之大多數。在此情況中，時期X3中之一電流值i3c具有根據待寫入A狀態之記憶體胞MC-A之數目(總數目)及待寫入B狀態之記憶體胞MC-B中之驗證失效之記憶體胞之數目的一量值。例如，電流值i3c等於或大於電流值i1c。然而，電流值i3c可根據待寫入B狀態之記憶體胞之臨限狀態而小於電流值i1c且約等於電流值i2c。
電流值i3c之最大值係根據待寫入A狀態之記憶體胞MC-A之數目及待寫入B狀態之記憶體胞MC-B之數目之總和的一值。
藉由執行A狀態之封鎖處理LCKA而減小時期X4中之由一接通狀態中之記憶體胞MC-A引起之電流。在本實施例中，如上文所描述，待寫入B狀態之記憶體胞MC-B之大多數具有等於或小於驗證位準VBV之一臨限值。因此，時期X4中之電流Icc之一電流值i4c實質上具有根據待寫入B狀態之記憶體胞之數目的一值。例如，電流值i4c小於電流值i3c且大於電流值i2c。順便而言，電流值i4c可具有等於或小於電流值i1c之一值。例如，促成電流值i4c之記憶體胞之數目係連接至選定字線之記憶體胞之總數目之約1/4。
使驗證電壓VVF之量值自驗證位準VBV增大至驗證位準VCV。
在時期X5中，如圖14中所展示，在寫入迴圈之初始階段中，待寫入C狀態之記憶體胞MC-C之大多數未達到對應於待寫入之資料的臨限值。
因此，時期X5中之電流Icc之一電流值i5c具有根據待寫入B狀態之全部記憶體胞MC-B之數目及驗證失效之C狀態之記憶體胞MC-C之數目之總和的一值。例如，電流值i5c等於或小於電流值i1c且等於或大於電流值i4c。作為一更具體實例，電流值i5c小於電流值i3c。
藉由執行B狀態之封鎖處理LCKB而減小電流Icc之電流值。時期X6中之電流Icc之一電流值i6c對應於驗證失效之C狀態之記憶體胞MC-C之數目。電流值i6c小於電流值i5c且大致與(例如)電流值i2c一樣大。作為一具體實例，電流值i6c可具有等於或小於電流值i4c之值的一值。
在C狀態之驗證之後，將驗證電壓VVF設定成0V以完成驗證步驟。
在將不同於根據第一實施例之一快閃記憶體之寫入方法的一寫入方法應用於其之一快閃記憶體中，如上文所描述，在根據第三實施例之快閃記憶體之程式化操作之初始階段中之驗證步驟期間產生之電 流Icc如圖15中所展示般根據複數個記憶體胞之臨限狀態而改變。
順便而言，在將根據本實施例之寫入方法應用於其之一快閃記憶體中，在該快閃記憶體之程式化操作之最後階段中之驗證步驟期間產生之電流Icc之波形實質上相同於圖11中所展示之電流Icc之波形。
如上文已描述，根據第三實施例之一半導體記憶體可達成實質上相同於第一實施例中之效應的效應。
(D)第四實施例
將參考圖16及圖17而描述根據第四實施例之一半導體記憶體。
將資料寫入至根據第四實施例之一快閃記憶體中之一方法不同於將資料寫入至根據第一實施例之一快閃記憶體中之方法。如同第一實施例，以待寫入之資料為單位執行根據本實施例之一快閃記憶體之驗證步驟期間之封鎖處理。
圖16係展示用於根據本實施例之一快閃記憶體之資料之寫入方法之一實例的一示意圖。
圖16係繪示高位資料之寫入的一示意圖。圖16展示寫入高位資料時之寫入迴圈之初始階段中之一記憶體胞之一臨限狀態。
如圖16中所展示，在寫入低位資料(LM狀態)之後，實質上同時執行A狀態及B狀態之程式。使選自E狀態之記憶體胞MC-E的記憶體胞之臨限值移位至對應於A狀態之臨限值且使選自LM狀態之記憶體胞的記憶體胞之臨限值移位至對應於B狀態之臨限值。
在此情況中，將程式化電壓之電壓值及位元線之電位設定成適用於A狀態及B狀態之寫入的值。因此，可使待寫入C狀態之記憶體胞之臨限值之移位量小於待寫入A狀態或B狀態之記憶體胞之臨限值之移位量。據此，A狀態及B狀態之寫入速率快於C狀態之寫入速率。
因此，實質上同時執行A狀態及B狀態之程式。使C狀態之程式比A狀態及B狀態之程式晚完成。
圖17係繪示根據本實施例之一快閃記憶體之驗證操作的一時序圖。圖17中展示根據本實施例之快閃記憶體之程式化操作之初始階段中之驗證步驟中之各電壓及電流之變化。
如圖17中所展示，在將電位VDDSA施加至位元線BL之後，將驗證電壓VVF施加至選定字線WL。
在寫入迴圈之初始階段中，如圖16中所展示，待寫入A狀態之記憶體胞之大多數未達到對應於待寫入之資料的臨限值。因此，在自A狀態之開始至E狀態之封鎖處理LCKE的時期X1中，藉由施加A狀態之驗證位準VAV而接通E狀態之記憶體胞MC-E及驗證失效之A狀態之記憶體胞MC-A。
在時期X1中，由一接通狀態中之記憶體胞產生具有一電流值i1d之電流Icc。例如，電流值i1d之最大值可採用根據選定字線中之E狀態之記憶體胞MC-E之數目及待寫入A狀態之記憶體胞MC-A之數目之總和的一值。
時期X2中之電流Icc之電流值i2d係歸因於對狀態E之記憶體胞之封鎖處理LCKE而小於時期X1中之電流值i1d的一值。例如，時期X2中之電流值i2d對應於由驗證位準VAV接通之A狀態之記憶體胞之數目。
驗證電壓VVF之量值自驗證位準VAV改變至驗證位準VBV以驗證待寫入B狀態或更高狀態之記憶體胞。
據此，在分別待寫入A狀態及B狀態之記憶體胞MC-A、MC-B中，接通具有等於或小於驗證位準VBV之一臨限值的記憶體胞。
若(如同本實施例)當施加程式化電壓時，待寫入C狀態之記憶體胞之臨限值之移位量小於待寫入A狀態或B狀態之記憶體胞之臨限值之移位量(如圖16中所展示)，則待寫入C狀態之記憶體胞MC-C之大多數可具有等於或小於驗證位準VBV之一臨限值。
因此，時期X3中之電流Icc之一電流值i3d具有根據下列各者之總和的一值：待寫入A狀態之記憶體胞MC-A之數目、待寫入B狀態之記憶體胞MC-B中之驗證失效之記憶體胞之數目、及待寫入C狀態之記憶體胞MC-C中之具有等於或小於驗證位準VBV之一臨限值的記憶體胞之數目。例如，電流值i3d係幾乎相同於電流值i1d之一值。
藉由A狀態之封鎖處理LCKA而使時期X4中之電流Icc之量值自電流值i3d減小至電流值i4d。時期X4中之電流值i4d對應於下列各者之總數目：驗證失效之B狀態之記憶體胞MC-B之數目、及待寫入C狀態之記憶體胞MC-C中之具有等於或小於驗證位準VBV之一臨限值的記憶體胞之數目。例如，電流值i4d小於電流值i3d且等於或大於電流值i2d。
使驗證電壓VVF自電壓值VBV提高至電壓值VCV以驗證C狀態。據此，電流Icc之電流值在時期X5中具有一電流值i5d。
在本實施例中，如上文所描述，幾乎不使待寫入C狀態之記憶體胞MC-C之臨限值自LM狀態之臨限狀態移位。因此，在C狀態之驗證期間，待寫入C狀態之記憶體胞MC-C之大多數具有小於驗證位準VCV之一臨限值。
因此，當將驗證電壓VVF之電壓值設定成驗證位準VCV時，除接通待寫入B狀態之記憶體胞MC之外，亦接通待寫入C狀態之記憶體胞MC-C之大多數。
在此情況中，時期X5中之電流值i5d對應於待寫入B狀態之全部記憶體胞MC-B之數目及驗證失效之C狀態之記憶體胞MC-C之數目。在本實施例中，在C狀態之驗證期間之時期X5中，電流值i5d之量值大於電流值i3d之量值。
藉由B狀態之封鎖處理LCKB而使時期X6中之電流Icc之電流值自電流值i5d減小至一電流值i6d。
在時期X6中，待寫入C狀態之記憶體胞MC-C之大多數具有等於 或小於驗證位準(電壓值)VCV之一臨限值。
因此，時期X6中之電流Icc具有根據待寫入C狀態之記憶體胞MC-C中之驗證失效之記憶體胞之數目的電流值i6d。在本實施例中，電流值i6d具有在接通選定頁中之全部記憶體胞之約1/4之記憶體胞時產生之電流之一量值。例如，電流值i6d等於或小於電流值i4d且等於或大於電流值i2d。作為一更具體實例，電流值i6d大於電流值i2d。
在C狀態之驗證之後，將驗證電壓VVF設定成0V以完成驗證步驟。
在將不同於根據第一實施例之一快閃記憶體之寫入方法的一寫入方法應用於其之一快閃記憶體中，如上文所描述，在根據第四實施例之快閃記憶體之程式化操作之初始階段中之驗證步驟期間產生之電流Icc如圖17中所展示般根據一記憶體胞之臨限狀態而改變。
順便而言，在將根據本實施例之寫入方法應用於其之一快閃記憶體中，在該快閃記憶體之程式化操作之最後階段中之驗證步驟期間產生之電流Icc之波形實質上相同於圖11中所展示之電流Icc之波形。
如上文已描述，根據第四實施例之一半導體記憶體可達成實質上相同於第一實施例中之效應的效應。
(E)修改方案
將參考圖18至圖22而描述根據一實施例之一快閃記憶體之修改方案。
此處，將藉由採用根據第一實例之一快閃記憶體作為一實例而描述根據一實施例之一快閃記憶體之修改方案。然而，亦可將下列各修改方案應用於根據第二實施例至第四實施例之快閃記憶體。
圖18係繪示根據一實施例之一快閃記憶體之一修改方案的驗證操作之一時序圖。
在以上描述中，在驗證操作期間(在A狀態之判定期間)對E狀態 之記憶體胞執行封鎖處理。
E狀態之記憶體胞在一擦除狀態中具有一臨限值且因此未執行將資料寫入至E狀態之記憶體胞中。
因此，如圖18中所展示，可已在開始驗證操作時(在開始A狀態之驗證時)封鎖E狀態之記憶體胞之位元線BL-E。
在此情況中，在A狀態之驗證期間之整個時期中將E狀態之記憶體胞MC-E之位元線BL-E之電位設定成接地電壓VSS。
因此，電流Icc之一電流值i2a具有根據A狀態之驗證期間之與A狀態有關之驗證失效之記憶體胞MC之數目的一量值。
在驗證電壓之施加之前，除封鎖E狀態之記憶體胞之外，亦可封鎖待寫入A狀態之記憶體胞MC-A。
圖19係繪示根據一實施例之一快閃記憶體之一修改方案的驗證操作之一時序圖。
如圖19中所展示，用於分別執行A狀態及B狀態之封鎖處理LCKA、LCKB的時序可為驗證電壓VVF之電壓值(驗證位準)改變時之時序。
在驗證位準VAV之施加之前執行E狀態之封鎖處理LCKE。
例如，與驗證電壓VVF自位準VAV改變至位準VBV時之時序同步地執行對待寫入A狀態之記憶體胞MC-A之封鎖處理LCKA。
在此情況中，在驗證位準VAV之一施加時期XA(時期X1及時期X2)中，電流Icc之一電流值i1x具有根據待寫入A狀態之記憶體胞中之驗證失效之記憶體胞之數目的一值。
例如，與驗證電壓VVF自位準VBV改變至位準VCV時之時序同步地執行對待寫入B狀態之記憶體胞MC-B之封鎖處理LCKB。
在此情況中，在驗證位準VBV之一施加時期XB(時期X3及時期X4)中，電流Icc之一電流值i2x具有根據下列各者之總和的一值：待寫 入B狀態之記憶體胞中之驗證失效之記憶體胞之數目、及待寫入C狀態之記憶體胞中之具有等於或小於位準VBV之一臨限電壓的記憶體胞之數目。電流值i2x等於或大於電流值i1x。
在驗證位準VCV之一施加時期XC(時期X5及時期X6)中，電流Icc之一電流值i3x具有根據待寫入C狀態之記憶體胞中之驗證失效之記憶體胞之數目的一值。例如，電流值i3x等於或小於電流值i2x。
若(如圖19中所展示)依驗證電壓VVF之電壓值之變化時序執行封鎖處理LCKA、LCKB，則可執行用於驗證之各狀態中之讀取僅一次。
若執行各狀態中之讀取操作僅一次，則根據本修改方案之一快閃記憶體可縮短各狀態之驗證之時期。
圖20及圖21係繪示根據一實施例之一快閃記憶體之一修改方案的驗證操作之時序圖。
如圖20及圖21中所展示，可根據寫入迴圈之階段而跳過(省略)某一狀態之驗證。
在寫入迴圈之初始階段中，如(例如)圖7之(c)中所展示，未使待寫入C狀態之記憶體胞之大多數移位至對應於C狀態之臨限值之一範圍內。
因此，如圖20中所展示，在寫入迴圈之初始階段中可不執行C狀態之驗證。
在此情況中，在驗證電壓VVFX之施加之前對待寫入C狀態之記憶體胞MC-C執行封鎖處理LCKC。驗證電壓VVFX不包含用於驗證C狀態之驗證位準(判定電壓值)VCV。
此外，在寫入迴圈之最後階段中，完成待寫入A狀態之記憶體胞之大多數之寫入。
因此，如圖21中所展示，在寫入迴圈之最後階段中，可在驗證 電壓VVFZ之施加之前執行A狀態之封鎖處理LCKA，使得A狀態之驗證被省略。
在此情況中，在驗證電壓VVFZ之施加之前對待寫入A狀態之記憶體胞MC-A執行封鎖處理LCKA。驗證電壓VVFZ不包含用於驗證A狀態之驗證位準(判定電壓值)VAV。
如圖20及圖21中所展示，根據修改方案之一快閃記憶體可藉由根據寫入迴圈之階段跳過某一狀態之驗證之一部分而縮短程式驗證之時期。
圖22係繪示根據一實施例之一快閃記憶體之一修改方案的一圖式。圖22中展示一記憶體胞之各狀態(臨限值分佈)與驗證位準之間的關係。
在藉由使用圖4至圖8而描述之一快閃記憶體中，藉由LM方法而執行程式化操作。
可將根據本實施例之一快閃記憶體之驗證操作應用於程式方法(記憶體胞之臨限值之移位方法)(諸如快速通過寫入(QPW)方法或全序列方法)之一快閃記憶體。
用於驗證操作之驗證位準(判定電壓值)因程式化操作之方法而不同。
在快速通過寫入方法(例如，如圖22中所展示)之一快閃記憶體中，將兩個驗證位準設定成一個寫入狀態。
在快速通過寫入方法之一快速記憶體之驗證操作中，可在各狀態之較低位準側上之驗證位準VAVL、VBVL、VCVL處執行各狀態中之兩次讀取方法及以寫入資料為單位之封鎖處理。
為使驗證操作在具有圖22之寫入方法的一快閃記憶體中更有效率，可藉由使用兩個驗證位準讀取兩次而執行A狀態及B狀態之各者之驗證且可藉由使用驗證位準VCV讀取一次(例如，僅在時間STB2C處 讀取)而執行C狀態之驗證。
藉由使用圖18至圖22而描述之半導體記憶體可達成實質上相同於藉由使用圖1至圖17而描述之半導體記憶體之效應以及修改方案中所描述之各效應。
(F)補充實例
將使用圖23及圖24來描述根據一實施例之一半導體記憶體之補充實例。
圖23係繪示將對應於A狀態之資料寫入至選定頁之全部記憶體胞中時之根據本實施例之一快閃記憶體之驗證操作的一示意圖。
圖23之(a)展示寫入資料之初始階段(寫入迴圈之前半部分)及最後階段(寫入迴圈之後半部分)中之記憶體胞之臨限狀態之分佈SAa、SAz。
圖23之(b)係展示驗證步驟期間之一記憶體胞陣列中之選定字線之電位之變化及電流Icc之變化的一時序圖。
如圖23之(a)中之分佈(實線分佈)SAa中所展示，藉由驗證位準VAV而接通待寫入A狀態之記憶體胞之大多數。
因此，如圖23之(b)中所展示，關於寫入資料之初始階段中之電流(實線波形)Icc，電流Icc具有根據在A狀態之驗證期間接通之記憶體胞(驗證失效之記憶體胞)之數目的一電流值iAa。因為基於寫入資料而執行封鎖處理，所以記憶體胞MC-A不取決於A狀態之驗證期間之一驗證結果且不被封鎖。當將A狀態寫入至全部記憶體胞中時，可不執行E狀態之記憶體胞之封鎖處理。
在B狀態及C狀態之驗證期間，基於寫入資料而對待寫入A狀態之全部記憶體胞MC-A執行封鎖處理LCKA。
因此，若將A狀態寫入至全部記憶體胞中，則電流Icc之電流值iBa、iCa分別小於B狀態及C狀態之驗證期間之電流值iAa。例如，電 流值iBa、iCa小於根據A狀態之驗證中之驗證通過之記憶體胞之數目(一切斷狀態中之記憶體胞之數目)的電流值。在B狀態及C狀態之驗證期間，電流Icc之量值實質上為零。
由一虛線指示寫入資料之最後階段中之記憶體胞陣列之電流Icc。如圖23之(a)中之分佈(虛線分佈)SAz中所展示，在最後階段中，記憶體胞MC-A之大多數具有等於或大於驗證電壓VAV之一臨限值。因此，在最後階段中之A狀態之驗證期間接通之記憶體胞之數目自在初始階段T1中接通之記憶體胞之數目減少。因此，最後階段T2中之電流(虛線波形)Icc之一電流值iAz小於初始階段中之電流Icc之電流值iAa。
在最後階段中之B狀態及C狀態之驗證期間封鎖待寫入A狀態之全部記憶體胞。在寫入資料之最後階段中，如同寫入資料之初始階段，B狀態及C狀態之驗證期間之電流Icc之電流值iBz、iCz小於電流值iAz且在B狀態及C狀態之驗證期間幾乎不產生電流Icc。
然而，根據對A狀態之記憶體胞之封鎖處理LCKA之時序，可在與B狀態有關之驗證期間之某一時期(例如，自時間STB2A至時間STB1B的一時期)中產生由A狀態之記憶體胞引起之一電流值之一電流。
若在(例如)其中不執行封鎖處理之一快閃記憶體或其中基於一驗證結果而執行封鎖處理之一快閃記憶體中，將A狀態寫入至全部記憶體胞中，則至少在初始階段中之B狀態及C狀態之驗證期間，記憶體胞陣列中之電流具有根據由B狀態及C狀態之驗證位準VBV、VCV接通之記憶體胞之數目的一電流值。此外，在其中不執行封鎖處理之一快閃記憶體或其中基於一驗證結果而執行封鎖處理之一快閃記憶體中，B狀態及C狀態之驗證期間之電流Icc之電流值變成大於寫入迴圈之最後階段中之A狀態之驗證期間之電流Icc之值。
圖24係繪示將對應於B狀態之資料寫入至選定頁之全部記憶體胞中時之根據本實施例之一快閃記憶體之驗證操作的一示意圖。
圖24之(a)展示寫入資料之初始階段(寫入迴圈之前半部分)及最後階段(寫入迴圈之後半部分)中之記憶體胞之臨限狀態之分佈SBa、SBz。
圖24之(b)係展示驗證步驟期間之一記憶體胞陣列中之選定字線之電位之變化及電流Icc之變化的一時序圖。
如圖24之(a)及(b)中所展示，關於寫入資料之初始階段中之電流(實線波形)Icc，藉由驗證位準VBV而接通由分佈(實線分佈)SBa指示之待寫入B狀態之記憶體胞MC-B之大多數。電流Icc具有根據接通記憶體胞(驗證失效之記憶體胞)之數目的電流值iBa。
在C狀態之驗證期間，基於寫入資料而對待寫入B狀態之全部記憶體胞MC-B執行封鎖處理LCKB。
因此，若將B狀態寫入至全部記憶體胞中，則C狀態之驗證期間之電流Icc之電流值iCa小於B狀態之驗證中之根據驗證通過之記憶體胞(一切斷狀態中之記憶體胞)之數目的電流值iBa。例如，在C狀態之驗證期間，電流Icc之量值實質上為零。
如圖24之(a)中之分佈(虛線分佈)SBz中所展示，記憶體胞MC-B之大多數具有等於或大於驗證電壓VBV之一臨限值，因此，在最後階段T2中之B狀態之驗證期間接通之記憶體胞之數目自在初始階段T1中接通之記憶體胞之數目減少。因此，在本實施例中，最後階段中之電流(虛線波形)Icc之電流值iBz變成小於初始階段中之電流Icc之電流值iBa。
在C狀態之驗證期間封鎖待寫入B狀態之全部記憶體胞MC-B。在寫入資料之最後階段中，C狀態之驗證期間之電流Icc之電流值iCz小於電流值iBz且在C狀態之驗證期間不產生電流Icc。
然而，根據對B狀態之記憶體胞之封鎖處理LCKB之時序，可在與C狀態有關之驗證期間之某一時期(例如自時間STB2B至時間STB1C之一時期)中產生由B狀態之記憶體胞引起之一電流值之一電流。
在圖24中，待寫入B狀態之記憶體胞具有高於A狀態之驗證期間之驗證位準VAV(VLM)的一臨限值，且因此不接通該等記憶體胞。因此，A狀態之驗證期間之電流Icc之電流值iAa、iAz小於電流值iBa、iBz且實質上為零。當將B狀態(或C狀態)寫入至全部記憶體胞中時，可省略低於B狀態(或C狀態)之狀態之驗證。
若在(例如)其中不執行封鎖處理之一快閃記憶體或其中基於一驗證結果而執行封鎖處理之一快閃記憶體中，將B狀態寫入至全部記憶體胞中，則至少在初始階段中之C狀態之驗證期間，記憶體胞陣列中之電流Icc具有根據由C狀態之驗證位準VCV接通之記憶體胞之數目的一電流值。此外，在其中不執行封鎖處理之一快閃記憶體或其中基於一驗證結果而執行封鎖處理之一快閃記憶體中，最後階段中之C狀態之驗證期間之電流Icc之電流值變成大於B狀態之驗證期間之電流Icc之值。
即使當將相同資料寫入至選定頁中之全部記憶體胞中時，根據本實施例之一快閃記憶體亦可達成上述效應。
(G)其他
在本實施例中，展示ABL方法(臨限值判定)中之資料之讀取。然而，可將根據本實施例之一快閃記憶體之驗證操作應用於其中藉由其他感測方法(例如電壓偵測方法)而判定之一記憶體胞之臨限值的快閃記憶體。
在本實施例中，兩次讀取方法(2選通方法)用於讀取/驗證。然而，可對其中對一個狀態作出一次一臨限值判定之一快閃記憶體執行基於寫入資料之封鎖處理。在此情況中，在某一狀態之驗證中之臨限 值判定之後，引起待寫入經驗證狀態之記憶體胞之位元線之電位自電壓VDDSA轉變至電壓VSS且封鎖經驗證記憶體胞及位元線。
在本實施例中，已描述一4值記憶體胞之驗證操作。然而，亦可將根據本實施例之一快閃記憶體之驗證操作應用於包含除該4值記憶體胞之外之一記憶體胞(諸如一2值(1位元)記憶體胞及一8值(3位元)記憶體胞)的快閃記憶體。
在本實施例中，展示具有呈二維結構之一記憶體胞陣列的一半導體記憶體(反及型快閃記憶體)。然而，根據本實施例之一半導體記憶體可為具有呈三維結構之一記憶體胞陣列的一反及型快閃記憶體。在呈三維結構之一記憶體胞陣列中，複數個記憶體胞配置於平行於一基板表面之一X方向及一Y方向上且亦堆疊於垂直於該基板表面之一Z方向上。
在Z方向上堆疊之記憶體胞設置於一半導體基板上之一半導體柱之側面上。在呈三維結構之一記憶體胞陣列中，例如，各記憶體胞包含作為一控制閘極之一導電層及介於該半導體柱與該導電層之間的一記憶體膜。該記憶體膜係包含一電荷儲存層之一層壓膜。
根據本實施例之一半導體記憶體亦可為除反及型快閃記憶體之外之一記憶體。
根據一實施例之一半導體記憶體包含下列態樣：
一半導體記憶體包含：一記憶體胞陣列，其包含複數個記憶體胞，該複數個記憶體胞之各者對應於分別對應於第一資料、第二資料、第三資料及第四資料之第一臨限狀態、第二臨限狀態、第三臨限狀態及第四臨限狀態之任一狀態；複數個位元線，其等連接至該複數個各自記憶體胞；一字線，其共同連接至該複數個記憶體胞；及一控制電路，其控制將資料寫入至該記憶體胞陣列中，其中該資料之該寫入包含一或多個程式化步驟及一或多個驗證步驟且該控制電路在該驗 證步驟期間使一第一電流進入該記憶體胞陣列。在來自該資料之該寫入之一開始的一第一部分中之驗證步驟中，當執行高於該第一臨限狀態之該第二臨限狀態之第一驗證時，該第一電流在自該第一驗證之開始至一第一時刻的一第一時期中具有一第一電流值。在該第一時刻處執行第一處理，該第一處理排除作為驗證目標之該複數個記憶體胞中之將該第一資料寫入至其中之複數個第一記憶體胞。在該第一時刻處開始高於該第二臨限狀態之該第三臨限狀態之第二驗證且該第一電流在自該第二驗證之開始至一第二時刻的一第二時期中具有高於該第一電流值之一第二電流值。在該第二時刻處執行第二處理，該第二處理自該等驗證目標排除將該第二資料寫入至其中之複數個第二記憶體胞。在該第二時刻處開始高於該第三臨限狀態之該第四臨限狀態之第三驗證且該第一電流在自該第三驗證之開始至一第三時刻的一第三時期中具有等於或低於該第二電流值的一第三電流值。
儘管已描述某些實施例，但此等實施例僅供例示，且不意欲限制本發明之範疇。其實，本文中所描述之新穎方法及系統可體現為各種其他形式；此外，可在不脫離本發明之精神之情況下對本文中所描述之方法及系統作出各種省略、替代及形式改變。隨附申請專利範圍及其等效物意欲涵蓋將落於本發明之範疇及精神內之此等形式或修改。
1‧‧‧記憶體胞陣列
2‧‧‧列控制電路
4‧‧‧源極線控制電路
5‧‧‧井控制電路
6‧‧‧電壓產生電路
7‧‧‧資料輸入/輸出緩衝器
8‧‧‧內部控制電路
9‧‧‧位址緩衝器
30‧‧‧感測放大器電路
31‧‧‧資料鎖存電路
35‧‧‧行解碼器
39‧‧‧驗證控制電路
100‧‧‧半導體記憶體/快閃記憶體
120‧‧‧控制器
900‧‧‧儲存裝置
ADR‧‧‧位址信號
CMD‧‧‧命令
CNT‧‧‧控制信號
DT‧‧‧寫入資料

Claims (20)

  1. 一種半導體記憶體裝置，其包括：一記憶體胞陣列，其包含記憶體胞，一記憶體胞能夠儲存第一資料、第二資料及第三資料中之任一者；及一控制器，其經組態以控制將資料寫入至該記憶體胞陣列時之一第一驗證操作，其中該控制器執行在該第一驗證操作中之一第一驗證時期中驗證該第二資料及在該第一驗證操作中之一第二驗證時期中驗證該第三資料，且其中該控制器在該第一驗證時期中之一第一時刻處自該第一驗證操作之一目標排除該等記憶體胞中之待寫入該第一資料之記憶體胞且在該第二驗證時期中之一第二時刻處自該目標排除待寫入該第二資料之記憶體胞。
  2. 如請求項1之半導體記憶體裝置，其中一第一電流在資料之該寫入中流動通過該記憶體胞陣列之一源極線，該第一電流在自該第一驗證時期之一開始至該第一時刻的一第一時期中具有一第一值，該第一電流在自該第一時刻至該第二驗證時期之一開始的一第二時期中具有小於該第一值之一第二值，該第一電流在自該第二驗證時期之該開始至該第二時刻的一第三時期中具有大於該第一值之一第三值，且該第一電流在自該第二時刻至該第二驗證時期之一結束的一第四時期中具有小於該第三值之一第四值。
  3. 如請求項2之半導體記憶體裝置，其中 該第二值具有該第一值之一半之一量值，該第三值具有該第一值之1.5倍之量值，且該第四值具有實質上等於該第一值之量值。
  4. 如請求項2之半導體記憶體裝置，其中該記憶體胞能夠儲存第四資料，該控制器執行在該第一驗證操作中之一第三驗證時期中驗證該第四資料，該第一電流在自該第二驗證時期之該結束至該第三驗證時期中之一第三時刻的一第五時期中具有一第五值，且該第一電流在自該第三時刻至該第三驗證時期之一結束的一第六時期中具有小於該第三電流值之一第六值。
  5. 如請求項4之半導體記憶體裝置，其中該第五值具有實質上等於該第四值之量值，且該第六值具有實質上等於該第二值之量值。
  6. 如請求項4之半導體記憶體裝置，其中該第五值大於該第四值，且該第六值等於或小於該第二值。
  7. 如請求項2之半導體記憶體裝置，其中該資料之該寫入包含該第一驗證操作之後的該第二驗證操作，該第一電流在該第二驗證操作中之該第一時期中具有一第七值，該第一電流在該第二驗證操作中之該第二時期中具有小於該第二值及該第七值之一第八值，該第一電流在該第二驗證操作中之該第三時期中具有大於該第八值之一第九值，且 該第一電流在該第二驗證操作中之該第四時期中具有小於該第九值之一第十值。
  8. 如請求項7之半導體記憶體裝置，其中該記憶體胞能夠儲存第四資料，該控制器執行在該第二驗證操作中之一第三驗證時期中驗證該第四資料，該第一電流在自該第二驗證時期之該結束至該第三驗證時期中之一第三時刻的一第五時期中具有大於該第十值之一第十一值，且該第一電流在自該第三時刻至該第三驗證時期之一結束的一第六時期中具有小於該第十一值之一第十二值。
  9. 如請求項8之半導體記憶體裝置，其中該第十一值具有實質上等於該第九值之量值，且該第十二值具有實質上等於該第十值之量值。
  10. 如請求項2之半導體記憶體裝置，其中該第一資料待寫入至其中之記憶體胞連接至複數個各自第一位元線，該第二資料待寫入至其中之記憶體胞連接至複數個各自第二位元線，在該第一時期中，將一第一電壓施加至該等第一位元線及該等第二位元線，在該第二時期中，將低於該第一電壓之一第二電壓施加至該等第一位元線，且在該第二時期中，將該第一電壓施加至該等第二位元線。
  11. 如請求項1之半導體記憶體裝置，其中在自該第二驗證時期之該開始至該第二時刻的該時期中， 作為一驗證目標之記憶體胞包含在該第二資料之該驗證中驗證通過之記憶體胞、在該第二資料之該驗證中驗證失效之記憶體胞、及該第三資料待寫入至其中之記憶體胞。
  12. 如請求項11之半導體記憶體裝置，其中在開始該第二資料之該驗證之前，將該第一電壓施加至該等第一位元線。
  13. 如請求項11之半導體記憶體裝置，其中在該第二資料之該驗證之前執行該第一資料之驗證，作為一驗證目標之記憶體胞包含在該第一資料之該驗證中驗證通過之該等第一記憶體胞、在該第一資料之該驗證中驗證失效之該等第一記憶體胞、及該第二資料之該驗證中之一時期中之該等第二記憶體胞。
  14. 一種半導體記憶體裝置，其包括：一記憶體胞陣列，其包含第一資料待寫入至其中之第一記憶體胞及第二資料待寫入至其中之第二記憶體胞；第一位元線，其等連接至該等各自第一記憶體胞；第二位元線，其等連接至該等各自第二記憶體胞；及一控制電路，其經組態以控制將資料寫入至該記憶體胞陣列中時之一第一驗證操作，其中當在該第一驗證操作中執行該第二資料之驗證時，將一第一電壓施加至該等第一位元線，且將高於該第一電壓之一第二電壓施加至該等第二位元線。
  15. 如請求項14之半導體記憶體裝置，其中該第二資料之該驗證包含一第一感測及該第一感測之後之一第二感測， 在該第一感測之前將該第二電壓施加至該等第一位元線及該等第二位元線，在該第一感測之後將該第一電壓施加至該等第一位元線且將該第二電壓施加至該等第二位元線。
  16. 如請求項15之半導體記憶體裝置，其中該記憶體胞陣列包含第三資料待寫入至其中之第三記憶體胞，第三位元線連接至該等各自第三記憶體胞，在該第二資料之該驗證之後的該第三資料之驗證中，在該第三資料之該驗證中之一第三感測之前，將該第二電壓施加至該等第二位元線及該等第三位元線，且在該第三感測之後，將該第一電壓施加至該等第二位元線且將該第二電壓施加至該第三位元線。
  17. 如請求項15之半導體記憶體裝置，其中流動通過該記憶體胞陣列之一源極線的一第一電流在自該第二資料之該驗證之一開始至該第一感測的一第一時期中具有一第一值，該第一電流在自該第一感測至該第二感測的一第二時期中具有小於該第一值之一第二值。
  18. 如請求項17之半導體記憶體裝置，其中該記憶體胞陣列包含第三資料待寫入至其中之第三記憶體胞，第三位元線連接至該等各自第三記憶體胞，在該第二資料之該驗證之後的該第三資料之驗證中，該第一電流在自該第二感測至該第三資料之該驗證中之一第三感測的一第三時期中具有大於該第一值之一第三值，且 該第一電流在自該第三感測至該第三資料之該驗證中之一第四感測的一第四時期中具有小於該第三值之一第四值。
  19. 一種半導體記憶體裝置，其包括：一記憶體胞陣列，其包含記憶體胞，一記憶體胞能夠儲存第一資料及第二資料；及一控制電路，其經組態以控制將資料寫入至該記憶體胞陣列中期間之第一驗證操作及第二驗證操作，其中當將該第一資料寫入至該等全部記憶體胞中時，流動通過該記憶體胞陣列之一源極線的一第一電流在該第一驗證操作中之該第一資料之第一驗證中具有一第一值，且在第一驗證之後，該第一電流在該第一驗證操作中之該第二資料之第二驗證中具有一第二值，在該第一驗證操作之後，該第一電流在該第二驗證操作中之該第一資料之第三驗證中具有小於該第一值之一第三值，在該第三驗證之後，該第一電流在該第二驗證操作中之該第二資料之第四驗證中具有一第四值，且該第二值及該第四值小於該第三值。
  20. 如請求項19之半導體記憶體裝置，其中該記憶體胞能夠儲存一第三資料，在該第一驗證之前，該第一電流在該第一驗證操作中之該第三資料之第五驗證中具有一第五值，在該第三驗證之前，該第一電流在該第二驗證操作中之該第三資料之第六驗證中具有一第六值，且該第五值及該第六值實質上等於該第二值。
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