JP6420504B2 - メモリデバイスにおける異なるセンスノード電圧を使用するベリファイ動作 - Google Patents

Description

本技術は、メモリデバイスの動作に関する。

半導体メモリデバイスは、様々な電子機器における使用のために一層普及してきた。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、モバイルコンピューティング機器、非モバイルコンピューティング機器、及び、他の機器で使用されている。

メモリデバイスは、２次元（２Ｄ）メモリ構造で水平に配置されるか、又は積層メモリ構造などの３次元（３Ｄ）メモリ構造で垂直に配置されるメモリセルを含むことができる。各メモリセルは、フローティングゲート又は電荷捕捉材料などの電荷蓄積材料を含み、電荷蓄積材料内の電荷の量に基づいてデータ状態を表すようにプログラムすることができる。

更に、例えば、選択ゲートトランジスタをストリングの端部に設けて、ストリングのチャンネルをソース線又はビット線に選択的に接続するために、メモリセルをストリング内に配置することができる。センス動作は、通常、ビット線に接続されたセンス回路を使用して行われる。しかしながら、そのようなメモリデバイスの動作には、様々な課題がある。

不揮発性メモリデバイスの例示的なブロック図である。 図１のプロセッサ１２２ｃ又は図８Ａのセンスブロック内のプロセッサ８６３によって実行され得るコードを示す。 図１のメモリ構造１２６の一例として、ＮＡＮＤフラッシュメモリセルのブロックを示す。 図１のメモリ構造１２６の他の例として、ＮＡＮＤセルのアレイ４００の一例を示す。 読出し電圧及びベリファイ電圧に加えてメモリセルの集合の閾値電圧（Ｖｔｈ）の分布を示し、ここでは４つのデータ状態が存在する。 読出し電圧及びベリファイ電圧に加えてメモリセルの集合の閾値電圧（Ｖｔｈ）の分布を示し、ここでは８つのデータ状態が存在する。 ベリファイ電圧に加えてメモリセルの集合の閾値電圧（Ｖｔｈ）の分布を示し、ここでは１６のデータ状態が存在する。 誤ってプログラミングされた消去状態のメモリセルの閾値電圧（Ｖｔｈ）の分布を示す。 単一のベリファイ動作でオフセットベリファイ電圧及び最終ベリファイ電圧について検知が行われる、例示的なプログラム動作のフローチャートを示す。 単一のベリファイ動作で複数のデータ状態のベリファイ電圧について検知が行われる、例示的なプログラム動作のフローチャートを示す。 図６Ａのステップ６０３に整合する、プログラム動作におけるプログラム電圧の集合を示す。 図６Ａのステップ６０２に整合する、図７Ａのプログラム電圧中に使用することができるビット線電圧を示す。 図６Ａのステップ６０４に整合する、図７Ａのプログラム電圧間で使用することができるベリファイ電圧を示し、各データ状態に対してオフセットベリファイ電圧及び最終ベリファイ電圧でベリファイ試験を行うために、各データ状態に対して単一のベリファイ電圧が使用される。 図７Ａのプログラム電圧間で使用することができるベリファイ電圧を示し、各データ状態に対してオフセットベリファイ電圧及び最終ベリファイ電圧でベリファイ試験を行うために、各データ状態に対して複数のベリファイ電圧が使用される。 図６Ｂのステップ６２３に整合する、プログラム動作におけるプログラム電圧の集合を示す。 図６Ｂのステップ６２４に整合する、図７Ｅのプログラム電圧間で使用することができるベリファイ電圧を示し、隣接するデータ状態に対して単一のベリファイ電圧が使用される。 図１のセンスブロックＳＢ１の例示的なブロック図を示す。 図１のセンスブロックＳＢ１の他の例示的なブロック図を示す。 図８Ｂのトリップラッチの例示的な実装における電圧変化に基づく電流検知を示す。 プログラム動作中における図８Ｂのセンス回路のラッチの値を示す表である。 図６Ａのステップ６０５に整合する、プログラム動作中における図８Ｂのセンス回路内のセンスノードに対するプリチャージ動作の４つの例示的なケースを示す表である。 図９Ａに整合する、プログラム動作中におけるデータラッチの例示的な値を示す。 図７Ａ〜図７Ｃに整合する、期間ｔｐにおける例示的なビット線電圧を示す。 図７Ａ〜図７Ｃに整合する、期間ｔｐにおける例示的な選択されたワード線の電圧を示す。 図７Ａ〜図７Ｃ、及び、図９Ｂのプリチャージのケース１に整合する、期間ｔｐにおける例示的なセンスノード電圧を示す。 図７Ａ〜図７Ｃ、及び、図９Ｂのプリチャージのケース２に整合する、期間ｔｐにおける例示的なセンスノード電圧を示す。 図７Ａ〜図７Ｃ、及び、図９Ｂのプリチャージのケース３に整合する、期間ｔｐにおける例示的なセンスノード電圧を示す。 図７Ａ〜図７Ｃ、及び、図９Ｂのプリチャージのケース４に整合する、期間ｔｐにおける例示的なセンスノード電圧を示す。 図９Ｄのプリチャージのケース１を実装するための例示的な処理のフローチャートを示す。 図９Ｄのプリチャージのケース２を実装するための例示的な処理のフローチャートを示す。 図９Ｄのプリチャージのケース３を実装するための例示的な処理のフローチャートを示す。 図９Ｄのプリチャージのケース４を実装するための例示的な処理のフローチャートを示す。 図８Ａ及び図８Ｂに整合する、例示的なセンス回路の回路図の第１の部分を示す。 図１２Ａの回路図の第２の部分を示す。 図８Ａ及び図８Ｂに整合する、他の例示的なセンス回路の回路図を示す。

複数のメモリセルに対してセンス動作を同時に行うための技術を提供する。このセンス動作は、異なるメモリセルに共通の制御ゲート電圧を印加している間に、それらのメモリセルに対する異なる閾値電圧を検知する。

メモリセルの集合に対するプログラム動作は、通常、メモリセルが消去状態で提供された後、メモリセルに一連のプログラム電圧を印加することを必要とする。各プログラム電圧は、プログラム−ベリファイ反復とも呼ばれるプログラムループにおいて提供される。例えば、プログラム電圧は、メモリセルの制御ゲートに接続されたワード線に印加されてもよい。１つの手法では、漸増的ステップパルスプログラミングが行われ、そこでプログラム電圧は各プログラムループにおいてステップサイズだけ増加する。各プログラム電圧後、メモリセルのプログラミングが完了したか否かを判断するためにベリファイ動作が実行されてもよい。あるメモリセルに対するプログラミングが完了すると、そのセルを更なるプログラミングからロックアウトすることができ、一方、後に続くプログラムループにおいて他のメモリセルに対するプログラミングは継続する。

プログラムコマンド内の書込みデータに従って、各メモリセルがデータ状態に関連付けられてもよい。そのデータ状態に基づいて、メモリセルは、消去状態を維持するか、又は消去状態とは異なるデータ状態（プログラムされたデータ状態）にプログラムされることになる。例えば、１セルあたり２ビットのメモリデバイスでは、消去状態と、Ａ、Ｂ及びＣデータ状態と呼ばれる３つのより高いデータ状態と、を含む４つのデータ状態が存在する（図５Ａ参照）。１セルあたり３ビットのメモリデバイスでは、消去状態と、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＧデータ状態と呼ばれる７つのより高いデータ状態と、を含む８つのデータ状態が存在する（図５Ｂ参照）。１セルあたり４ビットのメモリデバイスでは、消去状態と、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｎ及びＯデータ状態と呼ばれる１５のより高いデータ状態と、を含む１６のデータ状態が存在する（図５Ｃ参照）。

プログラムコマンドが発せられると、書込みデータはメモリセルに関連付けられたラッチ内に格納される。プログラミング中、メモリセルのラッチを読み出して、セルがプログラムされるべきデータ状態を決定することができる。各プログラムされたデータ状態はベリファイ電圧と関連付けられ、これにより、所与のデータ状態のメモリセルは、その閾値電圧（Ｖｔｈ）が関連付けられたベリファイ電圧を上回っているとセンス動作が判断したときに、プログラミングが完了したものとみなされる。センス動作は、関連付けられたベリファイ電圧を制御ゲートに印加し、メモリセルを流れる電流を検知することにより、メモリセルが、関連付けられたベリファイ電圧を上回るＶｔｈを有しているか否かを判断することができる。電流が比較的高い場合、これは、メモリセルが導電状態にあり、Ｖｔｈが制御ゲート電圧よりも小さいことを示す。電流が比較的低い場合、これは、メモリセルが非導電状態にあり、Ｖｔｈが制御ゲート電圧よりも大きいことを示す。

メモリセルのプログラミングが完了したことを判断するために使用されるベリファイ電圧は、最終ベリファイ電圧又はロックアウトベリファイ電圧と呼ばれることもある。場合により、メモリセルのプログラミングが完了間近であることを判断するために、追加のベリファイ電圧を使用してもよい。この追加のベリファイ電圧は、オフセットベリファイ電圧と呼ばれることがあり、最終ベリファイ電圧よりも低くすることができる。メモリセルのプログラミングが完了間近であるとき、１又は複数の後続するプログラム電圧中、それぞれのビット線の電圧を上げることなどにより、メモリセルのプログラミング速度を低減することができる。例えば、図５Ａでは、Ａデータ状態にプログラムされるべきメモリセルは、Ａデータ状態のオフセットベリファイ電圧であるＶｖＡＯ、及び、Ａデータ状態の最終ベリファイ電圧であるＶｖＡでベリファイ試験にかけることができる。

メモリセルのプログラミングが完了する直前にプログラミング速度を遅くすることにより、より狭いＶｔｈ分布を達成することができる。しかしながら、ベリファイ動作を行うのに時間が費やされる。例えば、通常、図５ＡのＶｖＡＯに対するベリファイ試験は、選択されたワード線を介して選択されたメモリセルの制御ゲートにＶｖＡＯを印加すること、それぞれのビット線を介して選択されたメモリセルに接続されたセンス回路をプリチャージすること、及び、指定された放電期間中のセンス回路での放電量を監視すること、を含む。放電量は、センス回路の電圧がトリップ電圧を下回るか否かに基づいて決定される。センス回路の電圧がトリップ電圧を下回る場合、これはメモリセルが導電状態であることを示す。換言すると、メモリセルのＶｔｈが制御ゲートの電圧よりも小さくなっている。センス回路の電圧がトリップ電圧を下回らない場合、これはメモリセルが非導電状態であることを示す。換言すると、メモリセルのＶｔｈが制御ゲートの電圧よりも大きくなっている。

図５ＡにおけるＶｖＡに対するベリファイ試験も、同様に、選択されたメモリセルにＶｖＡを印加すること、センス回路をプリチャージすること、及び、センス回路での放電量を監視すること、を含む。従って、２度のベリファイ試験が連続的に行われると、ベリファイ動作の時間は２倍になる。

本明細書で提供される技術は、各ベリファイ試験のためにセンス回路を異なる電圧にプリチャージして、次いでセンス回路での放電量を監視することにより、複数のベリファイ試験を同時に実行することを可能にする。複数のベリファイ試験において共通の放電期間及びトリップ電圧が使用されるように、異なるプリチャージ電圧を設定することができる。放電期間は同時であるため、ベリファイ動作の時間は短縮される。特に、オフセットベリファイ電圧で検証されているメモリセルのセンス回路では、最終ベリファイ電圧で検証されているメモリセルのセンス回路よりも高いプリチャージ電圧を設定することができる。

更に、この技術は、様々なセンス回路設計と両立できる。１つの手法では、検知されるメモリセルのＶｔｈがデータ状態のオフセットベリファイ電圧（例えば、Ａデータ状態に対するＶｖＡＯ）を超えているか否かを示すビットを格納するために、オフセットベリファイラッチと呼ばれるラッチを使用する。１つの手法では、このビットはオフセットベリファイラッチからローカルバスに転送され、ビットの電圧は第１のプリチャージ時間に第１の電圧へのプリチャージが発生するか否かを判断する。この手法により、コントローラがオフセットベリファイラッチを読み出し、バスの電圧を設定するために時間を費やすことが回避される。他の手法では、コントローラがオフセットベリファイラッチを読み出し、プリチャージが発生するか否かを決定するバスの電圧を設定する。コントローラがセンス回路に共通のプリチャージ電圧を供給すると、各センス回路は、バスの電圧に応じた第１の電圧にプリチャージされてもよい。

第２のプリチャージ時間において、メモリセルのＶｔｈがオフセットベリファイ電圧と最終ベリファイ電圧との間の範囲内にあるか否かを判断するために、コントローラはセンス回路のデータ状態ラッチを読み出す。セルがこの範囲内にある場合、ベリファイ試験がデータ状態の最終ベリファイ電圧（例えば、Ａデータ状態に対するＶｖＡ）で行われる。コントローラは、各センス回路のバスの電圧を設定して、プリチャージを有効にしたり無効にしたりすることができる。コントローラがセンス回路に第２の共通のプリチャージ電圧を供給すると、各センス回路は、バスの電圧に応じた第２の電圧にプリチャージされてもよい。

この技術は、一般的に、異なるＶｔｈレベルでメモリセルを検証するために使用することができる。一実装形態では、異なるＶｔｈレベルが異なるデータ状態に関連付けられる。この技術は、ベリファイ動作及び他のセンス動作において使用することができる。

図１は、不揮発性メモリデバイスの例示的なブロック図である。メモリデバイス１００は、１又は複数のメモリダイ１０８を含んでもよい。メモリダイ１０８は、メモリセルのアレイなどのメモリセルのメモリ構造１２６、制御回路１１０及び読出し／書込み回路１２８を含む。メモリ構造１２６は、行デコーダ１２４を介してワード線によりアドレス指定可能であり、列デコーダ１３２を介してビット線によりアドレス指定可能である。読出し／書込み回路１２８は、複数のセンスブロックＳＢ１、ＳＢ２、．．．、ＳＢｐを含み、メモリセルのページが並列に読み出されるか又はプログラムされることを可能にする。通常、コントローラ１２２は、１又は複数のメモリダイ１０８と同じメモリデバイス１００（例えば、着脱可能なストレージカード）に含まれる。コマンド及びデータは、データバス１２０を介してホスト１４０とコントローラ１２２との間で転送され、ライン１１８を介してコントローラと１又は複数のメモリダイ１０８との間で転送される。

メモリ構造は２Ｄ又は３Ｄであってもよい。メモリ構造は、３Ｄアレイを含む、メモリセルの１又は複数のアレイを含んでもよい。メモリ構造は、ウェハなどの単一の基板の（中にではなく）上に、介在する基板なしに複数のメモリレベルが形成されるモノリシックな３次元メモリ構造を含んでもよい。メモリ構造は、シリコン基板上に配置された活性領域を有するメモリセルのアレイの１又は複数の物理レベルでモノリシックに形成される、任意の種類の不揮発性メモリを含んでもよい。メモリ構造は、関連する回路が基板の上にあるか又は内部にあるかに関わらず、メモリセルの動作に関連付けられた回路を有する不揮発性メモリデバイス内にあってもよい。

制御回路１１０は、読出し／書込み回路１２８と協働してメモリ構造１２６上でメモリ動作を実行し、ステートマシン１１２、オンチップアドレスデコーダ１１４、電力制御モジュール１１６を含む。ステートマシン１１２は、メモリ動作のチップレベル制御を提供する。記憶領域１１３には、プログラミングパラメータ及びセンシングパラメータ（例えば、ビット線電圧及びベリファイ電圧）などのメモリデバイスを動作させるためのパラメータが供給されてもよい。

オンチップアドレスデコーダ１１４は、ホスト又はメモリコントローラによって使用されるアドレスと、デコーダ１２４及び１３２によって使用されるハードウェアアドレスとの間のアドレスインターフェースを提供する。電力制御モジュール１１６は、メモリ動作中にワード線及びビット線に供給される電力及び電圧を制御する。電力制御モジュール１１６は、３Ｄ構成でのワード線層（ＷＬＬ）、ＳＧＳ及びＳＧＤトランジスタ、並びにソース線用のドライバを含んでもよい。１つの手法では、センスブロックがビット線ドライバを含んでもよい。ＳＧＳトランジスタはＮＡＮＤストリングのソース端における選択ゲートトランジスタであり、ＳＧＤトランジスタはＮＡＮＤストリングのドレイン端における選択ゲートトランジスタである。

実装形態によっては、構成要素のうちの幾つかを結合してもよい。様々な設計では、メモリ構造１２６を除く１又は複数の構成要素（単体又は組み合わせ）は、本明細書に記載する動作を実行するように構成された少なくとも１つの制御回路とみなしてもよい。例えば、制御回路は、制御回路１１０、ステートマシン１１２、デコーダ１１４／１３２、電力制御モジュール１１６、センスブロックＳＢ１、ＳＢ２、．．．、ＳＢｐ、読出し／書込み回路１２８、コントローラ１２２等のうちの任意の１つ又は組み合わせを含んでもよい。

オフチップコントローラ１２２は、プロセッサ１２２ｃと、ＲＯＭ１２２ａ及びＲＡＭ１２２ｂなどの記憶デバイス（メモリ）とを含んでもよい。記憶デバイスは、命令の集合などのコードを含み、プロセッサはこの命令の集合を実行して本明細書に記載する機能を提供するように動作可能である。代替的に又は追加的に、プロセッサは、１又は複数のワード線内のメモリセルの予約領域など、メモリ構造の記憶デバイス１２６ａからのコードにアクセスしてもよい。

例えば、図２は、図１のプロセッサ１２２ｃ又は図８Ａのセンスブロック内のプロセッサ８６３によって実行され得るコードを示す。コード１５０は、プログラミング動作、読出し動作及び消去動作などのためにメモリ構造にアクセスするために、コントローラによって使用される。このコードは、ブートコード１５１及び制御コード（例えば、命令の集合）１６０を含んでもよい。ブートコードとは、起動中又はスタートアップ処理中にコントローラを初期化し、コントローラがメモリ構造にアクセスできるようにするソフトウェアである。このコードは、１又は複数のメモリ構造を制御するためにコントローラによって使用されてもよい。起動時、プロセッサ１２２ｃは実行のためにＲＯＭ１２２ａ又は記憶デバイス１２６ａからブートコードを取り出し、ブートコードは、システムコンポーネントを初期化し、制御コードをＲＡＭ１２２ｂにロードする。又は、プロセッサ８６３が実行のためにメモリ８６２からブートコードを取り出す。制御コードは、ロードされるとプロセッサによって実行される。制御コードは、メモリの制御及び割り当て、命令の処理の優先順位付け、入力ポート及び出力ポートの制御などの基本的なタスクを実行するためのドライバを含んでもよい。

命令の集合は、メモリセルの集合に対するプログラム動作を実行するための命令を含んでもよい。これらの命令は、ラッチに信号を供給して、センス回路内の第１のトランジスタの制御ゲートに接続されたバスに当該ラッチによって格納されるビットを供給するための命令（１６１）と、このビットがバスに供給されている間に、センス回路内の第２のトランジスタに第１のより高い制御ゲート電圧を供給して、第２のトランジスタに、このビットが第１のビット電圧によって表わされる場合にはセンス回路のセンスノードを第１のセンスノード電圧にプリチャージさせ、このビットが第２のビット電圧によって表わされる場合にはセンスノードを第１のセンスノード電圧にプリチャージさせないようにするための命令（１６２）と、センス回路に関連付けられた追加のラッチからビットを読み出すための命令（１６３）と、追加のラッチからのビットから、メモリセルの閾値電圧がデータ状態の最終ベリファイ電圧を超えていないことを判断するための命令（１６４）と、メモリセルの閾値電圧が最終ベリファイ電圧を超えていないという判断に応じて、第１のトランジスタを導電状態にする電圧をバスに供給し、より高い制御ゲート電圧よりも低い、第２のより低い制御ゲート電圧をセンス回路内の第２のトランジスタに供給するための命令（１６５）と、を含んでもよい。一般的に、制御コードは、図６Ａ、図６Ｂ、図１１Ａ〜図１１Ｄの処理のステップを含む、本明細書に記載する機能を実行するための命令を含んでもよい。

ＮＡＮＤフラッシュメモリに加えて、他の種類の不揮発性メモリを使用してもよい。

半導体メモリデバイスには、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）又はスタティックランダムアクセスメモリ（ＳＲＡＭ）などの揮発性メモリデバイス、抵抗変化型メモリ（ＲｅＲＡＭ）、電気的消去可能ＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ（ＥＥＰＲＯＭの部分集合とみなしてもよい）、強誘電体ランダムアクセスメモリ（ＦＲＡＭ（登録商標））及び磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）などの不揮発性メモリデバイス、並びに情報を記憶することができる他の半導体素子が含まれる。各種類のメモリデバイスは、異なる構成を有してもよい。例えば、フラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲ構成で構成されてもよい。

一実施形態では、ホストは、１又は複数のプロセッサと、本明細書に記載する方法を実行するように当該１又は複数のプロセッサをプログラミングするためのプロセッサ可読コード（例えば、ソフトウェア）を記憶する１又は複数のプロセッサ可読記憶デバイス（ＲＡＭ、ＲＯＭ、フラッシュメモリ、ハードディスクドライブ、固体メモリ）をと、含む、コンピューティング機器（例えば、ラップトップ、デスクトップ、スマートフォン、タブレット、デジタルカメラ）である。ホストは、追加のシステムメモリ、１又は複数の入力／出力インターフェース、及び／又は、１又は複数のプロセッサと通信する１又は複数の入力／出力デバイスを含んでもよい。

ステートマシンは、完全にハードウェアで実装されてもよいし、ハードウェアとソフトウェアとの組み合わせであってもよい。例えば、ステートマシンは、１又は複数のプロセッサと、本明細書に記載する方法を実行するように当該１又は複数のプロセッサをプログラミングするためのプロセッサ可読コード（例えば、ソフトウェア）を記憶する１又は複数のプロセッサ可読記憶デバイスと、を含んでもよい。

コントローラは、完全にハードウェアで実装されてもよいし、ハードウェアとソフトウェアとの組み合わせであってもよい。例えば、コントローラは、１又は複数のプロセッサと、本明細書に記載する方法を実行するように当該１又は複数のプロセッサをプログラミングするためのプロセッサ可読コード（例えば、ソフトウェア）を記憶する１又は複数のプロセッサ可読記憶デバイスと、を含んでもよい。

図３は、図１のメモリ構造１２６の一例として、ＮＡＮＤフラッシュメモリセルのブロック３００を示す。このブロックは、例えばＮＳ０、ＮＳ１、ＮＳ２、ＮＳ３、ＮＳ４、ＮＳ５、ＮＳ６、ＮＳ７、ＮＳ８、ＮＳ９、ＮＳ１０、ＮＳ１１、ＮＳ１２及びＮＳ１３などの多数のＮＡＮＤストリングと、例えばＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７、ＢＬ８、ＢＬ９、ＢＬ１０、ＢＬ１１、ＢＬ１２及びＢＬ１３などのそれぞれのビット線と、を含む。各ＮＡＮＤストリングは、一端がドレイン選択ゲート（ＳＧＤ）トランジスタに接続され、またこのドレイン選択ゲートトランジスタの制御ゲート同士は、共通のＳＧＤラインを介して接続される。ＮＡＮＤストリングは、他端がソース選択ゲートトランジスタに接続され、このソース選択ゲートトランジスタも共通のソース線に接続される。６４本のワード線、例えば、ＷＬ０〜ＷＬ６３がソース選択ゲートトランジスタとドレイン選択ゲートとの間に延びている。例示的なワード線ＷＬ３は、ＮＡＮＤストリングから１つのメモリセル、例えば、ＮＳ０、ＮＳ１及びＮＳ２において、それぞれメモリセル３１０、３１１及び３１２を含む。１つの手法では、センス動作中、選択されたワード線に接続された各メモリセルを検知してもよい。

図４は、図１のメモリ構造１２６の他の例として、ＮＡＮＤセルのアレイ４００の一例を示す。各列に沿って、ビット線４０６が、ＮＡＮＤストリング４５０のドレイン選択ゲートのドレイン端子４２６に結合される。ＮＡＮＤストリングの各行に沿って、ソース線４０４が、ＮＡＮＤストリングのソース選択ゲートトランジスタの全てのソース端子４２８を接続してもよい。

記憶素子のアレイは、図３のブロック３００などのような記憶素子の多数のブロックに分割される。フラッシュＥＥＰＲＯＭシステムに共通するように、ブロックは消去の単位である。即ち、各ブロックは、まとめて消去される最小の数の記憶素子を包含する。各ブロックは、通常、幾つかのページに分割される。ページは、プログラミングの最小単位である。データの１又は複数のページは、通常、記憶素子の１つの行内に記憶される。例えば、行は、通常、幾つかのインターリーブされたページを含むか、又は１つのページを構成することがある。ページの全ての記憶素子は、一緒に読み出されるか又はプログラムされることになる。更に、ページは、１又は複数のセクタからのユーザデータを記憶してもよい。セクタは、ユーザデータの便利な単位として、ホストによって用いられる論理的概念である。セクタは、通常、オーバーヘッドデータを含まず、オーバーヘッドデータはコントローラに制限される。オーバーヘッドデータは、セクタのユーザデータから算出されたエラー訂正コード（ＥＣＣ）を含んでもよい。コントローラ（以下で説明する）の一部は、データがアレイにプログラムされているときにＥＣＣを算出し、データがアレイから読み出されているときにそれをチェックする。或いは、ＥＣＣ及び／又は他のオーバーヘッドデータは、それらが関係するユーザデータとは異なるページ又はさらには異なるブロックに記憶される。

ユーザデータのセクタは、磁気ディスクドライブのセクタのサイズに対応する５１２バイトであってもよい。オーバーヘッドデータは、追加の１６〜２０バイトを含んでもよい。およそ８ページから、例えば３２、６４、又はそれを超えるページまでの多数のページがブロックを形成する。実施形態によっては、ＮＡＮＤストリングの行がブロックを含む。

更に、センスアンプなどのセンス回路を各ビット線に接続するか、又は複数のビット線間で共有してもよい。例としては、センス回路４１０、４１２、．．．、４１４が挙げられる。センス回路コントローラ８６０（図８Ｂも参照されたい）は制御回路であり、この制御回路は、関連するビット線及び１又は複数の選択された記憶素子を含めて、センス動作中に各センス回路内のセンスノードの電圧を設定するのに使用するための電圧を各センス回路に供給する。例示的なセンス回路の詳細は、以下で更に考察する。

図５Ａは、読出し電圧及びベリファイ電圧に加えてメモリセルの集合の閾値電圧（Ｖｔｈ）の分布を示し、ここでは４つのデータ状態が存在する。横軸はＶｔｈを表し、縦軸は対数尺度でメモリセルの数を表す。Ｖｔｈの分布は、明確性のため簡略化した形態で示される。

１つの手法では、フルシーケンスプログラミングとも呼ばれる１プログラミングパス動作が、複数のプログラム−ベリファイ動作（又はプログラムループ）の１つのシーケンス（のみ）を含み、この複数のプログラム−ベリファイ動作は、選択されたメモリセルの集合の閾値電圧が、それぞれのデータ状態の１又は複数のそれぞれの最終ベリファイ電圧に達するまで、初期Ｖｐｇｍレベルから開始して、最終Ｖｐｇｍレベルへと進みながら実行される。プログラミングパスの開始時、全てのメモリセルは、最初に消去状態であってもよい。

各メモリセルが、４つの可能なＶｔｈ範囲のうちの１つに２ビットのデータを格納するケースについて、メモリセルアレイに対する例示的なＶｔｈ分布が提供される。一方のビットが下位ページデータを表し、他方のビットが上位ページデータを表す。

消去（Ｅｒ）状態のメモリセルに対して第１のＶｔｈ分布５００が提供される。Ｖｔｈ分布５０１、５０２及び５０３はそれぞれデータ状態Ａ、Ｂ及びＣを表し、Ｖｔｈが最終ベリファイ電圧ＶｖＡ、ＶｖＢ又はＶｖＣをそれぞれ超えたときにメモリセルによってこれらのデータ状態に達する。ＶｖＥｒは、消去ベリファイ電圧である。更に、データ状態Ａ、Ｂ及びＣは、それぞれオフセットベリファイ電圧ＶｖＡＯ、ＶｖＢＯ及びＶｖＣＯを有する。

プログラミングパスが完了した後、Ｖｔｈ分布間にある読出し基準電圧ＶｒＥｒ／Ａ、ＶｒＡ／Ｂ及びＶｒＢ／Ｃを用いてメモリセルからデータを読み出すことができる。所与のメモリセルのＶｔｈが読出し基準電圧のうちの１又は複数よりも高いか又は低いかを試験することにより、システムは、メモリセルによって表わされるデータ状態を判断することができる。

オフセットベリファイ電圧は、最終ベリファイ電圧から共通の増分だけ又は異なる増分だけオフセットされていてもよい。あるデータ状態に対して、１又は複数のオフセットベリファイ電圧が設けられることがある。プログラミング時間の犠牲を最小限にしながら狭いＶｔｈ分布を得るために、Ｖｔｈがオフセットベリファイ電圧を超えるが、データ状態の最終ベリファイ電圧よりは依然として低いときに、メモリセルに対して低速プログラミングモードを実施してもよい。低速プログラミングモードは、プログラム電圧中、関連するビット線電圧を正の値に上げることにより、メモリセルに対して実施してもよい。低速プログラミングモードに先立って、メモリセルは高速プログラミングモードであってもよく、この高速プログラミングモードでは、プログラミング速度を最大にするためにＶｂｌ＝０Ｖである。従って、メモリセルのＶｔｈは、Ｖｔｈが最終ベリファイ電圧に近づくまで、プログラム動作において、最初のうちは各プログラム電圧と共に比較的高速で増加することができる。このとき、メモリセルのＶｔｈは、最終ベリファイ電圧を過度に超えないように、各プログラム電圧と共に比較的低速で増加する。メモリセルは、Ｖｔｈが最終ベリファイ電圧を超えたときに、例えば、後続するプログラム動作のプログラム電圧中にＶｂｌを２〜３Ｖなどの高いレベルに設定することなどにより、更なるプログラミングからロックアウトされる。

複数のオフセットベリファイ電圧が用いられる場合、メモリセルのＶｔｈが第１のオフセットベリファイ電圧を超えたときにＶｂｌを１つのレベルに設定し、Ｖｔｈが、第１のオフセットベリファイ電圧よりも高い第２のオフセットベリファイ電圧を超えたときに、Ｖｂｌを他のより高いレベルに設定することができる。

図５Ｂは、読出し電圧及びベリファイ電圧に加えてメモリセルの集合の閾値電圧（Ｖｔｈ）の分布を示し、ここでは８つのデータ状態が存在する。消去（Ｅｒ）状態のメモリセルに対して第１のＶｔｈ分布５１０が提供される。Ｖｔｈ分布５１１、５１２、５１３、５１４、５１５、５１６及び５１７は、それぞれデータ状態Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＧを表し、Ｖｔｈが最終ベリファイ電圧ＶｖＡ、ＶｖＢ、ＶｖＣ、ＶｖＤ、ＶｖＥ、ＶｖＦ及びＶｖＧをそれぞれ超えたときにメモリセルによってこれらのデータ状態に到達する。更に、データ状態Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＧは、それぞれオフセットベリファイ電圧ＶｖＡＯ、ＶｖＢＯ、ＶｖＣＯ、ＶｖＤＯ、ＶｖＥＯ、ＶｖＦＯ及びＶｖＧＯを有する。括弧５２０〜５２６は、共通の／単一のセンス動作で同時に試験されるベリファイレベルを特定している。例えば、括弧５２０、５２１、５２２、５２３、５２４、５２５及び５２６は、それぞれＶｖＡＯとＶｖＡ、ＶｖＢとＶｖＢＯ、ＶｖＣとＶｖＣＯ、ＶｖＤとＶｖＤＯ、ＶｖＥとＶｖＥＯ、ＶｖＦとＶｖＦＯ及びＶｖＧとＶｖＧＯが同時に試験されることを示す。

図５Ｃは、ベリファイ電圧に加えてメモリセルの集合の閾値電圧（Ｖｔｈ）の分布を示し、ここでは１６のデータ状態が存在する。消去（Ｅｒ）状態のメモリセルに対して第１のＶｔｈ分布５３０が提供される。Ｖｔｈ分布５３１、５３２、５３３、５３４、５３５、５３６、５３７、５３８、５３９、５４０、５４１、５４２、５４３、５４４及び５４５は、それぞれデータ状態Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｎ及びＯを表し、Ｖｔｈが最終ベリファイ電圧ＶｖＡ、ＶｖＢ、ＶｖＣ、ＶｖＤ、ＶｖＥ、ＶｖＦ、ＶｖＧ、ＶｖＨ、ＶｖＩ、ＶｖＪ、ＶｖＫ、ＶｖＬ、ＶｖＭ、ＶｖＮ及びＶｖＯをそれぞれ超えたときにメモリセルによってこれらのデータ状態に到達する。この例では、データ状態はオフセットベリファイ電圧を有していない。しかしながら、そのようなオフセットベリファイ電圧を図５Ａ及び図５Ｂと類似の態様で設けることも可能である。括弧５５０〜５５６は、共通のセンス動作で同時に試験されるベリファイレベルを特定している。例えば、括弧５５０、５５１、５５２、５５３、５５４、５５５及び５５６は、それぞれＶｖＡとＶｖＢ、ＶｖＣとＶｖＤ、ＶｖＥとＶｖＦ、ＶｖＧとＶｖＨ、ＶｖＩとＶｖＪ、ＶｖＫとＶｖＬ及びＶｖＭとＶｖＮが同時に試験されることを示す。この例では、ＶｖＯは単独で試験される。

従って、このシナリオは、複数のデータ状態、例えば、１つのデータ状態（例えば、Ｂ、Ｄ、Ｆ、Ｈ、Ｊ、Ｌ、Ｎ）と当該１つのデータ状態より低い他のデータ状態（例えば、それぞれＡ、Ｃ、Ｅ、Ｇ、Ｉ、Ｋ、Ｍ）と、を含む、２つの隣接するデータ状態に対して、ベリファイ電圧の同時検知を可能にする。一般的に、センスノードにおけるプリチャージレベル間の差に対する限界に基づいて、同時検知で試験されるベリファイ電圧間の差には幾らかの限界が存在する。

図５Ｄは、誤ってプログラミングされた消去状態のメモリセルの閾値電圧（Ｖｔｈ）の分布を示す。場合により、プログラムされることが意図されていないメモリセルが誤ってプログラムされ得る。これは、消去状態メモリセルに対してよくあることである。例えば、選択されたワード線ＷＬｎのメモリセルをプログラミングするときに、隣接するワード線ＷＬｎ＋１上のメモリセルが誤ってプログラミングされることがある。ＷＬ０で開始して一度に１つのワード線を進むワード線プログラミング順序のために、ＷＬｎ＋１のメモリセルは、通常、ＷＬｎのプログラミング中に消去状態にある。従って、誤ったプログラミングの範囲を判断するために、消去状態のセルを定期的に読み出すことが望ましいことがある。場合により、誤ったプログラミングがあまりに大きい場合、ブロックのプログラミングを停止したり、ＷＬｎ上のプログラミングを遅くして誤ったプログラミングの量を減らしたりするなどの修正措置を取ってもよい。或いは、メモリデバイスの健全さの目安として、誤ったプログラミングの量をコントローラによって経時的に追跡してもよい。

Ｖｔｈ分布５６０は、誤ってプログラミングされる前の消去状態メモリセルを表す。Ｖｔｈ分布５６１は、誤ってプログラミングされた後の消去状態のメモリセルを表し、この分布では、Ｖｔｈ分布の上側部分に増加が見られる。例えば、Ｖ１及びＶ２の電圧での読出し動作を用いて、それぞれＶ１又はＶ２より高いＶｔｈを有するメモリセルの数を測定することができる。例えば、Ｖｔｈ＞Ｖ１であるメモリセルの数が閾値を超えるか否か、又はＶｔｈ＞Ｖ２であるメモリセルの数が閾値を超えるか否かに応じて修正措置を取ってもよい。Ｖ２をＶｒＥｒ／Ａに設定してもよく、これにより、Ｖｔｈ＞Ｖ２であるメモリセルの数は、Ａデータ状態にあるものと誤って読み取られる可能性がある消去状態メモリセルの数を表す。Ｖｔｈ＞Ｖ１であるメモリセルの数は、誤ったプログラミングの早期警告を提供することができる。

ワード線上のメモリセルが依然としてプログラムされていない例では、それらのメモリセルは消去状態にあることが知られている。従って、消去状態のＶｔｈ分布を評価するには、メモリセルをサンプリングすれば十分である。例えば、メモリセルの第１の半分をＶ１で読み出すことができ、第２の半分をＶ２で読み出すことができる。１つの選択肢は、第１及び第２の半分のセルがワード線に沿って互いに交互になることである。他の選択肢は、第１の半分のセルがセルの第１の連続的な集合を形成し、第２の半分のセルがセルの第２の連続的な集合を形成することである。センス回路コントローラは、ワード線に沿ったメモリセルのそれぞれの位置に基づいて、いずれのセルがＶ１で読み出されるべきか、またいずれのセルがＶ２で読み出されるべきかを識別するように構成することができる。一例として、Ｖ１での読出し動作により、Ｖ１で読み出されるメモリセルの１０％がＶｔｈ＞Ｖ１であることが判断され、Ｖ２での読出し動作により、Ｖ２で読み出されるメモリセルの５％がＶｔｈ＞Ｖ２であることが判断されると仮定する。

図６Ａは、単一のベリファイ動作でデータ状態のオフセットベリファイ電圧及び最終ベリファイ電圧についての検知が行われる、例示的なプログラム動作のフローチャートを示す。この例は、図５Ａ及び図５Ｂに整合する。図７Ａ〜図７Ｃ、並びに図８Ｂのラッチ８２６〜８２８及び８４６〜８４８も参照されたい。ステップ６００でプログラム動作が開始される。ステップ６０１では、全てのセンス回路に対して、オフセットベリファイラッチ（例えば、ラッチ８２７及び８４７）＝偽を設定すること、及び、トリップラッチ（例えば、ラッチ８２６及び８４６）＝偽を設定すること、が含まれる。オフセットベリファイラッチ＝偽である場合、メモリセルは、データ状態のオフセットベリファイ電圧などの境界電圧よりも低い閾値電圧を有していると判断することができる。オフセットベリファイラッチ＝真である場合、メモリセルは、オフセットベリファイ電圧などの境界電圧よりも高い閾値電圧を有していると判断することができる。

消去状態に維持されるべきメモリセルのセンス回路に対して、データ状態ラッチにロックアウト状態が設定される。特定のデータ状態にプログラムされるべきメモリセルのセンス回路に対して、データ状態ラッチは当該特定のデータ状態を識別するように設定される。ステップ６０２では、オフセットベリファイラッチ及びデータ状態ラッチに基づいてビット線電圧を設定することが含まれる。上述したように、ＶＯ＜Ｖｔｈ＜ＶＦであるメモリセルに対して、プログラム電圧中に上昇させたＶｂｌを設定して、プログラミングの速度を遅くすることができる。オフセットベリファイラッチ＝真であり、メモリセルがロックアウト状態ではないことをデータ状態ラッチが示す場合、メモリセルはＶＯ＜Ｖｔｈ＜ＶＦである。Ｖｔｈ＜ＶＯであるメモリセルに対して、プログラム電圧中にＶｂｌ＝０Ｖを設定して、高速のプログラミングを可能にすることができる。ロックアウト状態にあるメモリセルに対して、プログラム電圧中、Ｖｂｌを比較的高いロックアウト電圧に設定することができる。

ステップ６０３では、選択されたワード線にプログラム電圧を印加することが含まれる。例えば、図７Ａのプログラム電圧を参照されたい。ステップ６０４では、データ状態の検知のために、選択されたワード線にベリファイ電圧を印加することが含まれる。例えば、図７Ｃのベリファイ電圧を参照されたい。ステップ６０５では、センス回路のセンスノードをオフセットベリファイ試験のためにより高電圧にプリチャージし、最終ベリファイ試験のためにより低電圧にプリチャージすることが含まれる。例えば、図８Ｂ〜図１３に関連して、更なる詳細を提供する。例えば、オフセットベリファイ電圧で検証されるべきメモリセルに関連付けられたセンスノードを比較的高い電圧（例えば、第１のセンスノード電圧）にプリチャージしてもよく、一方、ベリファイ高電圧で検証されるべきメモリセルに関連付けられたセンスノードを比較的低い電圧（例えば、第２のセンスノード電圧）にプリチャージしてもよい。ロックアウト状態にあるメモリセルに関連付けられたセンスノードは、より高電圧、若しくはより低電圧にプリチャージされるか、又はプリチャージされないことがある。センスノードにおいてプリチャージ電圧が設定された後、ステップ６０６では、センスノードをビット線に接続して、センスノード電圧を減衰／放電させることが含まれる。例えば、第１のメモリセル及び第２のメモリセルに制御ゲート電圧が印加されている間、第１のセンスノード電圧及び第２のセンスノード電圧は放電期間中に放電されてもよい。

この接続は、トランジスタを非導電状態から導電状態に遷移させることを含んでもよく、このトランジスタはセンスノードとビット線との間にある。ステップ６０７では、トリップ条件が満たされたか否か、例えば、センスノード電圧が検知時にトリップ電圧よりも低く減衰したか否かに基づいて、トリップラッチを設定することが含まれる。トリップ条件が満たされている場合、例えば、センスノード電圧が検知時にトリップ電圧よりも低く減衰していない場合、トリップラッチは真に設定される。トリップ条件が満たされていない場合、例えば、センスノード電圧が検知時にトリップ電圧よりも低く減衰している場合、トリップラッチは偽に設定されたままである。ステップ６０８では、トリップラッチが真に設定されている場合、オフセットベリファイ試験にかけられるメモリセルに対してオフセットベリファイラッチ＝真を設定し、Ｖｔｈがオフセットベリファイ電圧を超えていることを示す。１つの手法では、コントローラがセンス回路のトリップラッチを読み出し、当該センス回路にコマンドを供給してオフセットベリファイラッチを設定する。ステップ６０９では、トリップラッチが真に設定されている場合、最終ベリファイ試験にかけられるメモリセルに対してデータ状態ラッチ＝ロックアウトを設定し、Ｖｔｈが最終ベリファイ電圧を超えていることを示すことが含まれる。１つの手法では、コントローラがセンス回路のトリップラッチを読み出し、そのセンス回路にコマンドを供給してデータ状態ラッチを設定する。

判断ステップ６１０では、ベリファイ試験にかけられる次のデータ状態が存在するか否かを判断する。判断ステップ６１０が真である場合、処理はステップ６０４へ続き、選択されたワード線に次のベリファイ電圧が印加される。図７Ｃの例では、ＶｖＡはプログラムループ１及び２での唯一のベリファイ電圧であり、ＶｖＡ及びＶｖＢはプログラムループ３〜５でのベリファイ電圧であり、ＶｖＢ及びＶｖＣはプログラムループ６〜９でのベリファイ電圧である。判断ステップ６１０が偽である場合、判断ステップ６１１は、プログラム動作において印加すべき次のプログラム電圧が存在するか否かを判定する。通常、次のプログラム電圧は、プログラムされているメモリセルの全て又はほぼ全てが最終ベリファイ電圧でベリファイ試験に合格するまで印加される。しかしながら、プログラムされているメモリセルの全て又はほぼ全てが最終ベリファイ電圧でベリファイ試験に合格する前に最大許容可能数のプログラム電圧が印加された場合、そのプログラム動作に対して不合格状態が設定されてもよい。

判断ステップ６１１が真である場合、処理はステップ６０２へ続き、ビット線電圧が設定され、他のプログラム電圧が印加される。判断ステップ６１１が偽である場合、このプログラム動作はステップ６１２で終了する。

図６Ｂは、単一のベリファイ動作で複数のデータ状態のベリファイ電圧についての検知が行われる、例示的なプログラム動作のフローチャートを示す。この例は、図５Ｃに整合する。図７Ｅ及び図７Ｆ、並びに図８Ｂのラッチ８２６〜８２８及び８４６〜８４８も参照されたい。ステップ６２０でプログラム動作が開始される。ステップ６２１では、全てのセンス回路に対してトリップラッチ＝偽を設定することが含まれる。消去状態に維持されるべきメモリセルのセンス回路に対して、データ状態ラッチにロックアウト状態が設定される。特定のデータ状態にプログラムされるべきメモリセルのセンス回路に対して、データ状態ラッチは当該特定のデータ状態を識別するように設定される。ステップ６２２では、データ状態ラッチに基づいてビット線電圧を設定することが含まれる。

ステップ６２３では、選択されたワード線にプログラム電圧を印加することが含まれる。例えば、図７Ｅのプログラム電圧を参照されたい。ステップ６２４では、２つの隣接したデータ状態などの複数のデータ状態を検知するために、選択されたワード線に電圧を印加することを含む。例えば、図７Ｆのベリファイ電圧を参照されたい。ステップ６２５では、センス回路のセンスノードを、１つの（より低い）データ状態に対する１つのベリファイ試験のためにより高電圧にプリチャージし、他の（より高い）データ状態に対する他のベリファイ試験のためにより低電圧にプリチャージすることが含まれる。例えば、Ａデータ状態のベリファイ電圧で検証されるべきメモリセルのセンスノードを比較的高い電圧にプリチャージしてもよく、一方、Ｂデータ状態のベリファイ電圧で検証されるべきメモリセルのセンスノードを比較的低い電圧にプリチャージしてもよい。

センスノードにおいてプリチャージ電圧が設定された後、ステップ６２６では、センスノードをビット線に接続して、センスノード電圧を減衰させることが含まれる。ステップ６２７では、トリップ条件が満たされているか否かに基づいてトリップラッチを設定することが含まれる。ステップ６２８では、トリップラッチが真に設定されている場合、１つのベリファイ試験にかけられるメモリセル及び他のベリファイ試験にかけられるメモリセルに対して、データ状態ラッチ＝ロックアウトを設定し、Ｖｔｈが関連するベリファイ電圧を超えていることを示す。

判断ステップ６２９では、ベリファイ試験にかけられる次のデータ状態が存在するか否かを判断する。判断ステップ６２９が真である場合、処理はステップ６２４へ続き、選択されたワード線に次のベリファイ電圧が印加される。判断ステップ６２９が偽である場合、判断ステップ６３０は、プログラム動作において印加すべき次のプログラム電圧が存在するか否かを判断する。判断ステップ６３０が真である場合、処理はステップ６２２へ続き、ビット線電圧が設定され、他のプログラム電圧が印加される。判断ステップ６３０が偽である場合、このプログラム動作はステップ６３１で終了する。

図７Ａは、図６Ａのステップ６０３に整合する、プログラム動作におけるプログラム電圧の集合を示す。縦軸は制御ゲート電圧又はワード線電圧Ｖｐｇｍを示し、横軸は時間又はプログラムループ数（例えば、プログラム−ベリファイ反復数）を示す。４つのデータ状態を有する１パスプログラム動作を、図７Ａ〜図７Ｄに示す。他の選択肢も可能である。このプログラム動作は、一連のプログラム電圧７０１〜７０９を含む。漸増的ステップパルスプログラミングが行われ、これにより、Ｖｐｇｍは初期レベルＶｐｇｍ＿ｉｎｉｔで開始し、各プログラムループにおいて段階的に増加する。この例では、プログラムループに基づいてベリファイ試験も実施される（図７Ｃ及び図７Ｄを参照されたい）。例えば、Ａデータ状態のセルはループ１及び２で検証され、Ａ及びＢデータ状態のセルはループ３〜５で検証され、Ｂ及びＣデータ状態のセルはループ６〜８で検証され、Ｃデータ状態のセルはループ９で検証される。図７Ａ〜図７Ｄの横軸は、時間的に整列されている。

図７Ｂは、図６Ａのステップ６０２に整合する、図７Ａのプログラム電圧中に使用することができるビット線電圧を示す。短い水平線のそれぞれは、所与のメモリセルに対して対応するプログラム電圧中に印加することができるビット線電圧を表す。例えば、ロックアウト状態であるメモリセル（例えば、消去状態のセル、又はデータ状態へのプログラミングが完了したメモリセル）に対して、Ｖｂｌ＿ｉｎｈｉｂｉｔをビット線に印加してもよい。ＶＯ＜Ｖｔｈ＜ＶＦであるため、低プログラム速度にかけられるメモリセルにＶｂｌ＿ｓｌｏｗ（正電圧）を印加してもよい。Ｖｔｈ＜ＶＯであるセルに対してＶｂｌ＝０Ｖを設定してもよい。

図７Ｃは、図６Ａのステップ６０４に整合する、図７Ａのプログラム電圧間で使用することができるベリファイ電圧を示し、各データ状態に対してオフセットベリファイ電圧及び最終ベリファイ電圧でベリファイ試験を行うために、各データ状態に対して単一のベリファイ電圧が使用される。プログラムループ１及び２におけるそれぞれの波形７１１及び７１２は、大きさがＶｖＡである。プログラムループ３、４及び５におけるそれぞれの波形７１３、７１４及び７１５は、大きさがＶｖＡ及びＶｖＢである。プログラムループ６、７及び８におけるそれぞれの波形７１６、７１７及び７１８は、大きさがＶｖＢ及びＶｖＣである。プログラムループ９における波形７１９は、大きさがＶｖＣである。有利には、選択されたワード線に１つの制御ゲート電圧を印加している間に、そのワード線のメモリセルに対して２つの（又はそれより多くの）ベリファイ試験を行うことができる。例えば、プログラムループ１及び２では、ＶｖＡの制御ゲート電圧を用いて、Ａデータ状態のセルに対してＶｖＡＯ及びＶｖＡでのベリファイ試験を行ってもよい。プログラムループ３、４及び５では、ＶｖＡの制御ゲート電圧を用いて、Ａデータ状態のセルに対してＶｖＡＯ及びＶｖＡでのベリファイ試験を行ってもよく、ＶｖＢの制御ゲート電圧を用いて、Ｂデータ状態のセルに対してＶｖＢＯ及びＶｖＢでのベリファイ試験を行ってもよい。或いは、制御ゲート電圧は、ＶｖＡ又はＶｖＡＯ以外の電圧であってもよい。

プログラムループ６、７及び８では、ＶｖＢの制御ゲート電圧を用いて、Ｂデータ状態のセルに対してＶｖＢＯ及びＶｖＢでのベリファイ試験を行ってもよく、ＶｖＣの制御ゲート電圧を用いて、Ｃデータ状態のセルに対してＶｖＣＯ及びＶｖＣでのベリファイ試験を行ってもよい。プログラムループ９では、ＶｖＣの制御ゲート電圧を用いて、Ｃデータ状態のセルに対してＶｖＣＯ及びＶｖＣでのベリファイ試験を行ってもよい。

図７Ｃにおける期間ｔｐを図１０Ａでより詳細に示す。

図７Ｄは、図７Ａのプログラム電圧間で使用することができるベリファイ電圧を示し、各データ状態に対してオフセットベリファイ電圧及び最終ベリファイ電圧でベリファイ試験を行うために、各データ状態に対して複数のベリファイ電圧が使用される。これは、図７Ｃに対する比較例を提供する。この手法は、ベリファイ試験毎に選択されたワード線に別個の制御ゲート電圧を印加するのに必要な時間のために、プログラム時間の増加につながる。プログラムループ１及び２におけるそれぞれの波形７２１及び７２２は、大きさがＶｖＡＯ及びＶｖＡである。プログラムループ３、４及び５におけるそれぞれの波形７２３、７２４及び７２５は、大きさがＶｖＡＯ、ＶｖＡ、ＶｖＢＯ及びＶｖＢである。プログラムループ６、７及び８におけるそれぞれの波形７２６、７２７及び７２８は、大きさがＶｖＢＯ、ＶｖＢ、ＶｖＣＯ及びＶｖＣである。

図７Ｅは、図６Ｂのステップ６２３に整合する、プログラム動作におけるプログラム電圧の集合を示す。縦軸は制御ゲート電圧又はワード線電圧Ｖｐｇｍを示し、横軸は時間又はプログラムループ数（例えば、プログラム−ベリファイ反復数）を示す。１６のデータ状態を有する１パスプログラム動作を、図７Ｅ及び図７Ｆに示す。このプログラム動作は、一連のプログラム電圧７３１〜７３７を含む。この例では、プログラムループに基づいてベリファイ試験も実施される（図７Ｆを参照されたい）。図７Ｅ及び図７Ｆの横軸は、時間的に整列されている。

図７Ｆは、図６Ｂのステップ６２４に整合する、図７Ｅのプログラム電圧間で使用することができるベリファイ電圧を示し、隣接するデータ状態に対して単一のベリファイ電圧が使用される。詳細を示すために、縦軸は図７Ｅに対して拡大されている。

プログラムループ１、２、３及び４におけるそれぞれの波形７４１、７４２、７４３及び７４４は、大きさがＶｖＢ、ＶｖＤ及びＶｖＦである。プログラムループ５及び６におけるそれぞれの波形７４５及び７４６は、大きさがＶｖＢ、ＶｖＤ、ＶｖＦ、ＶｖＨ及びＶｖＪである。プログラムループ７における波形７４７は、大きさがＶｖＦ、ＶｖＨ、ＶｖＪ、ＶｖＬ、ＶｖＮ及びＶｖＯである。

有利には、上述したように、選択されたワード線に１つの制御ゲート電圧を印加している間に、そのワード線のメモリセルに対して２つの（又はそれより多くの）データ状態に対するベリファイ試験を行うことができる。例えば、プログラムループ１〜６では、ＶｖＢの制御ゲート電圧を用いて、Ａ及びＢデータ状態のセルに対してそれぞれＶｖＡ及びＶｖＢでのベリファイ試験を行ってもよく、ＶｖＤの制御ゲート電圧を用いて、Ｃ及びＤデータ状態のセルに対してそれぞれＶｖＣ及びＶｖＤでのベリファイ試験を行ってもよく、ＶｖＦの制御ゲート電圧を用いて、Ｅ及びＦデータ状態のセルに対してそれぞれＶｖＥ及びＶｖＦでのベリファイ試験を行ってもよい。

プログラムループ５及び６では、ＶｖＨの制御ゲート電圧を用いて、Ｇ及びＨデータ状態のセルに対してそれぞれＶｖＧ及びＶｖＨでの追加のベリファイ試験を行ってもよく、ＶｖＪの制御ゲート電圧を用いて、Ｉ及びＪデータ状態のセルに対してそれぞれＶｖＩ及びＶｖＪでのベリファイ試験を行ってもよい。

プログラムループ７では、Ａ、Ｂ、Ｃ及びＤ状態に対してプログラミングが既に完了したと仮定して、ＶｖＢ及びＶｖＤでのベリファイ試験をもはや実行しなくてもよい。ＶｖＦの制御ゲート電圧を用いて、Ｅ及びＦデータ状態のセルに対してそれぞれＶｖＥ及びＶｖＦでのベリファイ試験を行ってもよい。ＶｖＨの制御ゲート電圧を用いて、Ｇ及びＨデータ状態のセルに対してそれぞれＶｖＧ及びＶｖＨでのベリファイ試験を行ってもよい。ＶｖＪの制御ゲート電圧を用いて、Ｉ及びＪデータ状態のセルに対してそれぞれＶｖＩ及びＶｖＪでのベリファイ試験を行ってもよい。ＶｖＬの制御ゲート電圧を用いて、Ｋ及びＬデータ状態のセルに対してそれぞれＶｖＫ及びＶｖＬでのベリファイ試験を行ってもよい。ＶｖＮの制御ゲート電圧を用いて、Ｍ及びＮデータ状態のセルに対してそれぞれＶｖＭ及びＶｖＮでのベリファイ試験を行ってもよい。また、ＶｖＯの制御ゲート電圧を用いて、Ｏデータ状態のセルに対してＶｖＯでのベリファイ試験を行ってもよい。

図８Ａは、図１のセンスブロックＳＢ１の例示的なブロック図を示す。１つの手法では、１つのセンスブロックが複数のセンス回路を含む。各センス回路は、データラッチに関連付けられている。例えば、例示的なセンス回路８５０ａ、８５１ａ、８５２ａ及び８５３ａは、それぞれデータラッチ８５０ｂ、８５１ｂ、８５２ｂ及び８５３ｂに関連付けられている。１つの手法では、異なるそれぞれのセンスブロックを用いて、ビット線の異なる部分集合を検知することができる。これにより、センス回路に関連付けられた処理負荷を分割し、各センスブロック内のそれぞれのプロセッサによって処理することが可能になる。例えば、ＳＢ１内のセンス回路コントローラ８６０は、センス回路及びラッチの集合と通信することができる。センス回路コントローラは、プリチャージ電圧を設定するために各センス回路に電圧を供給するプリチャージ回路８６１を含んでもよい。１つの可能な手法では、この電圧は、例えば図８Ｂのデータバス８０３及びＬＢＵＳ１又はＬＢＵＳ２などのローカルバスを介して各センス回路に個別に供給される。他の可能な手法では、例えば、図８Ｂのライン８０５を介して共通の電圧が各センス回路に同時に供給される。センス回路コントローラはまた、メモリ８６２及びプロセッサ８６３を含んでもよい。図２にも関連して上述したように、メモリ８６２は、本明細書に記載する機能を実行するためにプロセッサによって実行可能であるコードを記憶してもよい。これらの機能は、センス回路に関連付けられたラッチを読み出すこと、ラッチ内のビットの値を設定すること、及び、センス回路のセンスノードでのプリチャージレベルを設定するための電圧を供給すること、を含んでもよい。センス回路コントローラ並びにセンス回路８５０ａ及び８５１ａの更なる例示的な詳細を以下に示す。

図８Ｂは、図１のセンスブロックＳＢ１の他の例示的なブロック図を示す。センス回路コントローラ８６０は、図８Ａにも示す、例示的なセンス回路８５０ａ及び８５１ａを含む複数のセンス回路と通信する。センス回路８５０ａは、トリップラッチ８２６、オフセットベリファイラッチ８２７及びデータ状態ラッチ８２８を含むラッチ８５０ｂを含む。センス回路は、センスノード８２２でのプリチャージ電圧を設定するトランジスタなどの電圧クランプ８２１を更に含む。センスノードからビット線（ＢＬ）へのスイッチ８２３は、センスノードがビット線８２５と通信するのを選択的に可能にし、例えば、センスノードは、センスノード電圧が減衰できるように、ビット線に電気的に接続される。ビット線８２５は、メモリセルＭＣ１などの１又は複数のメモリセルに接続される。電圧クランプ８２４は、センス動作中又はプログラム電圧中などのビット線の電圧を設定してもよい。ローカルバスＬＢＵＳ１は、センス回路コントローラが、ラッチ８５０ｂ及び場合により電圧クランプなどのセンス回路内の構成要素と通信するのを可能にする。センス回路８５０ａと通信するために、センス回路コントローラは、ライン８０２を介してトランジスタ８０４に電圧を供給して、ＬＢＵＳ１をデータバスＤＢＵＳ８０３に接続する。この通信は、センス回路へデータを送信すること、及び／又は、センス回路からデータを受信することを含んでもよい。

センス回路コントローラは、例えば、時間多重化された態様で異なるセンス回路と通信してもよい。１つの手法では、ライン８０５を各センス回路内の電圧クランプに接続してもよい。

センス回路８５１ａは、トリップラッチ８４６、オフセットベリファイラッチ８４７及びデータ状態ラッチ８４８を含むラッチ８５１ｂを含む。電圧クランプ８４１を使用して、センスノード８４２でのプリチャージ電圧を設定してもよい。センスノードからビット線（ＢＬ）へのスイッチ８４３は、センスノードがビット線８４５と通信するのを選択的に可能にし、電圧クランプ８４４は、ビット線の電圧を設定することができる。ビット線８４５は、メモリセルＭＣ２などの１又は複数のメモリセルに接続される。ローカルバスＬＢＵＳ２は、センス回路コントローラが、ラッチ８５１ｂ及び場合により電圧クランプなどのセンス回路内の構成要素と通信するのを可能にする。センス回路８５１ａと通信するために、センス回路コントローラは、ライン８０１を介してトランジスタ８０６に電圧を供給して、ＬＢＵＳ２をＤＢＵＳに接続する。

センス回路８５０ａは、第１のトリップラッチ８２６を含む第１のセンス回路であってもよく、センス回路８５１ａは、第２のトリップラッチ８４６を含む第２のセンス回路であってもよい。

センス回路８５０ａは、第１のセンスノード８２２を含む第１のセンス回路の一例であり、第１のセンス回路は、第１のメモリセルＭＣ１及び第１のビット線８２５と関連付けられている。センス回路８５１ａは、第２のセンスノード８４２を含む第２のセンス回路の一例であり、第２のセンス回路は、第２のメモリセルＭＣ２及び第２のビット線８４５と関連付けられている。

図８Ｃは、図８Ｂのトリップラッチの例示的な実装における電圧変化に基づく電流検知を示す。各トリップラッチは、関連するメモリセルが導電状態にあるか又は非導電状態にあるかを、セルを流れる電流のレベルによって判定する電流検知モジュールを含んでもよい。一般的に、メモリセルが導電状態にある場合には比較的大きい電流が流れ、メモリセルが非導電状態にある場合には比較的小さい電流が流れる。メモリセルの閾値電圧は、それぞれ、メモリセルが非導電状態にある場合、ベリファイ電圧又は読出し電圧などの比較レベルよりも高くなり、メモリセルが導電状態にある場合、比較レベルよりも低くなる。１つの可能な手法では、電流検知モジュールは、ΔＶ＝ｉ・ｔ／Ｃの関係によって固定電流に関連付けられた電圧降下を決定する。この式において、ΔＶは電圧降下であり、ｉは固定電流であり、ｔは所定の放電期間（例えば、ｔｓ１−ｔｄ１）であり、Ｃは電流検知モジュール内のプリチャージされたコンデンサの静電容量である。図８Ｃは、固定電流の異なるラインに対する経時的な電圧降下を示す。電圧降下が大きいほど、電流が大きいことを表す。１つの可能な手法では、所与の放電期間の終了時、ｐ−ｍｏｓトランジスタを使用して、基準電圧に対するセンスノード電圧を決定する。他の可能な手法では、セル電流弁別器が、伝導電流が所与の基準電流よりも大きいか又は小さいかを判断することにより、電流レベルの弁別器又は比較器として機能する。トリップラッチは、電圧レベル又は電流レベルに基づいて論理出力値を設定する。トリップラッチは、センスノード電圧＞基準電圧であるか若しくはｉ＜基準電流である場合、出力を真にしてトリップ条件が満たされたことを示し、又はセンスノード電圧＜基準電圧であるか若しくはｉ＞基準電流である場合、出力を偽にしてトリップ条件が満たされなかったことを示してもよい。

トリップラッチの他の例示的な実装形態では、電圧検知が用いられる。電圧検知は、固定電流に関連付けられた電圧降下を検知することを必要としない。その代わり、電圧検知は、電圧検知モジュール内のコンデンサとビット線の静電容量との間に電荷共有が生じるかどうかを判断することを必要とする。検知中、電流は固定又は一定ではない。選択されたメモリセルが導電している場合、電荷共有は殆ど又は全く生じず、この場合、電圧検知モジュール内のコンデンサの電圧は著しくは降下せず、トリップ条件が満たされない。選択されたメモリセルが導電していない場合には電荷共有が生じ、この場合、電圧検知モジュール内のコンデンサの電圧は著しく降下し、トリップ条件が満たされる。

図９Ａは、プログラム動作中の図８Ｂのセンス回路のラッチの値を示す表である。Ｖｔｈ＜ＶＯであるメモリセルの場合、オフセットベリファイラッチ＝偽であり、データ状態ラッチ＝データ状態である。例えば、データ状態がＡデータ状態であるメモリセルの場合、Ｖｔｈ＜ＶｖＡＯであれば、オフセットベリファイラッチ＝偽であり、データ状態ラッチ＝Ａデータ状態である。単一ビットのデータを使用して、真又は偽の状態を示してもよい。ビットのある値又は電圧は「真」（例えば、ビット＝１）を示してもよく、ビットの他の値又は電圧は「偽」（例えば、ビット＝０）を示してもよい。更に、データ状態を１又は複数のビットによって示してもよい。２ビットにより、４つのデータ状態のうちの１つを識別してもよく、３ビットにより、８つのデータ状態のうちの１つを識別してもよい等である。例えば、４つのデータ状態の場合、１１というビットシーケンス（２つの異なるデータ状態ラッチのそれぞれにおいて１ビット）は、消去状態及びロックアウト状態を示すことができる。０１、００及び１０というビットシーケンスは、それぞれＡ、Ｂ及びＣデータ状態を示すことができる。ビットシーケンスは、上位ページのビット後に下位ページのビットが続くものとして書き込まれてもよい。８つのデータ状態の場合、１１１というビットシーケンスは、消去状態及びロックアウト状態を示すことができる。０１１、００１、１０１、１００、０００、０１０及び１１０というビットシーケンスは、それぞれＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＧデータ状態を示すことができる。ビットシーケンスは、上位ページのビット後に中間ページのビットが続き、その後に下位ページのビットが続くものとして書き込まれてもよい。

ＶＯ＜Ｖｔｈ＜ＶＦであるメモリセルの場合、オフセットベリファイラッチ＝真であり、データ状態ラッチ＝データ状態である。例えば、データ状態がＡデータ状態であるメモリセルの場合、ＶｖＡＯ＜Ｖｔｈ＜ＶｖＡであれば、オフセットベリファイラッチ＝真であり、データ状態ラッチ＝Ａデータ状態である。Ｖｔｈ＞ＶＦであるメモリセルの場合、オフセットベリファイラッチ＝真であり、データ状態ラッチ＝ロックアウトである。例えば、データ状態がＡデータ状態であるメモリセルの場合、Ｖｔｈ＞ＶｖＡであれば、オフセットベリファイラッチ＝真であり、データ状態ラッチ＝ロックアウトである。この場合、オフセットベリファイラッチの値は「無関係」である。

図９Ｂは、図６Ａのステップ６０５に整合する、プログラム動作中の図８Ｂのセンス回路内のセンスノードに対するプリチャージ動作の４つの例示的なケースを示す表である。時刻ｔ７、ｔ９、及びｔ１２は、図１０Ａ〜図１０Ｃ４で提供されるものと一致しており、特に、図１０Ｃ１、図１０Ｃ２、図１０Ｃ３及び図１０Ｃ４は、それぞれケース１、２、３及び４を表す。図９Ｂにおいて、ＶｓｅｎＶＯは、オフセットベリファイ電圧（ＶＯ）でベリファイ試験を行うためのセンスノードでのプリチャージ電圧を表し、ＶｓｅｎＶＦは、最終ベリファイ電圧（ＶＦ）でベリファイ試験を行うためのセンスノードでのプリチャージ電圧を表す。１つの手法では、ＶｓｅｎＶＯ＞ＶｓｅｎＶＦであり、その結果、異なるセンスノードで同時に発生するＶＯベリファイ試験及びＶＦベリファイ試験に対して、共通のセンス時間及びトリップ電圧を使用してもよい。

ケース１では、ＶＯでのベリファイ試験の場合、センスノードは、ｔ７でＶｓｅｎＶＯにプリチャージされ、ｔ９ではセンスノード電圧に変化はなく、その結果、センスノード電圧はＶｓｅｎＶＯを維持する。ＶＦでのベリファイ試験の場合、センスノードはｔ７でプリチャージされず、その結果、センスノードは０Ｖを維持し、ｔ９でＶｓｅｎＶＦにプリチャージされる。

ケース２では、ＶＯでのベリファイ試験の場合、センスノードはｔ７でプリチャージされず、その結果、センスノードは０Ｖを維持し、ｔ９でＶｓｅｎＶＯにプリチャージされる。ＶＦでのベリファイ試験の場合、センスノードは、ｔ７でＶｓｅｎＶＦにプリチャージされ、ｔ９ではセンスノード電圧に変化はなく、その結果、センスノード電圧はＶｓｅｎＶＦを維持する。

ケース３では、ＶＯでのベリファイ試験の場合、センスノードはｔ７でＶｓｅｎＶＦにプリチャージされ、更に、ｔ９でＶｓｅｎＶＦからＶｓｅｎＶＯにプリチャージされる。ＶＦでのベリファイ試験の場合、センスノードは、ｔ７でＶｓｅｎＶＦにプリチャージされ、ｔ９ではセンスノード電圧に変化はなく、その結果、センスノード電圧はＶｓｅｎＶＦを維持する。

ケース４では、ＶＯでのベリファイ試験の場合、センスノードは、ｔ７でＶｓｅｎＶＯにプリチャージされ、ｔ９及びｔ１２ではセンスノード電圧に変化はなく、その結果、センスノード電圧はＶｓｅｎＶＯを維持する。ＶＦでのベリファイ試験の場合、センスノードはｔ７でＶｓｅｎＶＯにプリチャージされ、ｔ９でおよそ０Ｖまで放電され、次いでｔ１２でＶｓｅｎＶＦに改めてプリチャージされる。

プリチャージの最適なケースは、センス回路の構成に基づいて変化してもよい。

図９Ｃは、図９Ａに整合する、プログラム動作中のデータラッチにおける例示的な値を示す。データラッチは、オフセットベリファイラッチ９００、上位ページラッチ９０１及び下位ページラッチ９０２を含み、選択されたワード線に沿って１つのメモリセルと関連付けられる。ラッチの集合内のビットの組み合わせは、下位ページビット後に上位ページビットが続き、その後にオフセットベリファイビットが続いて書き込まれてもよい。Ｅｒは消去状態であり、これは、禁止状態／ロックアウト状態Ａｉｎｈ、Ｂｉｎｈ、Ｃｉｎｈと同じビットの組み合わせ（１１１）を有する。Ａ、Ｂ及びＣの下のビットは、それぞれＡ、Ｂ又はＣデータ状態にプログラムされるべき、ロックアウトされておらず、低速プログラミングモードではないセルに対するものである。Ａｓｌｏｗ、Ｂｓｌｏｗ及びＣｓｌｏｗの下のビットは、それぞれＡ、Ｂ又はＣデータ状態にプログラムされるべき、低速プログラミングモードの（従って、ロックアウトされていない）セルに対するものである。

例えば、プログラミング中、Ａデータ状態のセルのラッチは、１００から１０１に、次いで１１１に遷移し、Ｂデータ状態のセルのラッチは、０００から００１に、次いで１１１に遷移し、Ｃデータ状態のセルのラッチは、０１０から０１１に、次いで１１１に遷移する。

図１０Ａ〜図１０Ｃ４では、縦軸は電圧を示し、横軸は時間を示す。更に、これらの横軸は、時間的に整列されている。期間ｔ０〜ｔ１５は、図７Ｃの期間ｔｐに相当し、１つのプログラム−ベリファイ反復を表す。プログラム−ベリファイ反復は、選択されたワード線にプログラム電圧が印加される期間ｔｐ１（ｔ１〜ｔ６）と、ベリファイ動作が行われる期間ｔｐ２（ｔ７〜ｔ１５）と、を含む。この例では、ベリファイ動作は、ＶｖＡＯのオフセットベリファイ電圧でのベリファイ試験と、ＶｖＡの最終ベリファイ電圧でのベリファイ試験と、を含む。

図１０Ａは、図７Ａ〜図７Ｃに整合する、期間ｔｐにおける例示的なビット線電圧を示す。縦軸は、ビット線電圧Ｖｂｌを示す。ｔ１からｔ６まで、Ｖｂｌは、低速プログラミングモードにある（例えば、ＶｖＡＯ＜Ｖｔｈ＜ＶｖＡである）セルに対して、プロット１０００ａで表わされるように、Ｖｂｌ＿ｓｌｏｗという高くなったレベルに設定されるか、又は高速プログラミングモードにある（例えば、Ｖｔｈ＜ＶｖＡＯである）セルに対して、プロット１０００ｂで表わされるように、０Ｖに設定される。Ｖｂｌは、ロックアウトモードにあるセルに対して、Ｖｂｌ＿ｉｎｈｉｂｉｔというロックアウトレベル（プロット１０００ｃ）に設定される。

ｔ７からｔ１５まで、ビット線は所望のレベルにプリチャージされて、センスノードを過度に速く放電することなしに、電流が、選択されたメモリセル及び関連するＮＡＮＤストリング内を流れることを可能にする。ビット線のプリチャージは、センスノードのプリチャージとは異なる。プロット１００１によって示すように、ビット線をレベルＶｂｌ＿ｐｃにプリチャージしてもよい。

図１０Ｂは、図７Ａ〜図７Ｃに整合する、期間ｔｐにおける例示的な選択されたワード線の電圧を示す。プログラム電圧は、ｔ２からｔ３において、初めの０ＶからレベルＶｐａｓｓに増加してもよく、このＶｐａｓｓは、選択されていないワード線に印加される電圧である。次いで、プログラム電圧はｔ３からｔ４において更にＶｐｇｍまで増加する。次いで、プログラム電圧はｔ５においてＶｐｇｍから０Ｖに低下する。最終ベリファイ電圧が、選択されたワード線にｔ７からｔ１５において印加され、これは図７Ｃに整合する。この例ではＶｖＡが印加される。

図１０Ｃ１は、図７Ａ〜図７Ｃ及び図９Ｂのプリチャージのケース１に整合する、期間ｔｐにおける例示的なセンスノード電圧を示す。第１のプリチャージ処理がｔ７において開始する。特に、センスノードは、ｔ７からｔ８において０ＶからＶｓｅｎＶＯにプリチャージされ（プロット１０１０）、ｔ８からｔｄ１までＶｓｅｎＶＯを維持する。ｔｄ１において、センスノードはビット線に電気的に接続され、その結果、センスノード電圧は減衰することができる。プロット１０１０ａは、センス時間ｔｓ１においてトリップ電圧Ｖｔｒｉｐよりも高い電圧への比較的少量の減衰を示す。これは、Ｖｔｈ＞ＶｖＡＯであることを示す。プロット１０１０ｂは、ｔｓ１においてＶｔｒｉｐよりも低い電圧への比較的多量の減衰を示す。これは、Ｖｔｈ＜ＶｖＡＯであることを示す。

第２のプリチャージ処理がｔ９において開始する。特に、センスノードは、ｔ９からｔ１０において０ＶからＶｓｅｎＶＦにプリチャージされ（プロット１０１２）、ｔ１０からｔｄ１までＶｓｅｎＶＦを維持する。ｔｄ１において、センスノードはビット線に電気的に接続され、その結果、センスノード電圧は減衰することができる。プロット１０１２ａは、ｔｓ１においてＶｔｒｉｐよりも高い電圧への比較的少量の減衰を示す。これは、Ｖｔｈ＞ＶｖＡであることを示す。プロット１０１２ｂは、ｔｓ１においてＶｔｒｉｐよりも低い電圧への比較的多量の減衰を示す。これは、Ｖｔｈ＜ＶｖＡであることを示す。

４つのケースのそれぞれにおいて、ｔｄ１における減衰期間の開始時、幾つかのセンスノードはＶｓｅｎＶＯのプリチャージ電圧を有し、一方、他のセンスノードはＶｓｅｎＶＦのプリチャージ電圧を有する。

上述したように、ＶｓｅｎＶＯ及びＶｓｅｎＶＦの大きさは、これらの異なる電圧にプリチャージされるセンス回路で共通の放電期間及びトリップ電圧が使用されるように設定されてもよい。メモリセルの電流−電圧（Ｉ−Ｖ）曲線を使用して電圧を設定してもよい。

図１０Ｃ２は、図７Ａ〜図７Ｃ及び図９Ｄのプリチャージのケース２に整合する、期間ｔｐにおける例示的なセンスノード電圧を示す。第１のプリチャージ処理がｔ７において開始する。特に、センスノードは、ｔ７からｔ８において０ＶからＶｓｅｎＶＦにプリチャージされ（プロット１０２０）、ｔ８からｔｄ１までＶｓｅｎＶＦを維持する。ｔｄ１において、センスノードはビット線に電気的に接続され、その結果、センスノード電圧は減衰することができる。プロット１０２０ａは、ｔｓ１においてＶｔｒｉｐよりも高い電圧への比較的少量の減衰を示す。これは、Ｖｔｈ＞ＶｖＡであることを示す。プロット１０２０ｂは、ｔｓ１においてＶｔｒｉｐよりも低い電圧への比較的多量の減衰を示す。これは、Ｖｔｈ＜ＶｖＡであることを示す。

第２のプリチャージ処理がｔ９において開始する。特に、センスノードは、ｔ９からｔ１１において０ＶからＶｓｅｎＶＯにプリチャージされ（プロット１０２２）、ｔ１１からｔｄ１までＶｓｅｎＶＯを維持する。ｔｄ１において、センスノードはビット線に電気的に接続され、その結果、センスノード電圧は減衰することができる。プロット１０２２ａは、ｔｓ１においてＶｔｒｉｐよりも高い電圧への比較的少量の減衰を示す。これは、Ｖｔｈ＞ＶｖＡＯであることを示す。プロット１０２２ｂは、ｔｓ１においてＶｔｒｉｐよりも低い電圧への比較的多量の減衰を示す。これは、Ｖｔｈ＜ＶｖＡＯであることを示す。

図１０Ｃ３は、図７Ａ〜図７Ｃ及び図９Ｄのプリチャージのケース３に整合する、期間ｔｐにおける例示的なセンスノード電圧を示す。第１のプリチャージ処理がｔ７において開始する。特に、センスノードは、ｔ７からｔ８において０ＶからＶｓｅｎＶＦにプリチャージされ（プロット１０３０）、ｔ８からｔｄ１までＶｓｅｎＶＦを維持する（プロット１０３０ｃ）。ｔｄ１において、センスノードはビット線に電気的に接続され、その結果、センスノード電圧は減衰することができる。プロット１０３０ａは、ｔｓ１においてＶｔｒｉｐよりも高い電圧への比較的少量の減衰を示す。これは、Ｖｔｈ＞ＶｖＡであることを示す。プロット１０３０ｂは、ｔｓ１においてＶｔｒｉｐよりも低い電圧への比較的多量の減衰を示す。これは、Ｖｔｈ＜ＶｖＡであることを示す。

第２のプリチャージ処理がｔ９において開始する。特に、センスノードは、ｔ９においてＶｓｅｎＶＦからＶｓｅｎＶＯにプリチャージされ（プロット１０３２）、ｔｄ１までＶｓｅｎＶＯを維持する。ｔｄ１において、センスノードはビット線に電気的に接続され、その結果、センスノード電圧は減衰することができる。プロット１０３２ａは、ｔｓ１においてＶｔｒｉｐよりも高い電圧への比較的少量の減衰を示す。これは、Ｖｔｈ＞ＶｖＡＯであることを示す。プロット１０３２ｂは、ｔｓ１においてＶｔｒｉｐよりも低い電圧への比較的多量の減衰を示す。これは、Ｖｔｈ＜ＶｖＡＯであることを示す。

図１０Ｃ４は、図７Ａ〜図７Ｃ及び図９Ｄのプリチャージのケース４に整合する、期間ｔｐにおける例示的なセンスノード電圧を示す。第１のプリチャージ処理がｔ７において開始する。特に、センスノードは、ｔ７からｔ８において０ＶからＶｓｅｎＶＯにプリチャージされ（プロット１０４０）、ｔ８からｔｄ２までＶｓｅｎＶＯを維持する（プロット１０４０ｃ）。ｔｄ２において、センスノードはビット線に電気的に接続され、その結果、センスノード電圧は減衰することができる。プロット１０４０ａは、ｔｓ２においてＶｔｒｉｐよりも高い電圧への比較的少量の減衰を示す。Ｖｔｒｉｐは、長い破線で示されている。これは、Ｖｔｈ＞ＶｖＡＯであることを示す。プロット１０４０ｂは、ｔｓ２においてＶｔｒｉｐよりも低い電圧への比較的多量の減衰を示す。これは、Ｖｔｈ＜ＶｖＡであることを示す。

第２のプリチャージ処理もｔ７において開始する。特に、センスノードは、ｔ７からｔ８において０ＶからＶｓｅｎＶＯにプリチャージされる（プロット１０４０）。しかしながら、この処理では、センスノードはｔ９においてＶｓｅｎＶＯから０Ｖに戻るように放電され（プロット１０４２ｃ）、ｔ１２まで０Ｖを維持する。次いで、センスノードは、ｔ１２において０ＶからＶｓｅｎＶＦにプリチャージされ（プロット１０４２ｄ）、ｔｄ２までＶｓｅｎＶＦを維持する。ｔｄ２において、センスノードはビット線に電気的に接続され、その結果、センスノード電圧は減衰することができる。プロット１０４２ａは、センス時間ｔｓ２においてＶｔｒｉｐよりも高い電圧への比較的少量の減衰を示す。これは、Ｖｔｈ＞ＶｖＡＯであることを示す。プロット１０４２ｂは、ｔｓ２においてＶｔｒｉｐよりも低い電圧への比較的多量の減衰を示す。これは、Ｖｔｈ＜ＶｖＡであることを示す。

図１１Ａは、図９Ｄのプリチャージのケース１を実装するための例示的な処理のフローチャートを示す。図８Ｂ、図１０Ｃ１及び図１２Ａも参照されたい。ステップ１１００では、各センス回路について、センス回路コントローラが、オフセットベリファイラッチからＬＢＵＳにビット電圧を転送する。ＬＢＵＳは、第１のトランジスタの制御ゲートに接続されている。例えば、コントローラは、図１２Ａのトランジスタ１２０２又は１２０６に電圧を供給してもよく、このトランジスタはビット電圧をＬＢＵＳに供給する。これに続いて、センス回路によって検知されているメモリセルが、ＶＯセル（オフセットベリファイ試験にかけられるＶｔｈ＜ＶＯであるセル）であるか、ＶＦセル（ベリファイ高試験にかけられるＶＯ＜Ｖｔｈ＜ＶＦであるセル）であるか、又はロックアウトセル（ベリファイ試験にかける必要がないＶｔｈ＞ＶＦであるセル）であるかに応じて３つの処理のうちの１つが続く。各処理は、図１１Ａ〜図１１Ｄにおいて、垂直の破線で分離されている垂直列内のステップによって表わされる。

ＶＯセルの場合、ビット電圧がオフセットベリファイラッチ＝偽であることを示す（ステップ１１０１）。ＶＦセル及びロックアウトセルの場合、ビット電圧がオフセットベリファイラッチ＝真であることを示す（ステップ１１０２）。ＶＯセルの場合、第１のトランジスタ（例えば、図１２Ａのトランジスタ１２３６）が、第２のトランジスタ１２３８のドレイン１２３７に電源電圧（Ｖｄｄ）を供給する（ステップ１１０３）。即ち、第１のトランジスタの制御ゲートのビット電圧が第１のトランジスタを導電状態にし、その結果、第１のトランジスタのドレインのＶｄｄが第２のトランジスタのドレイン１２３７へ流れることができる。ＶＦセル及びロックアウトセルの場合、第１のトランジスタが、第２のトランジスタのドレインから電源電圧を遮断する（ステップ１１０４）。即ち、第１のトランジスタの制御ゲートのビット電圧が第１のトランジスタを非導電状態にし、その結果、第１のトランジスタのドレインのＶｄｄは、第２のトランジスタのドレインへ流れることができない。ステップ１１０５では、コントローラが、各センス回路内の第２のトランジスタの制御ゲートにＶｓｅｎＶＯ＋Ｖｔｈを供給する。

ステップ１１０６では、ＶＯセルの場合、センスノードはＶｓｅｎＶＯにプリチャージされる。ステップ１１０７では、ＶＦセル及びロックアウトセルの場合、センスノードはプリチャージされず、０Ｖを維持する。ステップ１１０８では、ＶＯセル、ＶＦセル、及びロックアウトセルに対して、コントローラがデータ状態ラッチを読み出す。ステップ１１０９では、ＶＯセル及びＶＦセルについて、データ状態ラッチはセルがロックアウトされていないことを示す。ステップ１１１０では、ロックアウトセルについて、データ状態ラッチはセルがロックアウトされていることを示す。ステップ１１１１では、ＶＯセル及びＶＦセルについて、コントローラがＬＢＵＳの電圧を設定して第１のトランジスタを導電状態にする。ステップ１１１２では、ロックアウトセルについて、コントローラがＬＢＵＳの電圧を設定して第１のトランジスタを非導電状態にする。ステップ１１１３では、コントローラが、各センス回路内の第２のトランジスタの制御ゲートにＶｓｅｎＶＦ＋Ｖｔｈを供給する。ステップ１１１４では、ＶＯセルについてＶｓｅｎＶＯ＞ＶｓｅｎＨＬであるため、センスノードはＶｓｅｎＶＯを維持する。ステップ１１１５では、ＶＦセルについてセンスノードはＶｓｅｎＶＦにプリチャージされる。ステップ１１１６では、センスノードはプリチャージされず、０Ｖを維持する。任意選択的に、ロックアウトセルのセンス回路をプリチャージすることも可能であり、なぜなら、これらのセルについていかなる検知結果も使用されないからである。しかしながら、ロックアウトセルのセンス回路のプリチャージを回避することにより、電力消費を低減することができる。

図１１Ｂは、図９Ｄのプリチャージのケース２を実装するための例示的な処理のフローチャートを示す。図８Ｂ、図１０Ｃ２及び図１２Ａも参照されたい。ステップ１１２０では、各センス回路について、センス回路コントローラが、オフセットベリファイラッチからＬＢＵＳにビット電圧を転送する。ＬＢＵＳは、第１のトランジスタの制御ゲートに接続されている。これに続いて、センス回路によって検知されているメモリセルがＶＯセルであるか、ＶＦセルであるか、又はロックアウトセルであるかに応じて３つの処理のうちの１つが続く。

ＶＯセルの場合、ビット電圧がオフセットベリファイラッチ＝偽であることを示す（ステップ１１２１）。ＶＦセル及びロックアウトセルの場合、ビット電圧がオフセットベリファイラッチ＝真であることを示す（ステップ１１２２）。ＶＯセルの場合、第１のトランジスタ（例えば、図１２Ａのトランジスタ１２３６）が、第２のトランジスタのドレインから電源電圧を遮断する（ステップ１１２３）。ＶＦセル及びロックアウトセルの場合、第１のトランジスタが、第２のトランジスタ１２３８のドレイン１２３７に電源電圧（Ｖｄｄ）を供給する（ステップ１１２４）。ステップ１１２５では、コントローラが、各センス回路内の第２のトランジスタの制御ゲートにＶｓｅｎＶＦ＋Ｖｔｈを供給する。

ステップ１１２６では、ＶＯセルの場合、センスノードはプリチャージされず、０Ｖを維持する。ステップ１１２７では、ＶＦセル及びロックアウトセルの場合、センスノードはＶｓｅｎＶＦにプリチャージされる。ステップ１１２８では、ＶＯセル、ＶＦセル、及びロックアウトセルに対して、コントローラがデータ状態ラッチを読み出す。ステップ１１２９では、ＶＯセル及びＶＦセルについて、データ状態ラッチはセルがロックアウトされていないことを示す。ステップ１１３０では、ロックアウトセルについて、データ状態ラッチはセルがロックアウトされていることを示す。ステップ１１３１では、ＶＯセルについて、コントローラがＬＢＵＳの電圧を設定して第１のトランジスタを導電状態にする。ステップ１１３２では、ＶＦセル及びロックアウトセルについて、コントローラがＬＢＵＳの電圧を設定して第１のトランジスタを非導電状態にする。

ステップ１１３３では、コントローラが、各センス回路内の第２のトランジスタの制御ゲートにＶｓｅｎＶＯ＋Ｖｔｈを供給する。ステップ１１３４では、ＶＯセルについて、センスノードはＶｓｅｎＶＯにプリチャージされる。ステップ１１３５では、ＶＦセル及びロックアウトセルについて、センスノードはＶｓｅｎＶＦのままである。

図１１Ｃは、図９Ｄのプリチャージのケース３を実装するための例示的な処理のフローチャートを示す。図８Ｂ、図１０Ｃ３及び図１３も参照されたい。ステップ１１４０では、各センス回路について、コントローラがオフセットベリファイラッチ及びデータ状態ラッチを読み出して、ＶＯ、ＶＦ、及びロックアウトセルを識別する。これに続いて、センス回路によって検知されているメモリセルがＶＯセルであるか、ＶＦセルであるか、又はロックアウトセルであるかに応じて３つの処理のうちの１つが続く。ＶＯセル及びＶＦセルの場合、コントローラが、第１のトランジスタのドレインに接続されたＬＢＵＳに電源電圧を設定する（ステップ１１４１）。例えば、図１３でドレインＤＲを有するトランジスタ１３３０を参照されたい。ロックアウトセルの場合、コントローラがＬＢＵＳに０Ｖを設定する（ステップ１１４２）。ステップ１１４３では、コントローラが、各センス回路内の第１のトランジスタの制御ゲートにＶｓｅｎＶＦ＋Ｖｔｈを供給する。

ステップ１１４４では、ＶＯセル及びＶＦセルの場合、センスノードはＶｓｅｎＶＦにプリチャージされる。ステップ１１４５では、ロックアウトセルの場合、センスノードはプリチャージされず、０Ｖを維持する。ステップ１１４６では、コントローラが、ＬＢＵＳ／第１のトランジスタのドレインに０Ｖを設定する。これは、ＶＦセルの更なるプリチャージを防止する。ステップ１１４７では、コントローラが、各センス回路内の第１のトランジスタの制御ゲートにＶｓｅｎＶＯ＋Ｖｔｈを供給する。ステップ１１４８では、ＶＯセルの場合、センスノードはＶｓｅｎＶＦからＶｓｅｎＶＯにプリチャージされる。ステップ１１４９では、ＶＦセルの場合、センスノードはＶｓｅｎＶＦを維持する。ステップ１１５０では、ロックアウトセルの場合、センスノードはプリチャージされず、０Ｖを維持する。

図１１Ｄは、図９Ｄのプリチャージのケース４を実装するための例示的な処理のフローチャートを示す。図８Ｂ、図１０Ｃ４及び図１３も参照されたい。ステップ１１６０では、各センス回路について、コントローラがオフセットベリファイラッチ及びデータ状態ラッチを読み出して、ＶＯ、ＶＦ、及びロックアウトセルを識別する。これに続いて、センス回路によって検知されているメモリセルがＶＯセルであるか、ＶＦセルであるか、又はロックアウトセルであるかに応じて３つの処理のうちの１つが続く。ＶＯセル及びＶＦセルの場合、コントローラが、第１のトランジスタのドレインに接続されたＬＢＵＳに電源電圧を設定する（ステップ１１６１）。例えば、図１３でドレインＤＲを有するトランジスタ１３３０を参照されたい。ロックアウトセルの場合、コントローラがＬＢＵＳに０Ｖを設定する（ステップ１１６２）。ステップ１１６３では、コントローラが、各センス回路内の第１のトランジスタの制御ゲートにＶｓｅｎＶＯ＋Ｖｔｈを供給する。

ステップ１１６４では、ＶＯセル及びＶＦセルの場合、センスノードはＶｓｅｎＶＯにプリチャージされる。ステップ１１６５では、ロックアウトセルの場合、センスノードはプリチャージされず、０Ｖを維持する。ステップ１１６６では、ＶＦセルの場合、コントローラがＬＢＵＳを放電する。ステップ１１６７では、コントローラが、ＬＢＵＳ／第１のトランジスタのドレインに０Ｖを設定する。これは、ＶＯセルの更なるプリチャージを防止する。ステップ１１６８では、ＶＦセルの場合、コントローラがＬＢＵＳに電源電圧を設定する。ステップ１１６９では、コントローラが、各センス回路内の第１のトランジスタの制御ゲートにＶｓｅｎＶＦ＋Ｖｔｈを供給する。ステップ１１７０では、ＶＯセルの場合、センスノードはＶｓｅｎＶＯを維持する。ステップ１１７１では、ＶＦセルの場合、センスノードは０ＶからＶｓｅｎＶＦにプリチャージされる。ステップ１１７２では、ロックアウトセルの場合、センスノードはプリチャージされず、０Ｖを維持する。

図１２Ａは、図８Ａ及び図８Ｂに整合する、例示的なセンス回路１２００の回路図の第１の部分を示す。図１２Ａ、図１２Ｂ及び図１３では様々な回路記号を使用してトランジスタを示す。例えば、トランジスタ１２０２はｎＭＯＳ、例えば、ｎ型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。トランジスタ１２２３はｐＭＯＳ、例えばｐ型ＭＯＳＦＥＴである。トランジスタ１２１０は、部分絶縁化電界効果トランジスタ（ＰｉＦＥＴ）である。接地電位は、逆三角形で表わされている。センス回路コントローラから様々な制御電圧を供給することができる。これらには、ＴＲＩ、ＴＲＬ、ＴＰＩｎ、ＴＰＩ、ＳＤＩ、ＳＤＯ、ＢＬＣ、ＸＸＬ、ＮＬＯ、ＳＴＢｎ、ＬＳＬＨｎ、ＢＬＱ、ＳＴＢ、ＬＳＬ、ＬＰＣ、ＮＲ及びＬ２Ｌｎ、並びにクロック信号ＣＬＫなどの多数の制御ゲート電圧が含まれる。１つの手法では、制御電圧は各センス回路で共通である。

オフセットベリファイラッチ１２０１は、直列に接続されたトランジスタ１２０３、１２０４及び１２０５の第１の集合と、直列に接続されたトランジスタ１２０７、１２０８及び１２０９の第２の集合と、を含む。トランジスタ１２０８及び１２０９の制御ゲートは、互いに接続され、トランジスタ１２０４及び１２０５間の点１２０４ａに接続されている。トランジスタ１２０４及び１２０５の制御ゲートは、互いに接続され、トランジスタ１２０８及び１２０９間の点１２０８ａに接続されている。トランジスタ１２０２は、制御電圧ＴＲＩによって導電状態にされて、点１２０４ａから二重線で表わされるローカルバスＬＢＵＳに電圧を供給することができる。同様に、トランジスタ１２０６は、制御電圧ＴＲＬによって導電状態にされて、点１２０８ａからＬＢＵＳに電圧を供給することができる。このようにして、低ベリファイラッチによって格納されるビット電圧をＬＢＵＳに直接的に転送し、供給することができる。例えば、点１２０８ａは、このラッチのビット電圧を格納してもよい。

センス回路の領域１２２０は、ＶＤＤをＬＢＵＳ又はデータ線１２２４に接続することができるトランジスタ１２２１、１２２２及び１２２３を含む。トランジスタ１２２５により、データ線をデータバスＤＢＵＳに接続することができる。点１２１０ａを、トランジスタ１２１２を介してグランドに接続することができる。

トランジスタ１２１３及び１２１５が導電状態にされる場合、センスノードＳＥＮをビット線１２１４に接続することができる。実際には、トランジスタ１２１３は、ビット線の電圧を設定する電圧クランプ（図８Ｂの電圧クランプ８２４又は８４４を表す）であり、トランジスタ１２１５（図８Ｂのセンスノードからビット線（ＢＬ）へのスイッチ８２３又は８４３を表す）は、検知中の放電期間の開始時に導電状態に切り替えられて、センスノードをビット線に電気的に接続する。ビット線の電圧は、トランジスタ１２１３のＶｂｌｃ−Ｖｔｈに等しい。例えば制御ゲート電圧がトランジスタ１２１３に印加されている間にトランジスタ１２１３に十分に高いドレイン電圧を供給することによってビット線をプリチャージするために、トランジスタ１２１０及び１２１１を用いて、点１２１１ａに電圧ＶＦＳＡを供給することができる。点１２１１ａにはトランジスタ１２１６も接続されている。

トリップラッチ１２３０は、直列に接続されたトランジスタ１２３１、１２３２、１２３３及び１２３４の第１の集合と、直列に接続されたトランジスタ１２３６、１２３８、１２４２及び１２４３の第２の集合と、を含む。トランジスタ１２３６は、ＶＤＤに接続されたドレイン１２３５と、トランジスタ１２３８のドレイン１２３７に接続されたソースと、を含む。点１２４１は、トランジスタ１２３８のソースである。ライン１２３１ａは、トランジスタ１２３１の制御ゲート、センスノード及び（トランジスタ１２４５を介して）ＬＢＵＳに接続されている。ＬＢＵＳは、トランジスタ１２３６の制御ゲート１２３９、トランジスタ１２４３の制御ゲート、トランジスタ１２４４のドレイン及びトランジスタ１２５２に接続されている。また、トランジスタ１２３８のドレイン１２３７は、トランジスタ１２５１に接続されている。

トリップラッチでは、ＬＢＵＳの電圧はトランジスタ１２３６の制御ゲート電圧であり、この電圧はトランジスタ１２３６を導電状態又は非導電状態にする。導電状態では、ＶＤＤがトランジスタ１２３８（図８Ｂの電圧クランプ８２１又は８４１を表す）に供給され、それにより、このトランジスタは点１２４１に、トランジスタ１２３８の制御ゲート電圧からトランジスタ１２３８の閾値電圧を引いた電圧に等しい電圧を供給することができる。点１２４１は、ライン１２４１ａを介してセンスノードに直接的に接続されている。電圧Ｖｌｓｌｈｎは、トランジスタ１２３８の制御ゲート１２４０の電圧であり、このトランジスタ１２３８は、トランジスタ１２３６が導電状態にあり、トランジスタ１２３８に電源電圧を供給したと仮定して、センスノードのプリチャージ電圧を設定する。トランジスタ１２３６が非導電状態であり、トランジスタ１２３８に電源電圧を供給していなかった場合、トランジスタ１２３８はプリチャージ電圧を設定することができない。

図１２Ｂは、図１２Ａの回路図の第２の部分を示す。３つのラッチ１２６０、１２７０及び１２８０、例えばそれぞれ第１、第２及び第３のデータ状態ラッチが例として設けられている。１つの手法では、ロックアウト状態と同じビットの組み合わせを使用可能な消去状態を含む８つの可能なデータ状態のうちの１つを特定するために、各ラッチに１ビットずつ合計３ビットが格納される。各ラッチは、類似の構成を有しており、ＬＢＵＳに接続されてビット電圧をＬＢＵＳに転送し、次いでＤＢＵＳを介してビット電圧をセンス回路コントローラに転送することができる。センス回路コントローラから様々な制御電圧を供給することができる。これらは、ＡＲＩ、ＡＲＬ、ＡＰＩｎ、ＡＰＬｎ、ＢＲＩ、ＢＲＬ、ＢＰＩｎ、ＢＰＬｎ、ＣＲＩ、ＣＲＬ、ＣＰＩａ及びＣＰＬｎなどの多数の制御ゲート電圧を含む。１つの手法では、制御電圧は各センス回路で共通である。

データ状態ラッチ１２６０は、直列に接続されたトランジスタ１２６２、１２６３及び１２６４の第１の集合と、直列に接続されたトランジスタ１２６６、１２６７及び１２６８の第２の集合と、を含む。トランジスタ１２６３及び１２６４の制御ゲートは、互いに接続され、トランジスタ１２６７及び１２６８間の点１２６６ａに接続されている。トランジスタ１２６７及び１２６８の制御ゲートは、互いに接続され、トランジスタ１２６３及び１２６４間の点１２６３ａに接続されている。トランジスタ１２６１は、制御電圧ＡＲＩによって導電状態にされて、点１２６３ａからＬＢＵＳに電圧を供給することができる。点１２６３ａは、そのラッチのビット電圧を格納することができる。同様に、トランジスタ１２６５は、制御電圧ＡＲＬによって導電状態にされて、点１２６６ａからＬＢＵＳに電圧を供給することができる。このようにして、データ状態ラッチによって格納されるビット電圧をＬＢＵＳに直接的に転送し、供給することができる。

データ状態ラッチ１２７０は、直列に接続されたトランジスタ１２７２、１２７３及び１２７４の第１の集合と、直列に接続されたトランジスタ１２７６、１２７７及び１２７８の第２の集合と、を含む。トランジスタ１２７３及び１２７４の制御ゲートは、互いに接続され、トランジスタ１２７７及び１２７８間の点１２７６ａに接続されている。トランジスタ１２７７及び１２７８の制御ゲートは、互いに接続され、トランジスタ１２７３及び１２７４間の点１２７３ａに接続されている。点１２７３ａは、そのラッチのビット電圧を格納することができる。トランジスタ１２７１は、制御電圧ＢＲＩによって導電状態にされて、点１２７３ａからＬＢＵＳに電圧を供給することができる。同様に、トランジスタ１２７５は、制御電圧ＢＲＬによって導電状態にされて、点１２７６ａからＬＢＵＳに電圧を供給することができる。このようにして、データ状態ラッチによって格納されるビット電圧をＬＢＵＳに直接的に転送し、供給することができる。

データ状態ラッチ１２８０は、直列に接続されたトランジスタ１２８２、１２８３及び１２８４の第１の集合と、直列に接続されたトランジスタ１２８６、１２８７及び１２８８の第２の集合と、を含む。トランジスタ１２８３及び１２８４の制御ゲートは、互いに接続され、トランジスタ１２８７及び１２８８間の点１２８６ａに接続されている。トランジスタ１２８７及び１２８８の制御ゲートは、互いに接続され、トランジスタ１２８３及び１２８４間の点１２８３ａに接続されている。点１２８３ａは、そのラッチのビット電圧を格納することができる。トランジスタ１２８１は、制御電圧ＣＲＩによって導電状態にされて、点１２８３ａからＬＢＵＳに電圧を供給することができる。同様に、トランジスタ１２８５は、制御電圧ＣＲＬによって導電状態にされて、点１２８６ａからＬＢＵＳに電圧を供給することができる。このようにして、データ状態ラッチによって格納されるビット電圧をＬＢＵＳに直接的に転送し、供給することができる。

検知中、点１２０８ａにおいてオフセットベリファイラッチ１２０１内のビットの値に基づくＬＢＵＳのプリチャージがトランジスタ１２０６を介して行われる。トランジスタ１２３６及び１２３８を介してセンスノードのプリチャージが行われる。データ状態ラッチに基づくＬＢＵＳの条件付きのプリチャージがラッチ１２６０内の点１２６３ａ及びトランジスタ１２６１、ラッチ１２７０内の点１２７３ａ及びトランジスタ１２７１、並びにラッチ１２８０内の点１２８３ａ及びトランジスタ１２８１を介して行われる。

図１３は、図８Ａ及び図８Ｂに整合する、他の例示的なセンス回路１３００の回路図を示す。センス回路コントローラから様々な制御電圧を供給することができる。これらは、ＳＲＩｎ、ＳＲＬｎ、ＤＳＷ、ＢＬＣ、ＢＬＶ、ＢＬＳ、ＬＡＴ＿Ｓ、ＩＮＶ＿Ｓ、ＢＬＶ、ＳＳＬ、ＨＬＬ、ＳＴＲＢ、ＣＬＫ、ＬＰＣ、ＩＮＶ＿Ｔ、ＬＡＴ＿Ｔ、ＡＲＩ、ＡＲＬ、ＡＲＷ、ＡＯＬ、ＢＲＩ、ＢＲＬ、ＢＲＷ及びＢＯＬ、並びにクロック信号ＣＬＫなどの多数の制御ゲート電圧を含む。１つの手法では、制御電圧は各センス回路で共通である。

トリップラッチ１３１０は、直列に接続されたトランジスタ１３１２、１３１３及び１３１４の第１の集合と、直列に接続されたトランジスタ１３１５、１３１６及び１３１７の第２の集合と、を含む。トランジスタ１３１３及び１３１４の制御ゲートは、互いに接続され、トランジスタ１３１６及び１３１７間の点ＬＡＴ＿Ｓｔに接続されている。トランジスタ１３１６及び１３１７の制御ゲートは、互いに接続され、トランジスタ１３１３及び１３１４間の点ＩＮＶ＿Ｓｔに接続されている。トランジスタ１３１１は、制御電圧ＳＲＩｎによって導電状態にされて、点ＩＮＶ＿ＳｔからＬＢＵＳに電圧を供給することができる。同様に、トランジスタ１３１８は、制御電圧ＳＲＬｎによって導電状態にされて、点ＬＡＴ＿ＳｔからＬＢＵＳに電圧を供給することができる。このようにして、トリップラッチによって格納されるビット電圧をＬＢＵＳに直接的に転送し、供給することができる。同様に、センスノードＳＥＮの減衰に基づいて、トリップラッチにおいてビット値を設定することができる。

幾つかのデータ状態ラッチを設けることができる。一例として、第１のデータ状態ラッチ１３４０及び第２のデータ状態ラッチ１３６０を示す。第１のデータ状態ラッチ１３４０は、直列に接続されたトランジスタ１３４１、１３４２及び１３４４の第１の集合と、直列に接続されたトランジスタ１３４６、１３４７及び１３４８の第２の集合と、を含む。トランジスタ１３４２及び１３４４の制御ゲートは、互いに接続され、トランジスタ１３４７及び１３５０間の点ＬＡＴ＿Ｔａに接続されている。トランジスタ１３４７及び１３５０の制御ゲートは、互いに接続され、トランジスタ１３４２及び１３４４間の点ＩＮＶ＿Ｔａに接続されている。トランジスタ１３４３は、制御電圧ＡＲＩによって導電状態にされて、トランジスタ１３４５を介して点ＩＮＶ＿ＴａからＬＢＵＳに電圧を供給することができる。同様に、トランジスタ１３４８は、制御電圧ＡＲＬによって導電状態にされて、点ＬＡＴ＿ＴａからＬＢＵＳに電圧を供給することができる。このようにして、データ状態ラッチによって格納されるビット電圧をＬＢＵＳに供給することができ、又はＬＢＵＳによって設定することができる。ＬＡＴ＿Ｔａは、トランジスタ１３４８及び１３４９を介してグランドに接続することもできる。ＬＢＵＳは、トランジスタ１３５１及び１３４９を介してグランドに接続することができる。トランジスタ１３７０はＬＢＵＳに応じて、データ状態ラッチ１３４０がグランドに接続されているか否かを制御する。

第２のデータ状態ラッチ１３６０は、直列に接続されたトランジスタ１３６１、１３６２及び１３６４の第１の集合と、直列に接続されたトランジスタ１３６６、１３６７及び１３６８の第２の集合と、を含む。トランジスタ１３６２及び１３６４の制御ゲートは、互いに接続され、トランジスタ１３６７及び１３７０間の点ＬＡＴ＿Ｔｂに接続されている。トランジスタ１３６７及び１３７０の制御ゲートは、互いに接続され、トランジスタ１３６２及び１３６４間の点ＩＮＶ＿Ｔｂに接続されている。トランジスタ１３６３は、制御電圧ＢＲＩによって導電状態にされて、トランジスタ１３６５を介して点ＩＮＶ＿ＴｂからＬＢＵＳに電圧を供給することができる。同様に、トランジスタ１３６８は、制御電圧ＢＲＬによって導電状態にされて、点ＬＡＴ＿ＴｂからＬＢＵＳに電圧を供給することができる。このようにして、データ状態ラッチによって格納されるビット電圧をＬＢＵＳに供給することができ、又はＬＢＵＳによって設定することができる。ＬＡＴ＿Ｔｂは、トランジスタ１３６８及び１３６９を介してグランドに接続することもできる。ＬＢＵＳは、トランジスタ１３７１及び１３６９を介してグランドに接続することができる。トランジスタ１３７２はＬＢＵＳに応じて、データ状態ラッチ１３６０がグランドに接続されているか否かを制御する。

ＬＢＵＳは、トランジスタ１３３０（図８Ｂの電圧クランプ８２４又は８４４を表す）のドレインに接続されて、このトランジスタが、センスノードのプリチャージ電圧を制御ゲート電圧ＶｈｌｌからトランジスタのＶｔｈを引いた電圧に設定できるようにする電圧を供給する。従って、各センス回路は、共通のＶｈｌｌがセンス回路に供給されている間、プリチャージを行うか又はプリチャージを行わないように構成されてもよい。即ち、ＬＢＵＳが０Ｖであるか又は他の低い値である場合、プリチャージは行われない。ＬＢＵＳが（トランジスタ１３７１によって供給される電源電圧に基づいた）十分に高い電圧である場合、トランジスタ１３３０はそのソースにおいてＶｈｌｌ−Ｖｔｈをセンスノードに供給する。トランジスタ１３７１は、そのトランジスタのＶｌｐｃ−Ｖｔｈに等しい電圧をＬＢＵＳに供給する。

（図８Ａのセンスノードからビット線（ＢＬ）へのスイッチ８２３又は８４３を表す）トランジスタ１３２９は、検知処理の放電期間の開始時、センスノードがビット線１３２３と通信するのを可能にする。トランジスタ１３２０はビット線のプリチャージ電圧を設定し、トランジスタ１３２２はビット線をトランジスタ１３２０に接続する。

トランジスタ１３２１は点１３２０ａを電圧ＶＯＳＡに接続する。トランジスタ１３２５及び１３２６は、電源とグランドとの間に設けられる。トランジスタ１３２４及び１３２８は、点１３２９ａとグランドとの間に設けられる。コンデンサＣは、センスノード及びクロック信号によってチャージされる。センスノードはトランジスタ１３３０のソース側にあり、これにより、このトランジスタによってプリチャージされてもよい。センスノードの電圧は、電圧検知トランジスタであるトランジスタ１３３２の制御ゲートに供給される。従って、検知時、トランジスタ１３３２は、放電量が少ない場合には導電状態になり、放電量が多い場合には非導電状態になる。トランジスタ１３３２が導電状態にあるか又は非導電状態にあるかに従って、ラッチの値は０又は１に設定されてバスを介してセンス回路コントローラに出力され、選択されたメモリセルが、それぞれ非導電状態にあるか又は導電状態にあるかを示す。例えば、トランジスタ１３３１を導電状態にしてラッチ１３１０をフリップするように試みることができる。１つの手法では、ラッチは、トランジスタ１３３２が導電状態である場合にはフリップされ、又はトランジスタ１３３２が導電状態ではない場合にはフリップされない。

トランジスタ１３２７及び１３３３は、センスノードをグランドに接続することができる。

検知中、トランジスタ１３７１及び１３３０を介してＬＢＵＳのプリチャージが行われ、トランジスタ１３３０を介してセンスノードのプリチャージが行われる。トランジスタ１３３０及び１３５１を介してセンスノードの放電を行うことができる。

従って、一実施形態では、装置は、第１のセンスノードを有する第１のセンス回路であって、第１のメモリセルと関連付けられている、第１のセンス回路と、第２のセンスノードを有する第２のセンス回路であって、第２のメモリセルと関連付けられている、第２のセンス回路と、制御回路と、を備えることが分かる。制御回路は、第１のセンス回路及び第２のセンス回路に関連付けられており、センス動作において、第１のセンスノードをそれぞれの電圧にプリチャージすることと、第２のセンスノードを第１のセンスノード電圧よりも低いそれぞれの電圧にプリチャージすることと、制御ゲート電圧が第１のメモリセル及び第２のメモリセルに印加されている間に、第１のセンスノード電圧及び第２のセンスノード電圧を放電期間において放電させることと、を行うように構成される。

他の実施形態では、方法は、プログラム動作のプログラム−ベリファイ反復のベリファイ動作において、１又は複数のラッチが、メモリセルの閾値電圧がデータ状態のオフセットベリファイ電圧に依然として達していないことを示す場合に、センス回路内のセンスノードを高センスノード電圧にプリチャージするステップであって、センス回路は、メモリセル及びビット線に関連付けられている、ステップと、１又は複数のラッチが、閾値電圧がオフセットベリファイ電圧に達していることを示す場合に、センスノードを第１のセンスノード電圧よりも低い低センスノード電圧にプリチャージするステップと、制御ゲート電圧がメモリセルに印加されている間に、ある期間にわたりセンスノードをビット線に接続するステップと、この期間の終了時において、センスノードの電圧がトリップ電圧よりも低く減衰したか否かを判断するステップであって、その期間及びトリップ電圧は、センスノードが第１のセンスノード電圧にプリチャージされるか又は第２のセンスノード電圧にプリチャージプリチャージされるかとは無関係である、ステップとを含む。

この方法は、更に、センスノードの電圧がトリップ電圧よりも低く減衰していない場合、プログラム動作の次のプログラム−ベリファイ反復におけるプログラム電圧中にビット線に正電圧を供給するステップであって、この正電圧は、メモリセルのプログラミング速度を遅くするステップと、センスノードの電圧がトリップ電圧よりも低く減衰している場合に、プログラム動作の次のプログラム−ベリファイ反復におけるプログラム電圧中にビット線に０Ｖを供給して、メモリセルのプログラミング速度が遅くなることを回避するステップと、を含む。

他の実施形態では、装置は、プログラム動作のプログラム−ベリファイ反復のベリファイ動作において、１又は複数のラッチが、メモリセルの閾値電圧がデータ状態のオフセットベリファイ電圧に依然として達していないことを示す場合に、センス回路内のセンスノードを高センスノード電圧にプリチャージするための手段であって、センス回路は、メモリセル及びビット線に関連付けられている、手段と、１又は複数のラッチが、閾値電圧がオフセットベリファイ電圧に達していることを示す場合に、センスノードを第１のセンスノード電圧よりも低い低センスノード電圧にプリチャージするための手段と、制御ゲート電圧がメモリセルに印加されている間に、ある期間にわたりセンスノードをビット線に接続するための手段と、この期間の終了時において、センスノードの電圧がトリップ電圧よりも低く減衰したか否かを判断するための手段であって、その期間及びトリップ電圧は、センスノードが第１のセンスノード電圧にプリチャージされるか又は第２のセンスノード電圧にプリチャージプリチャージされるかとは無関係である、手段と、を含む。

この装置は、更に、センスノードの電圧がトリップ電圧よりも低く減衰していない場合に、プログラム動作の次のプログラム−ベリファイ反復におけるプログラム電圧中にビット線に正電圧を供給するための手段であって、この正電圧は、メモリセルのプログラミング速度を遅くする、手段と、センスノードの電圧がトリップ電圧よりも低く減衰している場合に、プログラム動作の次のプログラム−ベリファイ反復におけるプログラム電圧中にビット線に０Ｖを供給して、メモリセルのプログラミング速度が遅くなることを回避するための手段と、を含む。

他の実施形態では、方法は、ラッチに信号を供給するステップであって、この信号はラッチによって格納されているビットをバスに供給し、このラッチ及びバスは、メモリセル及びビット線に関連付けられたセンス回路内にあり、このビットは、メモリセルの閾値電圧がデータ状態のオフセットベリファイ電圧に依然として達していない場合に第１のビット電圧によって表わされ、メモリセルの閾値電圧がデータ状態のオフセットベリファイ電圧に達している場合に第２のビット電圧によって表わされ、オフセットベリファイ電圧はデータ状態の最終ベリファイ電圧よりも低く、バスはセンス回路内の第１のトランジスタの制御ゲートに接続されている、ステップと、ビットがバスに供給されている間に、センス回路内の第２のトランジスタに第１の電圧を供給するステップであって、第１のトランジスタは第２のトランジスタと電源との間にあり、第１の電圧が第２のトランジスタに供給されると、ビットが第１のビット電圧によって表わされる場合に第２のトランジスタがセンス回路のセンスノードを第１のセンスノード電圧にプリチャージし、ビットが第２のビット電圧によって表わされる場合に第２のトランジスタがセンスノードを第１のセンスノード電圧にプリチャージしない、ステップと、センス回路に関連付けられた追加のラッチからビットを読み出すステップと、追加のラッチからのビットから、メモリセルの閾値電圧がデータ状態の最終ベリファイ電圧を超えていないことを判断するステップと、メモリセルの閾値電圧が最終ベリファイ電圧を超えていないという判断に応じて、第１のトランジスタを導電状態にする電圧をバスに供給するステップと、第１の電圧よりも低い第２の電圧をセンス回路内の第２のトランジスタに供給するステップと、を含む。

他の実施形態では、メモリコントローラは、命令の集合を含む記憶デバイスと、この命令の集合を実行するように動作可能であるプロセッサと、を含む。この命令の集合は、上述した方法の各ステップを実行するための命令を含む。

他の実施形態では、システムは、バス、ラッチ、センスノード、第１のトランジスタ及び第２のトランジスタを有するセンス回路であって、バスは第１のトランジスタの制御ゲートに接続され、第１のトランジスタは第２のトランジスタと電源との間にあり、センス回路はメモリセルに関連付けられている、センス回路と、センス回路に関連付けられた追加のラッチと、センス回路コントローラと、を備える。センス回路コントローラは、ラッチに信号を供給することであって、この信号は、ラッチによって格納されているビットをバスに供給し、このビットは、メモリセルの閾値電圧がデータ状態のオフセットベリファイ電圧に依然として達していない場合に、第１のビット電圧（１）によって表わされ、メモリセルの閾値電圧がデータ状態のオフセットベリファイ電圧に達している場合に、第２のビット電圧（０）によって表わされ、オフセットベリファイ電圧はデータ状態の最終ベリファイ電圧よりも低い、供給することと、ビットがバスに供給されている間に、第２のトランジスタ（１２３８）に第１の電圧（ＬＳＬＨ＝高）を供給することであって、第１の電圧が第２のトランジスタに供給されると、ビットが第１のビット電圧によって表わされる場合に、第２のトランジスタは、センスノードを第１のセンスノード電圧（高）にプリチャージし、ビットが第２のビット電圧によって表わされる場合に、センスノードを第１のセンスノード電圧にプリチャージしない、供給することと、追加のラッチからビットを読み出すことと、追加のラッチからのビットから、メモリセルの閾値電圧がデータ状態の最終ベリファイ電圧を超えていないことを判断することと、メモリセルの閾値電圧が最終ベリファイ電圧を超えていないという判断に応じて、第１のトランジスタを導電状態にする電圧をバスに供給することと、第１の電圧よりも低い第２の電圧を第２のトランジスタに供給することと、を行うように構成される。

本発明の前述の詳細な説明は、例示及び説明のために提示した。前述の説明は、網羅的であること、又は開示された正確な形態に本発明を限定することを意図するものではない。上記の教示に照らして、多くの修正形態及び変形形態が可能である。記載された実施形態は、本発明の原理及びその実用的な応用を最もよく説明するために選択されたものであり、それにより、当業者が、様々な実施形態で、企図される特定の用途に適した様々な修正を伴って、本発明を最も効果的に利用できるようにする。本発明の範囲は、添付の特許請求の範囲によって規定されることが意図されている。
以下の項目は、国際出願時の特許請求の範囲に記載の要素である。
[項目１]
第１のセンスノード（８２２）を有する第１のセンス回路（８５０ａ）であって、第１のメモリセル（ＭＣ１）と関連付けられている、前記第１のセンス回路（８５０ａ）と、
第２のセンスノード（８４２）を有する第２のセンス回路（８５１ａ）であって、第２のメモリセル（ＭＣ２）と関連付けられている、第２のセンス回路（８５１ａ）と、
前記第１のセンス回路及び前記第２のセンス回路に関連付けられている制御回路（１１０、１１２、１１４、１１６、１２２、１２８、１３２）と、を備えており、
前記制御回路は、センス動作において、
前記第１のセンスノードを第１のセンスノード電圧（ＶｓｅｎＶＯ）にプリチャージすることと、
前記第２のセンスノードを、前記第１のセンスノード電圧よりも低い第２のセンスノード電圧（ＶｓｅｎＶＦ）にプリチャージすることと、
制御ゲート電圧（ＶｖＡ、ＶｖＢ、ＶｖＣ）が前記第１のメモリセル及び前記第２のメモリセルに印加されている間に、前記第１のセンスノード電圧及び前記第２のセンスノード電圧を放電期間（ｔｓ１−ｔｄ１、ｔｓ２−ｔｄ２）において放電させることと、
を行うように構成される、
装置。
[項目２]
前記第１のセンス回路は第１のトリップラッチ（８２６）を有し、
前記第２のセンス回路は第２のトリップラッチ（８４６）を有し、
前記制御回路は、前記放電期間の終了時において、基準電圧に対する前記第１のセンスノード電圧の値に基づいて前記第１のトリップラッチを設定し、前記基準電圧に対する前記第２のセンスノード電圧の値に基づいて前記第２のトリップラッチを設定するように構成される、項目１に記載の装置。
[項目３]
前記制御回路は、前記第１のメモリセルが境界電圧よりも低い閾値電圧を有するという判断に応じて、前記第１のセンスノードの前記プリチャージを行うように構成され、
前記制御回路は、前記第２のメモリセルが前記境界電圧よりも高い閾値電圧を有するという判断に応じて、前記第２のセンスノードの前記プリチャージを行うように構成され、
前記センス動作は、ベリファイ動作を含み、
前記境界電圧は、データ状態のオフセットベリファイ電圧（ＶｖＡＯ、ＶｖＢＯ、ＶｖＣＯ）であり、
前記オフセットベリファイ電圧は、前記データ状態の最終ベリファイ電圧（ＶｖＡ、ＶｖＢ、ＶｖＣ）よりも低い、項目１又は２に記載の装置。
[項目４]
前記制御回路は、前記第１のメモリセルが１つのデータ状態にプログラムされるべきであるという判断に応じて、前記第１のセンスノードの前記プリチャージを行うように構成され、
前記制御回路は、前記第２のメモリセルが前記１つのデータ状態よりも低い他のデータ状態にプログラムされるべきであるという判断に応じて、前記第２のセンスノードの前記プリチャージを行うように構成され、
前記センス動作は、ベリファイ動作を含む、項目１〜３のいずれか一項に記載の装置。
[項目５]
前記制御回路は、前記センス動作における第１の時間において、前記第１のセンスノードの前記プリチャージを行うように構成され、
前記制御回路は、前記第１の時間とは異なる前記センス動作における第２の時間において、前記第２のセンスノードの前記プリチャージを行うように構成される、項目１〜４のいずれか一項に記載の装置。
[項目６]
前記制御回路は、第１の時間において、
前記第１のセンス回路内のトランジスタ（１２３８）及び前記第２のセンス回路内のトランジスタに第１の電圧（ＶｓｅｎＶＯ＋Ｖｔｈ）を印加することであって、前記第１の電圧は、前記第１のセンスノード電圧と前記第１のセンス回路内の前記トランジスタの閾値電圧との合計に少なくとも等しいことと、
前記第１のセンス回路内の前記トランジスタのドレイン（１２３７）に電源電圧（ＶＤＤ）を印加することであって、前記第１のセンス回路内の前記トランジスタは、前記第１のセンスノードの前記プリチャージを行うことと、
前記第２のセンス回路内の前記トランジスタのドレインからの前記電源電圧を遮断することであって、前記第２のセンス回路内の前記トランジスタは、前記第１の時間に、前記第２のセンスノードの前記第２のセンスノード電圧への前記プリチャージを行わないことと、
を行うように構成され、
前記制御回路は、前記第１の時間の後の第２の時間において、
前記第１のセンス回路内の前記トランジスタ及び前記第２のセンス回路内の前記トランジスタに第２の電圧（ＶｓｅｎＶＦ＋Ｖｔｈ）を印加することであって、前記第２の電圧は、前記第２のセンスノード電圧と前記第１のセンス回路内の前記トランジスタの前記閾値電圧との合計に少なくとも等しく、前記第１の電圧よりも低いことと、
前記第１のセンス回路内の前記トランジスタの前記ドレインに前記電源電圧を印加することであって、前記第１のセンスノード電圧は、前記第１のセンスノードにおいて維持されることと、
前記第２のセンス回路内の前記トランジスタの前記ドレインに前記電源電圧を印加することであって、前記第２のセンス回路内の前記トランジスタは、前記第２のセンスノードの前記プリチャージを行うことと、
を行うように構成される、項目１〜４のいずれか一項に記載の装置。
[項目７]
前記制御回路は、第１の時間において、
前記第２のセンス回路内のトランジスタ（１２３８）及び前記第１のセンス回路内のトランジスタに電圧（ＶｓｅｎＶＦ＋Ｖｔｈ）を印加することであって、前記第２のセンス回路内の前記トランジスタに印加される前記電圧は、前記第２のセンスノード電圧と前記第２のセンス回路内の前記トランジスタの閾値電圧との合計に少なくとも等しいことと、
前記第２のセンス回路内の前記トランジスタのドレインに電源電圧（ＶＤＤ）を印加することであって、前記第２のセンス回路内の前記トランジスタは、前記第２のセンスノードの前記第２のセンスノード電圧へのプリチャージを行うことと、
前記第１のセンス回路内の前記トランジスタのドレインからの前記電源電圧を遮断することであって、前記第１のセンス回路内の前記トランジスタは、前記第１のセンスノードの前記第２のセンスノード電圧へのプリチャージを行わないことと、
を行うように構成され、
前記制御回路は、前記第１の時間の後の第２の時間において、
前記第２のセンス回路内の前記トランジスタ及び前記第１のセンス回路内の前記トランジスタに第１の電圧（ＶｓｅｎＶＯ＋Ｖｔｈ）を印加することであって、前記第１の電圧は、前記第１のセンスノード電圧と前記第２のセンス回路内の前記トランジスタの前記閾値電圧との合計に少なくとも等しいことと、
前記第２のセンス回路内の前記トランジスタの前記ドレインからの前記電源電圧を遮断することであって、前記第２のセンス回路内の前記トランジスタは、前記第２のセンスノードの前記第１のセンスノード電圧へのプリチャージを行わないことと、
前記第１のセンス回路内の前記トランジスタの前記ドレインに前記電源電圧を印加することであって、前記第１のセンス回路内の前記トランジスタは、前記第１のセンスノードの前記プリチャージを行うことと、
を行うように構成される、項目１〜４のいずれか一項に記載の装置。
[項目８]
前記制御回路は、第１の時間において、
前記第１のセンス回路内のトランジスタ（１２３８）及び前記第２のセンス回路内のトランジスタに電圧（ＶｓｅｎＶＦ＋Ｖｔｈ）を印加することであって、前記第２のセンス回路内の前記トランジスタに印加される前記電圧は、前記第２のセンスノード電圧と前記第１のセンス回路内の前記トランジスタの閾値電圧との合計に少なくとも等しいことと、
前記第１のセンス回路内の前記トランジスタのドレインに電源電圧（ＶＤＤ）を印加することであって、前記第１のセンス回路内の前記トランジスタは、前記第１のセンスノードの前記第２のセンスノード電圧へのプリチャージを行い、前記第２のセンス回路内の前記トランジスタは、第２のセンスのプリチャージを行うことと、
を行うように構成され、
前記制御回路は、前記第１の時間の後の第２の時間において、
前記第１のセンス回路内の前記トランジスタ及び前記第２のセンス回路内の前記トランジスタに第１の電圧（ＶｓｅｎＶＯ＋Ｖｔｈ）を印加することであって、前記第１の電圧は、前記第１のセンスノード電圧と前記第１のセンス回路内の前記トランジスタの前記閾値電圧との合計に少なくとも等しいことと、
前記第１のセンス回路内の前記トランジスタの前記ドレインに前記電源電圧を印加することであって、前記第１のセンス回路内の前記トランジスタは、前記第１のセンスノードの前記プリチャージを行うことと、
前記第２のセンス回路内の前記トランジスタの前記ドレインからの前記電源電圧を遮断することであって、前記第２のセンス回路内の前記トランジスタは、前記第２のセンスノードの前記第１のセンスノード電圧へのプリチャージを行わないことと、
を行うように構成される、項目１〜４のいずれか一項に記載の装置。
[項目９]
前記制御回路は、第１の時間において、
前記第１のセンス回路内のトランジスタ（１３３０）及び前記第２のセンス回路内のトランジスタに第１の電圧（ＶｓｅｎＶＯ＋Ｖｔｈ）を印加することであって、前記第１の電圧は、前記第１のセンスノード電圧と前記第１のセンス回路内の前記トランジスタの閾値電圧との合計に少なくとも等しいことと、
前記第１のセンス回路内の前記トランジスタのドレイン（ＤＲ）及び前記第２のセンス回路内の前記トランジスタのドレインに電源電圧（ＶＤＤ）を印加することであって、前記第１のセンス回路内の前記トランジスタは、前記第１のセンスノードの前記第１のセンスノード電圧へのプリチャージを行い、前記第２のセンス回路内の前記トランジスタは、前記第２のセンスノードの前記プリチャージを行うことと、
続いて、前記第２のセンスノードを放電させることと、
を行うように構成され、
前記制御回路は、前記第１の時間の後の第２の時間において、
前記第１のセンス回路内の前記トランジスタ及び前記第２のセンス回路内の前記トランジスタに電圧（ＶｓｅｎＶＦ＋Ｖｔｈ）を印加することであって、前記電圧は、前記第２のセンスノード電圧と前記第１のセンス回路内の前記トランジスタの前記閾値電圧との合計に少なくとも等しいことと、
前記第２のセンス回路内の前記トランジスタの前記ドレインに前記電源電圧を印加することであって、前記第２のセンス回路内の前記トランジスタは、前記第２のセンスノードの前記プリチャージを行うことと、
前記第１のセンスノードにおいて前記第１のセンスノード電圧を維持することと、
を行うように構成される、項目１〜４のいずれか一項に記載の装置。
[項目１０]
前記制御回路は、前記第１のセンスノード電圧を維持するために、前記第１のセンス回路内の前記トランジスタの前記ドレインに前記電源電圧を印加するように構成される、項目９に記載の装置。
[項目１１]
前記制御回路は、前記第１のセンスノード電圧を維持するために、前記第１のセンス回路内の前記トランジスタの前記ドレインからの前記電源電圧を遮断するように構成される、項目９に記載の装置。
[項目１２]
プログラム動作のプログラム−ベリファイ反復のベリファイ動作において、
１又は複数のラッチ（１２０１、１３１０）が、メモリセルの閾値電圧がデータ状態のオフセットベリファイ電圧（ＶｖＡＯ、ＶｖＢＯ、ＶｖＣＯ）に依然として達していないことを示す場合に、センス回路（８５０ａ、８５１ａ）内のセンスノード（８２２、８４２）を高センスノード電圧（ＶｓｅｎＶＯ）にプリチャージするステップと、
ここで、前記センス回路は、メモリセル（ＭＣ１、ＭＣ２）及びビット線（８２５、８４５）に関連付けられており、
前記１又は複数のラッチが、前記閾値電圧が前記オフセットベリファイ電圧に達していることを示す場合に、前記センスノードを前記高センスノード電圧よりも低い低センスノード電圧（ＶｓｅｎＶＦ）にプリチャージするステップと、
制御ゲート（ＶｖＡ、ＶｖＢ、ＶｖＣ）電圧が前記メモリセルに印加されている間に、ある期間（ｔｓ１−ｔｄ１、ｔｓ２−ｔｄ２）にわたり前記センスノードを前記ビット線に接続するステップと、
前記期間の終了時において、前記センスノードの電圧がトリップ電圧（Ｖｔｒｉｐ）よりも低く減衰したか否かを判断するステップと、
ここで、前記期間及び前記トリップ電圧は、前記センスノードが前記高センスノード電圧にプリチャージされるか又は前記低センスノード電圧にプリチャージされるかとは無関係であり、
前記センスノードの前記電圧が前記トリップ電圧よりも低く減衰していない場合に、前記プログラム動作の次のプログラム−ベリファイ反復におけるプログラム電圧中に前記ビット線に正電圧（Ｖｂｌ＿ｓｌｏｗ）を供給するステップと、
ここで、前記正電圧は、前記メモリセルのプログラミング速度を遅くし、
前記センスノードの前記電圧が前記トリップ電圧よりも低く減衰している場合に、前記プログラム動作の前記次のプログラム−ベリファイ反復における前記プログラム電圧中に前記ビット線に０Ｖを供給して、前記メモリセルの前記プログラミング速度が遅くなることを回避するステップと、
を含む方法。
[項目１３]
前記１又は複数のラッチは、前記１又は複数のラッチが第１のビット電圧を格納している場合に、前記メモリセルの前記閾値電圧が前記データ状態の前記オフセットベリファイ電圧に依然として達していないことを示し、
前記センスノードを前記高センスノード電圧にプリチャージする前記ステップは、前記１又は複数のラッチから前記センス回路のバス（ＬＢＵＳ）に前記第１のビット電圧を供給するステップを含み、前記バスは、第１のトランジスタ（１２３６）の制御ゲート（１２３９）に接続されており、前記第１のトランジスタは、前記第１のビット電圧が前記バスに供給されると、電源電圧（ＶＤＤ）を第２のトランジスタ（１２３８）のドレイン（１２３７）に供給し、制御ゲート電圧（Ｖｌｓｌｈｎ）は、前記センスノードを前記高センスノード電圧にプリチャージする前記第２のトランジスタに供給される、項目１２に記載の方法。
[項目１４]
前記１又は複数のラッチは、前記メモリセルのデータ状態を識別するビットを含み、前記メモリセルの前記閾値電圧が前記データ状態の前記オフセットベリファイ電圧に達したがロックアウト状態に達していないことを示し、
前記方法は、更に、
前記ビットから制御ゲート電圧を得るステップと、
前記センスノードを前記低センスノード電圧にプリチャージする前記センス回路内のトランジスタに前記制御ゲート電圧を設定するステップと、
を含む、項目１２又は１３に記載の方法。
[項目１５]
前記センスノードを前記高センスノード電圧にプリチャージする前記ステップは、
前記センスノードを前記低センスノード電圧にプリチャージするステップと、
それに続いて、前記センスノードを前記低センスノード電圧から前記高センスノード電圧にプリチャージするステップと、を含む、項目１２〜１４のいずれか一項に記載の方法。

Claims (15)

1. 第１のセンスノード（８２２）を有する第１のセンス回路（８５０ａ）であって、第１のメモリセル（ＭＣ１）と関連付けられている、前記第１のセンス回路（８５０ａ）と、
   第２のセンスノード（８４２）を有する第２のセンス回路（８５１ａ）であって、第２のメモリセル（ＭＣ２）と関連付けられている、第２のセンス回路（８５１ａ）と、
   前記第１のセンス回路及び前記第２のセンス回路に関連付けられている制御回路（１１０、１１２、１１４、１１６、１２２、１２８、１３２）と、を備えており、
   前記制御回路は、センス動作において、
   前記第１のセンスノードを第１のセンスノード電圧（ＶｓｅｎＶＯ）にプリチャージすることと、
   前記第２のセンスノードを、前記第１のセンスノード電圧よりも低い第２のセンスノード電圧（ＶｓｅｎＶＦ）にプリチャージすることと、
   ここで、放電期間（ｔｓ１−ｔｄ１、ｔｓ２−ｔｄ２）の開始時において、前記第１のセンスノードは前記第１のセンスノード電圧を有しており、前記第２のセンスノードは前記第２のセンスノード電圧を有しており、
   制御ゲート電圧（ＶｖＡ、ＶｖＢ、ＶｖＣ）が前記第１のメモリセル及び前記第２のメモリセルに印加されている間に、前記放電期間中に、前記第１のセンスノードを前記第１のセンスノード電圧から放電させ、前記第２のセンスノードを前記第２のセンスノード電圧から放電させることと、
   前記放電期間の終了時において、前記第１のメモリセル及び前記第２のメモリセルのそれぞれの導電状態又は非導電状態を検知することと、
   を行うように構成され、
   前記制御回路は、前記センス動作における第１の時間において、前記第１のセンスノードの前記プリチャージを行うように構成され、
   前記制御回路は、前記第１の時間とは異なる前記センス動作における第２の時間において、前記第２のセンスノードの前記プリチャージを行うように構成される、
   装置。
2. 前記第１のセンス回路は第１のトリップラッチ（８２６）を有し、
   前記第２のセンス回路は第２のトリップラッチ（８４６）を有し、
   前記制御回路は、前記放電期間の前記終了時において、基準電圧に対する前記第１のセンスノード電圧の値に基づいて前記第１のトリップラッチを設定し、前記基準電圧に対する前記第２のセンスノード電圧の値に基づいて前記第２のトリップラッチを設定するように構成される、請求項１に記載の装置。
3. 前記センス動作は、ベリファイ動作を含む、請求項１又は２に記載の装置。
4. 前記制御回路は、前記第１のメモリセルが１つのデータ状態にプログラムされるべきであるという判断に応じて、前記放電期間の前記開始時において、前記第１のセンスノードを前記第１のセンスノード電圧に前記プリチャージを行うように構成され、
   前記制御回路は、前記第２のメモリセルが前記１つのデータ状態よりも低い他のデータ状態にプログラムされるべきであるという判断に応じて、前記第２のセンスノードの前記プリチャージを行うように構成され、
   前記センス動作は、ベリファイ動作を含む、請求項１〜３のいずれか一項に記載の装置。
5. 前記制御回路は、前記第１の時間において、
   前記第１のセンス回路内のトランジスタ（１２３８）及び前記第２のセンス回路内のトランジスタに第１の電圧（ＶｓｅｎＶＯ＋Ｖｔｈ）を印加することであって、前記第１の電圧は、前記第１のセンスノード電圧と前記第１のセンス回路内の前記トランジスタの閾値電圧との合計に少なくとも等しいことと、
   前記第１のセンス回路内の前記トランジスタのドレイン（１２３７）に電源電圧（ＶＤＤ）を印加することであって、前記第１のセンス回路内の前記トランジスタは、前記第１のセンスノードの前記プリチャージを行うことと、
   前記第２のセンス回路内の前記トランジスタのドレインからの前記電源電圧を遮断することであって、前記第２のセンス回路内の前記トランジスタは、前記第１の時間に、前記第２のセンスノードの前記第２のセンスノード電圧への前記プリチャージを行わないことと、
   を行うように構成され、
   前記制御回路は、前記第１の時間の後の前記第２の時間において、
   前記第１のセンス回路内の前記トランジスタ及び前記第２のセンス回路内の前記トランジスタに第２の電圧（ＶｓｅｎＶＦ＋Ｖｔｈ）を印加することであって、前記第２の電圧は、前記第２のセンスノード電圧と前記第１のセンス回路内の前記トランジスタの前記閾値電圧との合計に少なくとも等しく、前記第１の電圧よりも低いことと、
   前記第１のセンス回路内の前記トランジスタの前記ドレインに前記電源電圧を印加することであって、前記第１のセンスノード電圧は、前記第１のセンスノードにおいて維持されることと、
   前記第２のセンス回路内の前記トランジスタの前記ドレインに前記電源電圧を印加することであって、前記第２のセンス回路内の前記トランジスタは、前記第２のセンスノードの前記プリチャージを行うことと、
   を行うように構成される、請求項１〜４のいずれか一項に記載の装置。
6. 前記制御回路は、前記第１の時間において、
   前記第２のセンス回路内のトランジスタ（１２３８）及び前記第１のセンス回路内のトランジスタに電圧（ＶｓｅｎＶＦ＋Ｖｔｈ）を印加することであって、前記第２のセンス回路内の前記トランジスタに印加される前記電圧は、前記第２のセンスノード電圧と前記第２のセンス回路内の前記トランジスタの閾値電圧との合計に少なくとも等しいことと、
   前記第２のセンス回路内の前記トランジスタのドレインに電源電圧（ＶＤＤ）を印加することであって、前記第２のセンス回路内の前記トランジスタは、前記第２のセンスノードの前記第２のセンスノード電圧へのプリチャージを行うことと、
   前記第１のセンス回路内の前記トランジスタのドレインからの前記電源電圧を遮断することであって、前記第１のセンス回路内の前記トランジスタは、前記第１のセンスノードの前記第２のセンスノード電圧へのプリチャージを行わないことと、
   を行うように構成され、
   前記制御回路は、前記第１の時間の後の前記第２の時間において、
   前記第２のセンス回路内の前記トランジスタ及び前記第１のセンス回路内の前記トランジスタに第１の電圧（ＶｓｅｎＶＯ＋Ｖｔｈ）を印加することであって、前記第１の電圧は、前記第１のセンスノード電圧と前記第２のセンス回路内の前記トランジスタの前記閾値電圧との合計に少なくとも等しいことと、
   前記第２のセンス回路内の前記トランジスタの前記ドレインからの前記電源電圧を遮断することであって、前記第２のセンス回路内の前記トランジスタは、前記第２のセンスノードの前記第１のセンスノード電圧へのプリチャージを行わないことと、
   前記第１のセンス回路内の前記トランジスタの前記ドレインに前記電源電圧を印加することであって、前記第１のセンス回路内の前記トランジスタは、前記第１のセンスノードの前記プリチャージを行うことと、
   を行うように構成される、請求項１〜４のいずれか一項に記載の装置。
7. 前記制御回路は、前記第１の時間において、
   前記第１のセンス回路内のトランジスタ（１２３８）及び前記第２のセンス回路内のトランジスタに電圧（ＶｓｅｎＶＦ＋Ｖｔｈ）を印加することであって、前記第２のセンス回路内の前記トランジスタに印加される前記電圧は、前記第２のセンスノード電圧と前記第１のセンス回路内の前記トランジスタの閾値電圧との合計に少なくとも等しいことと、
   前記第１のセンス回路内の前記トランジスタのドレインに電源電圧（ＶＤＤ）を印加することであって、前記第１のセンス回路内の前記トランジスタは、前記第１のセンスノードの前記第２のセンスノード電圧へのプリチャージを行い、前記第２のセンス回路内の前記トランジスタは、第２のセンスのプリチャージを行うことと、
   を行うように構成され、
   前記制御回路は、前記第１の時間の後の前記第２の時間において、
   前記第１のセンス回路内の前記トランジスタ及び前記第２のセンス回路内の前記トランジスタに第１の電圧（ＶｓｅｎＶＯ＋Ｖｔｈ）を印加することであって、前記第１の電圧は、前記第１のセンスノード電圧と前記第１のセンス回路内の前記トランジスタの前記閾値電圧との合計に少なくとも等しいことと、
   前記第１のセンス回路内の前記トランジスタの前記ドレインに前記電源電圧を印加することであって、前記第１のセンス回路内の前記トランジスタは、前記第１のセンスノードの前記プリチャージを行うことと、
   前記第２のセンス回路内の前記トランジスタの前記ドレインからの前記電源電圧を遮断することであって、前記第２のセンス回路内の前記トランジスタは、前記第２のセンスノードの前記第１のセンスノード電圧へのプリチャージを行わないことと、
   を行うように構成される、請求項１〜４のいずれか一項に記載の装置。
8. 前記制御回路は、前記第１の時間において、
   前記第１のセンス回路内のトランジスタ（１３３０）及び前記第２のセンス回路内のトランジスタに第１の電圧（ＶｓｅｎＶＯ＋Ｖｔｈ）を印加することであって、前記第１の電圧は、前記第１のセンスノード電圧と前記第１のセンス回路内の前記トランジスタの閾値電圧との合計に少なくとも等しいことと、
   前記第１のセンス回路内の前記トランジスタのドレイン（ＤＲ）及び前記第２のセンス回路内の前記トランジスタのドレインに電源電圧（ＶＤＤ）を印加することであって、前記第１のセンス回路内の前記トランジスタは、前記第１のセンスノードの前記第１のセンスノード電圧へのプリチャージを行い、前記第２のセンス回路内の前記トランジスタは、前記第２のセンスノードの前記プリチャージを行うことと、
   続いて、前記第２のセンスノードを放電させることと、
   を行うように構成され、
   前記制御回路は、前記第１の時間の後の前記第２の時間において、
   前記第１のセンス回路内の前記トランジスタ及び前記第２のセンス回路内の前記トランジスタに電圧（ＶｓｅｎＶＦ＋Ｖｔｈ）を印加することであって、前記電圧は、前記第２のセンスノード電圧と前記第１のセンス回路内の前記トランジスタの前記閾値電圧との合計に少なくとも等しいことと、
   前記第２のセンス回路内の前記トランジスタの前記ドレインに前記電源電圧を印加することであって、前記第２のセンス回路内の前記トランジスタは、前記第２のセンスノードの前記プリチャージを行うことと、
   前記第１のセンスノードにおいて前記第１のセンスノード電圧を維持することと、
   を行うように構成される、請求項１〜４のいずれか一項に記載の装置。
9. 前記制御回路は、前記第１のセンスノード電圧を維持するために、前記第１のセンス回路内の前記トランジスタの前記ドレインに前記電源電圧を印加するように構成される、請求項８に記載の装置。
10. 前記制御回路は、前記第１のセンスノード電圧を維持するために、前記第１のセンス回路内の前記トランジスタの前記ドレインからの前記電源電圧を遮断するように構成される、請求項８に記載の装置。
11. 前記第１のメモリセル及び前記第２のメモリセルは、３次元メモリ構造で配置されている、請求項１〜１０のいずれか一項に記載の装置。
12. 前記センス動作は、第１のベリファイ電圧における前記第１のメモリセルと、前記第１のベリファイ電圧よりも高い第２のベリファイ電圧における前記第２のメモリセルと、を同時に試験する、請求項１〜１１のいずれか一項に記載の装置。
13. 前記第１のベリファイ電圧は、データ状態のオフセットベリファイ電圧あり、
    前記第２のベリファイ電圧は、前記データ状態の最終ベリファイ電圧である、請求項１２に記載の装置。
14. 前記オフセットベリファイ電圧は、前記データ状態の前記最終ベリファイ電圧よりも低い、請求項１３に記載の装置。
15. 前記第２のベリファイ電圧は、前記制御ゲート電圧に等しい、請求項１２に記載の装置。

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