KR101903932B1

KR101903932B1 - 메모리 디바이스에서의 상이한 감지 노드 전압들을 이용한 검증 동작들

Info

Publication number: KR101903932B1
Application number: KR1020177035519A
Authority: KR
Inventors: 알렉산더 추; 종학 여; 광호 김; 옌룽 리; 파루크 무가트
Original assignee: 샌디스크 테크놀로지스 엘엘씨
Priority date: 2015-09-10
Filing date: 2016-06-07
Publication date: 2018-10-02
Also published as: US20170076812A1; CN107750381B; KR20180029200A; JP2018530096A; JP6420504B2; WO2017044165A1; US9721671B2; CN107750381A

Abstract

메모리 디바이스에서의 감지 회로들은 감지하기 위하여 이용된 시간의 양을 감소시키기 위하여 감지 프로세스에서 상이한 레벨들로 프리차지될 수 있다. 예를 들어, 프로그램 동작에서, 메모리 셀은 그 문턱 전압이 데이터 상태의 오프셋 검증 전압(VO)을 초과할 때까지 빠른 프로그래밍 모드에 있다. 오프셋 검증 전압은 데이터 상태의 최종 검증 전압(VF) 미만이다. 문턱 전압이 VO와 VF 사이일 때, 메모리 셀은 느린 프로그래밍 모드에 있다. 하나의 메모리 셀에 대한 VO에서의 검증 테스트는 하나의 메모리 셀에 대한 감지 회로를 다른 메모리 셀에 대한 감지 회로보다 더 높은 전압으로 프리차지함으로써, 다른 메모리 셀에 대한 VF에서의 검증 테스트와 동시에 수행될 수 있다. 공통 방전 기간 및 트립 조건이 이용될 수 있다.

Description

메모리 디바이스에서의 상이한 감지 노드 전압들을 이용한 검증 동작들

본 기술은 메모리 디바이스들의 동작에 관한 것이다.

반도체 메모리 디바이스들은 다양한 전자 디바이스들에서의 이용을 위하여 인기가 더 많아졌다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화들, 디지털 카메라들, 개인 정보 단말들, 이동 컴퓨팅 디바이스들, 비-이동 컴퓨팅 디바이스들, 및 다른 디바이스들에서 이용된다.

메모리 디바이스는 2 차원(2D) 메모리 구조체에서 수평으로, 또는 적층된 메모리 구조체와 같은 3 차원(3D) 메모리 구조체에서 수직으로 배열되는 메모리 셀들을 포함할 수 있다. 각각의 메모리 셀은 플로팅 게이트(floating gate)와 같은 전하 저장 재료 또는 전하-포획(charge-trapping) 재료를 포함하고, 전하 저장 재료에서의 전하의 양에 기초하여 데이터 상태를 표현하도록 프로그래밍될 수 있다.

또한, 메모리 셀들은 예를 들어, 스트링(string)들로 배열될 수도 있고, 여기서, 선택 게이트 트랜지스터들은 스트링의 채널을 소스 라인(source line) 또는 비트 라인(bit line)에 선택적으로 접속하기 위하여 스트링의 단부들에서 제공된다. 감지 동작들은 비트 라인에 접속되는 감지 회로를 이용하여 전형적으로 수행된다. 그러나, 다양한 도전들이 이러한 메모리 디바이스들을 동작시키는 것에 있어서 제시된다.

도 1은 비휘발성 메모리 디바이스의 예시적인 블록도이다.
도 2는 도 1의 프로세서(122c) 또는 도 8a의 감지 블록에서의 프로세서(863)에 의해 실행될 수도 있는 코드를 도시한다.
도 3은 NAND 플래시 메모리 셀들의 블록을 도 1의 메모리 구조체(126)의 예로서 도시한다.
도 4는 NAND 셀들의 어레이(400)의 예를 도 1의 메모리 구조체(126)의 또 다른 예로서 도시한다.
도 5a는 판독 및 검증 전압들과 함께 메모리 셀들의 세트의 문턱 전압(Vth) 분포를 도시하고, 여기서, 4 개의 데이터 상태들이 있다.
도 5b는 판독 및 검증 전압들과 함께 메모리 셀들의 세트의 문턱 전압(Vth) 분포를 도시하고, 여기서, 8 개의 데이터 상태들이 있다.
도 5c는 판독 및 검증 전압들과 함께 메모리 셀들의 세트의 문턱 전압(Vth) 분포를 도시하고, 여기서, 16 개의 데이터 상태들이 있다.
도 5d는 비고의적인 프로그래밍을 거치는 소거된 상태 메모리 셀들의 문턱 전압(Vth) 분포를 도시한다.
도 6a는 감지가 단일 검증 동작에서 오프셋 및 최종적인 검증 전압들에 대하여 발생하는 예시적인 프로그램 동작의 플로우차트를 도시한다.
도 6b는 감지가 단일 검증 동작에서 다수의 데이터 상태들의 검증 전압들에 대하여 발생하는 예시적인 프로그램 동작의 플로우차트를 도시한다.
도 7a는 도 6a의 단계(603)와 부합하는, 프로그램 동작에서의 프로그램 전압들의 세트를 도시한다.
도 7b는 도 6a의 단계(602)와 부합하는, 도 7a의 프로그램 전압들 동안에 이용될 수 있는 비트 라인 전압들을 도시한다.
도 7c는 도 6a의 단계(604)와 부합하는, 도 7a의 프로그램 전압들 사이에서 이용될 수 있는 검증 전압들을 도시하고, 여기서, 단일 검증 전압은 각각의 데이터 상태에 대하여 오프셋 및 최종적인 검증 전압들에서 검증 테스트들을 수행하기 위하여 각각의 데이터 상태에 대하여 이용된다.
도 7d는 도 7a의 프로그램 전압들 사이에서 이용될 수 있는 검증 전압들을 도시하고, 여기서, 다수의 검증 전압들은 각각의 데이터 상태에 대하여 오프셋 및 최종적인 검증 전압들에서 검증 테스트들을 수행하기 위하여 각각의 데이터 상태에 대하여 이용된다.
도 7e는 도 6b의 단계(623)와 부합하는, 프로그램 동작에서의 프로그램 전압들의 세트를 도시한다.
도 7f는 도 6b의 단계(624)와 부합하는, 도 7e의 프로그램 전압들 사이에서 이용될 수 있는 검증 전압들을 도시하고, 여기서, 단일 검증 전압은 인접한 데이터 상태들에 대하여 이용된다.
도 8a는 도 1의 감지 블록(SB1)의 예시적인 블록도를 도시한다.
도 8b는 도 1의 감지 블록(SB1)의 또 다른 예시적인 블록도를 도시한다.
도 8c는 도 8b의 트립 래치들의 예시적인 구현예에서, 전압에서의 변경에 기초한 전류 감지를 도시한다.
도 9a는 프로그램 동작 동안의 도 8b의 감지 회로들의 래치들의 값들을 도시하는 표이다.
도 9b는 도 6a의 단계(605)와 부합하는, 프로그램 동작 동안의 도 8b의 감지 회로들에서의 감지 노드들에 대한 프리차지(pre-charge) 동작들의 4 개의 예시적인 경우들을 도시하는 표이다.
도 9c는 도 9a와 부합하는, 프로그램 동작 동안의 데이터 래치들에서의 예시적인 값들을 도시한다.
도 10a는 도 7a 내지 도 7c와 부합하는, 시간 기간 tp에서의 예시적인 비트 라인 전압을 도시한다.
도 10b는 도 7a 내지 도 7c와 부합하는, 시간 기간 tp에서의 예시적인 선택된 워드 라인 전압을 도시한다.
도 10c1은 도 7a 내지 도 7c와, 도 9d의 프리차징 경우 1과 부합하는, 시간 기간 tp에서의 예시적인 감지 노드 전압을 도시한다.
도 10c2는 도 7a 내지 도 7c와, 도 9d의 프리차징 경우 2와 부합하는, 시간 기간 tp에서의 예시적인 감지 노드 전압을 도시한다.
도 10c3은 도 7a 내지 도 7c와, 도 9d의 프리차징 경우 3과 부합하는, 시간 기간 tp에서의 예시적인 감지 노드 전압을 도시한다.
도 10c4는 도 7a 내지 도 7c와, 도 9d의 프리차징 경우 4와 부합하는, 시간 기간 tp에서의 예시적인 감지 노드 전압을 도시한다.
도 11a는 도 9d의 프리차징 경우 1을 구현하기 위한 예시적인 프로세스의 플로우차트를 도시한다.
도 11b는 도 9d의 프리차징 경우 2를 구현하기 위한 예시적인 프로세스의 플로우차트를 도시한다.
도 11c는 도 9d의 프리차징 경우 3을 구현하기 위한 예시적인 프로세스의 플로우차트를 도시한다.
도 11d는 도 9d의 프리차징 경우 4를 구현하기 위한 예시적인 프로세스의 플로우차트를 도시한다.
도 12a는 도 8a 및 도 8b와 부합하는, 예시적인 감지 회로의 회로도의 제1 파트를 도시한다.
도 12b는 도 12a의 회로도의 제2 파트를 도시한다.
도 13은 도 8a 및 도 8b와 부합하는, 또 다른 예시적인 감지 회로의 회로도를 도시한다.

기법들은 메모리 셀들에 대한 동시 감지 동작들을 수행하기 위하여 제공되고, 여기서, 감지 동작들은 공통 제어 게이트 전압이 메모리 셀들에 인가되는 동안에, 상이한 메모리 셀들에 대한 상이한 문턱 전압 레벨들을 감지한다.

메모리 셀들의 세트에 대한 프로그래밍 동작은 메모리 셀들이 소거된 상태에서 제공된 후에, 일련의 프로그램 전압들을 메모리 셀들에 인가하는 것을 전형적으로 수반한다. 각각의 프로그램 전압은 프로그램-검증 반복(program-verify iteration)으로서 또한 지칭된 프로그램 루프에서 제공된다. 예를 들어, 프로그램 전압은 메모리 셀들의 제어 게이트들에 접속되는 워드 라인(word line)에 인가될 수도 있다. 일 접근법에서, 증분식 스텝 펄스 프로그래밍(incremental step pulse programming)이 수행되고, 여기서, 프로그램 전압은 각각의 프로그램 루프에서 스텝 크기만큼 증가된다. 검증 동작들은 메모리 셀들이 프로그래밍을 완료하였는지 여부를 결정하기 위하여 각각의 프로그램 전압 후에 수행될 수도 있다. 프로그래밍이 메모리 셀에 대하여 완료될 때, 그것은 추가의 프로그래밍으로부터 록아웃(lock out)될 수 있는 반면, 프로그래밍은 이후의 프로그램 루프들에서 다른 메모리 셀들에 대하여 계속된다.

각각의 메모리 셀은 프로그램 커맨드에서의 기입 데이터에 따른 데이터 상태와 연관될 수도 있다. 그 데이터 상태에 기초하여, 메모리 셀은 소거된 상태로 유지되거나, 소거된 상태와는 상이한 데이터 상태(프로그래밍된 데이터 상태)로 프로그래밍되는 것의 어느 하나일 것이다. 예를 들어, 셀 당 2-비트 메모리 디바이스에서는, 소거된 상태와, A, B, 및 C 데이터 상태들로서 지칭된 3 개의 더 높은 데이터 상태들을 포함하는 4 개의 데이터 상태들이 있다(도 5a 참조). 셀 당 3-비트 메모리 디바이스에서는, 소거된 상태와, A, B, C, D, E, F, 및 G 데이터 상태들로서 지칭된 7 개의 더 높은 데이터 상태들을 포함하는 8 개의 데이터 상태들이 있다(도 5b 참조). 셀 당 4-비트 메모리 디바이스에서는, 소거된 상태와, A, B, C, D, E, F, G, H, I, J, K, L, M, N, 및 O 데이터 상태들로서 지칭된 15 개의 더 높은 데이터 상태들을 포함하는 16 개의 데이터 상태들이 있다(도 5c 참조).

프로그램 커맨드가 발행될 때, 기입 데이터는 메모리 셀들과 연관된 래치(latch)들에서 저장된다. 프로그래밍 동안, 메모리 셀의 래치들은 셀이 프로그래밍되어야 하는 데이터 상태를 결정하기 위하여 판독될 수 있다. 각각의 프로그래밍된 데이터 상태는 검증 전압과 연관되어, 주어진 데이터 상태를 갖는 메모리 셀은 감지 동작이 그 문턱 전압(Vth)이 연관된 검증 전압을 초과하는 것으로 결정할 때에 프로그래밍을 완료한 것으로 고려된다. 감지 동작은 연관된 검증 전압을 제어 게이트에 인가함으로써, 그리고 메모리 셀을 통해 전류를 감지함으로써, 메모리 셀이 연관된 검증 전압을 초과하는 Vth를 가지는지 여부를 결정할 수 있다. 전류가 상대적으로 높을 경우, 이것은 메모리 셀이 전도 상태(conductive state)에 있어서, Vth가 제어 게이트 전압보다 더 작다는 것을 표시한다. 전류가 상대적으로 낮을 경우, 이것은 메모리 셀이 비-전도 상태(non-conductive state)에 있어서, Vth가 제어 게이트 전압을 초과한다는 것을 표시한다.

메모리 셀이 프로그래밍을 완료한 것으로 결정하기 위하여 이용되는 검증 전압은 최종적인 또는 록아웃 검증 전압으로서 지칭될 수도 있다. 일부 경우들에는, 추가적인 검증 전압이 메모리 셀이 프로그래밍의 완료에 근접한 것으로 결정하기 위하여 이용될 수도 있다. 이 추가적인 검증 전압은 오프셋 검증 전압으로서 지칭될 수도 있고, 최종적인 검증 전압보다 더 낮을 수 있다. 메모리 셀이 프로그래밍의 완료에 근접할 때, 메모리 셀의 프로그래밍 속도는 예컨대, 하나 이상의 이후의 프로그램 전압들 동안에 개개의 비트 라인의 전압을 상승시킴으로써 감소될 수 있다. 예를 들어, 도 5a에서, A 데이터 상태로 프로그래밍되어야 하는 메모리 셀은 A 데이터 상태의 오프셋 검증 전압인 VvAO와, A 데이터 상태의 최종적인 검증 전압인 VvA에서 검증 테스트들을 거칠 수 있다.

메모리 셀이 프로그래밍을 완료하기 바로 전에 프로그래밍 속도를 느리게 함으로써, 더 좁은 Vth 분포들이 달성될 수 있다. 그러나, 검증 동작들을 수행할 시에 시간이 소비된다. 예를 들어, 전형적으로, 도 5a에서의 VvAO에 대한 검증 테스트는 VvAO를 선택된 워드 라인을 통해 선택된 메모리 셀들의 제어 게이트들에 인가하는 것, 개개의 비트 라인들을 통해 선택된 메모리 셀들에 접속되는 감지 회로들을 프리차징(pre-charging)하는 것, 및 특정된 방전 기간(discharge period)에 대하여 감지 회로들에서 방전(discharge)의 양을 관찰하는 것을 수반한다. 방전의 양은 감지 회로의 전압이 트립 전압(trip voltage) 미만으로 하락하는지 여부에 기초하여 결정된다. 감지 회로의 전압이 트립 전압 미만으로 하락할 경우, 이것은 메모리 셀이 전도 상태에 있다는 것을 표시한다. 다시 말해서, 메모리 셀의 Vth는 제어 게이트 상에서의 전압보다 더 작다. 감지 회로의 전압이 트립 전압 미만으로 하락하지 않을 경우, 이것은 메모리 셀이 비-전도 상태에 있다는 것을 표시한다. 다시 말해서, 메모리 셀의 Vth는 제어 게이트 상에서의 전압보다 더 크다.

도 5a에서의 VvA에 대한 검증 테스트는 VvA를 선택된 메모리 셀들에 인가하는 것, 감지 회로들을 프리차징하는 것, 및 감지 회로들에서 방전의 양을 관찰하는 것을 유사하게 수반한다. 그러므로, 검증 동작들을 위한 시간은 2 개의 검증 테스트들이 순차적으로 수행될 때에 2 배가 된다.

본원에서 제공된 기법들은 감지 회로들을 각각의 검증 테스트에 대하여 상이한 전압으로 프리차징함으로써, 그 다음으로, 감지 회로들에서 방전의 양을 관찰함으로써, 다수의 검증 테스트들이 동시에 수행되는 것을 허용한다. 상이한 프리차지 전압들은 공통 방전 기간 및 트립 전압이 다수의 검증 테스트들에서 이용되도록 설정될 수 있다. 방전 기간들이 동시에 발생하므로, 검증 동작들을 위한 시간이 감소된다. 특히, 더 높은 프리차지 전압은 최종적인 검증 전압에서 검증되고 있는 메모리 셀들의 감지 회로들에서보다, 오프셋 검증 전압에서 검증되고 있는 메모리 셀들의 감지 회로들에서 설정될 수 있다.

또한, 기법들은 다양한 감지 회로 설계들과 양립가능하다. 일 접근법에서, 오프셋 검증 래치로서 지칭된 래치는 감지되고 있는 메모리 셀의 Vth가 데이터 상태의 오프셋 검증 전압(예컨대, A 데이터 상태에 대한 VvAO)을 초과하는지 여부를 표시하는 비트를 저장하기 위하여 이용된다. 일 접근법에서, 비트는 오프셋 검증 래치로부터 로컬 버스로 전달되고, 비트의 전압은 제1 전압으로의 프리차지가 제1 프리차지 시간에 발생할 것인지 여부를 결정한다. 이 접근법은 제어기가 오프셋 검증 래치를 판독하고 버스 상에서 전압을 설정하기 위한 시간을 이용하는 것을 회피한다. 또 다른 접근법에서, 제어기는 오프셋 검증 래치를 판독하고, 프리차지가 발생할 것인지 여부를 결정하는 버스 상에서 전압을 설정한다. 제어기가 공통 프리차지 전압을 감지 회로들에 제공할 때, 각각의 감지 회로는 버스의 전압에 따라 제1 전압으로 프리차징될 수도 있다.

제2 프리차지 시간에, 제어기는 메모리 셀의 Vth가 오프셋 검증 검증과 최종적인 검증 전압 사이의 범위에 있는지 여부를 결정하기 위하여 감지 회로의 데이터 상태 래치들을 판독한다. 셀이 이 범위에 있을 경우, 검증 테스트는 데이터 상태의 최종적인 검증 전압(예컨대, A 데이터 상태의 VvA)에서 수행된다. 제어기는 프리차지를 인에이블 또는 디스에이블하기 위하여 각각의 감지 회로의 버스 상에서 전압을 설정할 수 있다. 제어기가 제2 공통 프리차지 전압을 감지 회로들에 제공할 때, 각각의 감지 회로는 버스의 전압에 따라 제2 전압으로 프리차징될 수도 있다.

기법들은 상이한 Vth 레벨들로의 메모리 셀들을 검증하기 위하여 일반적으로 이용될 수 있다. 일 구현예에서, 상이한 Vth 레벨들은 상이한 데이터 상태들과 연관된다. 기법들은 검증 및 다른 감지 동작들에서 이용될 수 있다.

도 1은 비휘발성 메모리 디바이스의 예시적인 블록도이다. 메모리 디바이스(100)는 하나 이상의 메모리 다이(108)를 포함할 수도 있다. 메모리 다이(108)는 메모리 셀들의 어레이와 같은 메모리 셀들의 메모리 구조체(126), 제어 회로부(110), 및 판독/기입 회로들(128)을 포함한다. 메모리 구조체(126)는 행 디코더(row decoder)(124)를 통한 워드 라인들에 의해, 그리고 열 디코더(column decoder)(132)를 통한 비트 라인들에 의해 어드레싱가능하다. 판독/기입 회로들(128)은 다수의 감지 블록들(SB1, SB2,..., SBp)을 포함하고, 메모리 셀들의 페이지(page)가 병렬로 판독되거나 프로그래밍되는 것을 허용한다. 전형적으로, 제어기(122)는 하나 이상의 메모리 다이(108)와 동일한 메모리 디바이스(100)(예컨대, 분리가능한 저장 카드) 내에 포함된다. 커맨드들 및 데이터는 데이터 버스(120)를 통해 호스트(140)와 제어기(122) 사이에서, 그리고 라인들(118)을 통해 제어기와 하나 이상의 메모리 다이(108) 사이에서 전달된다.

메모리 구조체는 2D 또는 3D일 수 있다. 메모리 구조체는 3D 어레이를 포함하는 메모리 셀들의 하나 이상의 어레이를 포함할 수도 있다. 메모리 구조체는 다수의 메모리 레벨들이 개재하는 기판들 없이, 웨이퍼와 같은 단일 기판 위에(그리고 그 내부가 아님) 형성되는 모놀리식(monolithic) 3 차원 메모리 구조체를 포함할 수도 있다. 메모리 구조체는 실리콘 기판 위에 배치된 활성 영역을 가지는 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨들에서 모놀리식 방식으로 형성되는 임의의 유형의 비휘발성 메모리를 포함할 수도 있다. 메모리 구조체는 연관된 회로부가 기판 위에 또는 기판 내부에 있든지 간에, 메모리 셀들의 동작과 연관된 회로부를 가지는 비휘발성 메모리 디바이스 내에 있을 수도 있다.

제어 회로부(110)는 메모리 구조체(126) 상에서 메모리 동작들을 수행하기 위하여 판독/기입 회로들(128)과 협력하고, 상태 머신(state machine)(112), 온-칩 어드레스 디코더(114), 및 전력 제어 모듈(116)을 포함한다. 상태 머신(112)은 메모리 동작들의 칩-레벨 제어를 제공한다. 저장 영역(113)은 프로그래밍 및 감지 파라미터들(예컨대, 비트 라인 전압들 및 검증 전압들)과 같은, 메모리 디바이스를 동작시키기 위한 파라미터들을 위하여 제공될 수도 있다.

온-칩 어드레스 디코더(114)는 호스트 또는 메모리 제어기에 의해 이용된 것 내지 디코더들(124 및 132)에 의해 이용된 하드웨어 어드레스 사이의 어드레스 인터페이스를 제공한다. 전력 제어 모듈(116)은 메모리 동작들 동안에 워드 라인들 및 비트 라인들에 공급된 전력 및 전압들을 제어한다. 그것은 3D 구성에서의 워드 라인 층(word line layer)(WLL)들, SGS 및 SGD 트랜지스터들, 및 소스 라인들을 위한 구동기들을 포함할 수 있다. 감지 블록들은 일 접근법에서 비트 라인 구동기들을 포함할 수 있다. SGS 트랜지스터는 NAND 스트링의 소스 단부에서의 선택 게이트 트랜지스터이고, SGD 트랜지스터는 NAND 스트링의 드레인 단부에서의 선택 게이트 트랜지스터이다.

일부 구현예들에서, 컴포넌트들의 일부는 조합될 수 있다. 다양한 설계들에서, 메모리 구조체(126) 이외의, 컴포넌트들 중의 하나 이상은 (단독으로 또는 조합하여) 본원에서 설명된 액션들을 수행하도록 구성되는 적어도 하나의 제어 회로로서 생각될 수 있다. 예를 들어, 제어 회로는 제어 회로부(110), 상태 머신(112), 디코더들(114/132), 전력 제어 모듈(116), 감지 블록들(SB1, SB2,..., SBp), 판독/기입 회로들(128), 제어기(122) 등 중의 임의의 하나 또는 그 조합을 포함할 수도 있다.

오프-칩 제어기(122)는 프로세서(122c)와, ROM(122a) 및 RAM(122b)과 같은 저장 디바이스들(메모리)을 포함할 수도 있다. 저장 디바이스들은 명령들의 세트와 같은 코드를 포함하고, 프로세서는 본원에서 설명된 기능성을 제공하기 위하여 명령들의 세트를 실행하도록 동작가능하다. 대안적으로 또는 추가적으로, 프로세서는 하나 이상의 워드 라인들에서의 메모리 셀들의 예약된 영역과 같은, 메모리 구조체의 저장 디바이스(126a)로부터 코드를 액세스할 수 있다.

예를 들어, 도 2는 도 1의 프로세서(122c) 또는 도 8a의 감지 블록에서의 프로세서(863)에 의해 실행될 수도 있는 코드를 도시한다. 코드(150)는 프로그래밍, 판독, 및 소거 동작들을 위한 것과 같이, 메모리 구조체를 액세스하기 위하여 제어기에 의해 이용된다. 코드는 부트 코드(boot code)(151) 및 제어 코드(예컨대, 명령들의 세트)(160)를 포함할 수 있다. 부트 코드는 부팅 또는 스타트업(startup) 프로세스 동안에 제어기를 초기화하고 제어기가 메모리 구조체를 액세스하는 것을 가능하게 하는 소프트웨어이다. 코드는 하나 이상의 메모리 구조체들을 제어하기 위하여 제어기에 의해 이용될 수 있다. 급전(power up)될 시에, 프로세서(122c)는 실행을 위하여 ROM(122a) 또는 저장 디바이스(126a)로부터 부트 코드를 페치(fetch)하고, 부트 코드는 시스템 컴포넌트들을 초기화하고 제어 코드를 RAM(122b)으로 로딩한다. 또는, 프로세서(863)는 실행을 위하여 메모리(862)로부터 부트 코드를 페치한다. 일단 제어 코드가 로딩되면, 그것은 프로세서에 의해 실행된다. 제어 코드는 메모리를 제어하고 할당하는 것, 명령들의 프로세싱을 우선순위화하는 것, 및 입력 및 출력 포트들을 제어하는 것과 같은 기본적인 태스크(task)들을 수행하기 위한 드라이버(driver)들을 포함할 수 있다.

명령들의 세트는 메모리 셀들의 세트에 대한 프로그램 동작을 수행하기 위한 명령들을 포함할 수 있다. 이 명령들은, 래치에 의해 저장되는 비트가 감지 회로에서의 제1 트랜지스터의 제어 게이트에 접속되는 버스 상에서 제공되도록 하기 위하여, 신호를 래치에 제공하기 위한 명령들(161); 비트가 버스 상에서 제공되는 동안, 제2 트랜지스터가, 비트가 제1 비트 전압에 의해 표현될 경우에, 감지 회로의 감지 노드를 제1 감지 노드 전압으로 프리차징하게 하거나, 비트가 제2 비트 전압에 의해 표현될 경우에, 감지 노드를 제1 감지 노드 전압으로 프리차징하지 않게 하기 위하여, 제1의 더 높은 제어 게이트 전압을 감지 회로에서의 제2 트랜지스터에 제공하기 위한 명령들(162); 감지 회로와 연관된 추가적인 래치들로부터 비트들을 판독하기 위한 명령들(163); 추가적인 래치들로부터의 비트들로부터, 메모리 셀의 문턱 전압이 데이터 상태의 최종적인 검증 전압을 초과하지 않은 것으로 결정하기 위한 명령들(164); 및 메모리 셀의 문턱 전압이 최종적인 검증 전압을 초과하지 않은 것으로 결정하는 것에 응답하여, 전도 상태에서 제1 트랜지스터를 제공하는 버스 상에서 전압을 제공하고, 더 높은 제어 게이트 전압보다 더 낮은 제2의 더 낮은 제어 게이트 전압을 감지 회로에서의 제2 트랜지스터에 제공하기 위한 명령들(165)을 포함할 수 있다. 일반적으로, 제어 코드는 도 6a, 도 6b, 및 도 11a 내지 도 11d의 프로세스들의 단계들을 포함하는, 본원에서 설명된 기능들을 수행하기 위한 명령들을 포함할 수 있다.

NAND 플래시 메모리에 추가하여, 다른 유형들의 비휘발성 메모리가 또한 이용될 수 있다.

반도체 메모리 디바이스들은 동적 랜덤 액세스 메모리(dynamic random access memory)("DRAM") 또는 정적 랜덤 액세스 메모리(static random access memory)("SRAM") 디바이스들과 같은 휘발성 메모리 디바이스들, 저항성 랜덤 액세스 메모리(resistive random access memory)("ReRAM"), 전기적 소거가능한 프로그래밍가능한 판독 전용 메모리(electrically erasable programmable read only memory)("EEPROM"), (EEPROM의 서브세트로 또한 고려될 수 있는) 플래시 메모리, 강유전성 랜덤 액세스 메모리(ferroelectric random access memory)("FRAM"), 및 자기저항성 랜덤 액세스 메모리(magnetoresistive random access memory)("MRAM")와 같은 비휘발성 메모리 디바이스들, 및 정보를 저장할 수 있는 다른 반도체 엘리먼트들을 포함한다. 각각의 유형의 메모리 디바이스는 상이한 구성들을 가질 수도 있다. 예를 들어, 플래시 메모리 디바이스들은 NAND 또는 NOR 구성으로 구성될 수도 있다.

일 실시예에서, 호스트는 하나 이상의 프로세서들, 본원에서 설명된 방법들을 수행하도록 하나 이상의 프로세서들을 프로그래밍하기 위한 프로세서 판독가능한 코드(예컨대, 소프트웨어)를 저장하는 하나 이상의 프로세서 판독가능한 저장 디바이스들(RAM, ROM, 플래시 메모리, 하드 디스크 드라이브, 솔리드 스테이트 메모리)을 포함하는 컴퓨팅 디바이스(예컨대, 랩톱, 데스크톱, 스마트폰, 태블릿, 디지털 카메라)이다. 호스트는 추가적인 시스템 메모리, 하나 이상의 입력/출력 인터페이스들, 및/또는 하나 이상의 프로세서들과 통신하는 하나 이상의 입력/출력 디바이스들을 또한 포함할 수도 있다.

상태 머신은 하드웨어, 또는 하드웨어 및 소프트웨어의 조합으로 완전히 구현될 수도 있다. 예를 들어, 상태 머신은 하나 이상의 프로세서들, 및 본원에서 설명된 방법들을 수행하도록 하나 이상의 프로세서들을 프로그래밍하기 위한 프로세서 판독가능한 코드(예컨대, 소프트웨어)를 저장하는 하나 이상의 프로세서 판독가능한 저장 디바이스들을 포함할 수도 있다.

제어기는 하드웨어, 또는 하드웨어 및 소프트웨어의 조합으로 완전히 구현될 수도 있다. 예를 들어, 제어기는 하나 이상의 프로세서들, 및 본원에서 설명된 방법들을 수행하도록 하나 이상의 프로세서들을 프로그래밍하기 위한 프로세서 판독가능한 코드(예컨대, 소프트웨어)를 저장하는 하나 이상의 프로세서 판독가능한 저장 디바이스들을 포함할 수도 있다.

도 3은 NAND 플래시 메모리 셀들의 블록(300)을 도 1의 메모리 구조체(126)의 예로서 도시한다. 블록은 다수의 NAND 스트링들, 예컨대, NS0, NS1, NS2, NS3, NS4, NS5, NS6, NS7, NS8, NS9, NS10, NS11, NS12, 및 NS13, 및 개개의 비트 라인들, 예컨대, BL0, BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8, BL9, BL10, BL11, BL12, BL13을 포함한다. 각각의 NAND 스트링은 하나의 단부에서 드레인 선택 게이트(drain select gate)(SGD) 트랜지스터에 접속되고, 드레인 선택 게이트 트랜지스터들의 제어 게이트들은 공통 SGD 라인을 통해 접속된다. NAND 스트링들은 그 다른 단부에서, 결국, 공통 소스 라인에 접속되는 소스 선택 게이트 트랜지스터에 접속된다. 64 개의 워드 라인들, 예를 들어, WL0 내지 WL63은 소스 선택 게이트 트랜지스터들과 드레인 선택 게이트들 사이에서 연장된다. 예시적인 워드 라인 WL3은 NAND 스트링으로부터의 하나의 메모리 셀, 예컨대, 각각 NS0, NS1, 및 NS2에서의 메모리 셀들(310, 311, 및 312) 등을 포함한다. 감지 동작 동안에, 선택된 워드 라인에 접속되는 각각의 메모리 셀은 일 접근법에서 감지될 수도 있다.

도 4는 NAND 셀들의 어레이(400)의 예를 도 1의 메모리 구조체(126)의 또 다른 예로서 도시한다. 각각의 열을 따라, 비트 라인(406)은 NAND 스트링(450)을 위한 드레인 선택 게이트의 드레인 단자(426)에 결합된다. NAND 스트링들의 각각의 행을 따라, 소스 라인(404)은 NAND 스트링들의 소스 선택 게이트 트랜지스터들의 모든 소스 단자들(428)을 접속할 수도 있다.

저장 엘리먼트들의 어레이는 도 3의 블록(300)과 같은, 저장 엘리먼트들의 큰 수의 블록들로 분할된다. 플래시 EEPROM 시스템들에 대하여 보편적인 바와 같이, 블록은 소거의 단위이다. 즉, 각각의 블록은 함께 소거되는 최소 수의 저장 엘리먼트들을 포함한다. 각각의 블록은 다수의 페이지들로 전형적으로 분할된다. 페이지는 프로그래밍의 가장 작은 단위이다. 데이터의 하나 이상의 페이지들은 저장 엘리먼트들의 하나의 행에서 전형적으로 저장된다. 예를 들어, 행은 몇몇 인터리빙된 페이지들을 전형적으로 포함하거나, 그것은 하나의 페이지를 구성할 수도 있다. 페이지의 모든 저장 엘리먼트들은 함께 판독되거나 프로그래밍될 것이다. 또한, 페이지는 하나 이상의 섹터(sector)들로부터의 사용자 데이터를 저장할 수 있다. 섹터는 사용자 데이터의 편리한 단위로서 호스트에 의해 이용된 논리적 개념이고; 그것은 제어기로 국한되는 오버헤드 데이터(overhead data)를 전형적으로 포함하지 않는다. 오버헤드 데이터는 섹터의 사용자 데이터로부터 계산되었던 에러 정정 코드(Error Correction Code)(ECC)를 포함할 수도 있다. (이하에서 설명된) 제어기의 부분은 데이터가 어레이로 프로그래밍되고 있을 때에 ECC를 계산하고, 데이터가 어레이로부터 판독되고 있을 때에 그것을 체크한다. 대안적으로, ECC들 및/또는 다른 오버헤드 데이터는 그것들이 속하는 사용자 데이터와는 상이한 페이지들, 또는 심지어 상이한 블록들 내에 저장된다.

사용자 데이터의 섹터는 자기 디스크 드라이브들에서의 섹터의 크기에 대응하는 512 바이트들일 수도 있다. 오버헤드 데이터는 추가적인 16 내지 20 바이트들을 포함할 수도 있다. 8 페이지들로부터, 예를 들어, 32, 64, 또는 그 보다 큰 페이지들까지 중의 어딘가인 큰 수의 페이지들은 블록을 형성한다. 일부 실시예들에서, NAND 스트링들의 행은 블록을 포함한다.

추가적으로, 감지 증폭기들과 같은 감지 회로들은 각각의 비트 라인에 접속될 수 있거나, 비트 라인들 사이에서 공유될 수 있다. 예들은 감지 회로들(410, 412, 414)을 포함한다. 감지 회로 제어기(860)(또한, 도 8b 참조)는 연관된 비트 라인들 및 하나 이상의 선택된 저장 엘리먼트들을 수반하는 감지 동작들 동안에 각각의 감지 회로에서의 감지 노드의 전압을 설정함에 있어서의 이용을 위하여 전압을 각각의 감지 회로에 제공하는 제어 회로이다. 예시적인 감지 회로들의 세부사항들은 이하에서 더욱 논의된다.

도 5a는 판독 및 검증 전압들과 함께 메모리 셀들의 세트의 문턱 전압(Vth) 분포를 도시하고, 여기서, 4 개의 데이터 상태들이 있다. 수평 축은 Vth를 표현하고, 수직 축은 메모리 셀들의 수를 로그 스케일(logarithmic scale)로 표현한다. Vth 분포들은 명확함을 위하여 단순화된 형태로 도시되어 있다.

일 접근법에서, 전체 시퀀스 프로그래밍으로서 또한 지칭된 하나의 프로그래밍 패스 동작은, 초기 Vpgm 레벨로부터 시작하여, 선택된 메모리 셀들의 세트의 문턱 전압들이 개개의 데이터 상태들의 하나 이상의 개개의 최종적인 검증 전압들에 도달할 때까지, 최종적인 Vpgm 레벨로 진행하여 수행되는 다수의 프로그램-검증 동작들(또는 프로그램 루프들)의 (오직) 하나의 시퀀스를 수반한다. 모든 메모리 셀들은 프로그래밍 패스의 시작시에 초기에 소거된 상태에 있을 수도 있다.

메모리 셀 어레이에 대한 예시적인 Vth 분포들은 각각의 메모리 셀이 4 개의 가능한 Vth 범위들 중의 하나에서의 데이터의 2 비트들을 저장하는 경우에 대하여 제공된다. 하나의 비트는 하부 페이지 데이터를 표현하고, 다른 비트는 상부 페이지 데이터를 표현한다.

제1 Vth 분포(500)는 소거된(Er) 상태 메모리 셀들에 대하여 제공된다. Vth 분포들(501, 502, 및 503)은, 그 Vth가 최종적인 검증 전압 VvA, VvB, 또는 VvC를 각각 초과할 때에 메모리 셀들에 의해 도달되는 데이터 상태들 A, B, 및 C를 각각 표현한다. VvEr은 소거 검증 전압이다. 추가적으로, 데이터 상태들 A, B, 및 C는 오프셋 검증 전압들 VvAO, VvBO, 및 VvCO를 각각 가진다.

프로그래밍 패스가 완료된 후, 데이터는 Vth 분포들 사이에 있는 판독 기준 전압들 VrEr/A, VrA/B, 및 VrB/C를 이용하여 메모리 셀들로부터 판독될 수 있다. 주어진 메모리 셀의 Vth가 판독 기준 전압들 중의 하나 이상을 초과하는지 또는 그 미만인지 여부를 테스트함으로써, 시스템은 메모리 셀에 의해 표현되는 데이터 상태를 결정할 수 있다.

오프셋 검증 전압들은 최종적인 검증 전압들로부터 공통의 증분만큼, 또는 상이한 증분들만큼 오프셋될 수도 있다. 하나 이상의 오프셋 검증 전압들은 데이터 상태에 대하여 제공될 수 있다. 프로그래밍 시간 불이익을 최소화하면서 좁은 Vth 분포들을 획득하기 위하여, 그 Vth가 오프셋 검증 전압을 초과하지만, 여전히 데이터 상태의 최종적인 검증 전압 미만일 때, 느린 프로그래밍 모드가 메모리 셀에 대하여 구현될 수도 있다. 느린 프로그래밍 모드는 프로그램 전압 동안에 연관된 비트 라인 전압을 포지티브 값으로 올림으로써 메모리 셀에 대하여 구현될 수도 있다. 느린 프로그래밍 모드 이전에, 메모리 셀은 프로그래밍 속도를 최대화하기 위하여 Vbl = 0 V인 빠른 프로그래밍 모드에 있을 수도 있다. 이에 따라, 메모리 셀의 Vth는 Vth가 최종적인 검증 전압에 더 근접하게 이동할 때까지, 초기에 프로그램 동작에서 각각의 프로그램 전압으로 상대적으로 빠른 레이트로 증가할 수 있다. 이 때, 메모리 셀의 Vth는 그것이 최종적인 검증 전압을 과도하게 오버슈팅하지 않도록, 각각의 프로그램 전압으로 상대적으로 느린 레이트로 증가한다. 메모리 셀은 예컨대, 프로그램 동작의 이후의 프로그램 전압들 동안에 Vbl을 2 내지 3 V와 같은 높은 레벨로 설정함으로써, 그 Vth가 최종적인 검증 전압을 초과할 때에 추가의 프로그래밍으로부터 록아웃된다.

다수의 오프셋 검증 전압들이 이용될 경우, Vbl은 메모리 셀의 Vth가 제1 오프셋 검증 전압을 초과할 때에 하나의 레벨로, 그리고 Vth가 제1 오프셋 검증 전압보다 더 큰 제2 오프셋 검증 전압을 초과할 때에 또 다른 더 높은 레벨로 설정될 수 있다.

도 5b는 판독 및 검증 전압들과 함께 메모리 셀들의 세트의 문턱 전압(Vth) 분포를 도시하고, 여기서, 8 개의 데이터 상태들이 있다. 제1 Vth 분포(510)는 소거된(Er) 상태 메모리 셀들에 대하여 제공된다. Vth 분포들(511, 512, 513, 514, 515, 516, 및 517)은, 그 Vth가 최종적인 검증 전압 VvA, VvB, VvC, VvD, VvE, VvF, 및 VvG를 각각 초과할 때에 메모리 셀들에 의해 도달되는 데이터 상태들 A, B, C, D, E, F, 및 G를 각각 표현한다. 추가적으로, 데이터 상태들 A, B, C, D, E, F, 및 G 및 C는 오프셋 검증 전압들 VvAO, VvBO, VvCO, VvDO, VvEO, VvFO, 및 VvGO를 각각 가진다. 괄호들(520 내지 526)은 공통/단일 감지 동작에서 동시에 테스트되는 검증 레벨들을 식별한다. 예를 들어, 괄호들(520, 521, 522, 523, 524, 525, 및 526)은 VvAO 및 VvA, VvB 및 VvBO, VvC 및 VvCO, VvD 및 VvDO, VvE 및 VvEO, VvF 및 VvFO, 및 VvG 및 VvGO가 각각 동시에 테스트된다는 것을 표시한다.

도 5c는 판독 및 검증 전압들과 함께 메모리 셀들의 세트의 문턱 전압(Vth) 분포를 도시하고, 여기서, 16 개의 데이터 상태들이 있다. 제1 Vth 분포(530)는 소거된(Er) 상태 메모리 셀들에 대하여 제공된다. Vth 분포들(531, 532, 533, 534, 535, 536, 537, 538, 539, 540, 541, 542, 543, 544, 및 545)은, 그 Vth가 최종적인 검증 전압 VvA, VvB, VvC, VvD, VvE, VvF, VvG, VvH, Vvl, VvJ, VvK, VvL, VvM, VvN, 및 VvO를 각각 초과할 때에 메모리 셀들에 의해 도달되는 데이터 상태들 A, B, C, D, E, F, G, H, I, J, K, L, M, N, 및 O를 각각 표현한다. 이 예에서, 데이터 상태들은 오프셋 검증 전압들을 가지지 않는다. 그러나, 이러한 오프셋 검증 전압들을 도 5a 및 도 5b와 유사한 방식으로 제공하는 것이 가능하다. 중괄호들(550 내지 556)은 공통 감지 동작에서 동시에 테스트되는 검증 레벨들을 식별한다. 예를 들어, 중괄호들(550, 551, 552, 553, 554, 555, 및 556)은 VvA 및 VvB, VvC 및 VvD, VvE 및 VvF, VvG 및 VvH, Vvl 및 VvJ, VvK 및 VvL, 및 VvM 및 VvN이 각각 동시에 테스트된다는 것을 표시한다. VvO는 이 예에서 스스로 테스트된다.

그러므로, 이 시나리오는 다수의 데이터 상태들, 예컨대, 하나의 데이터 상태(예컨대, B, D, F, H, J, L, N) 및 하나의 데이터 상태 미만인 또 다른 데이터 상태(예컨대, 각각 A, C, E, G, I, K, M)를 포함하는 2 개의 인접한 데이터 상태들에 대한 검증 전압들의 동시 감지를 허용한다. 일반적으로, 감지 노드들에서의 프리차지 레벨들 사이의 차이에 대한 제한에 기초하여 동시 감지에서 테스트되는 검증 전압들 사이의 차이에 대한 일부 제한이 있을 것이다.

도 5d는 비고의적인 프로그래밍을 거치는 소거된 상태 메모리 셀들의 문턱 전압(Vth) 분포를 도시한다. 일부 경우들에는, 프로그래밍되도록 의도되지 않은 메모리 셀들이 비고의적으로 프로그래밍될 수 있다. 이것은 소거된 상태 메모리 셀들에 대하여 가장 가능성이 있다. 예를 들어, 선택된 워드 라인 WLn의 메모리 셀들을 프로그래밍할 때, 인접한 워드 라인들 WLn+1 상의 메모리 셀들은 비고의적인 프로그래밍을 경험할 수도 있다. WLn+1의 메모리 셀들은 WL0에서 시작하여 한 번에 하나의 워드 라인을 진행하는 워드 라인 프로그래밍 순서로 인해 WLn의 프로그래밍 동안에 통상적으로 소거된 상태에 있다. 따라서, 비고의적인 프로그래밍의 정도를 결정하기 위하여 소거된 상태 셀들을 주기적으로 판독하는 것이 바람직할 수도 있다. 일부 경우들에는, 블록의 프로그래밍을 종결시키는 것, 또는 비고의적인 프로그래밍의 양을 감소시키기 위하여 WLn 상에서의 프로그래밍을 느리게 하는 것과 같은 정정 액션은 비고의적인 프로그래밍이 너무 클 경우에 취해질 수도 있다. 또는, 비고의적인 프로그래밍의 양은 메모리 디바이스의 건전성의 척도로서 제어기에 의해 시간에 대하여 추적될 수도 있다.

Vth 분포(560)는 비고의적인 프로그래밍 전의 소거된 상태 메모리 셀들을 표현한다. Vth 분포(561)는 비고의적인 프로그래밍 후의 소거된 상태 메모리 셀들을 표현하고, 여기서, Vth 분포의 상부 꼬리에서의 증가가 있다. 예를 들어, V1 및 V2의 전압들에서의 판독 동작들은 각각 Vth가 V1 또는 V2를 초과하는 메모리 셀들의 수를 측정하기 위하여 이용될 수 있다. 정정 액션은 예를 들어, Vth>V1인 메모리 셀들의 수가 문턱을 초과하는지 여부, 또는 Vth>V2인 메모리 셀들의 수가 문턱을 초과하는지 여부에 따라 취해질 수도 있다. V2는 VrEr/A로 설정될 수 있어서, Vth>V2인 메모리 셀들의 수는 A 데이터 상태에 있는 것으로서 부정확하게 판독될 수 있는 소거된 상태 메모리 셀들의 수를 표현한다. Vth>V1인 메모리 셀들의 수는 비고의적인 프로그래밍의 조기 경보를 제공할 수 있다.

워드 라인 상의 메모리 셀들이 아직 프로그래밍되지 않은 예에서, 그것들은 소거된 상태에 있다는 것이 알려진다. 따라서, 소거된 상태 Vth 분포를 평가하기 위하여 메모리 셀들을 샘플링하는 것은 충분하다. 예를 들어, 메모리 셀들의 제1 절반은 V1에서 판독될 수 있고, 제2 절반은 V2에서 판독될 수 있다. 하나의 옵션은 제1 및 제2 절반들의 셀들이 워드 라인을 따라 서로 교대하는 것이다. 또 다른 옵션은 제1 절반의 셀들이 셀들의 제1 인접 세트를 형성하는 것과, 제2 절반의 셀들이 셀들의 제2 인접 세트를 형성하는 것이다. 감지 회로 제어기는 워드 라인을 따르는 메모리 셀들의 개개의 위치들에 기초하여, 어느 셀들이 V1에서 판독되어야 하는지와, 어느 것이 V2에서 판독되어야 하는지를 알도록 구성될 수 있다. 예로서, V1에서의 판독 동작이 V1에서 판독되는 메모리 셀들의 10 %가 Vth>V1을 가지는 것으로 결정하고, V2에서의 판독 동작이 V2에서 판독되는 메모리 셀들의 5 %가 Vth>V2를 가지는 것으로 결정한다는 것을 가정한다.

도 6a는 감지가 단일 검증 동작에서 데이터 상태의 오프셋 및 최종적인 검증 전압들에 대하여 발생하는 예시적인 프로그램 동작의 플로우차트를 도시한다. 이 예는 도 5a 및 도 5b와 부합한다. 또한, 도 7a 내지 도 7c와, 도 8b의 래치들(826 내지 828, 및 846 내지 848)을 참조한다. 단계(600)는 프로그램 동작을 시작한다. 단계(601)는 모든 감지 회로들에 대하여, 오프셋 검증 래치(예컨대, 래치들(827 및 847))=거짓(false)을 설정하는 것과, 트립 래치(예컨대, 래치들(826 및 846)=거짓을 설정하는 것을 포함한다. 메모리 셀은 오프셋 검증 래치=거짓일 때에 데이터 상태의 오프셋 검증 전압과 같은 구분 전압 비만인 문턱 전압을 가진다는 결정이 행해질 수 있다. 메모리 셀은 오프셋 검증 래치=참(true)일 때에 오프셋 검증 전압과 같은 구분 전압을 초과하는 문턱 전압을 가진다는 결정이 행해질 수 있다.

록아웃 상태는 소거된 상태로 유지되어야 하는 메모리 셀들의 감지 회로들에 대한 데이터 상태 래치들에서 설정된다. 특정한 데이터 상태로 프로그래밍되어야 하는 메모리 셀들의 감지 회로들에 대하여, 데이터 상태 래치들은 특정한 데이터 상태를 식별하도록 설정된다. 단계(602)는 오프셋 검증 래치 및 데이터 상태 래치들에 기초하여 비트 라인 전압을 설정하는 것을 포함한다. 언급된 바와 같이, 상승된 Vbl은 프로그래밍의 레이트를 느리게 하기 위하여 VO<Vth<VF인 메모리 셀에 대한 프로그램 전압 동안에 설정될 수 있다. 오프셋 검증 래치=참이고 데이터 상태 래치들이 메모리 셀이 록아웃 상태에 있지 않은 것을 나타내는 경우에, 메모리 셀은 VO<Vth<VF를 가진다. Vbl=0 V는 프로그래밍의 빠른 레이트를 허용하기 위하여 Vth<VO인 메모리 셀에 대한 프로그램 전압 동안에 설정될 수 있다. Vbl은 록아웃 상태에 있는 메모리 셀에 대한 프로그램 전압 동안에 상대적으로 높은 록아웃 전압으로 설정될 수 있다.

단계(603)는 프로그램 전압을 선택된 워드 라인에 인가하는 것을 수반한다. 예를 들어, 도 7a의 프로그램 전압들을 참조한다. 단계(604)는 검증 전압을 데이터 상태의 감지를 위하여 검증 전압을 선택된 워드 라인에 인가하는 것을 수반한다. 예를 들어, 도 7c의 검증 전압들을 참조한다. 단계(605)는 감지 회로들의 감지 노드들을 오프셋 검증 테스트를 위하여 상대적으로 더 높은 전압으로, 그리고 최종적인 검증 테스트를 위하여 상대적으로 더 낮은 전압으로 프리차징하는 것을 수반한다. 추가의 세부사항들은 예컨대, 도 8b 내지 도 13과 관련하여 제공된다. 예를 들어, 오프셋 검증 전압에서 검증되어야 하는 메모리 셀과 연관되는 감지 노드는 상대적으로 더 높은 전압(예컨대, 제1 감지 노드 전압)으로 프리차징될 수 있는 반면, 검증 하이 전압(verify high voltage)에서 검증되어야 하는 메모리 셀과 연관되는 감지 노드는 상대적으로 더 낮은 전압(예컨대, 제2 감지 노드 전압)으로 프리차징될 수 있다. 록아웃 상태에 있는 메모리 셀과 연관되는 감지 노드는 상대적으로 더 높은 전압 또는 상대적으로 더 낮은 전압으로 프리차징될 수 있거나, 프리차징되지 않을 수 있다. 프리차지 전압이 감지 노드에서 설정된 후, 단계(606)는 감지 노드 전압이 감쇠(decay)/방전하는 것을 허용하기 위하여 감지 노드들을 비트 라인들에 접속하는 것을 포함한다. 예를 들어, 제어 게이트 전압이 제1 메모리 셀 및 제2 메모리 셀에 인가되는 동안, 제1 감지 노드 전압 및 제2 감지 노드 전압은 방전 기간에 방전하는 것이 허용된다.

접속하는 것은 트랜지스터가 비-전도 상태로부터 전도 상태로 전이(transition)하게 하는 것을 수반할 수 있고, 여기서, 트랜지스터는 감지 노드와 비트 라인 사이에 있다. 단계(607)는 트립 조건이 충족되는지, 예컨대, 감지 노드 전압이 감지 시간에 트립 전압 미만으로 감쇠하였는지 여부에 기초하여 트립 래치를 설정하는 것을 포함한다. 트립 래치는 트립 조건이 충족될 경우, 예컨대, 감지 노드 전압이 감지 시간에 트립 전압 미만으로 감쇠되지 않았을 경우에 참으로 설정된다. 트립 래치는 트립 조건이 충족되지 않을 경우, 예컨대, 감지 노드 전압이 감지 시간에 트립 전압 미만으로 감쇠되었을 경우에 거짓으로 설정된 상태로 유지된다. 단계(608)는 트립 래치가 참으로 설정되어 Vth가 오프셋 검증 전압을 초과한다는 것을 표시할 경우에, 오프셋 검증 테스트를 거치는 메모리 셀들에 대하여 오프셋 검증 래치=참을 설정한다. 일 접근법에서, 제어기는 감지 회로의 트립 래치를 판독하고, 오프셋 검증 래치를 설정하기 위하여 커맨드를 감지 회로에 제공한다. 단계(609)는 트립 래치가 참으로 설정되어 Vth가 최종적인 검증 전압을 초과한다는 것을 표시할 경우에, 최종적인 검증 테스트를 거치는 메모리 셀들에 대하여 데이터 상태 래치들=록아웃을 설정하는 것을 포함한다. 일 접근법에서, 제어기는 감지 회로의 트립 래치를 판독하고, 데이터 상태 래치들을 설정하기 위하여 커맨드를 감지 회로에 제공한다.

판정 단계(610)는 검증 테스트를 거치는 다음 데이터 상태가 있는지 여부를 결정한다. 판정 단계(610)가 참일 경우, 프로세스는 단계(604)에서 계속되고, 여기서, 다음 검증 전압은 선택된 워드 라인에 인가된다. 도 7b의 예에서, VvA는 프로그램 루프들 1 및 2에서 유일한 검증 전압이고, VvA 및 VvB는 프로그램 루프들 3 내지 5에서의 검증 전압들이고, VvB 및 VvC는 프로그램 루프들 6 내지 9에서의 검증 전압들이다. 판정 단계(610)가 거짓일 경우, 판정 단계(611)는 프로그램 동작에서 인가하기 위한 다음 프로그램 전압이 있는지 여부를 결정한다. 전형적으로, 다음 프로그램 전압은 프로그래밍되고 있는 메모리 셀들의 전부 또는 거의 전부가 최종적인 검증 전압에서 검증 테스트를 통과하였을 때까지 인가된다. 그러나, 실패 스테이터스(fail status)는 프로그래밍되고 있는 메모리 셀들의 전부 또는 거의 전부가 최종적인 검증 전압에서 검증 테스트를 통과하기 전에, 최대 허용가능한 수의 프로그램 전압들이 인가되었을 경우에, 프로그램 동작에 대하여 설정될 수도 있다.

판정 단계(611)가 참일 경우, 프로세스는 단계(602)에서 계속되고, 여기서, 비트 라인 전압이 설정되고 또 다른 프로그램 전압이 인가된다. 판정 단계(611)가 거짓일 경우, 프로그램 동작은 단계(612)에서 종료된다.

도 6b는 감지가 단일 검증 동작에서 다수의 데이터 상태들의 검증 전압들에 대하여 발생하는 예시적인 프로그램 동작의 플로우차트를 도시한다. 이 예는 도 5c와 부합한다. 또한, 도 7e 및 도 7f와, 도 8b의 래치들(826 내지 828 및 846 내지 848)을 참조한다. 단계(620)는 프로그램 동작을 시작한다. 단계(621)는 모든 감지 회로들에 대하여 트립 래치=거짓을 설정하는 것을 포함한다. 록아웃 상태는 소거된 상태로 유지되어야 하는 메모리 셀들의 감지 회로들에 대한 데이터 상태 래치들에서 설정된다. 특정한 데이터 상태로 프로그래밍되어야 하는 메모리 셀들의 감지 회로들에 대하여, 데이터 상태 래치들은 특정한 데이터 상태를 식별하도록 설정된다. 단계(622)는 데이터 상태 래치들에 기초하여 비트 라인 전압을 설정하는 것을 포함한다.

단계(623)는 프로그램 전압을 선택된 워드 라인에 인가하는 것을 수반한다. 예를 들어, 도 7e의 프로그램 전압들을 참조한다. 단계(624)는 2 개의 인접한 데이터 상태들과 같은 다수의 데이터 상태들의 감지를 위하여 전압을 선택된 워드 라인에 인가하는 것을 수반한다. 예를 들어, 도 7f의 검증 전압들을 참조한다. 단계(625)는 감지 회로들의 감지 노드들을 하나의 (더 낮은) 데이터 상태에 대한 하나의 검증 테스트를 위하여 상대적으로 더 높은 전압으로, 그리고 또 다른 (더 높은) 데이터 상태에 대한 또 다른 검증 테스트를 위하여 상대적으로 더 낮은 전압으로 프리차징하는 것을 수반한다. 예를 들어, A 데이터 상태의 검증 전압에서 검증되어야 하는 메모리 셀의 감지 노드는 상대적으로 더 높은 전압으로 프리차징될 수 있는 반면, B 데이터 상태의 검증 전압에서 검증되어야 하는 메모리 셀의 감지 노드는 상대적으로 더 낮은 전압으로 프리차징될 수 있다.

프리차지 전압이 감지 노드에서 설정된 후, 단계(626)는 감지 노드 전압이 감쇠하는 것을 허용하기 위하여 감지 노드들을 비트 라인들에 접속하는 것을 포함한다. 단계(627)는 트립 조건이 충족되는지 여부에 기초하여 트립 래치를 설정하는 것을 포함한다. 단계(628)는 트립 래치가 참으로 설정되어 Vth가 연관된 검증 전압을 초과한다는 것을 표시할 경우에, 하나의 검증 테스트를 거치는 메모리 셀들에 대하여, 그리고 또 다른 검증 테스트를 거치는 메모리 셀들에 대하여 데이터 상태 래치들=록아웃을 설정한다.

판정 단계(629)는 검증 테스트를 거치는 다음 데이터 상태가 있는지 여부를 결정한다. 판정 단계(629)가 참일 경우, 프로세스는 단계(624)에서 계속되고, 여기서, 다음 검증 전압은 선택된 워드 라인에 인가된다. 판정 단계(629)가 거짓일 경우, 판정 단계(630)는 프로그램 동작에서 인가하기 위한 다음 프로그램 전압이 있는지 여부를 결정한다. 판정 단계(630)가 참일 경우, 프로세스는 단계(622)에서 계속되고, 여기서, 비트 라인 전압이 설정되고 또 다른 프로그램 전압이 인가된다. 판정 단계(630)가 거짓일 경우, 프로그램 동작은 단계(631)에서 종료된다.

도 7a는 도 6a의 단계(603)와 부합하는, 프로그램 동작에서의 프로그램 전압들의 세트를 도시한다. 수직 축은 제어 게이트 또는 워드 라인 전압인 Vpgm을 도시하고, 수평 축은 시간 또는 프로그램 루프 수(예컨대, 프로그램-검증 반복 수)를 도시한다. 4 개의 데이터 상태들을 갖는 하나의 패스 프로그램 동작이 도 7a 내지 도 7d에서 도시되어 있다. 다른 옵션들이 가능하다. 프로그램 동작은 일련의 프로그램 전압들(701 내지 709)을 포함한다. 증분식 스텝 펄스 프로그래밍이 수행되어, Vpgm은 초기 레벨인, Vpgm_init에서 시작하고, 각각의 프로그램 루프에서 스텝별(step-wise)로 증가한다. 이 예는 프로그램 루프에 기초하여 검증 테스트들을 또한 수행한다(도 7c 및 도 7de 참조). 예를 들어, A 데이터 상태 셀들은 루프들 1 및 2에서 검증되고, A 및 B 데이터 상태 셀들은 루프들 3 내지 5에서 검증되고, B 및 C 데이터 상태 셀들은 루프들 6 내지 8에서 검증되고, C 데이터 상태 셀들은 루프 9에서 검증된다. 도 7a 내지 도 7d의 수평 축들은 시간-정렬된다.

도 7b는 도 6a의 단계(602)와 부합하는, 도 7a의 프로그램 전압들 동안에 이용될 수 있는 비트 라인 전압들을 도시한다. 각각의 짧은 수평 라인은 주어진 메모리 셀에 대한 대응하는 프로그램 전압 동안에 인가될 수 있는 비트 라인 전압을 표현한다. 예를 들어, Vbl_inhibit는 록아웃 스테이터스를 갖는 메모리 셀들(예컨대, 소거된 상태 셀들, 또는 데이터 상태로의 프로그래밍을 완료한 메모리 셀들)에 대한 비트 라인들에 인가될 수도 있다. Vbl_slow(포지티브 전압)는 VO<Vth<VF이므로, 느린 프로그램 속도를 거치는 메모리 셀들에 인가될 수도 있다. Vbl=0 V는 Vth<VO인 셀들에 대하여 설정될 수도 있다.

도 7c는 도 6a의 단계(604)와 부합하는, 도 7a의 프로그램 전압들 사이에서 이용될 수 있는 검증 전압들을 도시하고, 여기서, 단일 검증 전압은 각각의 데이터 상태에 대하여 오프셋 및 최종적인 검증 전압들에서 검증 테스트들을 수행하기 위하여 각각의 데이터 상태에 대하여 이용된다. 각각 프로그램 루프들 1 및 2에서의 파형들(711 및 712)은 VvA의 크기를 가진다. 각각 프로그램 루프들 3, 4, 및 5에서의 파형들(713, 714, 및 715)은 VvA 및 VvB의 크기를 가진다. 각각 프로그램 루프들 6, 7, 및 8에서의 파형들(716, 717, 및 718)은 VvB 및 VvC의 크기를 가진다. 프로그램 루프 9에서의 파형(719)은 VvC의 크기를 가진다. 유리하게도, 2 개(또는 그보다 더 많은) 검증 테스트들은 하나의 제어 게이트 전압이 워드 라인에 인가되는 동안에, 선택된 워드 라인의 메모리 셀들에 대하여 수행될 수 있다. 예를 들어, 프로그램 루프들 1 및 2에서, VvAO 및 VvA에서의 검증 테스트들은 VvA의 제어 게이트 전압을 이용하여 A 데이터 상태 셀들에 대하여 수행될 수 있다. 프로그램 루프들 3, 4, 및 5에서, VvAO 및 VvA에서의 검증 테스트들은 VvA의 제어 게이트 전압을 이용하여 A 데이터 상태 셀들에 대하여 수행될 수 있고, VvBO 및 VvB에서의 검증 테스트들은 VvB의 제어 게이트 전압을 이용하여 B 데이터 상태 셀들에 대하여 수행될 수 있다. 제어 게이트 전압은 대안적으로, VvA 또는 VvAO 이외의 전압일 수 있다.

프로그램 루프들 6, 7, 및 8에서, VvBO 및 VvB에서의 검증 테스트들은 VvB의 제어 게이트 전압을 이용하여 B 데이터 상태 셀들에 대하여 수행될 수 있고, VvCO 및 VvC에서의 검증 테스트들은 VvC의 제어 게이트 전압을 이용하여 C 데이터 상태 셀들에 대하여 수행될 수 있다. 프로그램 루프 9에서, VvCO 및 VvC에서의 검증 테스트들은 VvC의 제어 게이트 전압을 이용하여 C 데이터 상태 셀들에 대하여 수행될 수 있다.

도 7c에서의 시간 기간 tp는 도 10a에서 더욱 상세하게 도시되어 있다.

도 7d는 도 7a의 프로그램 전압들 사이에서 이용될 수 있는 검증 전압들을 도시하고, 여기서, 다수의 검증 전압들은 각각의 데이터 상태에 대하여 오프셋 및 최종적인 검증 전압들에서 검증 테스트들을 수행하기 위하여 각각의 데이터 상태에 대하여 이용된다. 이것은 도 7c에 대한 비교 예를 제공한다. 이 접근법은 각각의 검증 테스트를 위하여 별도의 제어 게이트 전압들을 선택된 워드 라인에 인가하기 위하여 필요한 시간으로 인해 증가된 프로그램 시간으로 귀착된다. 각각 프로그램 루프들 1 및 2에서의 파형들(721 및 722)은 VvAO 및 VvA의 크기들을 가진다. 각각 프로그램 루프들 3, 4, 및 5에서의 파형들(723, 724, 및 725)은 VvAO, VvA, VvBO, 및 VvB의 크기들을 가진다. 각각 프로그램 루프들 6, 7, 및 8에서의 파형들(726, 727, 및 728)은 VvBO, VvB, VvCO, 및 VvC의 크기들을 가진다.

도 7e는 도 6b의 단계(623)와 부합하는, 프로그램 동작에서의 프로그램 전압들의 세트를 도시한다. 수직 축은 제어 게이트 또는 워드 라인 전압인 Vpgm을 도시하고, 수평 축은 시간 또는 프로그램 루프 수(예컨대, 프로그램-검증 반복 수)를 도시한다. 16 개의 데이터 상태들을 갖는 하나의 패스 프로그램 동작은 도 7e 및 도 7f에서 도시되어 있다. 프로그램 동작은 일련의 프로그램 전압들(731 내지 737)을 포함한다. 이 예는 프로그램 루프에 기초하여 검증 테스트들을 또한 수행한다(도 7f 참조). 도 7e 및 도 7f의 수평 축들은 시간-정렬된다.

도 7f는 도 6b의 단계(624)와 부합하는, 도 7e의 프로그램 전압들 사이에서 이용될 수 있는 검증 전압들을 도시하고, 여기서, 단일 검증 전압은 인접한 데이터 상태들에 대하여 이용된다. 수직 축은 세부사항들을 도시하기 위하여 도 7e에 비해 확대된다.

각각 프로그램 루프들 1, 2, 3, 및 4에서의 파형들(741, 742, 743, 및 744)은 VvB, VvD, 및 VvF의 크기를 가진다. 각각 프로그램 루프들 5 및 6에서의 파형들(745 및 746)은 VvB, VvD, VvF, VvH, 및 VvJ의 크기들을 가진다. 프로그램 루프 7에서의 파형(747)은 VvF, VvH, VvJ, VvL, VvN, 및 VvO의 크기들을 가진다.

유리하게도, 논의된 바와 같이, 2 개(또는 그보다 더 많은) 데이터 상태들에 대한 검증 테스트들은 하나의 제어 게이트 전압이 워드 라인에 인가되는 동안에, 선택된 워드 라인의 메모리 셀들에 대하여 수행될 수 있다. 예를 들어, 프로그램 루프들 1 내지 6에서, VvA 및 VvB에서의 검증 테스트들은 VvB의 제어 게이트 전압을 이용하여 A 및 B 데이터 상태 셀들에 대하여 각각 수행될 수 있고; VvC 및 VvD에서의 검증 테스트들은 VvD의 제어 게이트 전압을 이용하여 C 및 D 데이터 상태 셀들에 대하여 각각 수행될 수 있고; 그리고 VvE 및 VvF에서의 검증 테스트들은 VvF의 제어 게이트 전압을 이용하여 E 및 F 데이터 상태 셀들에 대하여 각각 수행될 수 있다.

프로그램 루프들 5 및 6에서, VvG 및 VvH에서의 추가적인 검증 테스트들은 VvH의 제어 게이트 전압을 이용하여 G 및 H 데이터 상태 셀들에 대하여 각각 수행될 수 있고; 그리고 Vvl 및 VvJ에서의 검증 테스트들은 VvJ의 제어 게이트 전압을 이용하여 I 및 J 데이터 상태 셀들에 대하여 각각 수행될 수 있다.

프로그램 루프 7에서는, 프로그래밍이 A, B, C, 및 D 상태들에 대하여 완료된 것으로 가정하면, VvB 및 VvD에서의 검증 테스트들이 더 이상 수행되지 않을 수도 있다. VvE 및 VvF에서의 검증 테스트들은 VvF의 제어 게이트 전압을 이용하여 E 및 F 데이터 상태 셀들에 대하여 각각 수행될 수 있고; VvG 및 VvH에서의 검증 테스트들은 VvH의 제어 게이트 전압을 이용하여 G 및 H 데이터 상태 셀들에 대하여 각각 수행될 수 있고; Vvl 및 VvJ에서의 검증 테스트들은 VvJ의 제어 게이트 전압을 이용하여 I 및 J 데이터 상태 셀들에 대하여 각각 수행될 수 있고; VvK 및 VvL에서의 검증 테스트들은 VvL의 제어 게이트 전압을 이용하여 K 및 L 데이터 상태 셀들에 대하여 각각 수행될 수 있고; VvM 및 VvN에서의 검증 테스트들은 VvN의 제어 게이트 전압을 이용하여 M 및 N 상태 셀들에 대하여 각각 수행될 수 있고; 그리고 VvO에서의 검증 테스트는 VvO의 제어 게이트 전압을 이용하여 O 데이터 상태 셀들에 대하여 수행될 수 있다.

도 8a는 도 1의 감지 블록(SB1)의 예시적인 블록도를 도시한다. 일 접근법에서, 감지 블록은 다수의 감지 회로들을 포함한다. 각각의 감지 회로는 데이터 래치들과 연관된다. 예를 들어, 예시적인 감지 회로들(850a, 851a, 852a, 및 853a)은 데이터 래치들(850b, 851b, 852b, 및 853b)과 각각 연관된다. 일 접근법에서, 비트 라인들의 상이한 서브세트들은 상이한 개개의 감지 블록들을 이용하여 감지될 수 있다. 이것은 감지 회로들과 연관되는 프로세싱 부하가 각각의 감지 블록에서의 개개의 프로세서에 의해 분담되고 처리되는 것을 허용한다. 예를 들어, SB1에서의 감지 회로 제어기(860)는 감지 회로들 및 래치들의 세트와 통신할 수 있다. 감지 회로 제어기는 프리차지 전압을 설정하기 위하여 전압을 각각의 감지 회로에 제공하는 프리차지 회로(861)를 포함할 수도 있다. 하나의 가능한 접근법에서, 전압은 예컨대, 데이터 버스(803) 및 도 8b에서의 LBUS1 또는 LBUS2와 같은 로컬 버스를 통해 독립적으로 각각의 감지 회로에 제공된다. 또 다른 가능한 접근법에서, 공통 전압은 예컨대, 도 8b에서의 라인(805)을 통해 각각의 감지 회로에 동시에 제공된다. 감지 회로 제어기는 메모리(862) 및 프로세서(863)를 또한 포함할 수도 있다. 도 2와 관련하여 또한 언급된 바와 같이, 메모리(862)는 본원에서 설명된 기능들을 수행하기 위하여 프로세서에 의해 실행가능한 코드를 저장할 수도 있다. 이 기능들은, 래치들에서 비트 값들을 설정하고 감지 회로들의 감지 노드들에서 프리차지 레벨들을 설정하기 위한 전압들을 제공하는, 감지 회로들과 연관되는 판독 래치들을 포함할 수 있다. 감지 회로 제어기 및 감지 회로들(850a 및 851a)의 추가의 예시적인 세부사항들은 이하에서 제공된다.

도 8b는 도 1의 감지 블록(SB1)의 또 다른 예시적인 블록도를 도시한다. 감지 회로 제어기(860)는 도 8a에서 또한 도시된 예시적인 감지 회로들(850a 및 851a)을 포함하는 다수의 감지 회로들과 통신한다. 감지 회로(850a)는 트립 래치(826), 오프셋 검증 래치(827), 및 데이터 상태 래치들(828)을 포함하는 래치들(850b)을 포함한다. 감지 회로는 감지 노드(822)에서 프리차지 전압을 설정하는 트랜지스터와 같은 전압 클램프(voltage clamp)(821)를 더 포함한다. 감지 노드 대 비트 라인(BL) 스위치(823)는 감지 노드가 비트 라인(825)과 통신하는 것을 선택적으로 허용하고, 예컨대, 감지 노드는 감지 노드 전압이 감쇠할 수 있도록 비트 라인에 전기적으로 접속된다. 비트 라인(825)은 메모리 셀(MC1)과 같은 하나 이상의 메모리 셀들에 접속된다. 전압 클램프(824)는 감지 동작 동안 또는 프로그램 전압 동안과 같이, 비트 라인 상에서 전압을 설정할 수 있다. 로컬 버스 LBUS1은 감지 회로 제어기가 일부 경우들에 있어서 래치들(850b) 및 전압 클램프와 같은, 감지 회로에서의 컴포넌트들과 통신하는 것을 허용한다. 감지 회로(850a)와 통신하기 위하여, 감지 회로 제어기는 LBUS1을 데이터 버스 DBUS(803)와 접속하기 위하여, 전압을 라인(802)을 통해 트랜지스터(804)에 제공한다. 통신하는 것은 데이터를 감지 회로로 전송하고 및/또는 감지 회로로부터 데이터를 수신하는 것을 포함할 수 있다.

감지 회로 제어기는 예를 들어, 시간-다중화된 방식으로 상이한 감지 회로들과 통신할 수 있다. 라인(805)은 일 접근법에서, 각각의 감지 회로에서의 전압 클램프에 접속될 수도 있다.

감지 회로(851a)는 트립 래치(846), 오프셋 검증 래치(847), 및 데이터 상태 래치들(848)을 포함하는 래치들(851b)을 포함한다. 전압 클램프(841)는 감지 노드(842)에서 프리차지 전압을 설정하기 위하여 이용될 수도 있다. 감지 노드 대 비트 라인(BL) 스위치(843)는 감지 노드가 비트 라인(845)과 통신하는 것을 선택적으로 허용하고, 전압 클램프(844)는 비트 라인 상에서 전압을 설정할 수 있다. 비트 라인(845)은 메모리 셀(MC2)과 같은 하나 이상의 메모리 셀들에 접속된다. 로컬 버스 LBUS2는 감지 회로 제어기가 일부 경우들에 있어서 래치들(851b) 및 전압 클램프와 같은, 감지 회로에서의 컴포넌트들과 통신하는 것을 허용한다. 감지 회로(851a)와 통신하기 위하여, 감지 회로 제어기는 LBUS2를 DBUS와 접속하기 위하여, 전압을 라인(801)을 통해 트랜지스터(806)에 제공한다.

감지 회로(850a)는 제1 트립 래치(826)를 포함하는 제1 감지 회로일 수도 있고, 감지 회로(851a)는 제2 트립 래치(846)를 포함하는 제2 감지 회로일 수도 있다.

감지 회로(850a)는 제1 감지 노드(822)를 포함하는 제1 감지 회로의 예이고, 여기서, 제1 감지 회로는 제1 메모리 셀(MC1) 및 제1 비트 라인(825)과 연관된다. 감지 회로(851a)는 제2 감지 노드(842)를 포함하는 제2 감지 회로의 예이고, 여기서, 제2 감지 회로는 제2 메모리 셀(MC2) 및 제2 비트 라인(845)과 연관된다.

도 8c는 도 8b의 트립 래치들의 예시적인 구현예에서, 전압에서의 변경에 기초한 전류 감지를 도시한다. 각각의 트립 래치는 셀을 통한 전류의 레벨에 의해, 연관된 메모리 셀이 전도 또는 비-전도 상태에 있는지 여부를 결정하는 전류 감지 모듈을 포함할 수 있다. 일반적으로, 상대적으로 더 높은 전류는 메모리 셀이 전도 상태에 있을 때에 흐를 것이고, 상대적으로 더 낮은 전류는 메모리 셀이 비-전도 상태에 있을 때에 흐를 것이다. 메모리 셀의 문턱 전압은 그것이 각각 비-전도 상태 또는 전도 상태에 있을 때, 검증 전압 또는 판독 전압과 같은 비교 레벨을 초과하거나, 또는 그 미만이다. 하나의 가능한 접근법에서, 전류 감지 모듈은 관계 △V=iㆍt/C에 의해 고정된 전류 흐름에 결부되는 전압 강하를 결정하고, 여기서, △V는 전압 강하이고, i는 고정된 전류이고, t는 미리 결정된 방전 시간 기간(예컨대, ts1-td1)이고, C는 전류 감지 모듈에서의 프리차징된 커패시터의 커패시턴스(capacitance)이다. 도 8c는 고정된 전류의 상이한 라인들에 대하여 시간에 있어서의 전압 강하를 도시한다. 더 큰 전압 강하들은 더 높은 전류들을 표현한다. 주어진 방전 기간의 종료시에, 하나의 가능한 접근법에서는, p-모스 트랜지스터가 기준 전압에 대한 감지 노드의 전압을 결정하기 위하여 이용된다. 또 다른 가능한 접근법에서, 셀 전류 판별기는 전도 전류가 주어진 기준 전류보다 더 높거나 더 낮은지 여부를 결정함으로써 전류 레벨들의 판별기 또는 비교기로서 작용한다. 트립 래치들은 전압 또는 전류 레벨에 기초하여 논리적인 출력 값을 설정한다. 트립 래치는 감지 노드 전압>기준 전압 또는 i<기준 전류이어서, 트립 조건이 충족되었다는 것을 표시할 경우, 참의 출력, 또는 감지 노드 전압<기준 전압 또는 i>기준 전류이어서, 트립 조건이 충족되지 않았다는 것을 표시할 경우, 거짓의 출력을 가질 수도 있다.

트립 래치들의 또 다른 예시적인 구현예에서는, 전압 감지가 이용된다. 전압 감지는 고정된 전류에 결부되는 전압 강하를 감지하는 것을 수반하지 않는다. 그 대신에, 전압 감지는 전하 공유가 전압 감지 모듈에서의 커패시터와 비트 라인의 커패시턴스 사이에서 발생하는지 여부를 결정하는 것을 수반한다. 전류는 감지 동안에 고정되거나 일정하지 않다. 선택된 메모리 셀이 전도일 때에 전하 공유가 거의 또는 전혀 발생하지 않고, 이 경우, 전압 감지 모듈에서의 커패시터의 전압은 상당히 하강하지 않고 트립 조건은 충족되지 않는다. 선택된 메모리 셀이 비-전도일 때에 전하 공유가 발생하고, 이 경우, 전압 감지 모듈에서의 커패시터의 전압은 상당히 하강하고 트립 조건은 충족된다.

도 9a는 프로그램 동작 동안의 도 8b의 감지 회로들의 래치들의 값들을 도시하는 표이다. Vth<VO인 메모리 셀에 대하여, 오프셋 검증 래치=거짓이고 데이터 상태 래치=데이터 상태이다. 예를 들어, 데이터 상태로서 A 데이터 상태를 갖는 메모리 셀에 대하여, Vth<VvAO일 경우, 오프셋 검증 래치=거짓이고 데이터 상태 래치=A 데이터 상태이다. 데이터의 단일 비트는 참 또는 거짓 상태를 표시하기 위하여 이용될 수 있다. 비트의 하나의 값 또는 전압은 "참"(예컨대, 비트=1)을 표시할 수 있고, 비트의 또 다른 값 또는 전압은 "거짓"(예컨대, 비트=0)을 표시할 수 있다. 또한, 데이터 상태는 하나 이상의 비트들에 의해 표시될 수 있다. 2 개의 비트들은 4 개의 데이터 상태들 중의 하나를 식별할 수도 있고, 3 개의 비트들은 8 개의 데이터 상태 중의 하나를 식별할 수도 있는 등과 같다. 예를 들어, 4 개의 데이터 상태들로, 11의 비트 시퀀스(2 개의 상이한 데이터 상태 래치들의 각각에서의 1 비트)는 소거된 상태 및 록아웃 상태를 표시할 수 있다. 01, 00, 및 10의 비트 시퀀스들은 A, B, 및 C 데이터 상태들을 각각 표시할 수 있다. 비트 시퀀스는 상부 페이지의 비트와, 그 다음으로, 하부 페이지의 비트로서 기입될 수도 있다. 8 개의 데이터 상태들로, 111의 비트 시퀀스는 소거된 상태 및 록아웃 상태를 표시할 수 있다. 011, 001, 101, 100, 000, 010, 및 110의 비트 시퀀스들은 A, B, C, D, E, F, 및 G 데이터 상태들을 각각 표시할 수 있다. 비트 시퀀스는 상부 페이지의 비트와, 그 다음으로, 중간 페이지의 비트와, 그 다음으로, 하부 페이지의 비트로서 기입될 수 있다.

VO<Vth<VF인 메모리 셀에 대하여, 오프셋 검증 래치=참이고 데이터 상태 래치=데이터 상태이다. 예를 들어, 데이터 상태로서 A 데이터 상태를 갖는 메모리 셀에 대하여, VvAO<Vth<VvA일 경우, 오프셋 검증 래치=참이고 데이터 상태 래치=A 데이터 상태이다. Vth>VF인 메모리 셀에 대하여, 오프셋 검증 래치=참이고 데이터 상태 래치=록아웃이다. 예를 들어, 데이터 상태로서 A 데이터 상태를 갖는 메모리 셀에 대하여, Vth>VvA일 경우, 오프셋 검증 래치=참이고 데이터 상태 래치=록아웃이다. 이 경우, 오프셋 검증 래치의 값은 "돈 케어(don't care)"이다.

도 9b는 도 6a의 단계(605)와 부합하는, 프로그램 동작 동안의 도 8b의 감지 회로들에서의 감지 노드들에 대한 프리차지 동작들의 4 개의 예시적인 경우들을 도시하는 표이다. 시간 포인트들 t7, t9, 및 t12는 도 10a 내지 도 10c4에서 제공된 것들과 부합하고, 여기서, 도 10c1, 도 10c2, 도 10c3, 및 도 10c4는 특히 경우들 1, 2, 3, 및 4를 각각 표현한다. 도 9b에서, VsenVO는 오프셋 검증 전압(VO)에서 검증 테스트를 수행하기 위한 감지 노드에서의 프리차지 전압을 표현하고, VsenVF는 최종적인 검증 전압(VF)에서 검증 테스트를 수행하기 위한 감지 노드에서의 프리차지 전압을 표현한다. 일 접근법에서, 공통 감지 시간 트립 전압이 상이한 감지 노드들에서 동시에 발생하는 VO 및 VF 검증 테스트들에 대하여 이용될 수도 있도록, VsenVO>VsenVF이다.

경우 1에서, VO에서의 검증 테스트에 대하여, 감지 노드는 t7에서 VsenVO로 프리차징되고, 감지 노드 전압이 VsenVO에서 유지되도록, t9에서의 감지 노드 전압에 대한 변경이 없다. VF에서의 검증 테스트에 대하여, 감지노드는 그것이 0 V에서 유지되도록, t7에서 프리차징되지 않고, t9에서 VsenVF로 프리차징된다.

경우 2에서, VO에서의 검증 테스트에 대하여, 감지노드는 그것이 0 V에서 유지되도록, t7에서 프리차징되지 않고, t9에서 VsenVO로 프리차징된다. VF에서의 검증 테스트에 대하여, 감지 노드는 t7에서 VsenVF로 프리차징되고, 감지 노드 전압이 VsenVF에서 유지되도록, t9에서의 감지 노드 전압에 대한 변경이 없다.

경우 3에서, VO에서의 검증 테스트에 대하여, 감지 노드는 t7에서 VsenVF로 프리차징되고, t9에서 VsenVF로부터 VsenVO로 추가로 프리차징된다. VF에서의 검증 테스트에 대하여, 감지 노드는 t7에서 VsenVF로 프리차징되고, 감지 노드 전압이 VsenVF에서 유지되도록, t9에서의 감지 노드 전압에 대한 변경이 없다.

경우 4에서, VO에서의 검증 테스트에 대하여, 감지 노드는 t7에서 VsenVO로 프리차징되고, 감지 노드 전압이 VsenVO에서 유지되도록, t9 및 t12에서의 감지 노드 전압에 대한 변경이 없다. VF에서의 검증 테스트에 대하여, 감지 노드는 t7에서 VsenVO로 프리차징되고, t9에서 약 0 V로 방전되고, 그 다음으로, t12에서 VsenVF로 다시 프리차징된다.

프리차징을 위한 최적의 경우는 감지 회로의 구성에 기초하여 변동될 수 있다.

도 9c는 도 9a와 부합하는, 프로그램 동작 동안의 데이터 래치들에서의 예시적인 값들을 도시한다. 데이터 래치들은 오프셋 검증 래치(900), 상부 페이지 래치(901), 및 하부 페이지 래치(902)를 포함하고, 선택된 워드 라인을 따라 하나의 메모리 셀과 연관된다. 래치들의 세트에서의 비트 조합은 하부 페이지 비트와, 그 다음으로, 상부 페이지 비트와, 그 다음으로, 오프셋 검증 비트로 기입될 수도 있다. Er은 금지/록아웃(inhibit/lockout) 상태들 Ainh, Binh, Cinh과 동일한 비트 조합 (111)을 가지는 소거된 상태이다. A, B, 및 C 아래의 비트들은, A, B, 또는 C 데이터 상태로 각각 프로그래밍되어야 하고, 록아웃되지 않았고 느린 프로그래밍 모드에 있지 않은 셀을 위한 것이다. Aslow, Bslow, 및 Cslow 아래의 비트들은, A, B, 또는 C 데이터 상태로 각각 프로그래밍되어야 하고, 느린 프로그래밍 모드에 있는(그리고 이에 따라, 록아웃되지 않음) 셀을 위한 것이다.

예를 들어, 프로그래밍 동안, A 데이터 상태 셀의 래치들은 100로부터 101 내지 111로 전이할 것이고, B 데이터 상태 셀의 래치들은 000로부터 001 내지 111로 전이할 것이고, C 데이터 상태 셀의 래치들은 010로부터 011 내지 111로 전이할 것이다.

도 10a 내지 도 10c4에서, 수직 축은 전압을 도시하고 수평 축은 시간을 도시한다. 또한, 수평 축들은 시간-정렬된다. 시간 기간 t0 내지 t15는 도 7c의 시간 기간 tp에 대응하고 프로그램-검증 반복을 표현한다. 프로그램-검증 반복은 프로그램 전압이 선택된 워드 라인에 인가되는 시간 기간 tp1(t1 내지 t6), 및 검증 동작이 수행되는 시간 기간 tp2(t7 내지 t15)를 포함한다. 이 예에서, 검증 동작은 VvAO의 오프셋 검증 전압에서의 검증 테스트, 및 VvA의 최종적인 검증 전압에서의 검증 테스트를 포함한다.

도 10a는 도 7a 내지 도 7c와 부합하는, 시간 기간 tp에서의 예시적인 비트 라인 전압을 도시한다. 수직 축은 비트 라인 전압(bit line voltage), Vbl을 도시한다. t1 내지 t6으로부터, Vbl은 도표(1000a)에 의해 표현된 바와 같이, (예컨대, VvAO<Vth<VvA인) 느린 프로그래밍 모드에 있는 셀에 대하여 Vbl_slow의 상승된 레벨로, 또는 도표(1000b)에서 표시된 바와 같이, (예컨대, Vth<VvAO인) 빠른 프로그래밍 모드에 있는 셀에 대하여 0 V에서 설정된다. Vbl은 록아웃 모드에 있는 셀에 대하여 Vbl_inhibit(도표(1000c))의 록아웃 레벨로 설정된다.

t7 내지 t15로부터, 비트 라인은 감지 노드를 너무 신속하게 방전하지 않으면서, 전류가 선택된 메모리 셀 및 연관된 NAND 스트링에서 흐르는 것을 허용하기 위하여, 희망하는 레벨로 프리차징된다. 비트 라인의 프리차징은 감지 노드의 프리차징과는 상이하다. 비트 라인은 도표(1001)에 의해 도시된 바와 같이, Vbl_pc로 프리차징될 수도 있다.

도 10b는 도 7a 내지 도 7c와 부합하는, 시간 기간 tp에서의 예시적인 선택된 워드 라인 전압을 도시한다. 프로그램 전압은 초기에 0 V로부터, t2 내지 t3에서, 비선택된 워드 라인들에 인가된 전압인 레벨 Vpass로 스텝업(step up)할 수도 있다. 그 다음으로, 프로그램 전압은 t3 내지 t4에서, Vpgm으로 추가로 스텝업한다. 그 다음으로, 프로그램 전압은 t5에서, Vpgm으로부터 0 V로 스텝다운(step down)한다. 최종적인 검증 전압은 도 7c와 부합하는, t7 내지 t15로부터의 선택된 워드 라인에 인가된다. 이 예에서는, VvA가 인가된다.

도 10c1은 도 7a 내지 도 7c와, 도 9d의 프리차징 경우 1과 부합하는, 시간 기간 tp에서의 예시적인 감지 노드 전압을 도시한다. 제1 프리차지 프로세스는 t7에서 시작한다. 특히, 감지 노드는 t7 내지 t8에서 0 V로부터 VsenVO로 프리차징되고(도표(1010)), t8로부터 td1까지 VsenVO에서 유지된다. td1에서, 감지 노드는 감지 노드 전압이 감쇠할 수 있도록, 비트 라인에 전기적으로 접속된다. 도표(1010a)는 감지 시간 ts1에서 트립 전압 Vtrip을 초과하는 전압으로의 상대적으로 작은 양의 감쇠를 표시한다. 이것은 Vth>VvAO를 표시한다. 도표(1010b)는 ts1에서 Vtrip 미만인 전압으로의 상대적으로 큰 양의 감쇠를 표시한다. 이것은 Vth<VvAO를 표시한다.

제2 프리차지 프로세스는 t9에서 시작한다. 특히, 감지 노드는 t9 내지 t10에서 0 V로부터 VsenHL로 프리차징되고(도표(1012)), t10으로부터 td1까지 VsenHL에서 유지된다. td1에서, 감지 노드는 감지 노드 전압이 감쇠할 수 있도록, 비트 라인에 전기적으로 접속된다. 도표(1012a)는 ts1에서 Vtrip을 초과하는 전압으로의 상대적으로 작은 양의 감쇠를 표시한다. 이것은 Vth>VvA를 표시한다. 도표(1012b)는 ts1에서 Vtrip 미만인 전압으로의 상대적으로 큰 양의 감쇠를 표시한다. 이것은 Vth<VvA를 표시한다.

4 개의 경우들의 각각에서, td1에서의 감쇠 기간의 시작시에, 일부 감지 노드들은 VsenVO의 프리차지 전압을 가지는 반면, 다른 것들은 VsenVF의 프리차지 전압을 가진다.

언급된 바와 같이, VsenVO 및 VsenVF의 크기는, 공통 방전 기간 및 트립 전압이 이 상이한 전압들로 프리차징되는 감지 회로들에서 이용되도록 설정될 수도 있다. 메모리 셀의 전류-전압(I-V) 곡선은 전압들을 설정하기 위하여 이용될 수 있다.

도 10c2는 도 7a 내지 도 7c와, 도 9d의 프리차징 경우 2와 부합하는, 시간 기간 tp에서의 예시적인 감지 노드 전압을 도시한다. 제1 프리차지 프로세스는 t7에서 시작한다. 특히, 감지 노드는 t7 내지 t8에서 0 V로부터 VsenVF로 프리차징되고(도표(1020)), t8로부터 td1까지 VsenVF에서 유지된다. td1에서, 감지 노드는 감지 노드 전압이 감쇠할 수 있도록, 비트 라인에 전기적으로 접속된다. 도표(1020a)는 ts1에서 Vtrip을 초과하는 전압으로의 상대적으로 작은 양의 감쇠를 표시한다. 이것은 Vth>VvA를 표시한다. 도표(1020b)는 ts1에서 Vtrip 미만인 전압으로의 상대적으로 큰 양의 감쇠를 표시한다. 이것은 Vth<VvA를 표시한다.

제2 프리차지 프로세스는 t9에서 시작한다. 특히, 감지 노드는 t9 내지 t10에서 0 V로부터 VsenVO로 프리차징되고(도표(1022)), t10으로부터 td1까지 VsenVO에서 유지된다. td1에서, 감지 노드는 감지 노드 전압이 감쇠할 수 있도록, 비트 라인에 전기적으로 접속된다. 도표(1022a)는 ts1에서 Vtrip을 초과하는 전압으로의 상대적으로 작은 양의 감쇠를 표시한다. 이것은 Vth>VvAO를 표시한다. 도표(1022b)는 ts1에서 Vtrip 미만인 전압으로의 상대적으로 큰 양의 감쇠를 표시한다. 이것은 Vth<VvAO를 표시한다.

도 10c3은 도 7a 내지 도 7c와, 도 9d의 프리차징 경우 3과 부합하는, 시간 기간 tp에서의 예시적인 감지 노드 전압을 도시한다. 제1 프리차지 프로세스는 t7에서 시작한다. 특히, 감지 노드는 t7 내지 t8에서 0 V로부터 VsenVF로 프리차징되고(도표(1030)), t8로부터 td1까지 VsenVF에서 유지된다(도표(1030c)). td1에서, 감지 노드는 감지 노드 전압이 감쇠할 수 있도록, 비트 라인에 전기적으로 접속된다. 도표(1030a)는 ts1에서 Vtrip을 초과하는 전압으로의 상대적으로 작은 양의 감쇠를 표시한다. 이것은 Vth>VvA를 표시한다. 도표(1030b)는 ts1에서 Vtrip 미만인 전압으로의 상대적으로 큰 양의 감쇠를 표시한다. 이것은 Vth<VvA를 표시한다.

제2 프리차지 프로세스는 t9에서 시작한다. 특히, 감지 노드는 t9에서 VsenVF로부터 VsenVO로 프리차징되고(도표(1032)), td1까지 VsenVO에서 유지된다. td1에서, 감지 노드는 감지 노드 전압이 감쇠할 수 있도록, 비트 라인에 전기적으로 접속된다. 도표(1032a)는 ts1에서 Vtrip을 초과하는 전압으로의 상대적으로 작은 양의 감쇠를 표시한다. 이것은 Vth>VvAO를 표시한다. 도표(1032b)는 ts1에서 Vtrip 미만인 전압으로의 상대적으로 큰 양의 감쇠를 표시한다. 이것은 Vth<VvAO를 표시한다.

도 10c4는 도 7a 내지 도 7c와, 도 9d의 프리차징 경우 4와 부합하는, 시간 기간 tp에서의 예시적인 감지 노드 전압을 도시한다. 제1 프리차지 프로세스는 t7에서 시작한다. 특히, 감지 노드는 t7 내지 t8에서 0 V로부터 VsenVO로 프리차징되고(도표(1040)), t8로부터 td1까지 VsenVO에서 유지된다(도표(1040c)). td2에서, 감지 노드는 감지 노드 전압이 감쇠할 수 있도록, 비트 라인에 전기적으로 접속된다. 도표(1040a)는 ts1에서 Vtrip을 초과하는 전압으로의 상대적으로 작은 양의 감쇠를 표시한다. Vtrip은 긴 점선 라인에 의해 표시된다. 이것은 Vth>VvAO를 표시한다. 도표(1040b)는 ts1에서 Vtrip 미만인 전압으로의 상대적으로 큰 양의 감쇠를 표시한다. 이것은 Vth<VvA를 표시한다.

제2 프리차지 프로세스는 또한 t7에서 시작한다. 특히, 감지 노드는 t7 내지 t8에서 0 V로부터 VsenVO로 프리차징된다(도표(1040)). 그러나, 이 프로세스에서, 감지 노드는 t9에서 VsenVO로부터 다시 0 V로 방전되고(도표(1042c)), t12까지 0 V에서 유지된다. 그 다음으로, 감지 노드는 t12에서 0 V로부터 VsenVF로 프리차징되고(도표(1042d)), td2까지 VsenVF에서 유지된다. td2에서, 감지 노드는 감지 노드 전압이 감쇠할 수 있도록, 비트 라인에 전기적으로 접속된다. 도표(1042a)는 감지 시간 ts2에서 Vtrip을 초과하는 전압으로의 상대적으로 작은 양의 감쇠를 표시한다. 이것은 Vth>VvAO를 표시한다. 도표(1042b)는 ts2에서 Vtrip 미만인 전압으로의 상대적으로 큰 양의 감쇠를 표시한다. 이것은 Vth<VvA를 표시한다.

도 11a는 도 9d의 프리차징 경우 1을 구현하기 위한 예시적인 프로세스의 플로우차트를 도시한다. 도 8b, 도 10c1, 및 도 12a를 또한 참조한다. 단계(1100)에서, 각각의 감지 회로에 대하여, 감지 회로 제어기는 비트 전압을 오프셋 검증 래치로부터 LBUS로 전달하고, 여기서, LBUS는 제1 트랜지스터의 제어 게이트에 접속된다. 예를 들어, 제어기는 전압을, 비트 전압을 LBUS 상에서 제공되게 하는 도 12a에서의 트랜지스터(1202 또는 1206)에 제공할 수도 있다. 이후에, 3 개의 프로세스들 중의 하나는 감지 회로에 의해 감지되고 있는 메모리 셀이 VO 셀(오프셋 검증 테스트를 거치는 Vth<VO인 셀), VF 셀(검증 하이 테스트(verify high test)를 거치는 VO<Vth<VF인 셀), 또는 록아웃 셀(검증 테스트를 거칠 필요가 없는 Vth>VF인 셀)인지 여부에 따라 뒤따른다. 각각의 프로세스는 도 11a 내지 도 11d에서의 수직 점선 라인들에 의해 분리된 수직 열 내의 단계들에 의해 표현된다.

VO 셀들에 대하여, 비트 전압은 오프셋 검증 래치=거짓인 것을 표시한다(단계(1101)). VF 셀들 및 록아웃 셀들에 대하여, 비트 전압은 오프셋 검증 래치=참인 것을 표시한다(단계(1102)). VO 셀들에 대하여, 제1 트랜지스터(예컨대, 도 12a에서의 트랜지스터(1236))는 전원 전압(Vdd)을 제2 트랜지스터(1238)의 드레인(1237)으로 전달한다(단계(1103)). 즉, 제1 트랜지스터의 제어 게이트 상에서의 비트 전압은 전도 상태에서 제1 트랜지스터를 제공하여, 제1 트랜지스터의 드레인에서의 Vdd는 제2 트랜지스터의 드레인(1237)으로 전달될 수 있다. VF 셀들 및 록아웃 셀들에 대하여, 제1 트랜지스터는 전원 전압이 제2 트랜지스터의 드레인에 도달하는 것을 차단한다(단계(1104)). 즉, 제1 트랜지스터의 제어 게이트 상에서의 비트 전압은 비-전도 상태에서 제1 트랜지스터를 제공하여, 제1 트랜지스터의 드레인에서의 Vdd는 제2 트랜지스터의 드레인으로 전달될 수 없다. 단계(1105)에서, 제어기는 각각의 감지 회로에서의 제2 트랜지스터의 제어 게이트 상에서 VsenVO+Vth를 제공한다.

단계(1106)에서, VO 셀들에 대하여, 감지 노드는 VsenVO로 프리차징된다. 단계(1107)에서, VF 셀들 및 록아웃 셀들에 대하여, 감지 노드는 프리차징되지 않고 0 V에서 유지된다. 단계(1108)에서, 제어기는 VO 셀들, VF 셀들, 및 록아웃 셀들에 대하여 데이터 상태 래치들을 판독한다. 단계(1109)에서, 데이터 상태 래치들은 VO 셀들 및 VF 셀들에 대하여, 셀이 록아웃되지 않는다는 것을 표시한다. 단계(1110)에서, 데이터 상태 래치들은 록아웃된 셀들에 대하여, 셀이 록아웃된다는 것을 표시한다. 단계(1111)에서, 제어기는 VO 셀들 및 VF 셀들에 대하여, 전도 상태에서 제1 트랜지스터를 제공하기 위하여 LBUS 상에서 전압을 설정한다. 단계(1112)에서, 제어기는 록아웃된 셀들에 대하여, 비-전도 상태에서 제1 트랜지스터를 제공하기 위하여 LBUS 상에서 전압을 설정한다. 단계(1113)에서, 제어기는 각각의 감지 회로에서의 제2 트랜지스터의 제어 게이트 상에서 VsenVF+Vth를 제공한다. 단계(1114)에서, 감지 노드는 VsenVO>VsenHL이므로, VO 셀들에 대하여 VsenVO에서 유지된다. 단계(1115)에서, 감지 노드는 VF 셀들에 대하여 VsenVF로 프리차징된다. 단계(1116)에서, 감지 노드는 프리차징되지 않고 0 V에서 유지된다. 임의적으로, 임의의 감지 결과가 이 셀들에 대하여 이용되지 않으므로, 록아웃된 셀들의 감지 회로들을 프리차징하는 것이 가능하다. 그러나, 록아웃된 셀들의 감지 회로들의 프리차지를 회피하는 것은 전력 소비를 감소시킬 수 있다.

도 11b는 도 9d의 프리차징 경우 2를 구현하기 위한 예시적인 프로세스의 플로우차트를 도시한다. 도 8b, 도 10c2, 및 도 12a를 또한 참조한다. 단계(1120)에서, 각각의 감지 회로에 대하여, 감지 회로 제어기는 비트 전압을 오프셋 검증 래치로부터 LBUS로 전달하고, 여기서, LBUS는 제1 트랜지스터의 제어 게이트에 접속된다. 이후에, 3 개의 프로세스들 중의 하나는 감지 회로에 의해 감지되고 있는 메모리 셀이 VO 셀, VF 셀, 또는 록아웃 셀인지 여부에 따라 뒤따른다.

VO 셀들에 대하여, 비트 전압은 오프셋 검증 래치=거짓인 것을 표시한다(단계(1121)). VF 셀들 및 록아웃 셀들에 대하여, 비트 전압은 오프셋 검증 래치=참인 것을 표시한다(단계(1122)). VO 셀들에 대하여, 제1 트랜지스터(예컨대, 도 12a에서의 트랜지스터(1236))는 전원 전압이 제2 트랜지스터의 드레인에 도달하는 것을 차단한다(단계(1123)). VF 셀들 및 록아웃 셀들에 대하여, 제1 트랜지스터는 전원 전압(Vdd)을 제2 트랜지스터(1238)의 드레인(1237)으로 전달한다(단계(1124)). 단계(1125)에서, 제어기는 각각의 감지 회로에서의 제2 트랜지스터의 제어 게이트 상에서 VsenVF+Vth를 제공한다.

단계(1126)에서, VO 셀들에 대하여, 감지 노드는 프리차징되지 않고 0 V에서 유지된다. 단계(1127)에서, VF 셀들 및 록아웃 셀들에 대하여, 감지 노드는 VsenVF로 프리차징된다. 단계(1128)에서, 제어기는 VO 셀들, VF 셀들, 및 록아웃 셀들에 대하여 데이터 상태 래치들을 판독한다. 단계(1129)에서, 데이터 상태 래치들은 VO 셀들 및 VF 셀들에 대하여, 셀이 록아웃되지 않는다는 것을 표시한다. 단계(1130)에서, 데이터 상태 래치들은 록아웃된 셀들에 대하여, 셀이 록아웃된다는 것을 표시한다. 단계(1131)에서, 제어기는 VO 셀들에 대하여, 전도 상태에서 제1 트랜지스터를 제공하기 위하여 LBUS 상에서 전압을 설정한다. 단계(1132)에서, 제어기는 VF 셀들 및 록아웃된 셀들에 대하여, 비-전도 상태에서 제1 트랜지스터를 제공하기 위하여 LBUS 상에서 전압을 설정한다.

단계(1133)에서, 제어기는 각각의 감지 회로에서의 제2 트랜지스터의 제어 게이트 상에서 VsenVO+Vth를 제공한다. 단계(1134)에서, 감지 노드는 VO 셀들에 대하여 VsenVO로 프리차징된다. 단계(1135)에서, 감지 노드는 VF 셀들 및 록아웃된 셀들에 대하여 VsenVF에서 유지된다.

도 11c는 도 9d의 프리차징 경우 3을 구현하기 위한 예시적인 프로세스의 플로우차트를 도시한다. 도 8b, 도 10c3, 및 도 13을 또한 참조한다. 단계(1140)에서, 각각의 감지 회로에 대하여, 제어기는 VO, VF, 및 록아웃된 셀들을 식별하기 위하여 오프셋 검증 래치 및 데이터 상태 래치들을 판독한다. 이후에, 3 개의 프로세스들 중의 하나는 감지 회로에 의해 감지되고 있는 메모리 셀이 VO 셀, VF 셀, 또는 록아웃 셀인지 여부에 따라 뒤따른다. VO 셀들 및 VF 셀들에 대하여, 제어기는 제1 트랜지스터의 드레인에 접속되는 LBUS 상에서 전원 전압을 설정한다(단계(1141)). 예를 들어, 도 13에서 드레인(DR)을 가지는 트랜지스터(1330)를 참조한다. 록아웃된 셀들에 대하여, 제어기는 LBUS 상에서 0 V를 설정한다(단계(1142)). 단계(1143)에서, 제어기는 각각의 감지 회로에서의 제1 트랜지스터의 제어 게이트 상에서 VsenVF+Vth를 제공한다.

단계(1144)에서, VO 셀들 및 VF 셀들에 대하여, 감지 노드는 VsenVF로 프리차징된다. 단계(1145)에서, 록아웃된 셀들에 대하여, 감지 노드는 프리차징되지 않고 0 V에서 유지된다. 단계(1146)에서, 제어기는 LBUS/제1 트랜지스터의 드레인 상에서 0 V를 설정한다. 이것은 VF 셀들의 추가의 프리차징을 방지한다. 단계(1147)에서, 제어기는 각각의 감지 회로에서의 제1 트랜지스터의 제어 게이트 상에서 VsenVO+Vth를 제공한다. 단계(1148)에서, 감지 노드는 VO 셀들에 대하여 VsenVF로부터 VsenVO로 프리차징된다. 단계(1149)에서, 감지 노드는 VF 셀들에 대하여 VsenVF에서 유지된다. 단계(1150)에서, 감지 노드는 록아웃된 셀들에 대하여 프리차징되지 않고 0 V에서 유지된다.

도 11d는 도 9d의 프리차징 경우 4를 구현하기 위한 예시적인 프로세스의 플로우차트를 도시한다. 도 8b, 도 10c4, 및 도 13을 또한 참조한다. 단계(1160)에서, 각각의 감지 회로에 대하여, 제어기는 VO, VF, 및 록아웃된 셀들을 식별하기 위하여 오프셋 검증 래치 및 데이터 상태 래치들을 판독한다. 이후에, 3 개의 프로세스들 중의 하나는 감지 회로에 의해 감지되고 있는 메모리 셀이 VO 셀, VF 셀, 또는 록아웃 셀인지 여부에 따라 뒤따른다. VO 셀들 및 VF 셀들에 대하여, 제어기는 제1 트랜지스터의 드레인에 접속되는 LBUS 상에서 전원 전압을 설정한다(단계(1161)). 예를 들어, 도 13에서 드레인(DR)을 가지는 트랜지스터(1330)를 참조한다. 록아웃된 셀들에 대하여, 제어기는 LBUS 상에서 0 V를 설정한다(단계(1162)). 단계(1163)에서, 제어기는 각각의 감지 회로에서의 제1 트랜지스터의 제어 게이트 상에서 VsenVO+Vth를 제공한다.

단계(1164)에서, VO 셀들 및 VF 셀들에 대하여, 감지 노드는 VsenVO로 프리차징된다. 단계(1165)에서, 록아웃된 셀들에 대하여, 감지 노드는 프리차징되지 않고 0 V에서 유지된다. 단계(1166)에서, 제어기는 VF 셀들에 대하여 LBUS를 방전한다. 단계(1167)에서, 제어기는 LBUS/제1 트랜지스터의 드레인 상에서 0 V를 설정한다. 이것은 VO 셀들의 추가의 프리차징을 방지한다. 단계(1168)에서, VF 셀들에 대하여, 제어기는 LBUS 상에서 전원 전압을 설정한다. 단계(1169)에서, 제어기는 각각의 감지 회로에서의 제1 트랜지스터의 제어 게이트 상에서 VsenVF+Vth를 제공한다. 단계(1170)에서, 감지 노드는 VO 셀들에 대하여 VsenVO에서 유지된다. 단계(1171)에서, 감지 노드는 VF 셀들에 대하여 0 V로부터 VsenVF로 프리차징된다. 단계(1172)에서, 감지 노드는 록아웃된 셀들에 대하여 프리차징되지 않고 0 V에서 유지된다.

도 12a는 도 8a 및 도 8b와 부합하는, 예시적인 감지 회로(1200)의 회로도의 제1 파트를 도시한다. 다양한 회로 기호들은 트랜지스터들을 나타내기 위하여 도 12a, 도 12b, 및 도 13에서 이용된다. 예를 들어, 트랜지스터(1202)는 nMOS, 예컨대, n-형 금속-옥사이드-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor)(MOSFET)이다. 트랜지스터(1223)는 pMOS, 예컨대, p-형 MOSFET이다. 트랜지스터(1210)는 부분적-절연된 전계-효과 트랜지스터(partially-insulated field-effect transistor)(PiFET)들이다. 접지 전위는 반전된 삼각형에 의해 표현된다. 다양한 제어 전압들은 감지 회로 제어기로부터 제공될 수 있다. 이것들은 TRI, TRL, TPIn, TPI, SDI, SDO, BLC, XXL, LO, STBn, LSLHn, BLQ, STB, LSL, LPC, NR, 및 L2Ln과 같은 다수의 제어 게이트 전압들 및 클록 신호 CLK를 포함한다. 제어 전압들은 일 접근법에서, 각각의 감지 회로에 공통적이다.

오프셋 검증 래치(1201)는 직렬로 접속된 트랜지스터들(1203, 1204, 및 1205)의 제1 세트, 및 직렬로 접속된 트랜지스터들(1207, 1208, 및 1209)의 제2 세트를 포함한다. 트랜지스터들(1208 및 1209)의 제어 게이트들은 서로에 대해, 그리고 트랜지스터들(1204 및 1205) 사이의 포인트(1204a)에 접속된다. 트랜지스터들(1204 및 1205)의 제어 게이트들은 서로에 대해, 그리고 트랜지스터들(1208 및 1209) 사이의 포인트(1208a)에 접속된다. 트랜지스터(1202)는 전압을 포인트(1204a)로부터, 이중 라인에 의해 표현되는 로컬 버스, LBUS로 전달하기 위하여, 제어 전압 TRI에 의해 전도성으로 될 수 있다. 유사하게, 트랜지스터(1206)는 전압을 포인트(1208a)로부터 LBUS로 전달하기 위하여, 제어 전압 TRL에 의해 전도성으로 될 수 있다. 이러한 방법으로, 로우(low) 검증 래치에 의해 저장되는 비트 전압은 LBUS로 직접적으로 전달될 수 있고, LBUS 상에서 제공될 수 있다. 예를 들어, 포인트(1208a)는 래치의 비트 전압을 저장할 수도 있다.

감지 회로의 영역(1220)은 VDD를 LBUS 또는 데이터 라인(1224)에 접속할 수 있는 트랜지스터들(1221, 1222, 및 1223)을 포함한다. 데이터 라인은 트랜지스터(1225)에 의해 데이터 버스 DBUS에 접속될 수 있다. 포인트(1210a)는 트랜지스터(1212)를 통해 접지에 접속될 수 있다.

감지 노드 SEN은 트랜지스터들(1213 및 1215)이 전도 상태에서 제공될 경우에 비트 라인(1214)에 접속될 수도 있다. 실제로, 트랜지스터(1213)는 비트 라인 상에서 전압을 설정하는 (도 8a의 전압 클램프(824 또는 844)를 표현하는) 전압 클램프이고, (도 8a의 감지 노드 대 비트 라인(BL) 스위치(823 또는 843)를 표현하는) 트랜지스터(1215)는 감지 노드를 비트 라인에 전기적으로 접속하기 위하여, 감지 동안에 방전 기간의 시작시에 전도 상태로 스위칭된다. 비트 라인 상에서의 전압은 트랜지스터(1213)의 Vblc-Vth와 동일하다. 전압 VFSA는 제어 게이트 전압이 트랜지스터(1213)에 인가되는 동안에 충분히 높은 드레인 전압을 트랜지스터(1213)에 제공함으로써, 비트 라인의 프리차징을 위한 것과 같이, 트랜지스터들(1210 및 1211)을 이용하여 포인트(1211a)에 제공될 수 있다. 트랜지스터(1216)는 포인트(1211a)에 또한 접속된다.

트립 래치(1230)는 직렬로 접속된 트랜지스터들(1231, 1232, 1233, 및 1234)의 제1 세트, 및 직렬로 접속된 트랜지스터들(1236, 1238, 1242, 및 1243)의 제2 세트를 포함한다. 트랜지스터(1236)는 VDD에 접속되는 드레인(1235), 및 트랜지스터(1238)의 드레인(1237)에 접속되는 소스를 포함한다. 포인트(1241)는 트랜지스터(1238)의 소스이다. 라인(1231a)은 트랜지스터(1231)의 제어 게이트에, 감지 노드에, 그리고 (트랜지스터(1245)를 통해) LBUS에 접속된다. LBUS는 트랜지스터(1236)의 제어 게이트(1239)에, 트랜지스터(1243)의 제어 게이트에, 트랜지스터(1244)의 드레인에, 그리고 트랜지스터(1252)에 접속된다. 트랜지스터(1238)의 드레인(1237)은 트랜지스터(1251)에 또한 접속된다.

트립 래치에서, LBUS 상에서의 전압은, 전도 또는 비-전도 상태에서 트랜지스터(1236)를 제공하는 트랜지스터(1236)의 제어 게이트 전압이다. 전도 상태에서, VDD는 (도 8a의 전압 클램프(821 또는 841)를 표현하는) 트랜지스터(1238)에 전달되어, 트랜지스터는 트랜지스터(1238)의 제어 게이트 전압 마이너스(minus) 그 문턱 전압과 동일한 포인트(1241)에서의 전압을 제공할 수 있다. 포인트(1241)는 라인(1241a)을 통해 감지 노드에 직접적으로 접속된다. 트랜지스터(1236)가 전도 상태에 있고 전원 전압을 트랜지스터(1238)에 전달한 것으로 가정하면, 전압 Vlslhn은 감지 노드 상에서 프리차지 전압을 설정하는 트랜지스터(1238)의 제어 게이트(1240)의 전압이다. 트랜지스터(1236)가 비-전도 상태이고 전원 전압을 트랜지스터(1238)에 전달하지 않았을 경우, 트랜지스터(1238)는 프리차지 전압을 설정할 수 없다.

도 12b는 도 12a의 회로도의 제2 파트를 도시한다. 3 개의 래치들(1260, 1270, 및 1280), 예컨대, 각각 제1, 제2, 및 제3 데이터 상태 래치들은 예로서 제공된다. 일 접근법에서, 3 개의 비트들은, 록아웃된 상태와 동일한 비트 조합을 이용할 수도 있는 소거된 상태를 포함하는 8 개의 가능한 데이터 상태들 중의 하나를 식별하기 위하여 각각의 래치에서 하나씩 저장된다. 각각의 래치는 유사한 구성을 가지고, 비트 전압을 LBUS로, 그리고 그 다음으로, DBUS를 통해 감지 회로 제어기로 전달하기 위하여 LBUS에 접속될 수 있다. 다양한 제어 전압들은 감지 회로 제어기로부터 제공될 수 있다. 이것들은 ARI, ARL, APIn, APLn, BRI, BRL, BPIn, BPLn, CRI, CRL, CPIa, 및 CPLn과 같은 다수의 제어 게이트 전압들을 포함한다. 제어 전압들은 일 접근법에서, 각각의 감지 회로에 공통적이다.

데이터 상태 래치(1260)는 직렬로 접속된 트랜지스터들(1262, 1263, 및 1264)의 제1 세트, 및 직렬로 접속된 트랜지스터들(1266, 1267, 및 1268)의 제2 세트를 포함한다. 트랜지스터들(1263 및 1264)의 제어 게이트들은 서로에 대해, 그리고 트랜지스터들(1267 및 1268) 사이의 포인트(1266a)에 접속된다. 트랜지스터들(1267 및 1268)의 제어 게이트들은 서로에 대해, 그리고 트랜지스터들(1263 및 1264) 사이의 포인트(1263a)에 접속된다. 트랜지스터(1261)는 전압을 포인트(1263a)로부터 LBUS로 전달하기 위하여, 제어 전압 ARI에 의해 전도성으로 될 수 있다. 포인트(1263a)는 래치의 비트 전압을 저장할 수도 있다. 유사하게, 트랜지스터(1265)는 전압을 포인트(1266a)로부터 LBUS로 전달하기 위하여, 제어 전압 ARL에 의해 전도성으로 될 수 있다. 이러한 방법으로, 데이터 상태 래치에 의해 저장되는 비트 전압은 LBUS로 직접적으로 전달될 수 있고, LBUS 상에서 제공될 수 있다.

데이터 상태 래치(1270)는 직렬로 접속된 트랜지스터들(1272, 1273, 및 1274)의 제1 세트, 및 직렬로 접속된 트랜지스터들(1276, 1277, 및 1278)의 제2 세트를 포함한다. 트랜지스터들(1273 및 1274)의 제어 게이트들은 서로에 대해, 그리고 트랜지스터들(1277 및 1278) 사이의 포인트(1276a)에 접속된다. 트랜지스터들(1277 및 1278)의 제어 게이트들은 서로에 대해, 그리고 트랜지스터들(1273 및 1274) 사이의 포인트(1273a)에 접속된다. 포인트(1273a)는 래치의 비트 전압을 저장할 수도 있다. 트랜지스터(1271)는 전압을 포인트(1273a)로부터 LBUS로 전달하기 위하여, 제어 전압 BRI에 의해 전도성으로 될 수 있다. 유사하게, 트랜지스터(1275)는 전압을 포인트(1276a)로부터 LBUS로 전달하기 위하여, 제어 전압 ARL에 의해 전도성으로 될 수 있다. 이러한 방법으로, 데이터 상태 래치에 의해 저장되는 비트 전압은 LBUS로 직접적으로 전달될 수 있고, LBUS 상에서 제공될 수 있다.

데이터 상태 래치(1280)는 직렬로 접속된 트랜지스터들(1282, 1283, 및 1284)의 제1 세트, 및 직렬로 접속된 트랜지스터들(1286, 1287, 및 1288)의 제2 세트를 포함한다. 트랜지스터들(1283 및 1284)의 제어 게이트들은 서로에 대해, 그리고 트랜지스터들(1287 및 1288) 사이의 포인트(1286a)에 접속된다. 트랜지스터들(1287 및 1288)의 제어 게이트들은 서로에 대해, 그리고 트랜지스터들(1283 및 1284) 사이의 포인트(1283a)에 접속된다. 포인트(1283a)는 래치의 비트 전압을 저장할 수도 있다. 트랜지스터(1281)는 전압을 포인트(1283a)로부터 LBUS로 전달하기 위하여, 제어 전압 CRI에 의해 전도성으로 될 수 있다. 유사하게, 트랜지스터(1285)는 전압을 포인트(1286a)로부터 LBUS로 전달하기 위하여, 제어 전압 CRL에 의해 전도성으로 될 수 있다. 이러한 방법으로, 데이터 상태 래치에 의해 저장되는 비트 전압은 LBUS로 직접적으로 전달될 수 있고, LBUS 상에서 제공될 수 있다.

감지 동안, 포인트(1208a)에서의 오프셋 검증 래치(1201)에서의 비트 값에 기초한 LBUS의 프리차징은 트랜지스터(1206)를 통해 발생한다. 감지 노드의 프리차징은 트랜지스터들(1236 및 1238)을 통해 발생한다. 데이터 상태 래치들에 기초한 LBUS의 조건적인 프리차지는 포인트(1263a) 및 래치(1260)에서의 트랜지스터(1261), 포인트(1273a) 및 래치(1270)에서의 트랜지스터(1271), 및 포인트(1283a) 및 래치(1280)에서의 트랜지스터(1281)를 통해 발생한다.

도 13은 도 8a 및 도 8b와 부합하는, 또 다른 예시적인 감지 회로(1300)의 회로도를 도시한다. 다양한 제어 전압들은 감지 회로 제어기로부터 제공될 수 있다. 이것들은 SRIn, SRLn, DSW, BLC, BLV, BLS, LAT_S, INV_S, BLV, SSL, HLL, STRB, CLK, LPC, INV_T, LAT_T, ARI, ARL, ARW, AOL, BRI, BRL, BRW, 및 BOL과 같은 다수의 제어 게이트 전압들 및 클록 신호 CLK를 포함한다. 제어 전압들은 일 접근법에서, 각각의 감지 회로에 공통적이다.

트립 래치(1310)는 직렬로 접속된 트랜지스터들(1312, 1313, 및 1314)의 제1 세트, 및 직렬로 접속된 트랜지스터들(1315, 1316, 및 1317)의 제2 세트를 포함한다. 트랜지스터들(1313 및 1314)의 제어 게이트들은 서로에 대해, 그리고 트랜지스터들(1316 및 1317) 사이의 포인트 LAT_St에 접속된다. 트랜지스터들(1316 및 1317)의 제어 게이트들은 서로에 대해, 그리고 트랜지스터들(1313 및 1314) 사이의 포인트 INV_St에 접속된다. 트랜지스터(1311)는 전압을 포인트 INV_St로부터 LBUS로 전달하기 위하여, 제어 전압 SRIn에 의해 전도성으로 될 수 있다. 유사하게, 트랜지스터(1318)는 전압을 포인트 LAT_St로부터 LBUS로 전달하기 위하여, 제어 전압 SRLn에 의해 전도성으로 될 수 있다. 이러한 방법으로, 트립 래치에 의해 저장되는 비트 전압은 LBUS로 직접적으로 전달될 수 있고, LBUS 상에서 제공될 수 있다. 유사하게, 비트 값은 감지 노드 SEN의 감쇠에 기초하여 트립 래치에서 설정될 수 있다.

다수의 데이터 상태 래치들이 제공될 수 있다. 예로서, 제1 데이터 상태 래치(1340) 및 제2 데이터 상태 래치(1360)가 도시되어 있다. 제1 데이터 상태 래치(1340)는 직렬로 접속된 트랜지스터들(1341, 1342, 및 1344)의 제1 세트, 및 직렬로 접속된 트랜지스터들(1346, 1347, 및 1348)의 제2 세트를 포함한다. 트랜지스터들(1342 및 1344)의 제어 게이트들은 서로에 대해, 그리고 트랜지스터들(1347 및 1350) 사이의 포인트 LAT_Ta에 접속된다. 트랜지스터들(1347 및 1350)의 제어 게이트들은 서로에 대해, 그리고 트랜지스터들(1342 및 1344) 사이의 포인트 INV_Ta에 접속된다. 트랜지스터(1343)는 전압을 트랜지스터(1345)를 통해 포인트 INV_Ta로부터 LBUS로 전달하기 위하여, 제어 전압 ARI에 의해 전도성으로 될 수 있다. 유사하게, 트랜지스터(1348)는 전압을 포인트 LAT_Ta로부터 LBUS로 전달하기 위하여, 제어 전압 ARL에 의해 전도성으로 될 수 있다. 이러한 방법으로, 데이터 상태 래치에 의해 저장되는 비트 전압은 LBUS 상에서 제공될 수 있거나 LBUS에 의해 설정될 수 있다. LAT_Ta는 트랜지스터들(1348 및 1349)을 통해 접지에 또한 접속될 수 있다. LBUS는 트랜지스터들(1351 및 1349)을 통해 접지에 접속될 수 있다. 트랜지스터(1370)는 데이터 상태 래치(1340)가 접지에 접속되는지 여부를 제어하기 위하여 LBUS에 응답한다.

제2 데이터 상태 래치(1360)는 직렬로 접속된 트랜지스터들(1361, 1362, 및 1364)의 제1 세트, 및 직렬로 접속된 트랜지스터들(1366, 1367, 및 1368)의 제2 세트를 포함한다. 트랜지스터들(1362 및 1364)의 제어 게이트들은 서로에 대해, 그리고 트랜지스터들(1367 및 1370) 사이의 포인트 LAT_Tb에 접속된다. 트랜지스터들(1367 및 1370)의 제어 게이트들은 서로에 대해, 그리고 트랜지스터들(1362 및 1364) 사이의 포인트 INV_Tb에 접속된다. 트랜지스터(1363)는 전압을 트랜지스터(1365)를 통해 포인트 INV_Tb로부터 LBUS로 전달하기 위하여, 제어 전압 BRI에 의해 전도성으로 될 수 있다. 유사하게, 트랜지스터(1368)는 전압을 포인트 LAT_Tb로부터 LBUS로 전달하기 위하여, 제어 전압 BRL에 의해 전도성으로 될 수 있다. 이러한 방법으로, 데이터 상태 래치에 의해 저장되는 비트 전압은 LBUS 상에서 제공될 수 있거나 LBUS에 의해 설정될 수 있다. LAT_Tb는 트랜지스터들(1368 및 1369)을 통해 접지에 또한 접속될 수 있다. LBUS는 트랜지스터들(1371 및 1369)을 통해 접지에 접속될 수 있다. 트랜지스터(1372)는 데이터 상태 래치(1360)가 접지에 접속되는지 여부를 제어하기 위하여 LBUS에 응답한다.

LBUS는, 트랜지스터가 제어 게이트 전압 Vhll 마이너스 트랜지스터 Vth로서 감지 노드 상에서 프리차지 전압을 설정하는 것을 허용하는 전압을 공급하기 위하여, (도 8a의 전압 클램프(824 또는 844)를 표현하는) 트랜지스터(1330)의 드레인에 접속된다. 그러므로, 각각의 감지 회로는 공통 Vhll이 감지 회로들에 제공되는 동안에, 프리차지를 제공하거나 프리차지를 제공하지 않도록 구성될 수 있다. 즉, LBUS가 0 V 또는 또 다른 로우 값일 경우, 프리차지가 제공되지 않는다. LBUS가 (트랜지스터(1371)에 의해 전달된 전원 전압에 기초하여) 충분히 높은 전압일 경우, 트랜지스터(1330)는 그 소스에서의 Vhll-Vth를 감지 노드에 제공한다. 트랜지스터(1371)는 LBUS 상에서, 트랜지스터의 Vlpc-Vth와 동일한 전압을 제공한다.

(도 8a의 감지 노드 대 비트 라인(BL) 스위치(823 또는 843)를 표현하는) 트랜지스터(1329)는 감지 노드가 감지 프로세스의 방전 기간의 시작시에 비트 라인(1323)과 통신하는 것을 허용한다. 트랜지스터(1320)는 비트 라인의 프리차지 전압을 설정하고, 트랜지스터(1322)는 비트 라인을 트랜지스터(1320)에 접속한다.

트랜지스터(1321)는 포인트(1320a)를 전압 VOSA에 접속한다. 트랜지스터들(1325 및 1326)은 전원과 접지 사이에서 제공된다. 트랜지스터들(1324 및 1328)은 포인트(1329a)와 접지 사이에서 제공된다. 커패시터(C)는 감지 노드에 의해, 그리고 클록 신호에 의해 충전된다. 감지 노드는 그것이 이 트랜지스터에 의해 프리차징될 수 있도록, 트랜지스터(1330)의 소스 측에 있다. 감지 노드의 전압은 전압 감지 트랜지스터인 트랜지스터(1332)의 제어 게이트 상에서 제공된다. 따라서, 감지 시간에, 트랜지스터(1332)는 작은 양의 방전이 있을 경우에 전도 상태에 있거나, 큰 양의 방전이 있을 경우에 비-전도 상태에 있을 것이다. 래치 값은 0 또는 1로 설정되고, 트랜지스터(1332)가 전도 또는 비-전도 상태에 있는지 여부에 따라 버스를 통해 감지 회로 제어기에 출력하여, 선택된 메모리 셀이 각각 비-전도 또는 전도 상태에 있다는 것을 표시한다. 예를 들어, 트랜지스터(1331)는 래치(1310)를 플립(flip)하는 것을 시도하기 위하여 전도성으로 될 수 있다. 일 접근법에서, 래치는 트랜지스터(1332)가 전도성일 경우에 플립되거나, 트랜지스터(1332)가 전도성이 아닐 경우에 플립되지 않는다.

트랜지스터들(1327 및 1333)은 감지 노드를 접지에 접속할 수 있다.

감지 동안, LBUS의 프리차징은 트랜지스터들(1371 및 1330)을 통해 발생하고, 감지 노드의 프리차징은 트랜지스터(1330)를 통해 통해 발생한다. 감지 노드의 방전은 트랜지스터들(1330 및 1351)을 통해 발생할 수 있다.

따라서, 일 실시예에서, 장치는 제1 감지 노드를 포함하는 제1 감지 회로 - 제1 감지 회로는 제1 메모리 셀과 연관됨 -; 제2 감지 노드를 포함하는 제2 감지 회로 - 제2 감지 회로는 제2 메모리 셀과 연관됨 -; 및 제어 회로를 포함한다는 것을 알 수 있다. 제어 회로는 제1 감지 회로 및 제2 감지 회로와 연관되고, 감지 동작에서, 제1 감지 노드를 개개의 전압으로 프리차징하고; 제2 감지 노드를 제1 감지 노드 전압보다 더 낮은 개개의 전압으로 프리차징하고; 제어 게이트 전압이 제1 메모리 셀 및 제2 메모리 셀에 인가되는 동안, 제1 감지 노드 전압 및 제2 감지 노드 전압이 방전 기간에 방전하는 것을 허용하도록 구성된다.

또 다른 실시예에서, 방법은, 프로그램 동작의 프로그램-검증 반복의 검증 동작에서, 하나 이상의 래치들이 메모리 셀의 문턱 전압이 데이터 상태의 오프셋 검증 전압에 아직 도달하지 않았다는 것을 표시할 경우, 감지 회로에서의 감지 노드를 더 높은 감지 노드 전압으로 프리차징하는 단계 - 감지 회로는 메모리 셀 및 비트 라인과 연관됨 -; 하나 이상의 래치들이 문턱 전압이 오프셋 검증 전압에 도달하였다는 것을 표시할 경우, 감지 노드를 제1 감지 노드 전압보다 더 낮은 더 낮은 감지 노드 전압으로 프리차징하는 단계; 제어 게이트 전압이 메모리 셀에 인가되는 시간 기간 동안에, 감지 노드를 비트 라인에 접속하는 단계; 및 시간 기간의 종료시에, 감지 노드의 전압이 트립 전압 미만으로 감쇠하였는지 여부를 결정하는 단계 - 시간 기간 및 트립 전압은 감지 노드가 제1 감지 노드 전압 또는 제2 감지 노드 전압으로 프리차징되는지 여부에 관계 없음 - 를 포함한다.

방법은, 감지 노드의 전압이 트립 전압 미만으로 감쇠하지 않았을 경우, 프로그램 동작의 다음 프로그램-검증 반복에서 프로그램 전압 동안에 비트 라인 상에서 포지티브 전압을 제공하는 단계 - 포지티브 전압은 메모리 셀의 프로그래밍 속도를 느리게 함 -; 및 감지 노드의 전압이 트립 전압 미만으로 감쇠하였을 경우, 메모리 셀의 프로그래밍 속도를 느리게 하는 것을 회피하기 위하여, 프로그램 동작의 다음 프로그램-검증 반복에서 프로그램 전압 동안에 비트 라인 상에서 0 V를 제공하는 단계를 더 포함한다.

또 다른 실시예에서, 장치는, 프로그램 동작의 프로그램-검증 반복의 검증 동작에서, 하나 이상의 래치들이 메모리 셀의 문턱 전압이 데이터 상태의 오프셋 검증 전압에 아직 도달하지 않았다는 것을 표시할 경우, 감지 회로에서의 감지 노드를 더 높은 감지 노드 전압으로 프리차징하기 위한 수단 - 감지 회로는 메모리 셀 및 비트 라인과 연관됨 -; 하나 이상의 래치들이 문턱 전압이 오프셋 검증 전압에 도달하였다는 것을 표시할 경우, 감지 노드를 제1 감지 노드 전압보다 더 낮은 더 낮은 감지 노드 전압으로 프리차징하기 위한 수단; 제어 게이트 전압이 메모리 셀에 인가되는 시간 기간 동안에, 감지 노드를 비트 라인에 접속하기 위한 수단; 및 시간 기간의 종료시에, 감지 노드의 전압이 트립 전압 미만으로 감쇠하였는지 여부를 결정하기 위한 수단 - 시간 기간 및 트립 전압은 감지 노드가 제1 감지 노드 전압 또는 제2 감지 노드 전압으로 프리차징되는지 여부에 관계 없음 - 을 포함한다.

장치는, 감지 노드의 전압이 트립 전압 미만으로 감쇠하지 않았을 경우, 프로그램 동작의 다음 프로그램-검증 반복에서 프로그램 전압 동안에 비트 라인 상에서 포지티브 전압을 제공하기 위한 수단 - 포지티브 전압은 메모리 셀의 프로그래밍 속도를 느리게 함 -; 및 감지 노드의 전압이 트립 전압 미만으로 감쇠하였을 경우, 메모리 셀의 프로그래밍 속도를 느리게 하는 것을 회피하기 위하여, 프로그램 동작의 다음 프로그램-검증 반복에서 프로그램 전압 동안에 비트 라인 상에서 0 V를 제공하기 위한 수단을 더 포함한다.

또 다른 실시예에서, 방법은, 신호를 래치에 제공하는 단계 - 신호는 래치에 의해 저장되는 비트가 버스 상에서 제공되게 하고, 래치 및 버스는 메모리 셀 및 비트 라인과 연관된 감지 회로에 있고, 비트는 메모리 셀의 문턱 전압이 데이터 상태의 오프셋 검증 전압에 아직 도달하지 않았을 경우에 제1 비트 전압, 및 메모리 셀의 문턱 전압이 데이터 상태의 오프셋 검증 전압에 도달하였을 경우에 제2 비트 전압에 의해 표현되고, 오프셋 검증 전압은 데이터 상태의 최종적인 검증 전압 미만이고, 버스는 감지 회로에서의 제1 트랜지스터의 제어 게이트에 접속됨 -; 비트가 버스 상에서 제공되는 동안, 제1 전압을 감지 회로에서의 제2 트랜지스터에 제공하는 단계 - 제1 트랜지스터는 제2 트랜지스터와 전원 사이에 있고, 제1 전압이 제2 트랜지스터에 공급될 때, 제2 트랜지스터는 비트가 제1 비트 전압에 의해 표현될 경우에, 감지 회로의 감지 노드를 제1 감지 노드 전압으로 프리차징하고, 비트가 제2 비트 전압에 의해 표현될 경우에, 감지 노드를 제1 감지 노드 전압으로 프리차징하지 않음 -; 감지 회로와 연관된 추가적인 래치들로부터 비트들을 판독하는 단계; 추가적인 래치들로부터의 비트들로부터, 메모리 셀의 문턱 전압이 데이터 상태의 최종적인 검증 전압을 초과하지 않은 것으로 결정하는 단계; 및 메모리 셀의 문턱 전압이 최종적인 검증 전압을 초과하지 않은 것으로 결정하는 것에 응답하여, 버스 상에서, 전도 상태에서 제1 트랜지스터를 제공하는 전압을 제공하고, 제1 전압보다 더 낮은 제2 전압을 감지 회로에서의 제2 트랜지스터에 제공하는 단계를 포함한다.

또 다른 실시예에서, 메모리 제어기는 명령들의 세트를 포함하는 저장 디바이스, 및 명령들의 세트를 실행하도록 동작가능한 프로세서를 포함한다. 명령들의 세트는 상기 언급된 방법들에서의 단계들의 각각을 수행하기 위한 명령들을 포함한다.

또 다른 실시예에서, 시스템은 버스, 래치, 감지 노드, 제1 트랜지스터, 및 제2 트랜지스터를 포함하는 감지 회로 - 버스는 제1 트랜지스터의 제어 게이트에 접속되고, 제1 트랜지스터는 제2 트랜지스터와 전원 사이에 있고, 감지 회로는 메모리 셀과 연관됨 -; 감지 회로와 연관된 추가적인 래치들; 및 감지 회로 제어기를 포함한다. 감지 회로 제어기는, 신호를 래치에 제공하고 - 신호는 래치에 의해 저장되는 비트가 버스 상에서 제공되게 하고, 비트는 메모리 셀의 문턱 전압이 데이터 상태의 오프셋 검증 전압에 아직 도달하지 않았을 경우에 제1 비트 전압 (1), 및 메모리 셀의 문턱 전압이 데이터 상태의 오프셋 검증 전압에 도달하였을 경우에 제2 비트 전압 (0)에 의해 표현되고, 오프셋 검증 전압은 데이터 상태의 최종적인 검증 전압 미만임 -; 비트가 버스 상에서 제공되는 동안, 제1 전압((LSLH=하이)을 제2 트랜지스터(1238)에 제공하고, 제1 전압이 제2 트랜지스터에 제공될 때, 제2 트랜지스터로 하여금, 비트가 제1 비트 전압에 의해 표현될 경우에, 감지 노드를 제1 감지 노드 전압(하이)으로 프리차징하게 하고, 비트가 제2 비트 전압에 의해 표현될 경우에, 감지 노드를 제1 감지 노드 전압을 프리차징하지 않게 하고; 추가적인 래치들로부터 비트들을 판독하고; 추가적인 래치들로부터의 비트들로부터, 메모리 셀의 문턱 전압이 데이터 상태의 최종적인 검증 전압을 초과하지 않은 것으로 결정하고; 그리고 메모리 셀의 문턱 전압이 최종적인 검증 전압을 초과하지 않은 것으로 결정하는 것에 응답하여, 버스 상에서, 전도 상태에서 제1 트랜지스터를 제공하는 전압을 제공하고, 제1 전압보다 더 낮은 제2 전압을 제2 트랜지스터에 제공하도록 구성된다.

발명의 상기한 상세한 설명은 예시 및 설명의 목적들을 위하여 제시되었다. 그것은 철저하거나, 발명을 개시된 정확한 형태로 제한하도록 의도된 것이 아니다. 다수의 수정들 및 변형들이 상기 교시사항들을 고려하여 가능하다. 설명된 실시예들은 발명 및 그 실제적인 응용의 원리들을 최상으로 설명함으로써, 본 기술분야의 통상의 기술자들이 다양한 실시예들에서, 그리고 구상된 특정한 이용에 적합하게 되는 바와 같은 다양한 수정들과 함께 발명을 최상으로 사용하는 것을 가능하게 하기 위하여 선택되었다. 발명의 범위는 그것에 첨부된 청구항들에 의해 정의되는 것으로 의도된다.

Claims

동시 감지 동작들을 수행하기 위한 장치로서,
제1 감지 노드를 포함하는 제1 감지 회로 - 상기 제1 감지 회로는 제1 메모리 셀과 연관됨 -;
제2 감지 노드를 포함하는 제2 감지 회로 - 상기 제2 감지 회로는 제2 메모리 셀과 연관됨 -; 및
제어 회로
를 포함하고,
상기 제어 회로는 상기 제1 감지 회로 및 상기 제2 감지 회로와 연관되고, 감지 동작에서,
상기 제1 감지 노드를 제1 감지 노드 전압으로 프리차지하고;
상기 제2 감지 노드를 상기 제1 감지 노드 전압보다 낮은 제2 감지 노드 전압으로 프리차지하고 - 방전 기간의 시작 시에 상기 제1 감지 노드는 상기 제1 감지 노드 전압을 가지며 상기 제2 감지 노드는 상기 제2 감지 노드 전압을 가짐 -;
제어 게이트 전압이 상기 제1 메모리 셀 및 상기 제2 메모리 셀에 인가되는 동안, 상기 방전 기간에 상기 제1 감지 노드가 상기 제1 감지 노드 전압으로부터 방전하는 것을 허용하며 상기 제2 감지 노드가 상기 제2 감지 노드 전압으로부터 방전하는 것을 허용하고;
상기 방전 기간의 종료 시에 상기 제1 메모리 셀 및 상기 제2 메모리 셀 각각의 전도 또는 비전도 상태를 감지하도록
구성되는, 동시 감지 동작들을 수행하기 위한 장치.
제1항에 있어서,
상기 제1 감지 회로는 제1 트립 래치(trip latch)를 포함하고;
상기 제2 감지 회로는 제2 트립 래치를 포함하고;
상기 제어 회로는, 상기 방전 기간의 종료 시에, 기준 전압에 대한 상기 제1 감지 노드 전압의 값에 기초하여 상기 제1 트립 래치를 설정하고, 상기 기준 전압에 대한 상기 제2 감지 노드 전압의 값에 기초하여 상기 제2 트립 래치를 설정하도록 구성되는, 동시 감지 동작들을 수행하기 위한 장치.
제1항에 있어서,
상기 제어 회로는, 상기 제1 메모리 셀이 상기 제어 게이트 전압 미만의 문턱 전압을 갖는다는 결정에 응답하여 상기 제1 감지 노드의 프리차지를 수행하도록 구성되고;
상기 제어 회로는, 상기 제2 메모리 셀이 상기 제어 게이트 전압 초과의 문턱 전압을 갖는다는 결정에 응답하여 상기 제2 감지 노드의 프리차지를 수행하도록 구성되는, 동시 감지 동작들을 수행하기 위한 장치.
제3항에 있어서,
상기 제어 게이트 전압은 데이터 상태의 오프셋 검증 전압이고;
상기 오프셋 검증 전압은 상기 데이터 상태의 최종 검증 전압 미만인, 동시 감지 동작들을 수행하기 위한 장치.
제4항에 있어서,
상기 감지 동작은 검증 동작을 포함하는, 동시 감지 동작들을 수행하기 위한 장치.
제1항에 있어서,
상기 제어 회로는, 상기 제1 메모리 셀이 하나의 데이터 상태로 프로그래밍되어야 한다는 결정에 응답하여 상기 방전 기간의 시작 시에 상기 제1 감지 노드 전압으로의 상기 제1 감지 노드의 프리차지를 수행하도록 구성되고;
상기 제어 회로는, 상기 제2 메모리 셀이 상기 하나의 데이터 상태 미만의 다른 데이터 상태로 프로그래밍되어야 한다는 결정에 응답하여 상기 제2 감지 노드의 프리차지를 수행하도록 구성되고;
상기 감지 동작은 검증 동작을 포함하는, 동시 감지 동작들을 수행하기 위한 장치.
제1항에 있어서,
상기 감지 동작에서의 제1 시간에, 상기 제어 회로는 상기 제1 감지 노드의 프리차지를 수행하도록 구성되고;
상기 제1 시간과는 상이한, 상기 감지 동작에서의 제2 시간에, 상기 제어 회로는 상기 제2 감지 노드의 프리차지를 수행하도록 구성되는, 동시 감지 동작들을 수행하기 위한 장치.
제1항에 있어서,
제1 시간에, 상기 제어 회로는,
제1 전압을 상기 제1 감지 회로에서의 트랜지스터 및 상기 제2 감지 회로에서의 트랜지스터에 인가하고 - 상기 제1 전압은, 상기 제1 감지 노드 전압 및 상기 제1 감지 회로에서의 트랜지스터의 문턱 전압의 합과 적어도 동일함 -;
전원 전압을 상기 제1 감지 회로에서의 트랜지스터의 드레인에 인가하고 - 상기 제1 감지 회로에서의 트랜지스터는 상기 제1 감지 노드의 프리차지를 수행함 -;
상기 제2 감지 회로에서의 트랜지스터의 드레인으로부터 상기 전원 전압을 차단하도록 - 상기 제2 감지 회로에서의 트랜지스터는 상기 제1 시간에 상기 제2 감지 노드 전압으로의 상기 제2 감지 노드의 프리차지를 수행하지 않음 -
구성되고;
상기 제1 시간 이후의 제2 시간에, 상기 제어 회로는,
제2 전압을 상기 제1 감지 회로에서의 트랜지스터 및 상기 제2 감지 회로에서의 트랜지스터에 인가하고 - 상기 제2 전압은, 상기 제2 감지 노드 전압 및 상기 제1 감지 회로에서의 트랜지스터의 문턱 전압의 합과 적어도 동일하고, 상기 제1 전압보다 낮음 -;
상기 전원 전압을 상기 제1 감지 회로에서의 트랜지스터의 드레인에 인가하고 - 상기 제1 감지 노드 전압은 상기 제1 감지 노드에서 유지됨 -;
상기 전원 전압을 상기 제2 감지 회로에서의 트랜지스터의 드레인에 인가하도록 - 상기 제2 감지 회로에서의 트랜지스터는 상기 제2 감지 노드의 프리차지를 수행함 -
구성되는, 동시 감지 동작들을 수행하기 위한 장치.
제1항에 있어서,
제1 시간에, 상기 제어 회로는,
전압을 상기 제2 감지 회로에서의 트랜지스터 및 상기 제1 감지 회로에서의 트랜지스터에 인가하고 - 상기 제2 감지 회로에서의 트랜지스터에 인가되는 상기 전압은, 상기 제2 감지 노드 전압 및 상기 제2 감지 회로에서의 트랜지스터의 문턱 전압의 합과 적어도 동일함 -;
전원 전압을 상기 제2 감지 회로에서의 트랜지스터의 드레인에 인가하고 - 상기 제2 감지 회로에서의 트랜지스터는 상기 제2 감지 노드 전압으로의 상기 제2 감지 노드의 프리차지를 수행함 -;
상기 제1 감지 회로에서의 트랜지스터의 드레인으로부터 상기 전원 전압을 차단하도록 - 상기 제1 감지 회로에서의 트랜지스터는 상기 제2 감지 노드 전압으로의 상기 제1 감지 노드의 프리차지를 수행하지 않음 -
구성되고;
상기 제1 시간 이후의 제2 시간에, 상기 제어 회로는,
제1 전압을 상기 제2 감지 회로에서의 트랜지스터 및 상기 제1 감지 회로에서의 트랜지스터에 인가하고 - 상기 제1 전압은, 상기 제1 감지 노드 전압 및 상기 제2 감지 회로에서의 트랜지스터의 문턱 전압의 합과 적어도 동일함 -;
상기 제2 감지 회로에서의 트랜지스터의 드레인으로부터 상기 전원 전압을 차단하고 - 상기 제2 감지 회로에서의 트랜지스터는 상기 제1 감지 노드 전압으로의 상기 제2 감지 노드의 프리차지를 수행하지 않음 -;
상기 전원 전압을 상기 제1 감지 회로에서의 트랜지스터의 드레인에 인가하도록 - 상기 제1 감지 회로에서의 트랜지스터는 상기 제1 감지 노드의 프리차지를 수행함 -
구성되는, 동시 감지 동작들을 수행하기 위한 장치.
제1항에 있어서,
제1 시간에, 상기 제어 회로는,
전압을 상기 제1 감지 회로에서의 트랜지스터 및 상기 제2 감지 회로에서의 트랜지스터에 인가하고 - 상기 제2 감지 회로에서의 트랜지스터에 인가되는 상기 전압은, 상기 제2 감지 노드 전압 및 상기 제1 감지 회로에서의 트랜지스터의 문턱 전압의 합과 적어도 동일함 -;
전원 전압을 상기 제1 감지 회로에서의 트랜지스터의 드레인에 인가하도록 - 상기 제1 감지 회로에서의 트랜지스터는 상기 제2 감지 노드 전압으로의 상기 제1 감지 노드의 프리차지를 수행하고, 상기 제2 감지 회로에서의 트랜지스터는 상기 제2 감지 노드의 프리차지를 수행함 -
구성되고;
상기 제1 시간 이후의 제2 시간에, 상기 제어 회로는,
제1 전압을 상기 제1 감지 회로에서의 트랜지스터 및 상기 제2 감지 회로에서의 트랜지스터에 인가하고 - 상기 제1 전압은, 상기 제1 감지 노드 전압 및 상기 제1 감지 회로에서의 트랜지스터의 문턱 전압의 합과 적어도 동일함 -;
상기 전원 전압을 상기 제1 감지 회로에서의 트랜지스터의 드레인에 인가하고 - 상기 제1 감지 회로에서의 트랜지스터는 상기 제1 감지 노드의 프리차지를 수행함 -;
상기 제2 감지 회로에서의 트랜지스터의 드레인으로부터 상기 전원 전압을 차단하도록 - 상기 제2 감지 회로에서의 트랜지스터는 상기 제1 감지 노드 전압으로의 상기 제2 감지 노드의 프리차지를 수행하지 않음 -
구성되는, 동시 감지 동작들을 수행하기 위한 장치.
제1항에 있어서,
제1 시간에, 상기 제어 회로는,
제1 전압을 상기 제1 감지 회로에서의 트랜지스터 및 상기 제2 감지 회로에서의 트랜지스터에 인가하고 - 상기 제1 전압은, 상기 제1 감지 노드 전압 및 상기 제1 감지 회로에서의 트랜지스터의 문턱 전압의 합과 적어도 동일함 -;
전원 전압을 상기 제1 감지 회로에서의 트랜지스터의 드레인 및 상기 제2 감지 회로에서의 트랜지스터의 드레인에 인가하고 - 상기 제1 감지 회로에서의 트랜지스터는 상기 제1 감지 노드 전압으로의 상기 제1 감지 노드의 프리차지를 수행하고, 상기 제2 감지 회로에서의 트랜지스터는 상기 제2 감지 노드의 프리차지를 수행함 -;
후속하여 상기 제2 감지 노드를 방전하도록
구성되고;
상기 제어 회로는, 상기 제1 시간 이후의 제2 시간에,
상기 제2 감지 노드 전압 및 상기 제1 감지 회로에서의 트랜지스터의 문턱 전압의 합과 적어도 동일한 전압을 상기 제1 감지 회로에서의 트랜지스터 및 상기 제2 감지 회로에서의 트랜지스터에 인가하고;
상기 전원 전압을 상기 제2 감지 회로에서의 트랜지스터의 드레인에 인가하고 - 상기 제2 감지 회로에서의 트랜지스터는 상기 제2 감지 노드의 프리차지를 수행함 -;
상기 제1 감지 노드에서 상기 제1 감지 노드 전압을 유지하도록
구성되는, 동시 감지 동작들을 수행하기 위한 장치.
제1항에 있어서,
상기 감지 동작은 동시에 제1 검증 전압에서 상기 제1 메모리 셀을 테스트하고 상기 제1 검증 전압보다 큰 제2 검증 전압에서 상기 제2 메모리 셀을 테스트하는, 동시 감지 동작들을 수행하기 위한 장치.
제12항에 있어서,
상기 제1 검증 전압은 데이터 상태의 오프셋 검증 전압이고,
상기 제2 검증 전압은 상기 데이터 상태의 최종 검증 전압인, 동시 감지 동작들을 수행하기 위한 장치.
제13항에 있어서,
상기 오프셋 검증 전압은 상기 데이터 상태의 최종 검증 전압 미만인, 동시 감지 동작들을 수행하기 위한 장치.
제12항에 있어서,
상기 제2 검증 전압은 상기 제어 게이트 전압과 동일한, 동시 감지 동작들을 수행하기 위한 장치.