KR101259892B1 - 감지 증폭기에 대한 디지털적으로 제어가능한 딜레이 - Google Patents

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퀄컴 인코포레이티드
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Abstract

자기 랜덤 액세스 메모리(MRAM) 디바이스를 판독할 시에 선택가능한 딜레이를 개재하는 회로들, 장치들, 및 방법들이 개시된다. 특정한 실시형태에서, 회로는 제 1 입력, 제 2 입력, 및 인에이블 입력을 갖는 감지 증폭기를 포함한다. 또한, 자기 저항-기반 메모리 셀의 출력에 커플링된 제 1 증폭기 및 그 셀의 기준 출력에 커플링된 제 2 증폭기가 제공된다. 회로는, 트래킹 회로 셀에 커플링된 디지털적으로 제어가능한 증폭기를 더 포함한다. 트래킹 회로 셀은 자기 저항-기반 메모리의 셀과 유사한 적어도 하나의 엘리먼트를 포함한다. 감지 증폭기의 제 1 입력은 제 1 증폭기에 커플링되고, 감지 증폭기의 제 2 입력은 제 2 증폭기에 커플링되며, 인에이블 입력은 로직 회로를 통해 제 3 디지털적으로 제어가능한 증폭기에 커플링된다. 일단 감지 증폭기가 로직 회로를 통해 디지털적으로 제어가능한 증폭기로부터 인에이블 신호를 수신하면, 감지 증폭기는, 자기 저항-기반 메모리 셀 및 기준 셀의 출력으로부터 수신된 증폭된 값들에 기초하여 출력값을 생성할 수 있다.

Description

감지 증폭기에 대한 디지털적으로 제어가능한 딜레이{DIGITALLY-CONTROLLABLE DELAY FOR SENSE AMPLIFIER}
본 개시물은 일반적으로 랜덤 액세스 메모리(RAM) 디바이스에 저장된 데이터를 판독하는 것에 관한 것이다.
감지 증폭기들은, 자기 랜덤 액세스 메모리(MRAM) 디바이스들과 같은 저항-기반 메모리 디바이스들에 저장된 데이터를 판독하는데 사용된다. 통상적으로, MRAM 디바이스들에서, 제 1 아날로그 증폭기는 선택된 MRAM 셀의 출력값을 증폭하고, 제 2 아날로그 증폭기는 기준 셀의 출력을 증폭한다. 감지 증폭기는 수신된 출력값들을 비교한다. 기준 셀의 출력에 대한 MRAM 셀의 출력에 의존하여, 감지 증폭기는, MRAM 셀의 출력이 하이(high) 값 또는 로우(low) 값으로서 판독되어야 하는지를 결정하고, 각각, 디지털 로직 회로들에 의해 판독될 수 있는 하이 출력 또는 로우 출력을 생성한다.
일반적으로, MRAM 셀의 판독 동작이 개시되는 시간으로부터 그 값이 디지털 감지 증폭기에 의해 정확히 판독될 수 있는 시간까지 딜레이가 존재한다. 판독 동작이 개시될 경우, 선택된 MRAM 셀 및 기준 셀을 판독하는 아날로그 증폭기들은, 짧은 딜레이 이후 분기(diverge)하는 유사한 출력들을 생성하며, 이는 MRAM 셀의 출력이 하이 레벨 출력 또는 로우 레벨 출력인 것으로 결정되어야 하는지를 나타낸다. 디지털 감지 증폭기가 판독 동작이 개시된 직후 출력들을 비교할 경우, 선택된 MRAM 셀 출력 및 기준 출력은, 선택된 메모리 셀에서 표현되는 데이터 값의 정확한 판독을 가능하게 하도록 충분히 분기되지 않을 수 있다. 한편, 아날로그 증폭기들의 출력들이 분기하게 하는데 충분히 더 긴 디지털 감지 증폭기에서의 딜레이 비교는, 메모리 디바이스의 성능을 느리게 한다.
특정한 실시형태에서, 데이터를 판독할 시에 제어가능한 딜레이를 적용하는데 사용하기 위한 회로가 개시된다. 그 회로는 제 1 입력, 제 2 입력, 및 인에이블 입력을 갖는 감지 증폭기를 포함한다. 또한, 자기 저항-기반 메모리 셀의 출력에 커플링된 제 1 증폭기 및 그 셀의 기준 출력에 커플링된 제 2 증폭기가 제공된다. 그 회로는 트래킹(tracking) 회로 셀에 커플링된 디지털적으로 제어가능한 증폭기를 더 포함한다. 트래킹 회로 셀은 자기 저항-기반 메모리의 셀과 유사한 적어도 하나의 엘리먼트를 포함한다. 감지 증폭기의 제 1 입력은 제 1 증폭기에 커플링되고, 감지 증폭기의 제 2 입력은 제 2 증폭기에 커플링되며, 인에이블 입력은 로직 회로를 통해 제 3 디지털적으로 제어가능한 증폭기에 커플링된다. 일단 감지 증폭기가 로직 회로를 통해 디지털적으로 제어가능한 증폭기로부터 인에이블 신호를 수신하면, 감지 증폭기는, 자기 저항-기반 메모리 셀 및 기준 셀의 출력으로부터 수신된 증폭된 값들에 기초하여 출력값을 생성할 수 있다.
또 다른 특정한 실시형태에서, 트래킹 셀을 포함하는 장치가 개시된다. 트래킹 셀은, 자기 랜덤 액세스 메모리(MRAM) 어레이에 배치된 MRAM 셀을 포함하며, 여기서, MRAM 어레이는 복수의 MRAM 셀들을 포함한다. 트래킹 증폭기는 트래킹 셀의 출력을 수신하도록 구성된 아날로그 증폭기를 포함한다. 제어가능한 딜레이 회로는, 디지털 제어 신호를 수신하고, 수신된 디지털 제어 신호에 기초하여 트래킹 증폭기의 출력의 타이밍을 제어하도록 구성된다.
또 다른 실시형태에서, 자기 랜덤 액세스 메모리(MRAM) 디바이스에서 데이터 값들의 판독을 개시하는데 사용되는 인에이블 신호를 타이밍하는 방법이 개시된다. 복수의 메모리 셀 회로들을 포함하는 MRAM 디바이스는, 적어도 하나의 MRAM 트래킹 셀 회로를 포함하도록 구성된다. 트래킹 회로는 적어도 하나의 MRAM 트래킹 셀을 포함한다. MRAM 트래킹 셀은, MRAM 디바이스에서 적용된 판독 신호를 수신하는 것에 응답하여 MRAM 트래킹 셀 출력을 생성하도록 구성된다. 또한, 트래킹 회로는, MRAM 트래킹 셀 출력에 응답하기 위해 MRAM 디바이스 내에 트래킹 증폭기를 포함한다. MRAM 트래킹 셀 출력에 기초하여, 선택적인 딜레이 이후, 트래킹 증폭기는 인에이블 신호를 개시하는데 사용되는 트래킹 신호를 생성한다.
여기에 개시된 실시형태들에 의해 제공된 하나의 특정한 이점은, 불필요하게 긴 판독 딜레이를 부과하지 않으면서 데이터가 정확하게 판독될 수 있도록, 제어가능한 딜레이가 자기 저항-기반 메모리 셀들로부터 데이터를 판독할 시에 부과될 수 있게 한다. 여기에 개시된 실시형태들에 의해 제공된 또 다른 특정한 이점은, MRAM 디바이스들이 프로세스 변경들에 불구하고 수용가능한 에러 레이트를 달성하게 하도록 프로그래밍될 제어가능한 딜레이 디바이스를 포함함으로써, MRAM 디바이스들의 개선된 수율이다.
본 개시물의 다른 양상들, 이점들, 및 특성들은 다음의 섹션들, 즉, 도면의 간단한 설명, 상세한 설명, 및 청구항들을 포함하는 전체 명세서의 리뷰 이후 명백해질 것이다.
도 1은 감지 증폭기에 대해 디지털적으로 제어가능한 딜레이를 적용하기 위한 시스템의 특정한 예시적인 실시형태의 블록도이다.
도 2는 하이 및 로우 값들을 저장하는 메모리 셀들의 출력들을 판독하는 아날로그 증폭기들의 특정한 예시적인 실시형태의 출력 레벨들을 나타내는 그래프이다.
도 3은 데이터 값들을 판독하기 위한 인에이블 신호의 생성을 선택적으로 딜레이시키도록 구성된 메모리 디바이스의 특정한 예시적인 실시형태의 개략도이다.
도 4는 워드 라인 신호의 활성화 이후의 다양한 예시적인 선택가능한 딜레이들에 후속하는 감지 증폭기 데이터 입력들의 판독을 나타내는 그래프들의 쌍이다.
도 5는 MRAM 디바이스로부터 값들을 판독하기 위해 인에이블 신호를 개시하도록 구성된 트래킹 신호를 생성할 시에 딜레이를 제어하는 특정한 예시적인 실시형태의 흐름도이다.
도 1은 감지 증폭기에 대한 디지털적으로 제어가능한 딜레이를 갖는 (100)으로 일반적으로 지정된 시스템의 특정한 예시적인 실시형태의 블록도이다. 시스템(100)은 자기 랜덤 액세스 메모리(MRAM) 어레이(110)와 같은 자기 저항-기반 메모리 디바이스를 포함한다. 시스템(100)은 아날로그 증폭기들(132 내지 136), 로직 회로(150) 및 감지 증폭기(160)를 더 포함한다. 감지 증폭기(160)의 출력(180)은 MRAM 어레이(110) 내의 선택된 메모리 셀(112)과 같은 셀로부터의 출력을 판독한 저장된 값을 제공한다.
특정한 예시적인 실시형태에서, MRAM 어레이(110)는 복수의 메모리 셀들, 기준 셀들, 및 트래킹 회로 셀들을 포함한다. 예시를 위해, MRAM 어레이(110)는 단일의 선택된 메모리 셀(112), 기준 셀(114), 및 하나 이상의 트래킹 회로 셀들(116)을 갖는 것으로 도시되어 있다. 특정한 실시형태에서, 선택된 메모리 셀(112) 및 트래킹 회로 셀들(116) 각각은 패시브 엘리먼트 및 액티브 엘리먼트를 포함한다. 예를 들어, 선택된 메모리 셀(112) 및 트래킹 회로 셀들(116)은, 자기 터널 접합(MTJ) 엘리먼트(120)를 포함하는 패시브 엘리먼트 및 액세스 트랜지스터(128)를 포함하는 액티브 엘리먼트를 포함한다. MTJ 엘리먼트(120)는 자유 계층(122), 터널 장벽(124), 및 고정 계층(126)을 포함하며, 그의 동작은 도 3을 참조하여 추가적으로 후술된다. 특정한 행(row)내의 MRAM 셀들이 액세스가능하게 하도록 적절한 신호를 워드 라인(118)이 제공할 경우, 선택된 메모리 셀(112) 및 기준 셀(114)에 저장된 값들은, 각각, 데이터 증폭기(132)를 포함하는 제 1 증폭기 및 기준 증폭기(134)를 포함하는 제 2 증폭기에 이용가능하게 된다.
하이 데이터 비트값 또는 로우 데이터 비트값을 각각 나타내기 위해 높은 저항 또는 낮은 저항을 갖도록 셀들을 구성함으로써 MTJ 셀들 또는 다른 자기 저항-기반 메모리 셀들에 값들이 저장된다. 전류가 셀들에 인가될 경우, 높은 저항값을 갖도록 구성된 셀은 낮은 저항값을 갖도록 구성된 셀보다 더 높은 출력 전압을 나타낼 것이다. 감지 증폭기(160)와 같은 감지 증폭기는 알려진 저항 레벨을 갖는 기준 셀들에 의해 생성된 전압들과 비교하여 셀들에 의해 생성된 전압들을 판독한다. 통상적으로, 기준 셀들의 저항값은 높은 및 낮은 저항값들의 평균이다. 따라서, 전류가 데이터 셀 및 기준 셀에 인가될 경우, 데이터 셀의 전압 출력이 기준 셀의 전압 출력보다 더 높으면, 데이터 셀은 높은 데이터 값을 나타내는 것으로 고려된다. 한편, 전류가 데이터 셀 및 기준 셀에 적용되고 데이터 셀의 전압 출력이 기준 셀의 전압 출력보다 더 낮으면, 데이터 셀은 낮은 데이터값을 나타내는 것으로 고려된다. 셀들의 출력을 메모리 셀들과 비교함으로써, 각각의 셀의 저항값이 구성된 것 및 그에 따라 데이터 값들이 셀들에 저장된 것으로 결정된다.
전류가 선택된 메모리 셀(112) 및 기준 셀(114)에 인가될 경우, 데이터 증폭기(132) 및 기준 증폭기(134)는, 각각, 선택된 메모리 셀(112) 및 기준 셀(114)의 출력값들을 증폭한다. 데이터 증폭기(132) 및 기준 증폭기(134)에 의해 생성된 증폭된 값들은 감지 증폭기(160)에 제공된다. 감지 증폭기(160)는, 도 1에 도시된 실시형태에서는 데이터 입력(162) 및 기준 입력(164) 뿐만 아니라 인에이블 입력(166)을 포함하는 제 1 입력 및 제 2 입력을 포함한다.
특정한 실시형태에서, 감지 증폭기(160)는, 각각, 데이터 입력(162) 및 기준 입력(164)에서 수신되는 데이터 증폭기(132) 및 기준 증폭기(134)에 의해 생성된 증폭된 값들을 비교하는 것에 기초하여, 하이값 또는 로우값을 저장하는지를 나타내는 신호를 출력(180)에서 생성한다. 예를 들어, 데이터 증폭기(132) 및 기준 증폭기(134)에 의해 생성된 증폭된 값들이 적어도 임계양만큼 분기하고, 데이터 증폭기(132)에 의해 생성된 값이 기준 증폭기(134)에 의해 생성된 값보다 더 클 경우, 선택된 메모리 셀(112)은 하이 데이터값을 나타내거나 저장하는 것으로 결정된다. 한편, 데이터 증폭기(132) 및 기준 증폭기(134)에 의해 생성된 증폭된 값들이 적어도 임계양만큼 분기하고, 데이터 증폭기(132)에 의해 생성된 값이 기준 증폭기(134)에 의해 생성된 값보다 작을 경우, 선택된 메모리 셀(112)은 로우 데이터값을 나타내거나 저장하는 것으로 결정된다. 감지 증폭기(160)가 감지 증폭기(160)의 인에이블 입력(166)에서 인에이블 신호(152)를 수신할 경우, 감지 증폭기(160)에 의한 비교 결과는 출력(180)으로서 제공된다.
데이터 증폭기(132) 및 기준 증폭기(134)에 의해 생성된 증폭된 값들이 임계양만큼 분기한다고 감지 증폭기(160)가 결정할지는, 감지 증폭기(160)가 데이터 증폭기(132) 및 기준 증폭기(134)에 의해 생성된 증폭된 값들을 비교할 시간의 함수일 수 있다. 감지 증폭기(160)가 데이터 증폭기(132) 및 기준 증폭기(134)에 의해 생성된 데이터 값들을 너무 신속하게 비교하면, 그 값들은, 데이터 값이 하이값 또는 로우값으로서 분류되어야 하는지를 결정하도록 충분히 분기하지 못할 수 있다. 데이터 증폭기(132) 및 기준 증폭기(134)의 출력은, 어떤 값이 선택된 메모리 셀(112)에 의해 제공되는지를 결정하기 위한 비교를 수행하는 감지 증폭기(160) 이전에 출력값들의 충분한 분기를 가능하게 하는데 충분한 신호 분기 시간을 허용하는데 충분한 딜레이가 허용되어야 한다. 한편, 허용된 딜레이가 데이터 증폭기(132) 및 기준 증폭기(134)의 출력들이 분기하는데 걸리는 것보다 더 길면, 허용된 결과적인 메모리 액세스 시간은 너무 길어질 수 있으며, 따라서, 시스템(100)의 속도 성능이 불필요하게 감소될 수 있다. 이러한 작동은 도 2를 참조하여 추가적으로 설명된다.
제 3 증폭기는 인에이블 신호(152)를 통해 감지 증폭기(160)의 딜레이를 조정하도록 프로그래밍가능한 디지털적으로 제어가능한 트래킹 증폭기(136)를 포함한다. 디지털적으로 제어가능한 트래킹 증폭기(136)는, 트래킹 회로 셀(116)의 출력값 또는 복수의 트래킹 회로 셀들(116)의 출력의 평균을 수신한다. 특정한 실시형태에서, 데이터 증폭기(132) 및 기준 증폭기(134)와 같은 디지털적으로 제어가능한 트래킹 증폭기(136)는 MRAM 디바이스 내의 제조된 컴포넌트이다. 제조된 컴포넌트들은, 로트(lot)들 사이의 디바이스의 제조에서의 변동들의 결과로서 또는 설계 추정들로부터의 변동들로 인해 상이한 시간 응답들을 가질 수 있다. 추가적으로 후술되는 바와 같이 트래킹 회로 셀(116)을 사용하여, 디지털적으로 제어가능한 트래킹 증폭기(136)의 응답성은 감지 증폭기(160)에 의해 신뢰가능하게 판독되도록 증폭된 데이터 값들에 대한 충분한 시간을 허용하기 위해 결정될 수 있다. 특정한 실시형태에서, 트래킹 회로 셀(116)은, 선택된 메모리 셀(112) 및 기준 셀(114)의 성능을 트래킹하거나 실질적으로 복제하기 위해 그 선택된 메모리 셀(112) 및 기준 셀(114)을 복제하도록 설계된다.
일단 데이터 증폭기(132) 및 기준 증폭기(134)의 시간 응답을 또한 반영할 수 있는 디지털적으로 제어가능한 트래킹 증폭기(136)의 시간 응답이 결정되면, 디지털 제어 신호(138)는 디지털적으로 제어가능한 트래킹 증폭기(136)에 의해 생성된 트래킹 신호(140)의 타이밍을 제어하도록 셋팅될 수 있다. 트래킹 신호(140)는, 예를 들어, 디지털 입력을 제어하도록 동작가능한 레벨에서 인에이블 신호(152)를 생성하도록 동작가능한, 직렬로 접속된 인버터들의 쌍을 포함할 수 있는 로직 회로(150)에 의해 증폭된다. 인에이블 신호(152)는 감지 증폭기(160)의 인에이블 입력(166)에 의해 수신된다. 따라서, 데이터 증폭기(132) 및 기준 증폭기(134)에 의해 생성된 증폭된 데이터 값들이 안정된 값들에 접근하게 하기 위한 알려진 딜레이 이후 인에이블 신호(152)가 인에이블 레벨에 도달할 경우, 감지 증폭기(160)는 선택된 메모리 셀(112)에 저장된 데이터 값을 반영하는 신호를 출력(180)에서 생성한다. 알려진 딜레이는, 디지털 제어 신호(138)에 의해 셋팅된 디지털적으로 제어가능한 트래킹 증폭기(136)의 딜레이와 결합된 로직 회로(150) 전파 딜레이의 결합을 포함할 수 있다.
감지 증폭기(160)가 데이터 증폭기(132) 및 기준 증폭기(134)에 의해 생성되는 증폭된 값들을 비교할 시간을 결정하는 딜레이의 결과를 예시하기 위해, 도 2는, 하이 및 로우 값들을 저장하는 메모리 셀들의 출력들을 판독하는 아날로그 증폭기들의 특정한 예시적인 실시형태의 출력 레벨들을 나타낸 그래프를 도시하며, 여기서, 감지 증폭기는 상이한 시간들에서 메모리 셀의 출력을 판독하도록 인에이블된다.
도 2의 예에서, 저장된 데이터 값은 기준 셀에 저장된 로우값에 대한 하이값이다. 그래프(200)는 도 1의 감지 증폭기(160)와 같은 감지 증폭기에 대한 워드 라인 신호(210) 및 데이터 입력 신호(220)의 값들을 도시한다. 데이터 입력 신호(220)는, 데이터 증폭기(132)(도 1) 및 기준 증폭기(134)와 같은 증폭기들에 의해 시간에 걸쳐 생성되는 증폭된 값들을 나타낸다. 도시된 시간 간격들은 t0(230)로부터 t1(232)로, t2(234)로, t3(236)까지의 범위이다. t0(230)로부터 t1(232)까지의 특정한 일 실시형태에서, 데이터 입력 신호(220)는, 하이값 및 로우값의 평균을 나타내는 기준값(236)과 동일하다. 시간 t1(232)에서, 워드 라인 신호(210)가 선택된 메모리 셀들을 판독하여 개시되는 경우, 예를 들어, 데이터 입력 신호(220)는 변하기 시작한다. 데이터 입력 신호(220)는, 선택된 메모리 셀의 (상술된 바와 같이, 인가된 전류에 응답하여 그의 저항에 의해 결정된 바와 같이) 나타낸 값이 하이값일 경우, 더 높은 전압값(222)을 향해 증가한다. 이와 대조적으로, 데이터 입력 신호(220)는, 선택된 메모리 셀(112)의 나타낸 값이 로우값일 경우 더 낮은 전압값(224)을 향해 감소한다. 감지 증폭기(160)가 제 1 제어 신호(CS1)에 응답하여 또는 후속하는 제 2 제어 신호(CS2)에 응답하여, 증폭된 값들을 비교하도록 인에이블되는지에 의존하여, 감지 증폭기(160)는 저장된 데이터 값에 대해 출력(180)에서 상이한 값들을 산출할 수 있다.
예를 들어, 시간 t1(232)에서, 워드 라인 신호(210)는 하이값으로 천이하며, 이는 선택된 메모리 셀(112)에 의해 나타낸 데이터 값이 판독되게 한다. t1(232)에서 하이값으로 변하는 워드 라인 신호(210)의 결과로서, 선택된 메모리 셀(112) 및 기준 셀(114)에 의해 나타낸 값이 액세스가능하게 되고, 아날로그 증폭기들(132 및 134)에 커플링된다. 데이터 입력 신호(220)에 의해 나타낸 증폭된 값들은, 선택된 메모리 셀(112)에 의해 나타낸 값에 의존하여 하이값(222) 또는 로우값(224)를 향해 변하기 시작한다.
t2(234) 근방에서, 선택된 메모리 셀(112)이 하이 데이터값을 나타낼 경우, 데이터 입력 신호(220)는 기준값(236)으로부터 △CS1-High(242)의 분리도만큼 분기한다. 선택된 메모리 셀(112)이 로우 데이터값을 나타낼 경우, 데이터 입력 신호(220)는 기준값(236)으로부터 △CS1-Low(244)의 분리도만큼 분기한다. 이러한 예의 목적들에 대해, △CS1-High(242) 및 △CS1-Low(244)의 분리도들이 도 1의 감지 증폭기(160)와 같은 감지 증폭기에 의해 신뢰가능하게 판독되기에 너무 작은 불명확한 범위 내에 있다고 가정한다. 따라서, t2(234)에서 CS1에 대한 인에이블 입력(260)이 감지 증폭기(160)의 인에이블 입력으로서 사용되면, 하이값은 로우값으로서 잘못 판독될 수 있고, 로우값은 하이값으로서 잘못 판독될 수 있다.
이와 대조적으로, t3(236) 근방에서, 하이 데이터값이 선택된 메모리 셀(112)에 의해 나타날 경우, 데이터 입력 신호(220)는 기준값(236)으로부터 △CS2 -High(252)의 분리도만큼 분기하며, 예시의 목적을 위해, 감지 증폭기(160)가 하이값으로서 데이터 입력 신호(220)를 신뢰가능하게 판독할 수 있게 하는 분리도를 초과한다고 가정한다. 유사하게, t3(236) 근방에서, 로우 데이터값이 선택된 메모리 셀(112)에 의해 나타날 경우, 데이터 입력 신호(220)는 기준값(236)으로부터 △CS2 -Low(254)의 분리도만큼 분기하며, 예시의 목적을 위해, 감지 증폭기(160)가 로우값으로서 데이터 입력 신호(220)를 신뢰가능하게 판독할 수 있게 하는 분리도를 초과한다고 가정한다. 따라서, t3(236)에서 CS2에 대한 인에이블 입력(280)이 감지 증폭기(160)의 인에이블 입력으로서 사용되면, 감지 증폭기(160)는, 데이터 입력 신호가 로우값 또는 하이값인지를 정확히 판독할 수 있을 것이다.
도 2에 도시된 바와 같이, 데이터 값들이 적절한 분리도에 도달할 수 있기 전에 감지 증폭기(160)가 인에이블되면, 데이터 값들은 잘못 판독될 수 있다. 감지 증폭기가 더 이후의 시간에 인에이블되면, 데이터 값들은 더 큰 분리도에 도달할 수 있으며, 감지 증폭기(160)는 데이터 값들을 더 신뢰가능하게 판독할 수 있을 것이지만, 감지 증폭기(160)를 인에이블시키기 전에 너무 긴 시간이 경과하도록 허용되면 시간 성능이 희생될 것이다. 개시된 특정한 실시형태들은, 데이터 값들이 신뢰가능하게 판독될 수 있는 시간을 결정하기 위해, 그의 메모리 셀들 및 증폭기들을 포함하는 메모리 디바이스의 응답성을 결정하도록 트래킹 회로 셀들(116)을 사용한다. 그 후, 디지털적으로 제어가능한 트래킹 증폭기(136)는, 신뢰도 및 시간 성능을 밸런싱하기 위해 인에이블 신호가 감지 증폭기(160)에 적용되는 시간을 셋팅하도록 디지털 제어 신호(138)를 사용하여 구성될 수 있다.
도 3은, 데이터 값들을 판독하기 위해 인에이블 신호의 생성을 선택적으로 딜레이시키도록 구성되는 메모리 디바이스(300)의 특정한 예시적인 실시형태의 개략도이다. 메모리 디바이스(300)는 MRAM 어레이(310), 데이터 증폭기(320), 기준 증폭기(330), 디지털적으로 제어가능한 트래킹 증폭기(340), 로직 회로(360), 및 데이터 신호(390)를 생성하도록 구성되는 감지 증폭기(380)를 포함한다. 도 1의 블록도의 경우에서와 같이, 그러한 시스템이 복수의 데이터 셀들, 기준 셀들, 트래킹 셀들, 증폭기들, 및 다른 디바이스들을 포함할 수 있지만, 예를 들어, 단지 단일의 선택된 데이터 셀(312), 단일의 기준 셀(314), 단일의 트래킹 셀(316), 단일의 데이터 증폭기(320), 단일의 기준 증폭기(330), 단일의 디지털적으로 제어가능한 트래킹 증폭기(340), 단일의 로직 회로(360), 및 단일의 감지 증폭기(380)만이 도시되고 설명된다. 도 1의 시스템(100)에서와 같이, 인에이블 신호(370)는 데이터 값들이 감지 증폭기(380)에서 기준 신호들과 비교되어 데이터 신호(390)를 생성하게 한다. 인에이블 신호(370)는, 디지털적으로 제어가능한 트래킹 증폭기(340)에 의해 생성된 트래킹 신호(342)에 기초하여 로직 회로(360)에 의해 생성된다. 따라서, 인에이블 신호(370)의 타이밍은, 제어가능한 딜레이 회로(344)에 적용된 디지털 제어 신호(346)의 결과로서 디지털적으로 제어가능한 트래킹 증폭기(340)에 의해 안내될 수 있다.
데이터 증폭기(320) 및 기준 증폭기(330) 각각은, 클램핑(clamping) 트랜지스터 및 선택 트랜지스터에 커플링된 p-채널 금속-산화물-반도체(PMOS) 트랜지스터와 같은 부하 디바이스를 포함한다. 클램프 전압 Vclamp(324)은, 데이터 증폭기(320)를 통한 판독 전류 Iread1(338) 및 기준 증폭기(330)를 통한 판독 전류 Iread2(339)를 제한하도록 클램프 트랜지스터들의 제어 단자에 커플링된다. 셀 선택 신호(322)는, 선택된 데이터 셀(312)을 데이터 증폭기(320)에 선택적으로 커플링하고 기준 증폭기(330)에 기준 셀(314)을 커플링하기 위해 멀티플렉서의 트랜지스터와 같은 선택 트랜지스터의 제어 단자에 적용된다.
선택된 데이터 셀(312)은 액세스 트랜지스터에 커플링된 자기 터널 접합(MTJ) 엘리먼트를 포함한다. MTJ 엘리먼트는, MTJ의 고정 계층에 병렬 또는 비-병렬 배향으로 자기 모멘트를 갖는 MTJ의 자유 계층의 결과로서 MTJ 엘리먼트에 의해 나타낸 저항에 따른 데이터 값을 저장한다. 예시의 목적을 위해, MTJ 엘리먼트는, 로직 하이값 또는 로직 로우값 중 어느 하나를 나타낼 수 있는 저항기(Rmtj)로서 표현된다.
데이터 판독 동작은, 데이터 증폭기(320)의 선택 트랜지스터에 적절한 선택 신호(322)를 적용함으로써 선택된 데이터 셀(312)에 데이터 증폭기(320)를 커플링시키고, 워드 라인(WL)(314)에서 적절한 신호를 통해 선택된 데이터 셀(312)의 액세스 트랜지스터를 턴온함으로써 수행된다. 선택된 데이터 셀(312)의 MTJ 엘리먼트의 저항은, 공급 전압(Vdd)로부터, 부하 디바이스, 클램핑 트랜지스터, 선택 트랜지스터, MTJ 엘리먼트 및 액세스 트랜지스터를 통해 접지로 흐르는 판독 전류 Iread1(338)에서 반영된다. 클램프 전압 Vclamp(324)은, 선택된 데이터 셀(312)에 저장된 데이터 값을 교란시키지 않기 위해 판독 전류 Iread1(338)를 제한하도록 클램프 트랜지스터의 제어 단자에 적용된다.
부하 디바이스가 클램프 트랜지스터에 커플링되는 데이터 증폭기(320) 내의 노드에서의 전압은 데이터 증폭기(320)에 의해 데이터 신호(326)로서 출력된다. 데이터 신호(326)는 판독 동작이 시작할 때 초기값을 가질 수 있으며, 도 2의 (220)에서 도시된 것과 같이, 선택된 데이터 셀(312)에 저장된 데이터 값에 기초하여 최종값에 정착할 수 있다. 최종값으로 정착하는데 요구되는 시간양은 클램핑 트랜지스터의 강도에 의존하여 변할 수 있으며, 또한, 데이터 신호(326)는 프로세스 변동들 및 열 잡음과 같은 인자들에 의해 영향을 받을 수 있다.
상술된 바와 같이, 선택된 데이터 셀(312) 및 기준 셀(316)에 저장된 값들이 액세스가능하게 되는 시간과 그 값들이 선택된 데이터 셀(312)에 의해 나타낸 데이터 값을 정확히 나타내는 분리도 레벨에 도달할 시간 사이에 딜레이가 존재한다. 또한, 유선들 및 트랜지스터들의 구성으로부터 초래하는 용량성 충전 및 유도성 효과 및 저항성 효과 딜레이는, 트래킹 신호(342) 및 인에이블 신호(370)의 논리 전압 레벨 천이에서 딜레이를 야기한다. 트래킹 신호(342)의 천이가 발생되기 전에 저장된 데이터 값을 정확히 판독하기 위한 적절한 분리도를 시스템(300)의 설계 및 제조가 제공하면, 감지 증폭기(380)가 데이터 값들을 신뢰가능하게 판독할 수 있기 전에 부가적인 딜레이가 요구되지 않는다고 결정될 수 있다. 그러나, 부가적인 분리도를 허용하기 위한 추가적인 딜레이가 적절한 이벤트에서, 디지털적으로 제어가능한 트래킹 증폭기(340)가 인에이블 신호(370)를 개시하는 트래킹 신호(342)를 제공하는 것을 지연시키기 위해, 디지털 제어 신호(346)는 제어가능한 딜레이 회로(344)를 인게이지(engage)할 수 있다.
특정한 일 실시형태에서, 제어가능한 딜레이 회로(344)는, 공통으로 커플링된 소스들 및 공통으로 커플링된 드레인들을 갖는 복수의 클램핑 트랜지스터들(344a 내지 344d) 및 항상-온(always-on) 클램핑 트랜지스터(345)를 포함하는 클램핑 회로를 포함한다. 디지털 제어 신호(346)는, 복수의 클램핑 트랜지스터들(344a 내지 344d) 중에서 선택된 트랜지스터들의 게이트들을 선택적으로 활성화시키도록 구성된 일련의 비트들을 포함한다. 가시적인 간략화를 위해, 디지털 제어 신호가 지연가능한 딜레이 회로(344)의 복수의 클램핑 트랜지스터들(344a 내지 344d)의 각각의 게이트에 일-비트 제어 신호를 선택적으로 적용하도록 구성된 멀티-비트 버시를 포함한다고 가정한다. 메모리 디바이스(300)의 물리적인 구현에서, 디지털 제어 신호(344)의 비트들 각각을 수신하기 위해 외부 핀들이 포함될 수 있거나, 다수의 핀들은 디지털 제어 신호(344)의 다수의 결합들 각각을 나타내도록 디커플링될 수 있는 값들을 수신할 수 있다. 대안적으로, 디지털 제어 신호(344)를 수신하기 위해 외부 핀들이 메모리 디바이스(300) 상에서 제공되지 않을 경우, 디지털 제어 신호(344)의 비트들은, 메모리 디바이스의 구성 및 사용을 제어함으로써 선택가능한 다른 알려진 비트 값들에 연결될 수 있다.
도 3에 도시된 특정한 실시형태에 도시된 바와 같이, 복수의 클램핑 트랜지스터들(344a 내지 344d) 및 클램핑 트랜지스터(345)는, Vclamp(324)를 수신하는 클램핑 트랜지스터들이 데이터 증폭기(320) 및 기준 증폭기(330)에 개재되는 동등한 포인트들에서 디지털적으로 제어가능한 트래킹 증폭기(340)에 병렬로 개재된다. 클램핑 트랜지스터들(344a 내지 344d) 각각은, 데이터 증폭기(320) 및 기준 증폭기(330)의 클램핑 트랜지스터들과 실질적으로 유사한 것으로 설계될 수 있다. 다수의 클램핑 트랜지스터들(344a 내지 344d)을 선택적으로 인에이블시키는 것은, 워드 라인 WL(314)이 활성화된 이후 로직 회로(360)에 대한 입력에서 인식되는데 충분한 트래킹 신호(342)에서의 전압 변화를 발생시킬 시의 딜레이를 변경한다.
예를 들어, "0000" 의 디지털 제어 신호(346)를 적용함으로써 모든 클램핑 트랜지스터들(344a 내지 344d)을 턴 오프하는 것은, 제어가능한 딜레이 회로(344)의 구성에서 가장 짧은 프로그래밍가능한 딜레이를 초래한다. 결과로서, 지연가능한 딜레이 회로(344)로부터의 최소의 가능한 딜레이 이후 또는 워드 라인 WL(314)에서의 판독 신호가 적용되는 시간 이후, 트래킹 신호(342)의 전압 천이가 발생할 것이다. 따라서, 제어가능한 딜레이 회로(344)로부터의 최소 딜레이 또는 부가적인 딜레이가 적절하다고 결정되면, "0000" 의 디지털 제어 신호(346)는 제어가능한 딜레이 회로에 적용될 수 있다.
대안적으로, 데이터 증폭기(320) 및 기준 증폭기(330)의 출력들이 안정되고 충분히 분기한 레벨들에 도달하게 하도록 추가적인 딜레이가 개재되어야 한다고 결정되면, 제어가능한 딜레이 회로(344)에 적용된 디지털 제어 신호(346)는 추가적인 딜레이를 제공하도록 조정될 수 있다. 예를 들어, "1111" 의 디지털 제어 신호를 적용함으로써와 같이 모든 복수의 클램핑 트랜지스터들(344a 내지 344d)를 활성화시킴으로써, 트래킹 신호(342)의 전압 천이 전에 제어가능한 딜레이 회로(344)로부터의 가장 긴 가능한 딜레이가 발생된다. 대응하여, 디지털 제어 신호(346)에 4비트 코드들의 다른 변경들을 적용하는 것은 상이한 딜레이들의 선택가능한 범위를 초래할 수 있다. 선택가능한 딜레이들의 추가적인 범위는, 제어가능한 딜레이 회로(344)에 포함된 다수의 트랜지스터들을 증가 또는 감소시킴으로써 이용가능하게 될 수도 있다.
Itrack(348)은 트래킹 셀(316)에서 데이터 값을 변경시키는데 요구되는 임계 전류를 초과할 수 있다. 그러나, Itrack(348)이 임계 전류를 초과하면 로직 로우값이 트래킹 회로의 동작을 손상시키지 않으면서 트래킹 셀(316)에 기입되도록, 트래킹 셀(316)에서의 데이터 값은 로우 값으로 셋팅될 수도 있다.
특정한 실시형태에서, 제어가능한 딜레이 회로(344)는 프리차지(precharge) 회로(350)를 포함한다. 프리차지 회로(350)는, 제어가능한 딜레이 회로(344)의 출력이 접지 또는 로직 로우값과 같은 미리 결정된 레벨로 프리차징되게 할 수 있다. 예시된 실시형태에서, 프리차지 회로(342)에 적용된 하이 제어값은 부하 PMOS의 게이트를 디커플링시키고, 접지에서 트래킹 신호(342)를 보유한다. 프리차지 회로에 적용된 제어값이 로우값으로 천이할 경우, 부하 PMOS는 다이오드 접속된 구성으로 재커플링되고, 트래킹 신호(342)는 접지로부터 해제(release)된다. 트래킹 셀(316)이 로우값을 저장하기 때문에, 트래킹 신호(342)의 전압 레벨은, 활성화된 클램프 트랜지스터들(344a 내지 344d)의 수에 의해 영향을 받는 레이트에서, 로직 회로(360)에 대한 입력에서 로우의 하이로의 천이로서 검출가능한 로직 로우로부터 로직 하이값으로 증가할 것이다.
일단 디바이스 또는 디바이스들의 그룹의 분리도 특징이 결정되면, 디지털 제어 신호(346)는 인에이블 신호(370)를 감지 증폭기(380)에 적용하는 타이밍을 제어하도록 셋팅될 수도 있다. 상술된 바와 같이, 필요하다면, 감지 증폭기(380)가 선택된 데이터 셀(312)에 나타낸 저장된 데이터 값을 정확히 판독하기 위해, 데이터 증폭기(320)의 데이터 신호(326) 출력 및 기준 증폭기(330)의 기준 신호(336) 출력이 분리도에 도달하게 하도록 딜레이가 적용되는 것이 바람직하다. 따라서, 디지털 제어 신호(346)는 저장된 데이터 값들의 정확한 판독을 허용하도록 셋팅되어야 한다. 한편, 디지털 제어 신호(346)는 메모리 검색 프로세스를 과도하게 느리게 하지 않도록 셋팅되어야 한다. 알려진 저장된 값들의 경험적인 분석은, 적절한 디지털 제어 신호(346)를 선택하는데 사용될 수도 있다.
예를 들어, 적절한 디지털 제어 신호(346)를 선택할 시에, 디지털 제어 신호(346)는 트래킹 신호(342)의 로직 천이를 발생시킬 시에 가장 큰 가능한 딜레이를 적용하도록 초기에 셋팅될 수도 있다. 그 후, 잘못된 데이터 값들이 선택된 에러 레이트를 초과하여 판독될 때까지 연속하는 더 짧은 딜레이들을 초래하는 디지털 제어 신호(346)로서 코드들을 적용함으로써, 메모리 디바이스(300)가 테스팅될 수도 있다. 이러한 포인트에서, 그 후, 디지털 제어 신호(346)로서 적용된 코드들은, 수용가능한 에러 레이트 미만으로 다수의 데이터 판독 에러들을 감소키도록 의도된 선택된 양만큼 그 적용된 딜레이를 증가시키기 위해 변경될 수 있다. 수용가능한 에러 레이트는 제로(0) 에러들만큼 낮을 수도 있거나, 특정된 수의 데이터 판독 에러들을 허용할 수 있다.
제어가능한 딜레이 회로(344)를 포함함으로써, 메모리 디바이스(300)의 제조 수율이 개선될 수 있다. 딜레이 디바이스를 포함하지 않거나 비-조정가능한 딜레이 디바이스를 포함하는 메모리 디바이스에서, 데이터 값들을 판독할 시의 결과적인 에러 레이트는, (특정한 제조 로트에 포함된 다수의 메모리 디바이스들을 제외하고) 메모리 디바이스에서 임계양에 도달하거나 초과할 수도 있으며, 폐기되어야 할 수 있다. 딜레이 디바이스를 포함하지 않거나 비조정가능한 딜레이 디바이스를 포함하는 메모리 디바이스들과는 대조적으로, 여기에 개시된 메모리 디바이스(300)의 실시형태들은, 메모리 디바이스가 허용가능한 레벨들 내에서 에러 레이트를 나타내도록 메모리 셀들의 판독을 지연시킬 시에 조정이 행해질 수 있게 할 수 있다.
일단 트래킹 신호(342)가 생성되면, 특정한 일 실시형태에서 트래킹 신호(342)에 의해 공급되는 하이 또는 로우 데이터값을 증폭시키기 위해 직렬로 접속된 제 1 인버터(362) 및 제 2 인버터(364)를 포함하는 로직 회로(360)에 트래킹 신호(342)가 적용된다. 트래킹 신호(342)가 로직 하이 입력 신호로서 인식되는데 충분히 높은 전압에 도달할 경우, 제 1 인버터(362)는 트래킹 신호(342)를 인버팅시키고, 로직 하이 출력으로부터 로직 로우 출력으로 천이한다. 제 2 인버터(364)는 제 1 인버터(362)의 출력을 수신하며, 이러한 경우, 그 제 1 인버터는 그의 본래의 로직값으로 및 또 다른 디지털 디바이스에 의해 사용가능한 전압 레벨로 트래킹 신호(342)를 재인버팅한다. 따라서, 로직 회로(360)의 출력은 트래킹 신호(342)의 정확한 디지털-레벨 버전을 인에이블 신호(370)로서 감지 증폭기(380)에 제공한다. 로직 회로(360)는 트래킹 신호(342)를 인에이블 신호(370)로 변환할 시에 전파 딜레이를 부과할 수 있다. 로직 회로(360)의 이러한 전파 딜레이는, 그 전파 딜레이가 제어가능한 딜레이 회로(344)에 의해 부과된 딜레이에 부가될 것이기 때문에, 디지털 제어 신호(346)를 셋팅할 시에 고려될 수 있다.
도 4는, 워드 라인 신호의 활성화 이후 다양한 예시적인 선택가능한 딜레이 주기들에 후속하여 판독되는 감지 증폭기 데이터 입력들을 도시한 그래프들의 쌍이다. 특히, 도 4는 인에이블 신호가, 예를 들어, 제어가능한 딜레이 회로(344)에 의해 선택적으로 어떻게 딜레이되는지, 도 3의 감지 증폭기(380)와 같은 감지 증폭기(그리고, 그에 따라 그것의 데이터 출력)에 의해 수신된 입력들에 영향을 주는지를 나타내는 그래프(400)를 도시한다. 예시의 용이함을 위해, 감지 증폭기가 하이값을 저장한 데이터 셀 및 로우값을 저장한 기준셀로부터의 입력들을 제공받을 것이고, 따라서, 감지 증폭기의 원하는 출력이 하이값이라고 가정한다. 감지 증폭기로부터 이슈할 하이값 출력에 대해, 도 2를 참조하여 상술된 바와 같이, 입력들은 적어도 임계양만큼 데이터값과 기준값 사이에서 분기하거나 분리되어야 한다. 그래프(400)는, 도시의 용이함을 위해 간략화된 일반적인 작동들을 도시하며, 스케일하도록 도시되거나 본 개시물의 범위를 제한하는 것으로 해석될 필요는 없을 수 있다.
그래프(400)는, 대응하는 독립적인 수평축들(404) 상의 시간에 대한 대응하는 의존적인 수직축들(402) 상의 전압을 플롯팅한다. 그래프(400)는, 예를 들어, 인에이블 입력이 성공적으로 트리거링되거나, 제 1 디지털 인버터 입력이 그것의 출력으로 하여금 로우 레벨로 드롭되게 하는데 (그리고 차례로, 도 3의 로직 회로(360)에 도시된 바와 같이, 제 1 디지털 인버터의 출력을 수신하는 제 2 디지털 인버터로 하여금 그것의 출력이 높은 디지털-레벨 전압값으로 상승하게 하는데) 충분히 높은 레벨에 도달하는 임계값을 나타낸 Von 임계 레벨(406)을 도시한다. 또한, 그래프(400)는, 워드 라인(WL) 신호(420)를 포함하는 복수의 트리거링 신호들, 및 도 3을 참조하여 설명된 바와 같은 특정한 실시형태들에 따라 생성될 수도 있는 예시적인 딜레이된 인에이블 신호들을 나타내는 최소 딜레이 인에이블 신호(422), 중간 딜레이 인에이블 신호(424), 및 최대 딜레이 인에이블 신호(426)를 포함하는 감지 증폭기에 대한 복수의 지연된 인에이블링 신호들을 도시한다. 복수의 딜레이된 인에이블링 신호들(422 내지 426)은 트래킹 신호(342)를 나타낼 수도 있으며, 그래프(400)는, 로직 회로(360)에 의해 부가된 딜레이와 관계없이 또는 대안적으로, 로직 회로(360)에 의해 부가된 딜레이를 포함하는 적절한 인에이블 신호의 선택을 평가하는데 사용된다.
예를 들어, 최소 딜레이 인에이블 신호(422)는, 복수의 클램핑 트랜지스터들(344a 내지 344d)의 각각이 "0000" 의 디지털 제어 신호(346)로 턴 오프될 경우 인에이블 신호의 적용을 초래하는 딜레이를 나타낼 수 있다. 중간 딜레이(424)는, 예를 들어, "1100", "0011", 또는 4비트 코드의 유사한 변형의 디지털 제어 코드(346)를 사용함으로써 복수의 클램핑 트랜지스터들(344a 내지 344d)의 절반이 활성화될 경우 초래하는 딜레이를 나타낼 수 있다. 최대 딜레이(426)는, 예를 들어, "1111" 의 디지털 제어 코드를 사용함으로써 복수의 클램핑 트랜지스터들(344a 내지 344d) 모두가 활성화될 경우 초래하는 딜레이를 나타낼 수 있다.
그래프(400)는, 감지 증폭기에 대한 인에이블 신호를 선택가능하게 또는 제어가능하게 딜레이시킬 수 있는 이점들을 예시하기 위해 다양한 시간들에서 SA_in 입력(412)의 상태를 도시한다. t0(430)에서, WL 신호(420)는 도 3을 참조하여 설명된 바와 같이 액세스가능하게 되는 선택된 메모리 셀들에 저장된 데이터 값들을 개시하는 하이 또는 활성 레벨로 천이하기를 시작한다. t1(431)에서, WL 신호(420)는, 분기 또는 분리하기를 시작하도록 SA_in(412)에 의해 감지 증폭기에 제공된 값들에 대해 메모리 셀들 및 아날로그 증폭기들을 통하여 신호들이 전파하기를 시작하는 레벨에 도달한다.
t2(432)에서, WL 신호(420)는 Von 임계값(406)에 도달한다. t2(432)에서, SA_in 신호(412)는 거의 분기되지 않는다. 따라서, 하이 레벨에 도달하는 WL 신호(420)가 감지 증폭기를 인에이블시키는데 사용되었다면, 감지 증폭기는 나타낸 값을 잘못 판독할 수도 있고, 에러있는 데이터 출력을 에러있게 생성할 수 있다.
t0(430)에서, WL 신호(420)가 하이 레벨로 천이할 경우, 딜레이된 인에이블 신호들(422, 424 및 426)은 하이 레벨 값들로 천이하기를 시작한다. 최소 딜레이 신호(422)는, SA_in(412)의 분리도가 △min(452)인 t3(433)에서 Von 임계값(406)에 도달한다. 중간 딜레이 신호(424)는, SA_in(412)의 분리도가 △med(454)인 t4(434)에서 Von 임계값(406)에 도달한다. 최대 딜레이 신호(426)는, SA_in(412)의 분리도가 △max(456)인 t5(435)에서 Von 임계값(406)에 도달한다. 딜레이된 인에이블 신호들의 각각이 Von(406)에 도달할 경우 SA_in(412)의 분리도를 평가하여, 어떤 딜레이된 인에이블 신호의 선택 및 대응하는 디지털 딜레이 신호가 판독 정확도와 메모리 판독 딜레이 사이의 적절한 밸런싱을 제공하는지를 결정할 수 있다. 일반적으로, 더 긴 딜레이는 더 큰 분리도를 초래하지만, 정확도와 속도 사이의 임의의 바람직한 트레이드오프가 선택될 수 있다.
도 5는 MRAM 디바이스로부터의 값들을 판독하기 위해 인에이블 신호를 개시하도록 구성되는 트래킹 신호를 생성할 시에 딜레이를 제어하는 특정한 예시적인 실시형태의 흐름도(500)이다. (502)에서, MRAM 디바이스는 복수의 메모리 셀들, 및 MRAM 트래킹 셀 및 디지털적으로 제어가능한 트래킹 증폭기를 포함하는 트래킹 회로를 포함하도록 구성된다. (504)에서, 적어도 하나의 MRAM 트래킹 셀은, MRAM 디바이스에 적용된 판독 신호에 응답하여 MRAM 트래킹 셀 출력을 생성하도록 구성된다. (506)에서, 디지털적으로 제어가능한 증폭기는, MRAM 셀 트래킹 출력에 응답하여 트래킹 신호를 생성하고, 트래킹 신호를 생성할 시에 선택적인 딜레이를 적용하도록 구성된다.
도 5의 방법의 특정한 실시형태에 따르면, 트래킹 신호는, MRAM 디바이스의 복수의 메모리 회로들로부터 데이터 값들을 판독하도록 구성된 감지 증폭기의 인에이블 입력에 커플링될 수 있다. 트래킹 신호는, 트래킹 신호의 레벨에 대응하는 디지털 신호 전압을 생성하도록 구성된 로직 회로를 통해 감지 증폭기의 인에이블 입력에 커플링될 수 있다. 다른 특정한 실시형태들에 따르면, 판독 신호에 응답하는 트래킹 회로의 응답에 기초하여 트래킹 신호를 생성할 시의 선택적인 딜레이가 제공되며, 여기서, 트래킹 회로의 응답은 MRAM 디바이스의 메모리 셀 회로들의 응답을 나타내는 것으로 고려된다. 디지털적으로 제어가능한 증폭기는, 그 디지털적으로 제어가능한 트래킹 증폭기에 의해 적용된 선택적인 딜레이를 제어하도록 구성되는 디지털 제어 신호를 수신할 수 있다. 일 실시형태에서, 디지털적으로 제어가능한 트래킹 증폭기는, 트래킹 회로가 디지털 제어 신호에 응답하여 선택적인 딜레이를 적용하게 하는 클램핑 회로를 포함할 수 있다. 또한, 또 다른 특정한 실시형태에서, 트래킹 회로는 복수의 MRAM 트래킹 셀들을 포함할 수 있다. MRAM 트래킹 셀들의 각각은 개별 MRAM 트래킹 셀 출력을 나타낸다. 복수의 MRAM 트래킹 셀들의 각각의 개별 MRAM 트래킹 셀 출력은, 디지털적으로 제어가능한 트래킹 증폭기에 의해 수신된 MRAM 트래킹 셀 출력을 생성하도록 평균된다.
당업자는, 여기에 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 로직 블록들, 구성들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합들로서 구현될 수도 있음을 추가적으로 인식할 것이다. 하드웨어와 소프트웨어의 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들은 그들의 기능의 관점에서 일반적으로 상술되었다. 그러한 기능이 하드웨어 또는 소프트웨어로서 구현될지는 전체 시스템에 부과된 설계 제한들 및 특정한 애플리케이션에 의존한다. 당업자는 각각의 특정한 애플리케이션에 대해 다양한 방식들로 설명된 기능을 구현할 수도 있지만, 그러한 실시형태 결정들이 본 개시물의 범위를 벗어나게 하는 것으로서 해석되지는 않아야 한다.
여기에 개시된 실시형태들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어로 직접, 프로세서에 의해 실행된 소프트웨어 모듈로, 또는 이들의 조합으로 구현될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독-전용 메모리(ROM), 프로그래밍가능한 판독-전용 메모리(PROM), 소거가능한 프로그래밍가능한 판독-전용 메모리(EPROM), 전기적으로 소거가능한 프로그래밍가능한 판독-전용 메모리(EEPROM), 레지스터들, 하드디스크, 착탈형 디스크, 컴팩 디스크 판독-전용 메모리(CD-ROM), 또는 당업계에 알려진 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서에 커플링되어, 프로세서가 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있게 한다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 주문형-집적회로(ASIC)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말 내의 별도의 컴포넌트들로서 상주할 수 있다.
개시된 실시형태들의 이전 설명은 당업자가 개시된 실시형태들을 수행 또는 이용할 수 있도록 제공된다. 이들 실시형태들에 대한 다양한 변형들은 당업자에게는 용이하게 명백할 것이며, 여기에 정의된 원리들은 본 개시물의 범위를 벗어나지 않고도 다른 실시형태들에 적용될 수 있다. 따라서, 본 개시물은 여기에 설명된 실시형태들로 제한하도록 의도되는 것이 아니라, 다음의 청구항들에 의해 정의된 바와 같은 원리들 및 신규한 특성들에 부합하는 가능한 가장 넓은 범위를 허여하려는 것이다.

Claims (21)

  1. 자기 저항-기반 메모리에 의한 사용을 위한 회로로서,
    제 1 입력, 제 2 입력, 및 인에이블 입력을 갖는 감지(sense) 증폭기;
    상기 자기 저항-기반 메모리의 셀의 출력에 커플링된 제 1 증폭기;
    상기 셀의 출력의 기준에 커플링된 제 2 증폭기; 및
    상기 자기 저항-기반 메모리의 셀과 유사한 적어도 하나의 엘리먼트를 포함하는 트래킹(tracking) 회로 셀에 커플링된 제 3 디지털적으로 제어가능한 증폭기 ― 상기 제 3 디지털적으로 제어가능한 증폭기는 상기 감지 증폭기의 인에이블 입력에 커플링되는 제어가능한 딜레이 회로를 포함하며, 디지털 제어 신호를 수신하여, 상기 수신된 제어 신호에 기초하여 상기 제 3 디지털적으로 제어가능한 증폭기의 출력의 타이밍을 제어하도록 구성됨 ― 를 포함하고,
    상기 제 1 입력은 상기 제 1 증폭기에 커플링되고, 상기 제 2 입력은 상기 제 2 증폭기에 커플링되며, 상기 인에이블 입력은 로직 회로를 통해 상기 제 3 디지털적으로 제어가능한 증폭기에 커플링되는, 자기 저항-기반 메모리에 의한 사용을 위한 회로.
  2. 제 1 항에 있어서,
    상기 트래킹 회로 셀은, 적어도 하나의 패시브 컴포넌트 및 패시브 컴포넌트들에 대응하는 적어도 하나의 액티브 컴포넌트를 포함하며, 액티브 컴포넌트들은 상기 자기 저항-기반 메모리 내의 동작 셀들 내에 포함되는,
    자기 저항-기반 메모리에 의한 사용을 위한 회로.
  3. 제 1 항에 있어서,
    상기 트래킹 회로 셀은, 상기 자기 저항-기반 메모리 전반에 걸쳐 분산된 다수의 트래킹 셀들을 포함하는, 자기 저항-기반 메모리에 의한 사용을 위한 회로.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제어가능한 딜레이 회로의 출력을 수신하고, 딜레이된 인에이블 신호를 상기 감지 증폭기의 인에이블 입력에 제공하도록 구성되는 로직 회로를 더 포함하는, 자기 저항-기반 메모리에 의한 사용을 위한 회로.
  6. 제 1 항에 있어서,
    상기 제어가능한 딜레이 회로에서 도입된 딜레이는 신호 분기(divergence) 시간과 메모리 액세스 시간을 밸런싱하도록 선택가능한, 자기 저항-기반 메모리에 의한 사용을 위한 회로.
  7. 제 1 항에 있어서,
    상기 제 3 디지털적으로 제어가능한 증폭기는 상기 제어가능한 딜레이 회로의 출력 전압 레벨을 셋팅하도록 구성되는 프리차지(precharge) 회로를 포함하는, 자기 저항-기반 메모리에 의한 사용을 위한 회로.
  8. 자기 랜덤 액세스 메모리(MRAM) 어레이에 배치된 MRAM 셀을 포함하는 트래킹 셀 ― 상기 MRAM 어레이는 복수의 MRAM 셀들을 포함함 ―;
    상기 트래킹 셀의 출력을 수신하도록 구성되는 아날로그 증폭기를 포함하는 트래킹 증폭기; 및
    디지털 제어 신호를 수신하고 상기 수신된 디지털 제어 신호에 기초하여 상기 트래킹 증폭기의 출력의 타이밍을 제어하도록 구성되는 제어가능한 딜레이 회로를 포함하는, 장치.
  9. 제 8 항에 있어서,
    상기 트래킹 셀은 상기 트래킹 증폭기에 대한 기준 전압을 확립하기 위해, 알려진 전압에 프리차지(precharge)되도록 구성되는, 장치.
  10. 제 8 항에 있어서,
    상기 디지털 제어 신호는, 상기 트래킹 셀의 출력에 대한 상기 트래킹 증폭기의 응답에 기초하여 선택되는, 장치.
  11. 제 10 항에 있어서,
    상기 트래킹 증폭기에 커플링되고 데이터의 저장을 위해서는 사용되지 않는 복수의 트래킹 셀들을 더 포함하며,
    상기 디지털 제어 신호는 상기 복수의 트래킹 셀들의 평균 응답에 기초하여 선택되는, 장치.
  12. 제 8 항에 있어서,
    상기 제어가능한 딜레이 회로는, 상기 트래킹 증폭기와 동작적으로 커플링된 복수의 클램핑 트랜지스터들을 포함하며,
    상기 복수의 클램핑 트랜지스터들의 각각의 클램핑 트랜지스터는, 상기 트래킹 증폭기의 출력을 지연시키도록 상기 디지털 제어 신호에 포함된 복수의 비트들 중 하나의 비트에 응답하는, 장치.
  13. 제 8 항에 있어서,
    인에이블 신호를 생성하기 위해 상기 트래킹 증폭기의 출력을 증폭하도록 구성되는 로직 회로를 더 포함하는, 장치.
  14. 제 13 항에 있어서,
    상기 로직 회로는 제 1 신호 인버터 및 제 2 신호 인버터를 포함하며,
    상기 제 1 신호 인버터는 상기 트래킹 증폭기의 출력을 수신하고, 상기 제 2 신호 인버터는 상기 제 1 신호 인버터의 출력을 수신하는, 장치.
  15. 자기 랜덤 액세스 메모리(MRAM) 디바이스 내의 데이터 값들의 판독을 개시하는데 사용되는 인에이블 신호의 타이밍을 제어하기 위한 방법으로서,
    트래킹 회로를 포함하도록 복수의 메모리 셀 회로들을 포함하는 MRAM 디바이스를 구성하는 단계를 포함하며,
    상기 트래킹 회로는,
    적어도 하나의 MRAM 트래킹 셀 ― 상기 적어도 하나의 MRAM 트래킹 셀은, 상기 MRAM 디바이스에 적용된 판독 신호를 수신하는 것에 응답하여 MRAM 트래킹 셀 출력을 생성하도록 구성됨 ―; 및
    상기 MRAM 트래킹 셀 출력에 응답하여 트래킹 신호를 생성하도록 구성되고, 상기 트래킹 신호를 생성할 시에 선택적인 딜레이를 적용하도록 추가적으로 구성되는 트래킹 증폭기 ― 상기 트래킹 증폭기는 디지털 제어 신호를 수신하여, 상기 수신된 제어 신호에 기초하여 상기 트래킹 증폭기의 출력의 타이밍을 제어하도록 구성된 디지털적으로 제어가능한 증폭기를 포함함 ― 를 포함하며,
    상기 트래킹 신호는 인에이블 신호를 개시하는데 사용되는,
    타이밍 제어 방법.
  16. 제 15 항에 있어서,
    상기 MRAM 디바이스의 복수의 메모리 셀 회로들로부터 데이터 값들을 판독하도록 구성되는 감지 증폭기의 인에이블 입력에 상기 트래킹 신호를 동작가능하게 커플링시키는 단계를 더 포함하는, 타이밍 제어 방법.
  17. 제 16 항에 있어서,
    상기 트래킹 신호의 레벨에 대응하는 디지털 신호 전압을 생성하도록 구성되는 로직 회로를 통해 상기 감지 증폭기의 인에이블 입력에 상기 트래킹 신호를 동작가능하게 커플링시키는 단계를 더 포함하는, 타이밍 제어 방법.
  18. 제 15 항에 있어서,
    상기 판독 신호에 응답하는 상기 트래킹 회로의 응답에 기초하여 상기 트래킹 신호를 생성할 시에 상기 선택적인 딜레이를 결정하는 단계를 더 포함하며,
    상기 트래킹 회로의 응답은, 상기 MRAM 디바이스의 메모리 셀 회로들의 응답을 나타내는 것으로 고려되는, 타이밍 제어 방법.
  19. 제 15 항에 있어서,
    상기 디지털 제어 신호는 상기 디지털적으로 제어가능한 증폭기에 의해 적용된 선택적인 딜레이를 제어하도록 구성되는, 타이밍 제어 방법.
  20. 제 19 항에 있어서,
    상기 디지털적으로 제어가능한 증폭기는 클램핑 회로를 포함하며,
    상기 클램핑 회로는, 상기 트래킹 회로가 상기 디지털 제어 신호에 응답하여 상기 선택적인 딜레이를 적용하게 하도록 구성되는, 타이밍 제어 방법.
  21. 제 15 항에 있어서,
    상기 트래킹 회로는 복수의 MRAM 트래킹 셀들을 포함하고, 상기 MRAM 트래킹 셀들의 각각은 개별 MRAM 트래킹 셀 출력을 제공하며;
    상기 복수의 MRAM 트래킹 셀들의 각각의 개별 MRAM 트래킹 셀 출력은, 상기 트래킹 증폭기에 의해 수신된 MRAM 트래킹 셀 출력을 생성하도록 평균되는, 타이밍 제어 방법.
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