KR100863034B1 - 반도체 메모리 장치의 전원 레벨 제어 회로 - Google Patents

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Abstract

본 발명은 내부 전원의 전압 레벨의 변동을 검출하고 그 검출결과에 상응하는 복수개의 레벨 검출신호를 출력하는 레벨 판단부; 센스 앰프 구동 신호를 이용하여 상기 복수개의 레벨 검출신호의 논리 레벨의 조합 각각에 따라 서로 다른 활성화 구간을 갖는 제어신호를 출력하는 제어부; 및 상기 제어신호의 활성화 구간 동안 상기 내부 전원의 전압 레벨을 강하시키는 드라이버를 구비한다.
코어 전원, 센스 앰프, 릴리즈

Description

반도체 메모리 장치의 전원 레벨 제어 회로{POWER SOURCE LEVEL CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 전원 레벨 제어 회로에 관한 것이다.
반도체 메모리 장치는 다양한 종류의 전원을 사용하고 있으며, 그 중 메모리 셀의 데이터 레벨을 정하기 위해 사용되는 전원을 코어 전원(VCORE)이라 한다.
상기 코어 전원(VCORE)은 메모리 셀에 기록된 데이터를 감지 및 증폭하기 위해 구성된 비트 라인 센스 앰프의 소정 활성화 구간 동안 오버 드라이브(Over Drive)된다.
상기 코어 전원(VCORE)의 오버 드라이브 동작은 비트 라인 센스 앰프의 증폭 속도를 높이기 위해 수행되는 동작이다.
상기 오버 드라이브 동작이 종료되면 코어 전원의 레벨은 목표 레벨에 비해 높아진 상태이다.
상기 목표 레벨에 비해 높아진 코어 전원(VCORE)의 레벨을 목표 레벨로 강하시키기 위한 릴리즈(Release) 동작과, 릴리즈 동작에 의해 낮아진 코어 전 원(VCORE)의 레벨을 다시 목표 레벨로 상승시키기 위한 액티브 동작 또한 필요하다.
반도체 메모리 장치에는 상기 코어 전원 릴리즈 동작 및 액티브 동작을 위한 전원 레벨 제어 회로 구성이 구비되어 있다.
종래의 기술에 따른 반도체 메모리 장치의 전원 레벨 제어 회로는 도 1에 도시된 바와 같이, 뱅크 제어부(10), 릴리즈 제어부(20), 릴리즈 드라이버(30) 및 액티브 드라이버(40)를 구비한다.
상기 뱅크 제어부(10)는 액티브 신호(RACTV)에 응답하여 코어 전원(VCORE) 오버 드라이브를 수행하기 위한 신호(SAE1B)를 생성하도록 구성된다.
상기 릴리즈 제어부(20)는 상기 신호(SAE1B)에 응답하여 코어 전원(VCORE) 릴리즈 구간을 정해주는 릴리즈 제어신호(REL_CTRL)를 생성하도록 구성된다.
상기 릴리즈 드라이버(30)는 상기 릴리즈 제어신호(REL_CTRL)의 활성화 구간 동안 상기 코어 전원(VCORE)의 레벨을 낮추도록 구성된다.
상기 액티브 드라이버(40)는 상기 액티브 신호(RACTV)에 따라 상기 릴리즈 드라이버(30)에 의해 낮아진 코어 전원(VCORE)의 레벨을 다시 목표 레벨로 높이도록 구성된다.
이와 같이 구성된 종래의 기술에 따른 반도체 메모리 장치의 전원 레벨 제어 회로의 동작을 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
액티브 명령(ACT)이 입력되고 소정 시간 후 상기 액티브 신호(RACTV)가 활성화된다. 상기 액티브 신호(RACTV)는 액티브 명령(ACT)이 입력되면 소정 시간 후 활 성화되고, 프리차지 명령(PCG)이 입력되면 소정 시간 후 비활성화되는 신호이다.
상기 액티브 신호(RACTV)가 활성화되면 뱅크 제어부(10)가 센스 앰프를 동작시키기 위한 신호(SAE1B)를 출력한다. 이때 신호(SAEN)는 센스 앰프의 인에이블 구간을 정해주는 신호이다.
상기 릴리즈 제어부(20)가 상기 신호(SAE1B)를 입력받아 소정 활성화 구간(td1)을 갖는 릴리즈 제어신호(REL_CTRL)를 출력한다.
상기 릴리즈 제어부(20)는 내부의 고정된 지연시간을 갖는 지연소자를 이용하여 상기 릴리즈 제어신호(REL_CTRL)를 생성하므로 상기 활성화 구간(td1)은 고정되어 있으며, 가변이 불가능하다.
상기 릴리즈 드라이버(30)는 상기 릴리즈 제어신호(REL_CTRL)의 활성화 구간 동안 상기 코어 전원(VCORE)의 레벨을 낮춘다.
한편, 액티브 드라이버(40)는 상기 액티브 신호(RACTV)의 활성화 구간 동안 상기 코어 전원(VCORE)의 레벨이 목표 레벨 이하로 낮아지는 것을 감지하여 높인다.
상기 릴리즈 제어신호(REL_CTRL)가 활성화 된 구간동안 릴리즈 드라이버(30)와 액티브 드라이버(40)가 동시에 동작한다.
상기 릴리즈 드라이버(30)와 액티브 드라이버(40)의 상보 동작에 의해 코어 전원(VCORE)의 레벨이 높아짐과 낮아짐을 반복하며 목표 레벨에 근접하게 된다.
종래의 기술에 따른 반도체 메모리 장치의 전원 레벨 제어 회로는 코어 전원의 레벨에 상관없이 고정된 시간 동안 코어 전원 릴리즈 동작을 수행한다. 따라서 코어 전원의 레벨이 목표 레벨에 도달했더라도 정해진 시간동안 릴리즈 동작을 수행하고, 그에 따라 낮아진 코어 전원 레벨을 다시 높이기 위한 액티브 동작 또한 이루어지므로 불필요한 전류 소비가 가중되어 소비 전류를 증가시키는 문제점이 있다.
본 발명은 소비 전류를 감소시킬 수 있도록 한 반도체 메모리 장치의 전원 레벨 제어 회로를 제공함에 그 목적이 있다.
본 발명은 내부 전원의 전압 레벨의 변동을 검출하고 그 검출결과에 상응하는 복수개의 레벨 검출신호를 출력하는 레벨 판단부; 센스 앰프 구동 신호를 이용하여 상기 복수개의 레벨 검출신호의 논리 레벨의 조합 각각에 따라 서로 다른 활성화 구간을 갖는 제어신호를 출력하는 제어부; 및 상기 제어신호의 활성화 구간 동안 상기 내부 전원의 전압 레벨을 강하시키는 드라이버를 구비함을 특징으로 한다.
본 발명에 의하면, 코어 전원의 레벨에 상응하도록 적절한 시간 동안만 코어 전원 릴리즈 동작이 이루어지므로 소비 전류를 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치의 전원 레벨 제어 회로의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 반도체 메모리 장치의 전원 레벨 제어 회로는 도 3에 도시된 바와 같이, 뱅크 제어부(10), 레벨 판단부(50), 릴리즈 제어부(300), 릴리즈 드라이버(30) 및 액티브 드라이버(40)를 구비한다.
상기 뱅크 제어부(10)는 액티브 신호(RACTV)에 응답하여 코어 전원(VCORE)의 오버 드라이빙 구간을 정해주는 신호(SAE1B)와, 상기 신호(SAE1B)의 비활성화에 응답하여 센스 앰프를 정상적으로 드라이빙하기 위한 센스 앰프 구동 신호(SAE2B)를 생성하도록 구성된다.
상기 레벨 판단부(50)는 상기 코어 전원(VCORE)과 기준 전압(VREF)을 비교하여 생성한 제 1 및 제 2 비교 결과 신호(VREF_A, VREF_B)에 따라 상기 코어 전원(VCORE)의 전압 레벨의 변동을 검출하여 그 검출결과에 상응하는 제 1 및 제 2 레벨 검출 신호(TRIG_A, TRIG_B)를 출력하도록 구성된다. 상기 레벨 판단부(50)는 레벨 비교부(100) 및 레벨 검출부(200)를 구비한다.
상기 레벨 비교부(100)는 기준 전압(VREF)과 하프 코어 전압(VCORE/2)을 비교한 결과에 따라 상기 제 1 및 제 2 비교 결과 신호(VREF_A, VREF_B)를 출력하도록 구성된다. 상기 레벨 비교부(100)는 도 4에 도시된 바와 같이, 기준 전압 발생기(110), 코어전원 분배기(120), 차동 증폭기(130) 및 비교 결과 신호 생성기(140)를 구비한다.
상기 기준 전압 발생기(110)는 목표 코어전압의 절반에 해당하는 레벨의 기준 전압(VREF)를 생성하도록 구성된다.
상기 코어전원 분배기(120)는 코어 전원(VCORE)을 저항값이 동일한 두 개의 트랜지스터(N4, N5)를 이용하여 하프 코어 전압(VCORE/2)을 생성하도록 구성된다.
상기 차동 증폭기(130)는 센스 앰프 구동 신호(SAE2B)에 응답하여 상기 기준 전압(VREF)과 상기 하프 코어 전압(VCORE/2)의 차이를 증폭하여 노드(B)를 통해 차동 증폭 신호를 출력하도록 구성된다. 상기 차동 증폭기(130)는 차동 증폭 회로를 구성하는 제 1 내지 제 4 트랜지스터(P1, P2, N1, N2), 상기 차동 증폭 회로와 접지단 사이에 연결되어 게이트 레벨에 따라 상기 차동 증폭 회로의 전류 패스를 개방하는 제 5 트랜지스터(N3) 및 상기 센스 앰프 구동 신호(SAE2B)를 입력 받아 상기 제 5 트랜지스터(N3)의 게이트에 인가하는 인버터(IV1)를 구비한다.
상기 비교 결과 신호 생성기(140)는 상기 차동 증폭기(130)에서 출력된 차동 증폭 신호에 따라 외부 전원(VDD)의 전압 레벨을 분배하여 제 1 비교 결과 신호(VREF_A) 및 제 2 비교 결과 신호(VREF_B)를 출력하도록 구성된다. 상기 비교 결과 신호 생성기(140)는 상기 외부 전원(VDD)과 연결되고 게이트에 상기 차동 증폭기(130)에서 출력된 차동 증폭 신호를 입력받는 트랜지스터(P3) 및 상기 트랜지스터(P3)와 접지단(VSS) 사이에 연결된 복수개의 저항(R1 ~ R5)을 구비한다. 상기 복수개의 저항(R1 ~ R5)은 동일한 저항값을 갖는 것이 선택된다.
상기 레벨 검출부(200)는 도 5에 도시된 바와 같이, 상기 제 1 비교 결과 신호(VREF_A) 및 제 2 비교 결과 신호(VREF_B)의 변동에 따라 제 1 레벨 검출신호(TRIG_A) 및 제 2 레벨 검출신호(TRIG_B)를 선택적으로 활성화시켜 출력하도록 구성된다. 상기 레벨 검출부(200)는 제 1 레벨 검출기(210) 및 제 2 레벨 검출기(220)를 구비한다. 상기 제 1 레벨 검출기(210)는 제 1 비교 결과 신호(VREF_A)의 레벨이 기설정된 판단기준 레벨(Vx) 이상인 경우 제 1 레벨 검출 신호(TRIG_A)를 활성화시켜 출력하도록 구성된다. 상기 제 1 레벨 검출기(210)는 상기 외부전압(Vext) 단자에 연결된 복수개의 P형 제 1 트랜지스터(P11 ~ P13), 및 상기 제 1 트랜지스터(P11 ~ P13)와 접지단(VSS) 사이에 연결되고 각각의 게이트에 상기 제 1 비교 결과 신호(VREF_A)를 인가받는 복수개의 N형 제 2 트랜지스터(N11 ~ N13)를 구비한다. 상기 제 1 트랜지스터(P11 ~ P13)와 제 2 트랜지스터(N11 ~ N13)의 노드를 통해 제 1 레벨 검출 신호(TRIG_A)가 출력된다. 상기 제 1 트랜지스터(P11 ~ P13)의 사이즈는 서로 동일하며, 게이트에는 접지단(VSS)이 연결된다. 상기 제 2 트랜지스터(N11 ~ N13)의 사이즈는 서로 동일하다. 상기 제 1 비교 결과 신호(VREF_A) 레벨이 상승하여 상기 판단기준 레벨(Vx) 이상이 되면 상기 제 2 트랜지스터(N11 ~ N13)가 턴온 된다. 상기 제 2 트랜지스터(N11 ~ N13)가 턴온 됨으로써 제 1 레벨 검출 신호(TRIG_A)가 로우 레벨로 된다. 상기 제 1 레벨 검출기(210)에서 상기 판단기준 레벨(Vx)은 제 1 트랜지스터(P11 ~ P13) 및 제 2 트랜지스터(N11 ~ N13)의 사이즈 조절에 의해 원하는 레벨로 설정할 수 있다.
상기 제 2 레벨 검출기(220)는 상기 제 1 레벨 검출기(210)와 동일하게 구성된다.
상기 릴리즈 제어부(300)는 코어 전원(VCORE) 오버 드라이빙 동작에 따라 상승된 코어 전원(VCORE)을 강하시키기 위한 릴리즈 제어신호(REL_CTRL)를 생성하는 전원 레벨 제어수단으로 사용된다. 상기 릴리즈 제어부(300)는 제 1 및 제 2 레벨 검출 신호(TRIG_A, TRIG_B)에 따라 상기 센스 앰프 구동 신호(SAE2B)를 이용하여 서로 다른 활성화 구간을 갖는 릴리즈 제어신호(REL_CTRL)를 생성하도록 구성된다. 상기 릴리즈 제어부(300)는 도 6에 도시된 바와 같이, 가변 지연부(310), 제 1 인버터(IV11), 낸드 게이트(NR11) 및 제 2 인버터(IV12)를 구비한다.
상기 가변 지연부(310)는 상기 제 1 레벨 검출 신호(TRIG_A) 및 제 2 레벨 검출 신호(TRIG_B)에 따라 다르게 설정된 지연시간 만큼 센스 앰프 구동 신호(SAE2B)를 지연시켜 출력하도록 구성된다.
상기 가변 지연부(310)는 도 7에 도시된 바와 같이, 제 1 내지 제 3 지연부(311 ~ 313)를 구비한다.
상기 제 1 지연부(311)는 외부 제어 없이 상기 센스 앰프 구동 신호(SAE2B)를 고정된 제 1 지연시간 만큼 지연시켜 제 1 지연 신호(SAE2B_d1)를 출력하도록 구성된다. 상기 제 1 지연부(311)는 상기 제 1 지연시간 만큼 상기 센스 앰프 구동 신호(SAE2B)를 지연시키기 위한 구성으로 저항(R) 및 커패시터(C) 또는 인버터 체인을 구비할 수 있다.
상기 제 2 지연부(312)는 상기 제 1 지연 신호(SAE2B_d1)를 상기 제 2 레벨 검출 신호(TRIG_B)에 따라 제 2 지연시간 만큼 지연시켜 제 2 지연 신호(SAE2B_d2)를 출력하도록 구성된다. 상기 제 2 지연부(312)는 상기 제 2 레벨 검출 신호(TRIG_B)와 상기 제 1 지연 신호(SAE2B_d1)를 입력 받는 제 1 낸드 게이트(ND21), 상기 제 1 낸드 게이트(ND21)의 출력을 입력 받는 지연소자(312-1), 상기 제 2 레벨 검출 신호(TRIG_B)를 입력받는 제 1 인버터(IV21), 상기 제 1 인버터(IV21)의 출력과 상기 제 1 지연 신호(SAE2B_d1)를 입력 받는 제 2 낸드 게이트(ND22), 및 상기 지연소자(312-1)와 상기 제 2 낸드 게이트(ND22)의 출력을 입력 받아 제 2 지연 신호(SAE2B_d2)를 출력하는 제 3 낸드 게이트(ND23)를 구비한다.
상기 제 3 지연부(313)는 상기 제 2 지연부(312)와 동일하게 구성된다.
상기 제 1 내지 제 3 지연부(311 ~ 313)의 지연시간은 회로설계에 따라 같거 나 또는 동일할 수 있다.
상기 릴리즈 드라이버(30)는 도 8에 도시된 바와 같이, 기준 전압 발생기(31)에서 생성된 기준 전압(VREF)과 분배 전압(VCORE_REL)을 비교하여 상기 코어 전원(VCORE)의 전압 레벨을 낮추는 드라이빙 동작을 수행하도록 구성된다. 상기 릴리즈 드라이버(30)에서 사용되는 기준 전압(VREF)은 상기 레벨 판단부(50)(도 4 참조)에서 사용되는 기준 전압(VREF)과 동일한 레벨을 사용할 수 있으며, 회로 설계에 따라 다른 레벨을 사용할 수 도 있다. 상기 릴리즈 드라이버(30)는 기준 전압 발생기(31), 복수개의 인버터(IV31, IV32) 및 복수개의 트랜지스터(P31 ~ P34, N31 ~ N39)를 구비한다. 복수개의 트랜지스터(N38, N39)에 의해 상기 코어 전원(VCORE) 레벨을 분배하여 분배 전압(VCORE_REL)을 생성하는 분배 회로가 구성된다. 상기 복수개의 트랜지스터(P31 ~ P34, N31 ~ N35)에 의해 기준 전압(VREF)과 상기 분배 전압(VCORE_REL)을 비교하기 위한 비교회로가 구성된다. 트랜지스터(N37)가 상기 코어 전원(VCORE)의 전류 패스를 형성하여 릴리즈 동작을 수행하도록 구성된다. 트랜지스터(N36)가 상기 릴리즈 제어신호(REL_CTRL)에 따라 상기 비교회로의 출력이 상기 트랜지스터(N37)에 인가되지 않도록 하여 상기 트랜지스터(N37)의 동작여부를 결정하도록 구성된다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 전원 레벨 제어 회로의 동작을 설명하면 다음과 같다.
액티브 명령(ACT)이 입력되면 소정 시간 후, 액티브 신호(RACTV)가 활성화된다.
상기 액티브 신호(RACTV)가 활성화되고 소정 시간 후 센스 앰프의 인에이블 구간을 정해주는 신호(SAEN)와 코어 전원(VCORE) 오버 드라이빙 구간을 정해주는 신호(SAE1B)가 활성화된다.
상기 오버 드라이빙 구간을 정해주는 신호(SAE1B)의 비활성화에 응답하여 센스 앰프를 정상적으로 드라이빙하기 위한 센스 앰프 구동 신호(SAE2B)가 활성화된다.
상기 오버 드라이빙 구간을 정해주는 신호(SAE1B)의 비활성화 시점과 상기 센스 앰프 구동 신호(SAE2B)의 활성화 시점이 코어 전원(VCORE) 오버 드라이빙 동작의 중지 시점이다. 본 발명은 상기 오버 드라이빙 구간을 정해주는 신호(SAE1B)와 센스 앰프 구동 신호(SAE2B) 중에서 센스 앰프 구동 신호(SAE2B)를 선택한 것일 뿐 어느 신호를 사용하여도 무방하다. 다만 다른 신호(SAE1B)를 사용할 경우 그에 맞도록 회로설계를 변경하면 된다.
상기 오버 드라이빙 구간을 정해주는 신호(SAE1B)의 활성화 구간동안 코어 전원(VCORE) 오버 드라이빙이 진행되고 그에 따라 코어 전원(VCORE)의 전압 레벨이 상승하게 된다.
상기 오버 드라이빙이 종료되는 시점 즉, 센스 앰프 구동 신호(SAE2B)가 활성화되는 시점에 릴리즈 제어부(300)가 릴리즈 제어신호(REL_CTRL)를 출력하고 그에 따라 코어 전원(VCORE) 릴리즈 동작이 수행된다.
상기 릴리즈 제어부(300)는 센스 앰프 구동 신호(SAE2B)와 반전된 가변 지연부(310)의 출력을 논리합하여 릴리즈 제어신호(REL_CTRL)를 출력한다. 가변 지연 부(310)는 상기 제 1 및 제 2 레벨 검출 신호(TRIG_A, TRIG_B)의 레벨에 상응하여 정해진 지연시간 만큼 상기 센스 앰프 구동 신호(SAE2B)를 지연시켜 제 3 지연 신호(SAE2B_d3)를 출력한다.
상기 제 1 및 제 2 레벨 검출 신호(TRIG_A, TRIG_B)가 모두 하이 레벨인 경우, 도 7의 제 1 지연부(311)에서 지연된 제 1 지연신호(SAE2B_d1)가 제 2 지연부(312) 및 제 3 지연부(313) 각각의 제 1 낸드 게이트(ND21), 지연소자(312-1) 및 제 3 낸드 게이트(ND23)를 통해 제 3 지연신호(SAE2B_d3)로서 출력된다. 상기 센스 앰프 구동 신호(SAE2B)는 제 1 지연부(311)에 설정된 지연시간과 제 2 지연부(312) 및 제 3 지연부(313) 각각의 지연소자(312-1)의 지연시간 만큼 지연되어 제 3 지연신호(SAE2B_d3)로서 출력된다. 상기 제 1 및 제 2 레벨 검출 신호(TRIG_A, TRIG_B)가 모두 하이 레벨인 경우 출력된 제 3 지연신호(SAE2B_d3)에 따라 생성된 릴리즈 제어신호(REL_CTRL)는 도 9의 'td2' 만큼의 활성화 구간을 갖게 된다.
상기 제 1 및 제 2 레벨 검출 신호(TRIG_A, TRIG_B)가 각각 로우 레벨과 하이 레벨인 경우, 도 7의 제 1 지연부(311)에서 지연된 제 1 지연신호(SAE2B_d1)가 제 2 지연부(312)의 제 1 낸드 게이트(ND21), 지연소자(312-1) 및 제 3 낸드 게이트(ND23)를 통해 제 2 지연신호(SAE2B_d2)로서 출력된다. 상기 제 2 지연신호(SAE2B_d2)는 제 3 지연부(313)의 제 2 낸드 게이트(ND22) 및 제 3 낸드 게이트(ND23)를 통해 제 3 지연신호(SAE2B_d3)로서 출력된다. 상기 센스 앰프 구동 신호(SAE2B)는 제 1 지연부(311)에 설정된 지연시간과 제 2 지연부(312)의 지연소자(312-1)의 지연시간 만큼 지연되고 제 3 지연부(313)를 통해 바이패스 되어 제 3 지연신호(SAE2B_d3)로서 출력된다. 상기 제 1 및 제 2 레벨 검출 신호(TRIG_A, TRIG_B)가 각각 로우 레벨과 하이 레벨인 경우 출력된 제 3 지연신호(SAE2B_d3)에 따라 생성된 릴리즈 제어신호(REL_CTRL)는 도 9의 'td2' 에 비해 감소된 'td3' 만큼의 활성화 구간을 갖게 된다.
상기 제 1 및 제 2 레벨 검출 신호(TRIG_A, TRIG_B)가 모두 로우 레벨인 경우, 도 7의 제 1 지연부(311)에서 지연된 제 1 지연신호(SAE2B_d1)가 제 2 지연부(312)에서 지연소자(312-1)와 상관없이 제 2 및 제 3 낸드 게이트(ND22, ND23)를 거쳐 제 2 지연신호(SAE2B_d2)로서 출력된다. 상기 제 3 지연부(313)는 상기 제 2 지연부(312)와 동일한 경로를 통해 제 2 지연신호(SAE2B_d2)를 통과시켜 제 3 지연신호(SAE2B_d3)로서 출력한다. 상기 센스 앰프 구동 신호(SAE2B)는 제 1 지연부(311)에 설정된 지연시간 만큼만 지연되고 제 2 지연부(312) 및 제 3 지연부(313)를 통해 바이패스 되어 제 3 지연신호(SAE2B_d3)로서 출력된다. 상기 제 2 지연부(312) 및 제 3 지연부(313)의 제 2 및 제 3 낸드 게이트(ND22, ND23) 자체의 신호 처리 딜레이는 제 2 지연부(312) 및 제 3 지연부(313)의 지연소자(312-1)에 비해 매우 작아 무시할 수 있는 수준이다.
한편, 도 4의 레벨 비교부(100)는 목표 코어전압의 절반에 해당하는 레벨이 설정된 기준 전압(VREF)과 실제 코어 전원(VCORE)의 절반에 해당하는 하프 코어 전압(VCORE/2)의 차이를 증폭한 차동 증폭 신호에 따라 외부 전원(VDD) 레벨을 서로 다른 분배비로 분배한 레벨을 갖는 제 1 및 제 2 검출 신호(VREF_A, VREF_B)를 출력한다.
상기 제 1 및 제 2 비교 결과 신호(VREF_A, VREF_B)의 레벨에 따라 도 5의 제 1 및 제 2 레벨 검출기(210, 220)에서 제 1 및 제 2 레벨 검출 신호(TRIG_A, TRIG_B)가 하이 레벨 또는 로우 레벨로 출력된다.
예를 들어, 코어 전원(VCORE) 오버 드라이빙 동작에 의해 코어 전원(VCORE)의 전압 레벨이 높아지면 하프 코어 전압(VCORE/2) 또한 상기 기준 전압(VREF)에 비해 높아지게 된다.
상기 하프 코어 전압(VCORE/2)이 상기 기준 전압(VREF)에 비해 높으므로 차동 증폭기(130)의 트랜지스터(N1)의 전류량이 트랜지스터(N2)에 비해 많아지게 되어 노드(B)의 레벨이 노드(A)에 비해 높아지게 된다.
상기 노드(B)의 레벨이 높아지므로 그에 비례하여 비교 결과신호 생성기(140)에서 출력되는 제 1 및 제 2 비교 결과 신호(VREF_A, VREF_B)의 레벨이 낮아지게 된다.
상기 제 1 및 제 2 비교 결과 신호(VREF_A, VREF_B)의 레벨이 낮아져 도 5의 제 1 및 제 2 레벨 검출기(210, 220) 각각의 제 2 트랜지스터(N11 ~ N13)를 턴온 시키지 못하면 제 1 및 제 2 레벨 검출 신호(TRIG_A, TRIG_B)가 모두 하이 레벨로 출력된다.
한편, 코어 전원(VCORE) 릴리즈 동작이 진행됨에 따라 코어 전원(VCORE)의 전압 레벨이 낮아지면 하프 코어 전압(VCORE/2) 또한 상기 기준 전압(VREF)에 비해 낮아지게 된다.
상기 하프 코어 전압(VCORE/2)이 상기 기준 전압(VREF)에 비해 낮아지므로 차동 증폭기(130)의 트랜지스터(N2)의 전류량이 트랜지스터(N1)에 비해 많아지게 되어 노드(B)의 레벨이 노드(A)에 비해 낮아지게 된다.
상기 노드(B)의 레벨이 낮아지므로 비교 결과신호 생성기(140)에서 출력되는 제 1 및 제 2 비교 결과 신호(VREF_A, VREF_B)의 레벨이 높아지게 된다.
상기 제 1 비교 결과 신호(VREF_A)의 레벨이 높아져 도 5의 제 1 레벨 검출기(210)의 제 2 트랜지스터(N11 ~ N13)를 턴온 시키지만, 제 2 비교 결과 신호(VREF_B)의 레벨이 아직 제 2 레벨 검출기(220)의 제 2 트랜지스터(N11 ~ N13)를 턴온 시키지 못하면 제 1 및 제 2 레벨 검출 신호(TRIG_A, TRIG_B)가 각각 로우 레벨과 하이 레벨로 출력된다.
한편, 코어 전원(VCORE) 릴리즈 동작이 진행됨에 따라 코어 전원(VCORE)의 전압 레벨이 더욱 낮아지게 되면 제 1 및 제 2 비교 결과 신호(VREF_A, VREF_B)의 레벨이 더욱 높아지게 된다.
상기 제 1 및 제 2 비교 결과 신호(VREF_A, VREF_B)의 레벨이 더욱 높아져 도 5의 제 1 및 제 2 레벨 검출기(210, 220) 각각의 제 2 트랜지스터(N11 ~ N13)를 모두 턴온 시키면 제 1 및 제 2 레벨 검출 신호(TRIG_A, TRIG_B)가 모두 로우 레벨로 출력된다.
본 발명은 도 9에 도시된 바와 같이, 오버 드라이빙 동작 또는 동작 환경 상의 이유로 코어 전원(VCORE)의 레벨이 목표 레벨에 비해 많이 높아 제 1 및 제 2 레벨 검출 신호(TRIG_A, TRIG_B)가 모두 하이 레벨인 경우 릴리즈 제어신호(REL_CTRL)가 'td2' 만큼의 활성화 구간을 갖도록 한다. 상기 'td2' 만큼의 활성 화 구간을 갖는 릴리즈 제어신호(REL_CTRL)에 따라 릴리즈 드라이버(30)가 동작하여 코어 전원(VCORE) 릴리즈 동작을 수행한다.
한편, 코어 전원(VCORE)의 레벨이 목표 레벨에 비해 많이 높지 않아 제 1 및 제 2 레벨 검출 신호(TRIG_A, TRIG_B)가 각각 로우 레벨과 하이 레벨인 경우 릴리즈 제어신호(REL_CTRL)가 'td2' 에 비해 감소된 'td3' 만큼의 활성화 구간을 갖도록 한다. 상기 'td3' 만큼의 활성화 구간을 갖는 릴리즈 제어신호(REL_CTRL)에 따라 릴리즈 드라이버(30)가 동작하여 코어 전원(VCORE) 릴리즈 동작을 수행한다. 상기 릴리즈 제어신호(REL_CTRL)의 활성화 구간이 감소되었으므로 'td2' - 'td3' 만큼의 불필요한 코어 전원(VCORE) 릴리즈 동작이 방지되고 적정한 시간 동안 코어 전원(VCORE) 릴리즈 동작이 이루어진다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 전원 레벨 제어 회로의 블록도,
도 2는 종래의 기술에 따른 반도체 메모리 장치의 전원 레벨 제어 회로의 동작 타이밍도,
도 3은 본 발명에 따른 반도체 메모리 장치의 전원 레벨 제어 회로의 일실시예를 나타낸 블록도,
도 4는 도 3의 레벨 비교부의 회로도,
도 5는 도 3의 레벨 검출부의 회로도,
도 6은 도 3의 릴리즈 제어부의 회로도,
도 7은 도 6의 가변 지연부의 회로도,
도 8은 도 3의 릴리즈 드라이버의 회로도이고,
도 9는 본 발명에 따른 반도체 메모리 장치의 전원 레벨 제어 회로의 동작 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 뱅크 제어부 30: 릴리즈 드라이버
40: 액티브 드라이버 50: 레벨 판단부
100: 레벨 비교부 200: 레벨 검출부

Claims (15)

  1. 내부 전원의 전압 레벨의 변동을 검출하고 그 검출결과에 상응하는 복수개의 레벨 검출신호를 출력하는 레벨 판단부;
    센스 앰프 구동 신호를 이용하여 상기 복수개의 레벨 검출신호의 논리 레벨의 조합 각각에 따라 서로 다른 활성화 구간을 갖는 제어신호를 출력하는 제어부; 및
    상기 제어신호의 활성화 구간 동안 상기 내부 전원의 전압 레벨을 강하시키는 드라이버를 구비하는 반도체 메모리 장치의 전원 레벨 제어 회로.
  2. 제 1 항에 있어서,
    상기 레벨 판단부는
    기준 전압과 상기 내부 전원 전압을 비교한 결과에 따라 복수개의 비교 결과 신호를 출력하는 레벨 비교부, 및
    상기 복수개의 비교 결과 신호에 따라 복수개의 레벨 검출 신호를 출력하는 레벨 검출부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전원 레벨 제어 회로.
  3. 제 2 항에 있어서,
    상기 레벨 비교부는
    상기 기준 전압을 생성하는 기준 전압 발생기,
    상기 내부 전원을 소정 비율로 분배한 분배 전압을 생성하는 전원 분배기,
    상기 기준 전압과 상기 분배 전압의 차이를 증폭하여 차동 증폭 신호를 출력하는 차동 증폭기, 및
    상기 차동 증폭 신호에 따라 상기 복수개의 비교 결과 신호를 생성하는 비교 결과 신호 생성기를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전원 레벨 제어 회로.
  4. 제 3 항에 있어서,
    상기 비교 결과 신호 생성기는
    상기 차동 증폭 신호에 따라 외부 전원 전류를 통과시키는 스위칭 소자, 및
    상기 스위칭 소자와 접지단 사이에 연결되어 복수개의 노드를 통해 상기 복수개의 비교 결과 신호를 출력하는 복수개의 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전원 레벨 제어 회로.
  5. 제 3 항에 있어서,
    상기 복수개의 저항은 동일한 저항값을 갖는 것을 특징으로 하는 반도체 메모리 장치의 전원 레벨 제어 회로.
  6. 제 2 항에 있어서,
    상기 레벨 검출부는
    상기 복수개의 비교 결과 신호 각각에 따라 상기 복수개의 레벨 검출 신호를 생성하는 복수개의 레벨 검출기를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전원 레벨 제어 회로.
  7. 제 6 항에 있어서,
    상기 복수개의 레벨 검출기 중 어느 하나는
    외부전압 단자에 연결된 복수개의 제 1 트랜지스터, 및
    상기 복수개의 제 1 트랜지스터와 접지단 사이에 연결되고 각각의 게이트에 상기 복수개의 비교 결과 신호 중 어느 하나를 인가받는 복수개의 제 2 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전원 레벨 제어 회로.
  8. 제 1 항에 있어서,
    상기 제어부는
    상기 센스 앰프 구동 신호를 입력받는 가변 지연부, 및
    상기 센스 앰프 구동 신호와 상기 가변 지연부의 출력을 조합하여 상기 제어신호를 생성하는 논리 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전원 레벨 제어 회로.
  9. 제 8 항에 있어서,
    상기 가변 지연부는 상기 복수개의 레벨 검출 신호에 따라 다르게 설정된 지 연시간 만큼 상기 센스 앰프 구동 신호를 지연시켜 출력하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 전원 레벨 제어 회로.
  10. 제 9 항에 있어서,
    상기 가변 지연부는
    상기 센스 앰프 구동 신호를 고정된 제 1 지연시간 만큼 지연시켜 출력하는 제 1 지연부, 및
    상기 제 1 지연부의 출력을 상기 복수개의 레벨 검출 신호 각각에 따라 제 2 지연 시간 만큼 지연시켜 출력하는 복수개의 제 2 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전원 레벨 제어 회로.
  11. 제 10 항에 있어서,
    상기 복수개의 제 2 지연부 중 어느 하나는
    상기 복수개의 레벨 검출 신호중 어느 하나의 레벨에 따라 상기 제 1 지연부의 출력을 바이 패스 시키거나 지연소자를 통과시켜 출력하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 전원 레벨 제어 회로.
  12. 제 11 항에 있어서,
    상기 복수개의 제 2 지연부 중 어느 하나는
    상기 복수개의 레벨 검출 신호 중 어느 하나와 상기 제 1 지연부의 출력을입 력받는 제 1 논리 소자,상기 제 1 논리 소자의 출력을 입력 받는 지연소자,
    상기 복수개의 레벨 검출 신호 중 어느 하나를 입력받는 반전 소자,
    상기 반전 소자의 출력과 상기 제 1 지연부의 출력을 입력받는 제 2 논리 소자, 및
    상기 지연소자와 상기 제 2 논리 소자의 출력을 입력 받는 제 3 논리 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전원 레벨 제어 회로.
  13. 제 8 항에 있어서,
    상기 논리 회로는
    상기 가변 지연부의 출력을 입력받는 제 1 반전 소자,
    상기 센스 앰프 구동 신호와 상기 제 1 반전 소자의 출력을 입력받는 논리 소자, 및
    상기 논리 소자의 출력을 입력받는 제 2 반전 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전원 레벨 제어 회로.
  14. 제 8 항에 있어서,
    상기 내부 전원은 코어(Core) 전원인 것을 특징으로 하는 반도체 메모리 장치의 전원 레벨 제어 회로.
  15. 제 14 항에 있어서,
    상기 센스 앰프 구동 신호는
    상기 코어 전원 오버 드라이빙 구간의 종료 시점에 활성화가 시작되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 전원 레벨 제어 회로.
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* Cited by examiner, † Cited by third party
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KR20060101806A (ko) * 2005-03-21 2006-09-26 화인칩스 주식회사 반도체 소자의 전원 안정화 회로

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