KR20090011184A - 반도체 메모리 소자와 그의 구동 방법 - Google Patents

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Abstract

본 발명은 비트라인 쌍의 전위레벨을 감지하여 증폭하기 위한 비트라인 감지증폭수단과, 오버 드라이빙 구간에서 상기 비트라인 감지증폭수단에 오버드라이빙 전압을 공급하고, 노멀드라이빙 구간에서 상기 비트라인 감지증폭수단에 노멀드라이빙 전압을 공급하기 위한 전원공급수단과, 상기 노멀드라이빙 전압의 전압레벨을 검출하여 검출신호로써 출력하기 위한 전압레벨 검출수단, 및 상기 검출신호에 따라 상기 오버 드라이빙 구간을 조절하기 위한 펄스 폭을 가지는 오버드라이빙신호를 생성하는 오버드라이빙 신호 생성수단을 구비하는 반도체 메모리 소자를 제공한다.
비트라인 감지증폭기, 코어전압, 오버드라이빙

Description

반도체 메모리 소자와 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 비트 라인에 오버 드라이빙 방식을 적용하기 위한 구성 및 그의 동작 방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 외부전원전압(VDD)을 인가받아 내부전압을 생성하기 위한 내부전압 생성회로를 칩 내에 탑재하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 있다. 그 중에서도 비트라인 감지증폭기를 사용하는 반도체 메모리 소자의 경우, 셀 데이터를 감지하고 증폭하기 위하여 내부전압인 코어전압(VCORE)을 사용하고 있다.
한편, 반도체 메모리 소자의 읽기 동작시 로우 어드레스(row address)에 의해서 선택된 워드 라인(Word Lin : WL)이 활성화되면 그 워드 라인(WL)에 연결된 다수개의 메모리 셀에 저장된 데이터가 비트 라인으로 전달되고, 비트라인 감지증폭기는 비트 라인 쌍(BL, /BL)의 미소한 전압 차이를 감지하여 증폭동작을 한다. 이때, 수천 개의 비트라인 감지증폭기가 한꺼번에 동작하게 되며, 비트라인 감지증폭기의 풀업 전원 라인(RTO)을 통해 많은 양의 전류가 소모된다. 여기서, 풀업 전원 라인(RTO)에 전원으로 사용되는 것이 코어전압(VCORE)이다.
이어서, 요즈음 동작 전압이 낮아지는 추세에서 코어전압(VCORE) 역시 상대적으로 낮아질 수밖에 없으며, 이러한 코어전압(VCORE)을 이용하여 짧은 시간에 많은 셀의 데이터를 증폭하는 데에는 무리가 따른다. 이러한 문제점을 해결하기 위해서, 반도체 메모리 소자는 비트라인 감지증폭기의 동작 초기에 풀업 전원 라인(RTO)을 일정시간 동안 코어전압(VCORE)보다 높은 전압으로 구동하는 오버드라이빙 방식을 채택하고 있다. 이러한 오버드라이빙 방식은 라스(/RAS) 명령 이후 카스(/CAS) 명령까지의 지연시간인 'tRCD' 특성 또한 개선할 수 있다.
도 1은 오버 드라이빙 방식을 채택한 반도체 메모리 소자의 일부 구성을 설명하기 위한 회로도이다.
도 1을 참조하면, 반도체 메모리 소자는 데이터를 저장하기 위한 셀(110)과, 상측 비트라인 분리부(120A)와, 하측 비트라인 분리부(120B)와, 비트라인 이퀄라이즈/프리차지부(130)와, 비트라인 감지증폭부(140)와, 전원공급부(150), 및 컬럼선택부(160)를 구비하고 있다.
요즈음에는 비트라인 감지증폭부(140)가 상측 셀(110)과 하측 셀(도면에 미도시)을 공유하는 방식을 사용하고 있으며, 상측 비트라인 분리부(120A)는 상측 셀(110)과 비트라인 감지증폭부(140)를 연결 또는 분리하기 위한 것이며, 하측 비트라인 분리부(120B)는 하측 셀과 비트라인 감지증폭부(140)를 연결 또는 분리하기 위한 것이다.
비트라인 이퀄라이징/프리차징부(130)는 이퀄라이즈 신호(BLEQ)에 응답하여 비트 라인 쌍(BL, /BL)을 프리차지 전압(VBLP)으로 프리차징(precharging)하고 균등화(equalization)하기 위한 것이다. 여기서, 프리차지 전압(VBLP)은 통상적으로 코어전압(VCORE)의 절반 전압레벨을 사용한다.
비트라인 감지증폭부(140)는 비트 라인 쌍(BL, /BL)의 미세한 전압 차이를 감지하여 비트 라인 쌍(BL, /BL) 중 어느 하나를 풀업 전원 라인(RTO)의 전압레벨로 증폭하고 다른 하나를 풀다운 전원 라인(SB)의 전압레벨로 증폭하기 위한 것이다.
컬럼선택부(160)는 읽기 명령 신호가 인가되면 활성화되는 컬럼 선택신호(YI)에 응답하여 비트라인 감지증폭부(140)에 의해 증폭된 데이터를 세그먼트 데이터 버스(SIO, /SIO)에 전달한다. 참고적으로, 세그먼트 데이터 버스(SIO, /SIO)에 전달된 데이터는 로컬 입출력 데이터 버스를 통해 입출력 감지증폭부 입력되어 다시 증폭되고, 이렇게 증폭된 데이터는 글로벌 입출력 라인을 통해 데이터 입출력 핀에 전달되어 외부로 출력되게 된다.
전원공급부(150)는 이퀄라이즈 신호(BLEQ)에 응답하여 풀업 전원 라인(RTO)과 풀다운 전원 라인(SB)을 프리차지 전압(VBLP)으로 프리차징하고 이퀄라이징하기 위한 전원라인 이퀄라이징/프리차징부(152)와, 풀업 제어신호(SAP)에 응답하여 풀 업 전원 라인(RTO)에 코어전압(VCORE)을 공급하기 위한 풀업 전원 공급부(154A)와, 풀다운 제어신호(SAN)에 응답하여 풀다운 전원 라인(SB)에 접지전원전압(VSS)을 공급하기 위한 풀다운 전원 공급부(154B), 및 오버드라이빙 제어신호(OVDP)에 응답하여 코어전압(VCORE)단과 외부전원전압(VDD)단을 단락(short)시켜 줌으로써, 풀업 전원 라인(RTO)을 오버 드라이빙(over driving) 하기 위한 오버드라이빙 전압 공급부(156)를 구비한다.
도 2는 도 1의 각 신호에 따른 각 노드들의 동작 파형을 설명하기 위한 시뮬레이션이다.
도 1과 도 2를 참조하여 예컨대, 상측 셀(110)에 저장된 논리'로우(low)' 데이터의 읽기 동작을 설명하기로 한다.
우선, 데이터의 읽기 동작 전에 논리'하이(high)'인 이퀄라이즈 신호(BLEQ)에 의해 비트 라인 쌍(BL, /BL)은 프리차지 전압(VBLP)으로 균등화된 상태를 유지하며, 풀업 전원 라인(RTO)과 풀다운 전원 라인(SB) 역시 프리차지 전압(VBLP)으로 균등화된 상태를 유지한다.
한편, 외부에서 반도체 메모리 소자에 액티브 명령이 입력되면 하측 비트라인 분리부(120B)에 의해 하측 셀과 비트라인 감지증폭부(140)가 분리되고, 상측 비트라인 분리부(120A)에 의해 상측 셀(110)과 비트라인 감지증폭부(140)가 연결된다. 그리고, 이퀄라이즈 신호(BLEQ)가 논리'로우(low)'가 되어 비트 라인 쌍(BL, /BL)의 균등화 및 프리차지 동작은 멈추게 된다.
이후, 워드라인(WL)이 활성화되면 상측 셀(110)과 정 비트 라인(BL)의 차지 쉐어링(charge sharing) 동작에 의해 정 비트 라인(BL)의 전압레벨이 조금 떨어지게 된다. 그래서, 정 비트 라인(BL)과 부 비트 라인(/BL)은 미소한 전압레벨 차이가 나게 된다.
풀업 제어신호(SAP)와 풀다운 제어신호(SAN)와 오버드라이빙 신호(OVDP)는 비트라인 감지증폭부(140)가 정 비트 라인(BL)과 부 비트 라인(/BL)의 미소한 전압레벨 차이를 감지할 수 있을 정도의 시간(이하, "센싱 마진 타임"이라 칭함) 이후 활성화되어, 풀업 전원 라인(RTO)을 외부전원전압(VDD)으로 구동하고 풀다운 전원 라인(SB)을 접지전원전압(VSS)으로 구동한다. 이렇게 풀업 전원라인(RTO)이 외부전원전압(VDD)으로 구동되는 구간을 이하, "오버 드라이빙 구간"이라 칭한다.
오버드라이빙 신호(OVDP)는 오버 드라이빙 구간 이후 논리'로우'로 비활성화된다. 풀업 전원 라인(RTO)은 풀업 제어신호(SAP)와 풀다운 제어신호(SAN)가 비활성화될 때까지 코어전압(VCORE)으로 구동되며, 풀다운 전원 라인(SB)은 접지전원전압(VSS)으로 구동된다. 이렇게 구동되는 구간을 이하, "노멀드라이빙 구간"이라 칭한다.
도 3은 도 1의 오버드라이빙 신호(OVDP)를 생성하는 오버드라이빙 신호 생성부(도면에 미도시)를 설명하기 위한 회로도이다.
도 3을 참조하면, 오버드라이빙 신호 생성부(310)는 입력신호(IN)를 반전 지연시키기 위한 반전지연부(312)와, 입력신호(IN)와 반전지연부(312)의 출력신호(D_IN)를 입력받아 오버드라이빙 신호(OVDP)를 출력하기 위한 오버드라이빙 신호 출력부(314)를 구비한다. 여기서, 입력신호(IN)는 액티브 명령(ACT)이 입력되고 센 싱 마진 타임 이후 활성화되는 신호이다.
그래서, 오버드라이빙 신호 생성부(310)는 입력신호(IN)와 입력신호(IN)를 소정시간 반전 지연시킨 신호(D_IN)를 논리 조합하여 소정시간 논리'하이'로 활성화되는 펄스신호인 오버드라이빙 신호(OVDP)를 생성한다.
다시 도 1과 도 2를 참조하면, 전원공급부(150)는 오버드라이빙 신호(OVDP)가 논리'하이'로 활성화되는 구간 즉, 오버 드라이빙 구간 동안 외부전원전압(VDD)단과 코어전압(VCORE)단을 단락시켜 줌으로써, 풀업 전원 라인(RTO)을 외부전원전압(VDD)으로 오버 드라이빙하여 구동하게 된다.
여기서, 오버 드라이빙 구간은 설계시 많은 주위가 요구되어 진다.
만약, 오버 드라이빙 구간이 너무 길어지면 외부전원전압(VDD)단에서 코어전압(VCORE)단으로 너무 많은 전류가 유입되어 코어전압(VCORE)의 전위가 불안하게 될 수 있다. 또한, 너무 높아진 코어전압(VCORE)의 전위를 안정적으로 맞쳐주기 위한 방전 회로(discharging circuit)가 삽입된 경우, 이 회로가 동작하는데 있어서 불필요한 전류를 소모하게 된다.
반대로, 오버 드라이빙 구간이 너무 짧아지면 풀업 전원 라인(RTO)을 충분히 오버 드라이빙하지 못하여, 비트라인 감지증폭부(140)의 증폭동작에 있어서 오랜 시간이 걸리게 된다. 이는 'tRCD' 특성이 나빠짐을 의미한다. 또한, 다수의 비트라인 감지증폭부(140)의 동작으로 인하여 너무 낮아진 코어전압(VCORE)은 안정된 전압레벨로 회복하는데 많은 시간이 걸리게 되며, 코어전압(VCORE)이 완전히 회복되기 전에 다음 액티브 명령이 들어오면 회로의 오동작을 유발하게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 안정적인 오버 드라이빙 구간을 확보할 수 있는 반도체 메모리 소자와 그의 구동 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 비트라인 쌍의 전위레벨을 감지하여 증폭하기 위한 비트라인 감지증폭수단; 오버 드라이빙 구간에서 상기 비트라인 감지증폭수단에 오버드라이빙 전압을 공급하고, 노멀드라이빙 구간에서 상기 비트라인 감지증폭수단에 노멀드라이빙 전압을 공급하기 위한 전원공급수단; 상기 노멀드라이빙 전압의 전압레벨을 검출하여 검출신호로써 출력하기 위한 전압레벨 검출수단; 및 상기 검출신호에 따라 상기 오버 드라이빙 구간을 조절하기 위한 펄스 폭을 가지는 오버드라이빙신호를 생성하는 오버드라이빙 신호 생성수단을 구비하는 반도체 메모리 소자가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 비트라인 쌍의 전위레벨을 감지하여 증폭하기 위한 비트라인 감지증폭부의 풀업구동라인을 오버드라이빙하기 위한 반도체 메모리 소자의 구동 방법에 있어서, 오버 드라이빙 구간에서 상기 풀업구동라인에 오버드라이빙 전압을 공급하고, 노멀드라이빙 구간에서 상기 풀업구동라인에 노멀드라이빙 전압을 공급하기 위한 전원공급단계와, 상기 노멀드라이빙 전압에 대응하여 상기 오버 드라이빙 구간을 조절하기 위한 구간조절단계를 포함하는 반도체 메모리 소자의 구동 방법이 제공된다.
본 발명은 노멀드라이빙 전압의 전압레벨을 검출하여, 그 검출결과에 따라 오버 드라이빙 구간을 조절함으로써, 불안정한 오버 드라이빙 구간에서 기인하는 문제점을 해결할 수 있다.
상술한 본 발명은 안정적인 오버 드라이빙 구간을 확보함으로써, 효율적으로 전류를 소모하면서 안정적인 내부전압을 확보할 수 있는 효과를 얻을 수 있으며, 회로의 동작 속도 및 신뢰성을 높여주는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 반도체 메모리 소자의 일부 구성을 설명하기 위한 블록도이다.
도 4에는 전압레벨 검출부(410)와, 오버드라이빙 신호 생성부(430)와, 전원공급부(450), 및 비트라인 감지증폭부(470)가 도시되어 있다.
전압레벨 검출부(410)는 기준전압(VREF)의 전압레벨에 대응하여 코어전 압(VCORE)의 전압레벨을 검출하고 그 결과를 검출신호(DET)로써 출력하기 위한 것이며, 기준전압(VREF)은 코어전압(VCORE)과 비교하기 위한 전압레벨을 가지는 것이 바람직하다.
오버드라이빙 신호 생성부(430)는 전압레벨 검출부(410)의 출력신호인 검출신호(DET)에 따라 오버 드라이빙 구간을 조절하기 위한 오버드라이빙 신호(OVDP)를 생성한다. 여기서, 오버드라이빙 신호(OVDP)는 펄스신호로써 그 펄스 폭은 오버 드라이빙 구간에 대응한다.
전원공급부(450)는 오버 드라이빙 구간에서 비트라인 감지증폭부(470)에 외부전원전압(VDD)을 공급하고, 노멀드라이빙 구간에서 비트라인 감지증폭부(470)에 코어전압(VCORE)을 공급한다. 다시 말하면, 오버 드라이빙 구간에서 오버드라이빙 신호(OVDP)와 풀업 제어신호(SAP)와 풀다운 제어신호(SAN)가 활성화되어 풀업 전원 라인(RTO)을 통해 비트라인 감지증폭부(470)에 외부전원전압(VDD)을 공급하고, 노멀드라이빙 구간에서 오버드라이빙 신호(OVDP)가 비활성화되고 풀업 제어신호(SAP)와 풀다운 제어신호(SAN)가 활성화되어 풀업 전원 라인(RTO)을 통해 비트라인 감지증폭부(470)에 코어전압(VCORE)을 공급한다.
비트라인 감지증폭부(470)는 전원공급부(450)에서 공급되는 전원을 이용하여 비트 라인 쌍(BL, /BL)에 미소한 전압레벨 차이를 감지하여 증폭동작을 한다. 다시 말하면, 오버 드라이빙 구간에서 외부전원전압(VDD)을 공급받아 비트 라인 쌍(BL, /BL)을 감지하여 증폭 동작을 하고, 노멀드라이빙 구간에서 코어전압(VCORE)을 공급받아 비트 라인 쌍(BL, /BL)을 감지하여 증폭 동작을 한다.
전원공급부(450)와 비트라인 감지증폭부(470)의 기술적 구현 및 동작은 종래기술(도 1 참조)과 실질적으로 동일하며, 그에 대한 설명은 생략하기로 한다. 다만, 본 발명에서는 종래기술과 비교하여 전압레벨 검출부(410)와 오버드라이빙 신호 생성부(430)가 달라졌으며, 그에 따라 안정적인 오버 드라이빙 구간을 확보할 수 있다.
이하, 도 5와 도 6을 통해 전압레벨 검출부(410)와 오버드라이빙 신호 생성부(430)에 대한 설명을 하기로 한다.
도 5는 도 4의 전압레벨 검출부(410)를 설명하기 위한 회로도이다.
도 5를 참조하면, 전압레벨 검출부(410)는 코어전압(VCORE)을 분배하기 위한 전압분배부(412)와, 활성화신호(EN)에 응답하여 전압분배부(412)의 출력전압과 기준전압(VREF)을 비교하기 위한 전압비교부(414), 및 전압비교부(414)의 비교결과에 응답하여 검출신호(DET)를 출력하기 위한 검출신호 출력부(416)를 구비할 수 있다.
여기서, 활성화신호(EN)는 전압비교부(414)의 불필요한 전류 소모를 줄이고 안정적인 검출신호(DET)의 타이밍을 확보하기 위하여, 액티브 명령에 응답하여 활성화(enable)되고 셀의 프리차지 명령에 응답하여 비활성화(disable)되는 것이 바람직하다.
동작을 살펴보면, 전압레벨 검출부(410)의 전압비교부(414)는 코어전압(VCORE)을 분배한 전압과 기준전압(VREF)을 비교하여, 예컨대, 코어전압(VCORE)을 분배한 전압이 기준전압(VREF)보다 높으면 논리'로우'의 검출신호(DET)를 출력하고, 코어전압(VCORE)을 분배한 전압이 기준전압(VREF)보다 낮으면 논리'하이'의 검출신호(DET)를 출력한다.
도 6은 도 4의 오버드라이빙 신호 생성부(430)를 설명하기 위한 회로도이다.
도 6을 참조하면, 오버드라이빙 신호 생성부(430)는 검출신호(DET)에 응답하여 입력신호(IN)에 서로 다른 지연시간을 반영하기 위한 지연부(432)와, 입력신호(IN)와 서로 다른 지연시간이 반영된 지연부(432)의 출력신호에 응답하여 오버드라이빙 신호(OVDP)를 출력하기 위한 오버드라이빙 신호 출력부(434)를 구비할 수 있다.
여기서, 지연부(432)는 입력신호(IN)에 예정된 지연시간을 반영하기 위한 제1 지연부(432A)와, 제1 지연부(432A)의 출력신호(OUT1)를 입력받아 지연시키기 위한 제2 지연부(432B), 및 검출신호(DET)에 응답하여 제1 또는 제2 지연부(432A, 432B)의 출력신호(OUT1, OUT2)를 선택적으로 출력하기 위한 다중화부(432C)를 구비할 수 있다.
예컨대, 지연부(432)는 논리'로우'의 검출신호(DET)에 응답하여 입력신호(IN)에 제1 지연부(432A)의 지연시간을 반영하여 출력하고, 논리'하이'의 검출신호(DET)에 응답하여 입력신호(IN)에 제1 지연부(432A)와 제2 지연부(432B)의 지연시간 즉, 제1 지연부(432A)의 지연시간보다 많은 지연시간을 입력신호(IN)에 반영하여 출력한다.
제1 지연부(432A)는 설명의 편의를 위해, 4개의 인버터(inverter)를 직렬연결하여 도시 하였지만, 다른 지연회로의 구성으로 설계하는 것도 가능하다. 제2 지연부(432B) 역시 인버터 및 다른 지연회로의 구성으로 설계하는 것이 가능하다.
도 7은 본 발명에서 검출신호(DET)에 따른 오버드라이빙 신호(OVDP)를 설명하기 위한 타이밍도이다.
도 7에는 입력신호(IN)와, 검출신호(DET)가 논리'로우'인 경우의 오버드라이빙 신호(OVDP), 및 검출신호(DET)가 논리'하이'인 경우의 오버드라이빙 신호(OVDP)가 도시되어 있다. 여기서, 입력신호(IN)는 액티브 명령이 입력되고 센싱 마진 타임 이후에 활성화되는 신호이다. 또한, 설명의 편의를 위해 오버드라이빙 신호(OVDP)의 펄스 폭을 결정하는데에는 제1 및 제2 지연부(432A, 432B)에서 반영되는 지연시간만 고려하기로 한다.
다시 도 5과 내지 도 7을 참조하면, 코어전압(VCORE)을 분배한 전압이 기준전압(VREF)보다 높은 경우 즉, 검출신호(DET)가 논리'로우'인 경우에는 입력신호(IN)와 입력신호(IN)에 제1 지연부(432A)의 지연시간(D1)을 반영한 출력신호(OUT1)에 응답하여 D1만큼의 펄스 폭을 가지는 오버드라이빙 신호(OVDP)가 생성된다.
그리고, 코어전압(VCORE)을 분배한 전압이 기준전압(VREF)보다 낮은 경우 즉, 검출신호(DET)가 논리'하이'인 경우에는 입력신호(IN)와 입력신호(IN)에 제1 및 제2 지연부(432A, 432B)의 지연시간(D1+D2)을 반영한 출력신호(OUT2)에 응답하여 D1+D2만큼의 펄스 폭을 가지는 오버드라이빙 신호(OVDP)가 생성된다.
이는 코어전압(VCORE)의 전압레벨에 따라 오버 드라이빙 구간을 조절할 수 있음을 의미한다.
만약, 코어전압(VCORE)이 1.6V이고, 코어전압(VCORE)을 분배한 전압이 0.8V 이며, 기준전압(VREF)이 0.7V라고 가정하기로 하면, 코어전압(VCORE)의 전압레벨이 1.4V 이상인 경우, 검출신호(DET)가 논리'로우'가 되어 D1만큼의 오버 드라이빙 구간을 가지게 되고, 코어전압(VCORE)의 전압레벨이 1.4V 이하로 드랍(drop)되는 경우, 검출신호(DET)가 논리'하이'가 되어 D1+D2만큼의 오버 드라이빙 구간을 가지게 된다.
전술한 바와 같이, 본 발명에 따르면 코어전압(VCORE)의 전압레벨을 검출하여 오버드라이빙 신호(OVDP)의 펄스 폭을 조절함으로써 안정적인 오버 드라이빙 구간을 확보할 수 있다.
이는, 낮은 외부전압의 동작과 높은 외부전압의 동작에서도 적용될 수 있다.
다시 말하면, 높은 외부전압의 동작에서 예정된 오버 드라이빙 구간을 유지하여 정상적인 동작을 하는 경우, 낮은 외부전압의 동작에서 제2 지연부(432B)의 지연시간을 더 반영하여 오버 드라이빙 구간을 길게 해줌으로써, 풀업 전원 라인(RTO)을 충분히 오버 드라이빙할 수 있기 때문에 'tRCD' 특성을 개선할 수 있다. 또한, 코어전압(VCORE)을 빠르게 회복할 수 있기 때문에 회로의 오동작을 막아줄 수 있다.
반대로 낮은 외부전압의 동작에서 예정된 오버 드라이빙 구간을 유지하여 정상적인 동작을 하는 경우, 높은 외부전압의 동작에서 제2 지연부(432B)의 지연시간을 덜 반영하여 오버 드라이빙 구간을 짧게 해줌으로써, 외부전원전압(VDD)단에서 코어전압(VCORE)단으로 너무 많은 전류가 유입되는 것을 막아줄 수 있다. 또한, 너무 높아진 코어전압(VCORE)의 전위를 안정적으로 맞쳐주기 위한 별도의 방전 회로 가 필요치 않아도 되며, 이에 따른 불필요한 전류를 소모도 막아 줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 오버 드라이빙 방식을 채택한 반도체 메모리 소자의 일부 구성을 설명하기 위한 회로도.
도 2는 도 1의 각 신호에 따른 각 노드들의 동작 파형을 설명하기 위한 시뮬레이션.
도 3은 도 1의 오버드라이빙 신호를 생성하는 오버드라이빙 신호 생성부를 설명하기 위한 회로도.
도 4는 본 발명에 따른 반도체 메모리 소자의 일부 구성을 설명하기 위한 블록도.
도 5는 도 4의 전압레벨 검출부를 설명하기 위한 회로도.
도 6은 도 4의 오버드라이빙 신호 생성부를 설명하기 위한 회로도.
도 7은 본 발명에서 검출신호에 따른 오버드라이빙 신호를 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
410 : 전압레벨 검출부
430 : 오버드라이빙 신호 생성부
450 : 전원공급부
470 : 비트라인 감지증폭부

Claims (16)

  1. 비트라인 쌍의 전위레벨을 감지하여 증폭하기 위한 비트라인 감지증폭수단;
    오버 드라이빙 구간에서 상기 비트라인 감지증폭수단에 오버드라이빙 전압을 공급하고, 노멀드라이빙 구간에서 상기 비트라인 감지증폭수단에 노멀드라이빙 전압을 공급하기 위한 전원공급수단;
    상기 노멀드라이빙 전압의 전압레벨을 검출하여 검출신호로써 출력하기 위한 전압레벨 검출수단; 및
    상기 검출신호에 따라 상기 오버 드라이빙 구간을 조절하기 위한 펄스 폭을 가지는 오버드라이빙신호를 생성하는 오버드라이빙 신호 생성수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 오버드라이빙 신호의 펄스 폭은 상기 오버 드라이빙 구간에 대응하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 오버드라이빙 신호는 상기 검출신호에 응답하여 서로 다른 펄스 폭을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 전압레벨 검출수단은,
    활성화신호에 응답하여 상기 노멀드라이빙 전압과 기준전압을 비교하기 위한 전압비교부와,
    상기 전압비교부의 출력신호에 응답하여 상기 검출신호로써 출력하기 위한 검출신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 노멀드라이빙 전압을 분배하여 상기 기준전압과 비교하기 위한 분배전압을 생성하기 위한 전압분배부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 오버드라이빙 신호 생성수단은,
    상기 검출신호에 응답하여 입력신호에 서로 다른 지연시간을 반영하기 위한 지연부와,
    상기 입력신호와 상기 지연부의 출력신호에 응답하여 상기 오버드라이빙 신호를 출력하기 위한 오버드라이빙 신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 지연부는,
    상기 입력신호에 제1 지연시간을 반영하기 위한 제1 지연부;
    상기 입력신호에 제1 지연시간보다 많은 제2 지연시간을 반영하기 위한 제2 지연부; 및
    상기 검출신호에 응답하여 상기 제1 또는 제2 지연부의 출력신호를 선택적으로 출력하기 위한 다중화부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 제1 및 제2 지연부는 다수의 지연 소자를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 비트라인 쌍의 전위레벨을 감지하여 증폭하기 위한 비트라인 감지증폭부의 풀업구동라인을 오버드라이빙하기 위한 반도체 메모리 소자의 구동 방법에 있어서,
    오버 드라이빙 구간에서 상기 풀업구동라인에 오버드라이빙 전압을 공급하고, 노멀드라이빙 구간에서 상기 풀업구동라인에 노멀드라이빙 전압을 공급하기 위한 전원공급단계와,
    상기 노멀드라이빙 전압에 대응하여 상기 오버 드라이빙 구간을 조절하기 위한 구간조절단계
    를 포함하는 반도체 메모리 소자의 구동 방법.
  10. 제9항에 있어서,
    상기 구간조절단계는,
    상기 노멀드라이빙 전압의 전압레벨을 검출하여 검출신호로써 출력하기 위한 전압레벨 검출단계와,
    상기 검출신호에 응답하여 서로 다른 펄스 폭을 가지는 오버드라이빙 신호를 생성하기 위한 오버드라이빙 신호 생성단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  11. 제10항에 있어서,
    상기 오버드라이빙 신호의 펄스 폭은 상기 오버 드라이빙 구간에 대응하는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  12. 제10항에 있어서,
    상기 전압레벨 검출단계는,
    상기 노멀드라이빙 전압과 기준전압을 비교하는 전압비교단계와,
    상기 비교 결과에 응답하여 상기 검출신호를 출력하는 검출신호 출력단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  13. 제12항에 있어서,
    상기 노멀드라이빙 전압을 분배하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  14. 제10항에 있어서,
    상기 오버드라이빙 신호 생성단계는,
    상기 검출신호에 응답하여 입력신호에 서로 다른 지연시간을 반영하기 위한 지연시간 반영단계와,
    상기 입력신호와 상기 입력신호에 지연시간을 반영한 신호에 응답하여 상기 오버드라이빙 신호를 출력하기 위한 오버드라이빙 신호 출력단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  15. 제14항에 있어서,
    상기 지연시간 반영단계는,
    상기 입력신호에 제1 지연시간을 반영하기 위한 단계;
    상기 입력신호에 상기 제1 지연시간보다 많은 제2 지연시간을 반영하기 위한 단계; 및
    상기 검출신호에 응답하여 상기 입력신호에 상기 제1 또는 제2 지연시간을 반영한 신호를 선택적으로 출력하기 위한 다중화단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  16. 제15항에 있어서,
    상기 다중화단계는,
    상기 검출신호에 응답하여 상기 입력신호에 상기 제1 지연시간을 반영한 신호를 전달하는 단계와,
    상기 검출신호에 응답하여 상기 입력신호에 상기 제2 지연시간을 반영한 신 호를 전달하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
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