KR20080078339A - 비트라인 감지증폭기를 포함하는 반도체메모리소자 - Google Patents

비트라인 감지증폭기를 포함하는 반도체메모리소자 Download PDF

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Abstract

본 발명은 제조공정에 영향받지 않고 안정적인 구동을 갖는 비트라인 감지증폭기를 포함하는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 데이터를 저장하기 위한 단위메모리셀; 상기 단위메모리셀의 데이터가 인가된 비트라인 쌍의 전압레벨 차이를 감지 및 증폭하기 위한 비트라인 감지증폭기를 포함하는 감지증폭수단; 상기 소정시간이 공정상으로 인해 변동되는 경우를 감지하기 위한 변동 감지수단; 및 상기 변동 감지수단에 제어받아 상기 단위메모리셀의 액티브로부터 일정한 시간 이후 상기 비트라인 감지증폭기를 액티브 제어하기 위한 감지증폭기 제어수단을 구비하는 반도체메모리소자를 제공한다.
센싱 마진, N+ 액티브 저항, 인버터 체인, 페이즈 감지, 지연량 조절

Description

비트라인 감지증폭기를 포함하는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE HAVING BIT-LINE SENSE AMPLIFIER}
도 1은 일반적인 오버드라이빙 구조를 갖는 반도체메모리소자의 블록 구성도.
도 2는 도 1의 반도체메모리소자를 액세스하는데 따른 신호의 레벨 변화를 도시한 도면.
도 3은 종래기술에 따른 반도체메모리소자 내 비트라인 감지증폭기 구동제어부의 내부 회로도.
도 4는 본 발명에 따른 반도체메모리소자 내 비트라인 감지증폭기 구동 제어부의 블록 구성도.
도 5는 도 4에 도시된 제1 지연부의 내부 회로도.
도 6은 도 4에 도시된 제2 지연부의 내부 회로도.
도 7은 도 4에 도시된 페이즈 감지부의 내부 회로도.
도 8은 도 4에 도시된 추가 지연부의 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명
300 : 변동량 감지부
400 : 추가 지연부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 FAB 또는 공정 변동 시에도 안정적인 구동을 갖는 비트라인 감지증폭기를 포함하는 반도체메모리소자에 관한 것이다.
메모리 소자의 저 전력화를 위하여 낮은 구동전압을 사용하게 되면서, DRAM을 비롯한 메모리 소자에서 감지증폭기의 동작을 돕기 위한 여러가지 기술적 보완들이 있어 왔는데, 그 중 하나가 감지증폭기의 오버드라이빙 구조이다.
통상적으로, 로우 어드레스에 의해서 활성화된 워드라인에 연결된 다수개의 메모리셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 센싱하여 증폭하게 된다.
상기의 과정 중, 수천 개의 비트라인 감지증폭기가 동시에 동작을 시작하므로, 이를 구동하기 위한 충분한 양의 전류를 공급할 수 있는가 여부에 따라서, 비트라인 감지증폭기 구동시간이 결정된다.
그러나 메모리 소자의 저전력화 추세에 따른 동작 전압의 저하에 의해 충분한 양의 전류를 일순간에 공급하는데는 무리가 있다. 이를 해결하기 위해, 비트라 인 감지증폭기의 동작 초기(셀과 비트라인간 전하공유 직후)에 비트라인 감지증폭기의 전원라인(RTO)에 노말전압(통상, 코어전압)보다 높은 전압을 순간적으로 공급하는 비트라인 감지증폭기 오버드라이빙 구조를 채택하게 되었다.
한편, 다음에서는 도면을 참조하여 오버드라이빙 구조를 갖는 반도체메모리소자의 블록 구성 및 동작을 구체적으로 살펴보도록 한다.
도 1은 일반적인 오버드라이빙 구조를 갖는 반도체메모리소자의 블록 구성도이다.
도 1을 참조하면, 일반적인 반도체메모리소자는 데이터를 저장하기 위한 단위메모리셀(10)과, 단위메모리셀(10)의 데이터가 인가된 비트라인 쌍의 전압레벨 차이를 감지 및 증폭하기 위한 비트라인 감지증폭기 블록(20)과, 비트라인 쌍(BL, BLB)을 프리차지 시키기 위한 균등화신호(BLEQ)를 생성하여 비트라인 감지증폭기 블록(20)에 인가하기 위한 균등화 신호 생성부(30)와, 오버드라이빙신호(OVD)에 응답하여 외부전압(VDD)을 노말전압 공급단에 연결시키기 위한 오버 드라이빙부(40)와, 노말전압 공급단에 걸린 전압을 비트라인 감지증폭기의 제1 구동전원라인(RTO)에 공급하기 위한 제1 구동 전원 공급부(NM1)와, 비트라인 감지증폭기의 제2 구동전원라인(SB)에 전원전압 VSS를 공급하기 위한 제2 구동전원 공급부(NM2)와, 비트라인 감지증폭기의 제1 및 제2 구동전원라인(RTO 및 SB)을 프리차지 시키기 위한 구동전원라인 프리차지부(50)와, 컬럼-선택신호(YI)에 응답하여 비트라인 쌍(BL, BLB)의 데이터를 전달 라인 SIO, SIOB와 LIO, LIOB를 거쳐 데이터 패드로 출력하기 위한 데이터 읽기 경로(60)를 포함한다.
균등화신호 생성부(30)는 프리-균등화신호(BLEQB)를 각각의 게이트 입력으로 가지며 외부전압(VDD)과 전원전압 VSS 사이에 직렬 연결된 PMOS트랜지스터(PM1) 및 NMOS트랜지스터(NM3)로 구현된다. 그리고 PMOS트랜지스터(PM1)는 기판전압으로 전원전압 VPP를 인가받으며, NMOS트랜지스터(NM3)는 기판전압으로 전원전압 VBB를 인가받는다.
도 2는 도 1의 반도체메모리소자를 액세스하는데 따른 신호의 레벨 변화를 도시한 도면이다.
먼저, 액티브 커맨드 및 로우 어드레스가 인가되면, 해당 단위메모리셀어레이만이 비트라인 감지증폭기를 점유하도록 비트라인 분리신호(BIS)가 비활성화된다. 또한, 균등화신호 생성부(30)가 균등화신호(BLEQ)를 비활성화시키므로서, 비트라인 쌍(BL, BLB)에 프리차지 전압(VBLP)이 공급되지 않도록 하여 데이터의 인가를 준비한다.
이어, 액티브 커맨드에 의해 해당 워드라인(WL)이 활성화되면, 단위메모리셀(10)의 데이터가 비트라인 쌍(BL, BLB)에 미세전압(△V)으로 유입된다.
이어, 제1 및 제2 구동신호(SAP, SAN)가 활성화되므로, 제1 및 제2 구동전원 공급부(NM1, NM2)가 비트라인 감지증폭기의 제1 및 제2 구동전원라인(RTO 및 SB)에 전압을 인가시킨다. 이때, 비트라인 감지증폭기의 초기 구동 시, 오버드라이빙부(40)는 오버드라이빙신호(OVD)의 활성화에 응답하여 노말전압 공급단에 외부전압(VDD)을 인가하여, 제1 구동전원 공급부(NM1)가 제1 구동전원라인(RTO)에 충분한 전류를 공급하도록 하므로서, 오버드라이빙이 이뤄지도록 한다. 이후, 오버드라이 빙신호(OVD)가 비활성화면, 오버드라이빙부(40)가 노말전압 공급단에 외부전압을 공급하지 않으므로, 제1 구동전원 공급부(NM1)는 노말전압 공급단에 인가되는 노말전압(VCORE)으로 제1 구동전원라인(RTO)을 구동한다. 따라서, 비트라인 감지증폭기가 구동전원 RTO 및 SB를 인가받아 액티브되어, 비트라인 쌍(BL, BLB)의 전압레벨 차이를 감지하여 증폭한다.
이어, 컬럼-선택신호(YI)에 응답하여 비트라인 쌍(BL, BLB)의 데이터를, 전달 라인 SIO, SIOB와 LIO, LIOB를 포함하는 읽기 경로(60)를 통해 데이터 패드로 출력한다.
이후, 프리차지 커맨드가 인가되어 해당 워드라인(WL)이 비활성화된다.
균등화신호 생성부(30)가 균등화신호(BLEQ)를 활성화시키므로 비트라인 감지증폭기 블록(20)이 이에 응답하여 비트라인 쌍(BL, BLB)을 프리차지 시키며, 구동전원라인 프리차지부(50)가 비트라인 감지증폭기의 제1 및 제2 구동전원라인(RTO 및 SB)을 프리차지 시킨다.
그리고 비트라인 분리신호(BISH, BISL)가 활성화되어, 이웃한 단위메모리셀(10)이 비트라인 감지증폭기 블록(20)을 서로 공유하도록 한다.
참고적으로, 도면에 도시된 바와 같이, 워드라인(WL)의 활성화로부터 비트라인 감지증폭기가 액티브되기 전까지의 시간을 '센싱 마진 지연'(Sensing Margin Delay)라고 한다. 이러한 센싱 마진 지연시간이 짧아지면, 워드라인의 활성화로 비트라인 쌍(BL, BLB)에 인가되는 미세전압의 레벨이 충분히 확보되지 않은 상태에서 비트라인 감지증폭기가 액티브된다. 따라서, 잘못된 데이터가 감지 및 증폭되어 데 이터 페일이 유발될 수 있다.
전술한 바와 같은, 센싱 마진 지연을 확보하여, 비트라인 감지증폭기블록의 구동을 제어하기 위한 블록을 도면을 참조하여 구체적으로 살펴보도록 한다.
도 3은 종래기술에 따른 반도체메모리소자 내 비트라인 감지증폭기 구동제어부의 내부 회로도이다.
도 3을 참조하면, 비트라인 구동 제어부는 액티브신호(ACTB_PULSE)와 프리차지신호(PCG)를 감지하기 위한 신호 입력부(70)와, 신호 입력부(70)의 출력신호에 센싱 마진 지연을 부여하여 감지증폭기 구동신호(BLSA_EN)로 출력하기 위한 RC 지연부(80)를 포함한다.
여기서, 신호 입력부(70)는 액티브신호(ACTB_PULSE)에 응답하여 출력신호를 논리레벨 'H'로 활성화하고, 이후 프리차지신호(PCGB_PULSE)에 응답하여 출력신호를 논리레벨 'L'로 비활성화한다.
또한, RC 지연부(80)는 신호 입력부(70)의 출력신호를 지연하여 출력하기 위한 인버터 체인으로서, 각 인버터의 출력단에 액티브 저항과 커패시터를 포함한다.
다음에서는 도 3에 도시된 종래기술에 따른 비트라인 구동 제어부의 구동을 간략히 살펴보도록 한다.
먼저, 신호 입력부(70)는 액티브신호(ACTB_PULSE)가 활성화되면 자신의 출력신호를 논리레벨 'H'로 활성화하여 출력한다. 이어, RC 지연부(80)는 신호 입력부(70)의 출력신호에 액티브저항과 커패시터에 의한 RC 지연을 부여하여 감지증폭기 구동신호(BLSA_EN)로 출력한다.
이후, 프리차지신호(PCGB_PULSE)가 인가되면, 신호 입력부(70)가 출력신호를 논리레벨 'L'로 비활성화하므로, 감지증폭기 구동신호(BLSA_EN)가 비활성화된다.
감지증폭기 구동신호(BLSA_EN)에 응답하여 앞서 언급한 바와 같은, 비트라인 감지증폭기의 구동전원을 인가하기 위한 SAP 및 SB가 활성화된다.
이와 같이, 종래기술에 따른 비트라인 구동 제어부는 RC 지연부(80)를 통해, 센싱 마진 지연을 확보한다. 특히, RC 지연부(80)는 액티브 저항을 포함하는데, 이는 레이아웃의 면적 측면과 PVT 변동을 고려하여 N+ 액티브 저항으로 구현된다.
그런데, N+ 액티브 저항은 제조과정-생산 FAB(Fablication) 또는 공정과정-에 영향받아, 저항값에 있어 큰 폭의 변동을 갖는 문제점이 있다. 저항값이 커진 경우, tRCD 특성이 나빠지지만, 데이터의 페일이 유발하진 않는다. 그러나, 저항값이 작아지면, 센싱 마진 지연이 줄어든다. 따라서, 비트라인 쌍에 미세전압이 충분히 확보되기 이전에, 비트라인 감지증폭기가 액티브되어 잘못된 데이터를 감지 및 증폭한다.
그러므로, 이러한 종래기술을 사용하는 경우 제조과정의 변동에 따라 센싱 마진 지연이 큰 폭의 변동을 가져, 메모리셀로부터 감지되는 데이터가 잘못 감지되는 문제점을 갖는다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 제조과정의 변동 시에도 안정적인 구동을 갖는 비트라인 감지증폭기를 포함하 는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 데이터를 저장하기 위한 단위메모리셀; 상기 단위메모리셀의 데이터가 인가된 비트라인 쌍의 전압레벨 차이를 감지 및 증폭하기 위한 비트라인 감지증폭기를 포함하는 감지증폭수단; 상기 소정시간이 공정상으로 인해 변동되는 경우를 감지하기 위한 변동 감지수단; 및 상기 변동 감지수단에 제어받아 상기 단위메모리셀의 액티브로부터 일정한 시간 이후 상기 비트라인 감지증폭기를 액티브 제어하기 위한 감지증폭기 제어수단을 구비한다.
본 발명의 다른 측면에 따른 반도체메모리소자는 시작플래그와 종료플래그를 인가받아 활성화-구간신호를 생성하기 위한 신호 입력수단; 제1 인버터 체인과 액티브저항과 커패시터를 포함하여, 상기 활성화-구간신호에 RC 지연을 부여하기 위한 RC 지연수단; 상기 액티브저항의 저항값 변동 시 감지신호를 활성화하기 위한 변동 감지수단; 및 상기 감지신호에 응답하여, 상기 액티브저항의 저항값 변동 시 상기 RC 지연부의 출력신호에 추가적인 지연을 부여하여, 구동신호로 출력하기 위한 추가 지연수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 반도체메모리소자 내 비트라인 감지증폭기 구동 제어부의 블록 구성도이다.
도 4를 참조하면, 본 발명에 따른 비트라인 감지증폭기 구동 제어부는 액티브신호(ACTB_PULSE)와 프리차지신호(PCGB_PULSE)를 인가받아 활성화-구간신호(A)를 출력하기 위한 신호 입력부(100)와, 신호 입력부(100)의 출력신호에 RC 지연을 부여하기 위한 RC 지연부(200)와, 액티브 저항의 저항값 변동을 감지하기 위한 변동 감지부(300)와, 변동 감지부(300)의 출력신호에 응답하여 RC 지연부(200)의 출력신호에 추가적인 지연을 부여하거나, 부여하지 않고 감지증폭기 구동신호(BLSA_EN)로 출력하기 위한 추가 지연부(400)를 구비한다.
그리고 변동 감지부(300)는 액티브 저항을 포함하여 신호 입력부(100)의 출력신호를 지연시키기 위한 제1 지연부(320)와, 신호 입력부(100)의 출력신호를 지연시키기 위한 제2 지연부(340)와, 제1 및 제2 지연부(320, 340)의 출력신호 중 먼저 활성화되는 신호를 감지하여 감지신호로 출력하기 위한 페이즈 감지부(360)를 포함한다.
참고적으로, 제1 및 제2 지연부(320, 340)는 동일한 지연값을 갖도록 설계된다.
또한, 본 발명은 데이터를 저장하기 위한 단위메모리셀과, 단위메모리셀의 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭기를 포함하는 감지증폭부를 더 포함한다. 즉, 감지증폭기 구동신호(BLSA_EN)는 비트라인 감지증폭기를 구동하기 위한 제어신호이다.
전술한 바와 같이, 본 발명에 따른 비트라인 감지증폭기 구동 제어부는 변동 감지부(300) 및 추가 지연부(400)를 더 포함한다. 그래서, 변동 감지부(300)를 통해 액티브 저항의 저항값이 줄어든 경우를 감지하고, 추가 지연부(400)를 통해 부가적인 지연을 부여한다. 즉, 제조과정의 변동에 의해 액티브 저항의 저항값이 변동되는 경우 추가 지연부(400)를 통해 보상해 줌으로써, 종래기술에서 액티브 저항의 저항값이 줄어들어 발생하던 데이터 페일을 방지한다.
한편, 다음에서는 도면을 참조하여 각 블록의 내부 회로를 구체적으로 살펴보도록 한다.
도 5는 도 4에 도시된 제1 지연부(320)의 내부 회로도로서, 제1 지연부(320)는 신호 입력부(100)의 출력신호를 지연시키기 위한 인버터 체인으로서, 출력단에 액티브 저항을 갖는다. 참고적으로, 액티브 저항은 N+ 액티브 저항으로 구현된다.
따라서, 제1 지연부(320)의 출력신호는 신호 입력부(100)의 출력신호가 제1 지연부(320)에 의해 지연된 신호이다. 여기서, 그 지연량은 FAB 및 공정 변동에 의해 액티브 저항이 갖는 저항값 변동에 따라 달라진다.
도 6은 도 4에 도시된 제2 지연부(340)의 내부 회로도로서, 제2 지연부(340)는 활성화-구간신호(A)를 지연시키기 위한 인버터 체인을 포함한다.
특히, 제2 지연부(340)는 제1 지연부(320)와는 달리 액티브 저항을 포함하지 않는다. 따라서, 제2 지연부(340)가 갖는 지연량은 액티브 저항의 저항값 변동과는 관계없다.
도 7은 도 5에 도시된 페이즈 감지부(360)의 내부 회로도로서, 페이즈 감지 부(360)는 제1 지연부(320)의 출력신호를 셋신호로 인가받고, 제2 지연부(340)의 출력신호를 리셋신호로 인가받기 위한 제1 RS 래치부(362)와, 제1 지연부(320)의 출력신호를 셋신호로 인가받고, 제1 RS 래치부(362)의 부출력을 리셋신호 인가받는 제2 RS 래치부(364)와, 제2 RS 래치부(364)의 출력신호를 셋신호로 인가받고, 제1 RS 래치부(362)의 출력신호를 리셋신호로 인가받는 제3 RS 래치부(366)와, 제3 RS 래치부(366)의 정출력을 반전시켜 감지신호로 출력하기 위한 인버터(I1)를 포함한다.
여기서, RS 래치부(362, 364, 366)는 크로스-커플드된 낸드게이트로 구현된다.
한편, 다음에서는 도 5 내지 도 7에 도시된 변동 감지부(300)의 구동을 간략히 살펴보도록 한다.
먼저, 액티브 저항의 저항값이 제조과정의 변동으로 저항값이 줄어든 경우를 살펴보도록 한다. 다시 언급하면, 제1 지연부(320)와 제2 지연부(340)가 동일한 지연량을 갖도록 설계된 상태에서 액티브 저항의 저항값이 줄어들었기 때문에, 제1 지연부(320)가 제2 지연부(340) 보다 적은 지연량을 갖는다. 따라서, 제1 지연부(320)의 출력신호가 제2 지연부(340)의 출력신호보다 먼저 활성화된다. 이어, 페이즈 감지부(360)는 먼저 활성화된 제1 지연부(320)의 출력신호에 응답하여, 감지신호를 논리레벨 'H'로 활성화한다.
반면, 액티브 저항의 저항값이 증가된 경우에는, 제1 지연부(320)가 제2 지연부(340) 보다 긴 지연량을 갖는다. 따라서, 제2 지연부(340)의 출력신호가 제1 지연부(320)의 출력신호보다 먼저 활성화되며, 페이즈 감지부(360)는 이에 응답하여 감지신호를 논리레벨 'L'로 비활성화한다.
도 8은 도 4에 도시된 추가 지연부(400)의 내부 회로도이다.
도 8을 참조하면, 추가 지연부(400)는 RC 지연부(200)의 출력신호를 지연 및 반전시키기 위한 인버터 체인(420)과, 인버터 체인(420)의 출력신호와 감지신호를 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호와 RC 지연부(200)의 출력신호를 입력으로 갖는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력신호를 반전시켜 감지증폭기 구동신호(BLSA_EN)로 출력하기 위한 인버터(I2)를 포함한다.
간략히 추가 지연부(400)의 동작을 살펴보면, 추가 지연부(400)는 감지신호가 논리레벨 'H'로 활성화되면 RC 지연부(200)의 출력신호에 인버터 체인이 갖는 지연을 추가적으로 부여하여 감지증폭기 구동신호(BLSA_EN)로 출력한다. 그리고 감지신호가 논리레벨 'L'로 비활성화되면, RC 지연부(200)의 출력신호를 추가적인 지연없이 감지증폭기 구동신호(BLSA_EN)로 출력한다.
그러므로, 전술한 본 발명에 따른 반도체메모리소자는 액티브 저항을 갖는 제1 지연부(320)와, 인버터 체인만으로 구현된 제2 지연부(340)를 동일한 지연량을 갖도록 설계한 뒤, 동일한 입력신호를 제1 및 제2 지연부(320, 340)에 인가하여 다른 지연량을 갖게 되는 경우를 감지한다. 특히, 액티브 저항을 포함하는 제1 지연부(320)에 의한 지연량이 더 적은 경우에 감지신호를 활성화하고, 추가 지연부(400)에 의한 지연을 더 부여한다.
따라서, 제조과정의 변동에 의해 액티브 저항의 저항값이 줄어든 경우, 이를 감지하여 추가 지연부를 통해 추가적인 지연을 부여함으로써, 줄어든 저항값을 보상한다.
이와 같이, 본 발명에 따른 반도체메모리소자는 제조과정에 관계없이, 액티브신호의 활성화로부터의 센싱 마진 지연을 일정하게 확보할 수 있어, 비트라인에 충분한 미세전압이 확보되어 데이터가 안정적으로 확보될 수 있도록 한다.
한편, 전술한 본 발명은 액티브신호의 활성화로부터 일정한 지연시간을 포함하여, 비트라인 감지증폭기를 구동 제어하기 위한 제어신호를 생성하는 경우만을 예시하였으나, 액티브저항을 포함하는 지연소자가 신호를 생성하는 경우에도 적용가능하다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 액티브 저항의 저항값 변동을 감지하여, 줄어든 경우 이를 보상함으로써, 비트라인 감지증폭기가 구동되기 이전 센싱 마진 지연을 일정하게 확보하여 잘못된 데이터가 증폭되는 경우를 방지한다.

Claims (11)

  1. 데이터를 저장하기 위한 단위메모리셀;
    상기 단위메모리셀의 데이터가 인가된 비트라인 쌍의 전압레벨 차이를 감지 및 증폭하기 위한 비트라인 감지증폭기를 포함하는 감지증폭수단;
    상기 소정시간이 공정상으로 인해 변동되는 경우를 감지하기 위한 변동 감지수단; 및
    상기 변동 감지수단에 제어받아 상기 단위메모리셀의 액티브로부터 일정한 시간 이후 상기 비트라인 감지증폭기를 액티브 제어하기 위한 감지증폭기 제어수단
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 감지증폭기 제어수단은,
    상기 단위메모리셀을 활성화하기 위한 액티브신호와 상기 단위메모리셀을 비활성화하기 위한 프리차지신호를 인가받아 활성화-구간신호를 생성하기 위한 신호 입력부와,
    제1 인버터 체인과 액티브저항과 커패시터를 포함하여, 상기 활성화-구간신호에 RC 지연을 부여하기 위한 RC 지연부와,
    상기 변동 감지수단의 출력신호에 응답하여 상기 RC 지연부의 출력신호에 추 가적인 지연을 부여하여, 상기 비트라인 감지증폭기를 액티브하기 위한 감지증폭기 구동신호로 출력하기 위한 추가 지연부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 변동 감지수단은,
    제2 인버터 체인과 액티브 저항을 포함하여 상기 활성화-구간신호를 지연시키기 위한 제1 지연부와,
    제3 인버터 체인을 포함하하여 상기 활성화-구간신호를 지연시키기 위한 제2 지연부와,
    상기 제1 및 제2 지연부의 출력신호 중 먼저 활성화되는 신호를 감지하여 감지신호로 출력하기 위한 페이즈 감지부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 제1 및 제2 지연부는 동일한 지연을 갖도록 설계되는 것
    을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 추가 지연부는,
    상기 RC 지연부의 출력신호를 지연 및 반전시키기 위한 제4 인버터 체인과,
    상기 제4 인버터 체인의 출력신호와 상기 감지신호를 입력으로 갖는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호와 상기 RC 지연부의 출력신호를 입력으로 갖는 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 반전시켜 상기 감지증폭기 구동신호로 출력하기 위한 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 페이즈 감지부는,
    상기 제1 지연부의 출력신호를 셋신호로 인가받고, 상기 제2 지연부의 출력신호를 리셋신호로 인가받기 위한 제1 RS 래치부와,
    상기 제1 지연부의 출력신호를 셋신호로 인가받고, 상기 제1 RS 래치부의 부출력을 리셋신호 인가받는 제2 RS 래치부와,
    상기 제2 RS 래치부의 정출력을 셋신호로 인가받고, 상기 제1 RS 래치부의 정출력을 리셋신호로 인가받는 제3 RS 래치부와,
    상기 제3 RS 래치부의 정출력을 반전시켜 상기 감지신호로 출력하기 위한 제2 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  7. 시작플래그와 종료플래그를 인가받아 활성화-구간신호를 생성하기 위한 신호 입력수단;
    제1 인버터 체인과 액티브저항과 커패시터를 포함하여, 상기 활성화-구간신호에 RC 지연을 부여하기 위한 RC 지연수단;
    상기 액티브저항의 저항값 변동 시 감지신호를 활성화하기 위한 변동 감지수단; 및
    상기 감지신호에 응답하여, 상기 액티브저항의 저항값 변동 시 상기 RC 지연부의 출력신호에 추가적인 지연을 부여하여, 구동신호로 출력하기 위한 추가 지연수단
    을 구비하는 반도체메모리소자.
  8. 제7항에 있어서,
    상기 변동 감지수단은,
    제2 인버터 체인과 액티브 저항을 포함하여 상기 활성화-구간신호를 지연시키기 위한 제1 지연부와,
    제3 인버터 체인을 포함하하여 상기 활성화-구간신호를 지연시키기 위한 제2 지연부와,
    상기 제1 및 제2 지연부의 출력신호 중 먼저 활성화되는 신호를 감지하여 감지신호로 출력하기 위한 페이즈 감지부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  9. 제8항에 있어서,
    상기 제1 및 제2 지연부는 동일한 지연을 갖도록 설계되는 것
    을 특징으로 하는 반도체메모리소자.
  10. 제9항에 있어서,
    상기 추가 지연부는,
    상기 RC 지연부의 출력신호를 지연 및 반전시키기 위한 제4 인버터 체인과,
    상기 제4 인버터 체인의 출력신호와 상기 감지신호를 입력으로 갖는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호와 상기 RC 지연부의 출력신호를 입력으로 갖는 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 반전시켜 상기 감지증폭기 구동신호로 출력하기 위한 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  11. 제10항에 있어서,
    상기 페이즈 감지부는,
    상기 제1 지연부의 출력신호를 셋신호로 인가받고, 상기 제2 지연부의 출력신호를 리셋신호로 인가받기 위한 제1 RS 래치부와,
    상기 제1 지연부의 출력신호를 셋신호로 인가받고, 상기 제1 RS 래치부의 부출력을 리셋신호 인가받는 제2 RS 래치부와,
    상기 제2 RS 래치부의 정출력을 셋신호로 인가받고, 상기 제1 RS 래치부의 정출력을 리셋신호로 인가받는 제3 RS 래치부와,
    상기 제3 RS 래치부의 정출력을 반전시켜 상기 감지신호로 출력하기 위한 제2 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
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