JPH08293198A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08293198A JPH08293198A JP9646295A JP9646295A JPH08293198A JP H08293198 A JPH08293198 A JP H08293198A JP 9646295 A JP9646295 A JP 9646295A JP 9646295 A JP9646295 A JP 9646295A JP H08293198 A JPH08293198 A JP H08293198A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】読出し専用の半導体記憶装置において、選択さ
れるべきワード線信号の立上がりに対し二重選択対策を
不要とし、メモリアクセス時間を高速化する。 【構成】メモリアレイ６と、センスアンプ８と、メモリ
データを出力端子に出力する出力回路１０と、アドレス
信号の変化を検出しパルス信号ＡＴＤを発生するアドレ
ス信号変化検出回路２とを有する半導体記憶装置におい
て、アドレス信号変化検出回路２の出力パルス信号ＡＴ
Ｄの後縁を遅延しパルス幅を伸長した制御信号φ１，φ
２，φ３を出力するディレイ制御回路３と、行アドレス
信号ＡＸＴに応じてメモリアレイ６のワード線を選択し
制御信号φ３のパルス幅期間のみ活性化し駆動する行デ
コーダ４と、この行デコーダ４の出力を非活性化する以
前に制御信号φ１により前記センスアンプ８の出力を入
力および保持し出力回路１０に出力するラッチ回路９と
を備えている。
れるべきワード線信号の立上がりに対し二重選択対策を
不要とし、メモリアクセス時間を高速化する。 【構成】メモリアレイ６と、センスアンプ８と、メモリ
データを出力端子に出力する出力回路１０と、アドレス
信号の変化を検出しパルス信号ＡＴＤを発生するアドレ
ス信号変化検出回路２とを有する半導体記憶装置におい
て、アドレス信号変化検出回路２の出力パルス信号ＡＴ
Ｄの後縁を遅延しパルス幅を伸長した制御信号φ１，φ
２，φ３を出力するディレイ制御回路３と、行アドレス
信号ＡＸＴに応じてメモリアレイ６のワード線を選択し
制御信号φ３のパルス幅期間のみ活性化し駆動する行デ
コーダ４と、この行デコーダ４の出力を非活性化する以
前に制御信号φ１により前記センスアンプ８の出力を入
力および保持し出力回路１０に出力するラッチ回路９と
を備えている。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に読出し専用の半導体記憶装置に関する。
特に読出し専用の半導体記憶装置に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置は、大容
量および多ビット出力の低価格メモリとして読出し専用
に用いられている。例えば、図９は読出し専用の半導体
記憶装置のメモリセルアレイ部の等価回路を示す回路図
である。
量および多ビット出力の低価格メモリとして読出し専用
に用いられている。例えば、図９は読出し専用の半導体
記憶装置のメモリセルアレイ部の等価回路を示す回路図
である。
【０００３】図９を参照すると、この読出し専用の半導
体記憶装置のメモリセルアレイ部は、電界効果トランジ
スタからなるメモリセルｎ個を縦に接続してなるＮＡＮ
Ｄ構造を採用している。プログラム方式の１つとして、
イオン注入により、“０”データをデプレッション・ト
ランジスタとして、“１”データをエンハンスメント・
トランジスタとして書込む方法があり、この方法の読出
し動作について説明する。
体記憶装置のメモリセルアレイ部は、電界効果トランジ
スタからなるメモリセルｎ個を縦に接続してなるＮＡＮ
Ｄ構造を採用している。プログラム方式の１つとして、
イオン注入により、“０”データをデプレッション・ト
ランジスタとして、“１”データをエンハンスメント・
トランジスタとして書込む方法があり、この方法の読出
し動作について説明する。
【０００４】選択するメモリセルのゲート電圧をワード
線選択回路である行デコーダの出力Ｘ０〜Ｘｎの１出力
により“Ｌ”レベルとし、非選択のメモリセルのゲート
電圧を行デコーダの出力により“Ｈ”レベルとする。
今、選択されるメモリセルのトランジスタがエンハンス
メント・トランジスタＥｎの場合、ゲート電圧は“Ｌ”
レベルのためトランジスタＥｎはオフ状態となりｎ個の
メモリセルを縦に接続してなるＮＡＮＤ型セル列に電流
は流れない。一方、選択されるべきメモリセルのトラン
ジスタがデプレッション・トランジスタＤｉの場合、ゲ
ート電圧によらずトランジスタＤｉは常にオン状態のた
め、ＮＡＮＤ型セル列を介してビット線Ｙｉに電流が流
れる。このように、電流の状態を検出することで、書込
まれたデータを読出すことができる。
線選択回路である行デコーダの出力Ｘ０〜Ｘｎの１出力
により“Ｌ”レベルとし、非選択のメモリセルのゲート
電圧を行デコーダの出力により“Ｈ”レベルとする。
今、選択されるメモリセルのトランジスタがエンハンス
メント・トランジスタＥｎの場合、ゲート電圧は“Ｌ”
レベルのためトランジスタＥｎはオフ状態となりｎ個の
メモリセルを縦に接続してなるＮＡＮＤ型セル列に電流
は流れない。一方、選択されるべきメモリセルのトラン
ジスタがデプレッション・トランジスタＤｉの場合、ゲ
ート電圧によらずトランジスタＤｉは常にオン状態のた
め、ＮＡＮＤ型セル列を介してビット線Ｙｉに電流が流
れる。このように、電流の状態を検出することで、書込
まれたデータを読出すことができる。
【０００５】しかし、大容量化の要請により、メモリセ
ルの微細化が進むにつれ、ゲート酸化膜も薄くなってき
ている。そのためスタンバイ状態及び通常読み出し時
に、常に非選択のワード線を“Ｈ”レベルの状態にしな
ければならないため、ゲート酸化膜破壊を起こし、メモ
リセルのデータが読み出し不能に至ったり、スタンバイ
時のリーク電流の増大を引き起こしていた。
ルの微細化が進むにつれ、ゲート酸化膜も薄くなってき
ている。そのためスタンバイ状態及び通常読み出し時
に、常に非選択のワード線を“Ｈ”レベルの状態にしな
ければならないため、ゲート酸化膜破壊を起こし、メモ
リセルのデータが読み出し不能に至ったり、スタンバイ
時のリーク電流の増大を引き起こしていた。
【０００６】そこで、選択するべきメモリセルを含めた
ＮＡＮＤ型セルを複数ブロックに分割し、選択すべきメ
モリセルが含まれる非選択ワード選択信号をすべて
“Ｈ”レベルとし、それ以外のセルブロックはすべての
ワード線信号を“Ｌ”レベルにする行デコーダを採用し
た読出し専用の半導体記憶装置が用いられるようになっ
た。たとえば、図１０は、特願平６ー１０９８５８に示
されている読出し専用の半導体記憶装置の行デコーダ全
体を示した回路図である。
ＮＡＮＤ型セルを複数ブロックに分割し、選択すべきメ
モリセルが含まれる非選択ワード選択信号をすべて
“Ｈ”レベルとし、それ以外のセルブロックはすべての
ワード線信号を“Ｌ”レベルにする行デコーダを採用し
た読出し専用の半導体記憶装置が用いられるようになっ
た。たとえば、図１０は、特願平６ー１０９８５８に示
されている読出し専用の半導体記憶装置の行デコーダ全
体を示した回路図である。
【０００７】図１０を参照すると、この従来の読出し専
用の半導体記憶装置の行デコーダは、ブロック選択プリ
デコード回路４１、ワード選択プリデコード回路４２、
ワード選択回路４３、メモリセルブロックの数に応じて
複数個配置されるデコードブロック回路４４１〜４４ｍ
とを備えている。
用の半導体記憶装置の行デコーダは、ブロック選択プリ
デコード回路４１、ワード選択プリデコード回路４２、
ワード選択回路４３、メモリセルブロックの数に応じて
複数個配置されるデコードブロック回路４４１〜４４ｍ
とを備えている。
【０００８】ブロック選択プリデコード回路４１は、ア
ドレス信号Ａ３、Ａ４入力をデコードしブロック選択プ
リデコード信号ＸＳ２を生成し、アドレス信号Ａ５、Ａ
６入力をデコードしブロック選択プリデコード信号ＸＳ
１を生成する。ワード選択プリデコード回路４２は、ア
ドレス信号Ａ１、Ａ２を入力しデコードしてワード選択
プリデコード信号ＸＰ１〜ＸＰｎ／２を生成する。ワー
ド選択回路４３は、アドレス信号Ａ０を入力して、ワー
ド選択信号ＷＳ１を生成する。
ドレス信号Ａ３、Ａ４入力をデコードしブロック選択プ
リデコード信号ＸＳ２を生成し、アドレス信号Ａ５、Ａ
６入力をデコードしブロック選択プリデコード信号ＸＳ
１を生成する。ワード選択プリデコード回路４２は、ア
ドレス信号Ａ１、Ａ２を入力しデコードしてワード選択
プリデコード信号ＸＰ１〜ＸＰｎ／２を生成する。ワー
ド選択回路４３は、アドレス信号Ａ０を入力して、ワー
ド選択信号ＷＳ１を生成する。
【０００９】デコードブロック回路４４１は、２入力Ｎ
ＡＮＤ及びインバーターで構成されブロック選択信号Ｓ
１を出力するセレクト部４４Ｓ、ブロック選択信号Ｓ１
およびワード選択信号ＷＳ１またはその反転信号を入力
とする２入力ＮＡＮＤおよびそのインバーターでそれぞ
れ構成され第１のワード選択用制御信号ＷＳ１およびそ
の反転信号ＷＳ１ならびに第２のワード選択用制御信号
ＷＳ２及びその反転信号ＷＳ２Ｂを出力するワードセレ
クト部４４Ｗと、これらワードセレクト部４４Ｗの出力
に制御されるＮ型トランジスタＮ１１，Ｎ１２，Ｎ２
１，Ｎ２２からなり１メモリセルブロックに必要なワー
ド線信号Ｘ００からＸ０ｎの本数に応じて複数個配置さ
れ行デコーダ出力を出力するデコード部４４Ｄとから構
成されている。
ＡＮＤ及びインバーターで構成されブロック選択信号Ｓ
１を出力するセレクト部４４Ｓ、ブロック選択信号Ｓ１
およびワード選択信号ＷＳ１またはその反転信号を入力
とする２入力ＮＡＮＤおよびそのインバーターでそれぞ
れ構成され第１のワード選択用制御信号ＷＳ１およびそ
の反転信号ＷＳ１ならびに第２のワード選択用制御信号
ＷＳ２及びその反転信号ＷＳ２Ｂを出力するワードセレ
クト部４４Ｗと、これらワードセレクト部４４Ｗの出力
に制御されるＮ型トランジスタＮ１１，Ｎ１２，Ｎ２
１，Ｎ２２からなり１メモリセルブロックに必要なワー
ド線信号Ｘ００からＸ０ｎの本数に応じて複数個配置さ
れ行デコーダ出力を出力するデコード部４４Ｄとから構
成されている。
【００１０】次に、図１０およびその動作の１例を示す
タイミング図である図１１を参照して、従来例の動作を
説明する。
タイミング図である図１１を参照して、従来例の動作を
説明する。
【００１１】まず、図１１に示した区間１において、ア
ドレス信号Ａ３、Ａ４、Ａ５、Ａ６によりブロック選択
プリデコード信号ＸＳ１，ＸＳ２が、それぞれ“Ｈ”レ
ベルになると、ブロック選択プリデコード信号ＸＳ１，
ＸＳ２を入力とするブロック選択信号Ｓ１が“Ｈ”レベ
ルとなりデコードブロック回路４４１のみが選択状態と
なる。他のアドレス信号Ａ１、Ａ２により、ワード選択
プリデコード回路４２のうちＸＰ１信号のみが活性化さ
れ“Ｌ”レベルとなり、ＸＰ２〜ＸＰｎ／２はすべて
“Ｈ”レベルとなる。また、アドレス信号Ａ０によりワ
ード選択信号ＷＳ１が“Ｌ”レベルであり、第１のワー
ド選択用制御信号ＷＳ１およびその反転信号ＷＳ１Ｂ
は、それぞれ、“Ｈ”レベルおよび“Ｌ”レベルとな
る。また、第２のワード選択用制御信号ＷＳ２およびそ
の反転信号ＷＳ２Ｂは、それぞれ、“Ｌ”レベルおよび
“Ｈ”レベルとなる。
ドレス信号Ａ３、Ａ４、Ａ５、Ａ６によりブロック選択
プリデコード信号ＸＳ１，ＸＳ２が、それぞれ“Ｈ”レ
ベルになると、ブロック選択プリデコード信号ＸＳ１，
ＸＳ２を入力とするブロック選択信号Ｓ１が“Ｈ”レベ
ルとなりデコードブロック回路４４１のみが選択状態と
なる。他のアドレス信号Ａ１、Ａ２により、ワード選択
プリデコード回路４２のうちＸＰ１信号のみが活性化さ
れ“Ｌ”レベルとなり、ＸＰ２〜ＸＰｎ／２はすべて
“Ｈ”レベルとなる。また、アドレス信号Ａ０によりワ
ード選択信号ＷＳ１が“Ｌ”レベルであり、第１のワー
ド選択用制御信号ＷＳ１およびその反転信号ＷＳ１Ｂ
は、それぞれ、“Ｈ”レベルおよび“Ｌ”レベルとな
る。また、第２のワード選択用制御信号ＷＳ２およびそ
の反転信号ＷＳ２Ｂは、それぞれ、“Ｌ”レベルおよび
“Ｈ”レベルとなる。
【００１２】ワード選択プリデコード信号ＸＰ１をソー
スに入力するトランジスタＮ１１は、ゲート電圧を第１
のワード選択用制御信号ＷＳ１により制御されるためオ
ン状態となる。一方、ブロック選択信号Ｓ１にソースに
入力するトランジスタＮ１２は、ゲート電圧を反転信号
ＷＳ１Ｂより供給されるためオフ状態となる。従って、
ワード線信号Ｘ００は、その電位をトランジスタＮ１１
を介したＸＰ１より供給され選択状態すなわち“Ｌ”レ
ベルとなる。
スに入力するトランジスタＮ１１は、ゲート電圧を第１
のワード選択用制御信号ＷＳ１により制御されるためオ
ン状態となる。一方、ブロック選択信号Ｓ１にソースに
入力するトランジスタＮ１２は、ゲート電圧を反転信号
ＷＳ１Ｂより供給されるためオフ状態となる。従って、
ワード線信号Ｘ００は、その電位をトランジスタＮ１１
を介したＸＰ１より供給され選択状態すなわち“Ｌ”レ
ベルとなる。
【００１３】ワード選択プリデコード信号ＸＰ１をソー
スに入力するトランジスタＮ２１は、ゲート電圧を第２
のワード選択用制御信号ＷＳ２により制御されるためオ
フ状態となる。一方、ブロック選択信号Ｓ１にソースに
入力するトランジスタＮ２２は、ゲート電圧を反転信号
ＷＳ２Ｂより制御されるためオン状態となる。従って、
ワード線信号Ｘ０１は、その電位をトランジスタＮ２２
を介したブロック選択信号Ｓ１より供給され非選択状態
すなわち“Ｈ”レベルとなる。
スに入力するトランジスタＮ２１は、ゲート電圧を第２
のワード選択用制御信号ＷＳ２により制御されるためオ
フ状態となる。一方、ブロック選択信号Ｓ１にソースに
入力するトランジスタＮ２２は、ゲート電圧を反転信号
ＷＳ２Ｂより制御されるためオン状態となる。従って、
ワード線信号Ｘ０１は、その電位をトランジスタＮ２２
を介したブロック選択信号Ｓ１より供給され非選択状態
すなわち“Ｈ”レベルとなる。
【００１４】同様にして、他のワード線信号Ｘ０２〜Ｘ
０ｎはすべて非選択状態の“Ｈ”レベルとなり、ワード
線信号Ｘ００に対応したメモリセルのみが選択状態とな
る。
０ｎはすべて非選択状態の“Ｈ”レベルとなり、ワード
線信号Ｘ００に対応したメモリセルのみが選択状態とな
る。
【００１５】次に区間２においては、アドレス信号Ａ０
によりワード選択信号ＷＳ１が“Ｈ”レベルとなり、第
１のワード選択用制御信号ＷＳ１およびその反転信号Ｗ
Ｓ１Ｂは、それぞれ、“Ｌ”レベルおよび“Ｈ”レベル
となる。また、第２のワード選択用制御信号ＷＳ２およ
びその反転信号ＷＳ２Ｂは、それぞれ、“Ｈ”レベルお
よび“Ｌ”レベルとなる。
によりワード選択信号ＷＳ１が“Ｈ”レベルとなり、第
１のワード選択用制御信号ＷＳ１およびその反転信号Ｗ
Ｓ１Ｂは、それぞれ、“Ｌ”レベルおよび“Ｈ”レベル
となる。また、第２のワード選択用制御信号ＷＳ２およ
びその反転信号ＷＳ２Ｂは、それぞれ、“Ｈ”レベルお
よび“Ｌ”レベルとなる。
【００１６】ワード選択プリデコード信号ＸＰ１をソー
スに入力するトランジスタＮ１１は、ゲート電圧を第１
のワード選択用制御信号ＷＳ１により制御されるためオ
フ状態となる。一方、ブロック選択信号Ｓ１にソースに
入力するトランジスタＮ１２は、ゲート電圧を反転信号
ＷＳ１Ｂより供給されるためオン状態となる。従って、
ワード線信号Ｘ００は、その電位をトランジスタＮ１２
を介したブロック選択信号Ｓ１より供給されひ選択状態
すなわち“Ｈ”レベルとなる。
スに入力するトランジスタＮ１１は、ゲート電圧を第１
のワード選択用制御信号ＷＳ１により制御されるためオ
フ状態となる。一方、ブロック選択信号Ｓ１にソースに
入力するトランジスタＮ１２は、ゲート電圧を反転信号
ＷＳ１Ｂより供給されるためオン状態となる。従って、
ワード線信号Ｘ００は、その電位をトランジスタＮ１２
を介したブロック選択信号Ｓ１より供給されひ選択状態
すなわち“Ｈ”レベルとなる。
【００１７】ワード選択プリデコード信号ＸＰ１をソー
スに入力するトランジスタＮ２１は、ゲート電圧を第２
のワード選択用制御信号ＷＳ２により制御されるためオ
ン状態となる。一方、ブロック選択信号Ｓ１にソースに
入力するトランジスタＮ２２は、ゲート電圧を反転信号
ＷＳ２Ｂより制御されるためオフ状態となる。従って、
ワード線信号Ｘ０１は、その電位をトランジスタＮ２１
を介したワード選択プリデコード信号ＸＰ１より供給さ
れ選択状態すなわち“Ｌ”レベルとなる。
スに入力するトランジスタＮ２１は、ゲート電圧を第２
のワード選択用制御信号ＷＳ２により制御されるためオ
ン状態となる。一方、ブロック選択信号Ｓ１にソースに
入力するトランジスタＮ２２は、ゲート電圧を反転信号
ＷＳ２Ｂより制御されるためオフ状態となる。従って、
ワード線信号Ｘ０１は、その電位をトランジスタＮ２１
を介したワード選択プリデコード信号ＸＰ１より供給さ
れ選択状態すなわち“Ｌ”レベルとなる。
【００１８】同様にして、他のワード線信号Ｘ０２〜Ｘ
０ｎはすべて非選択状態の“Ｈ”レベルとなり、ワード
線信号Ｘ０１に対応したメモリセルのみが選択状態とな
る。
０ｎはすべて非選択状態の“Ｈ”レベルとなり、ワード
線信号Ｘ０１に対応したメモリセルのみが選択状態とな
る。
【００１９】このとき、他のデコードブロック回路４４
２〜４４ｍの出力は、全て“Ｌ”レベルとなっている
が、メモリセル列とビット線Ｙｉとを接続するトランジ
スタがオフ状態であるので、非選択状態となっている。
２〜４４ｍの出力は、全て“Ｌ”レベルとなっている
が、メモリセル列とビット線Ｙｉとを接続するトランジ
スタがオフ状態であるので、非選択状態となっている。
【００２０】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、図１１に示す区間２，３，４のａ，ｂ，ｃに
おいて、選択ワード線と非選択ワード線の切り替わりが
かならず発生する。上記の動作区間においては、特にメ
モリセルの二重選択が発生し、動作速度の低下を招くと
いう問題がしばしば発生するという問題点がある。
装置では、図１１に示す区間２，３，４のａ，ｂ，ｃに
おいて、選択ワード線と非選択ワード線の切り替わりが
かならず発生する。上記の動作区間においては、特にメ
モリセルの二重選択が発生し、動作速度の低下を招くと
いう問題がしばしば発生するという問題点がある。
【００２１】この二重選択動作について、半導体記憶装
置の使用電源電圧を一般的に用いられている５ｖである
として説明する。
置の使用電源電圧を一般的に用いられている５ｖである
として説明する。
【００２２】図１２は、従来の行デコーダ回路における
非選択ワード線と選択ワード線の出力波形の電源電圧依
存性を示す特性図である。
非選択ワード線と選択ワード線の出力波形の電源電圧依
存性を示す特性図である。
【００２３】今、メモリセルトランジスタしきい値をＶ
ｔｃとした場合、非選択ワード線Ｘ００は電源電圧が高
くなるに従い、立ち上がり速度は速くなっていくが、選
択ワード線Ｘ０１は、電源電圧レベルからしきい値レベ
ルまで立ち下がらなければならず、速度が低下してい
く。
ｔｃとした場合、非選択ワード線Ｘ００は電源電圧が高
くなるに従い、立ち上がり速度は速くなっていくが、選
択ワード線Ｘ０１は、電源電圧レベルからしきい値レベ
ルまで立ち下がらなければならず、速度が低下してい
く。
【００２４】また、図１３は、メモリセルトランジスタ
しきい値Ｖｔｃとそれぞれワード線信号Ｘ００とＸ０１
の交差する時間、すなわち、メモリセルのアクセス時間
の電源電圧依存性を示す特性図である。
しきい値Ｖｔｃとそれぞれワード線信号Ｘ００とＸ０１
の交差する時間、すなわち、メモリセルのアクセス時間
の電源電圧依存性を示す特性図である。
【００２５】この例では、電源電圧２．５ｖのときワー
ド線信号Ｘ００とＸ０１のスピードは同等である。電源
電圧が２．５ｖ以下のとき、非選択ワード線信号Ｘ００
のスピードは選択ワード線信号Ｘ０１のスピードより遅
いため、このとき、二重選択状態となる。この時、５ｖ
を中心として電源電圧が低くなれば、この二重選択期間
の幅よりも周辺回路の動作により製品のスピードが決定
され、製品の動作にはさほど影響をおよぼさない。
ド線信号Ｘ００とＸ０１のスピードは同等である。電源
電圧が２．５ｖ以下のとき、非選択ワード線信号Ｘ００
のスピードは選択ワード線信号Ｘ０１のスピードより遅
いため、このとき、二重選択状態となる。この時、５ｖ
を中心として電源電圧が低くなれば、この二重選択期間
の幅よりも周辺回路の動作により製品のスピードが決定
され、製品の動作にはさほど影響をおよぼさない。
【００２６】一方、電源電圧３ｖ時点ではｔｄ３、さら
に電源電圧７ｖ時点ではワード線信号Ｘ００とＸ０１の
スピード差（ｔｄ７）が広がって行く。すなわちこの区
間（ｔｄ３〜ｔｄ７）は、逆に二重選択マージンが確保
される期間である。ところが、電源電圧５ｖ以上では、
周辺回路の動作速度は速くなるが、二重選択マージンは
確保されるものの、選択ワード線信号のスピードは遅く
なりメモリセルの選択速度が遅くなるため、外部出力は
遅くなってしまうという現象が発生する。このため、高
電圧側でのスピード悪化を発生させ、製品の動作保証マ
ージンが狭まってしまっていた。
に電源電圧７ｖ時点ではワード線信号Ｘ００とＸ０１の
スピード差（ｔｄ７）が広がって行く。すなわちこの区
間（ｔｄ３〜ｔｄ７）は、逆に二重選択マージンが確保
される期間である。ところが、電源電圧５ｖ以上では、
周辺回路の動作速度は速くなるが、二重選択マージンは
確保されるものの、選択ワード線信号のスピードは遅く
なりメモリセルの選択速度が遅くなるため、外部出力は
遅くなってしまうという現象が発生する。このため、高
電圧側でのスピード悪化を発生させ、製品の動作保証マ
ージンが狭まってしまっていた。
【００２７】一方、二重選択マージンを採るためアドレ
ス信号の入力に同期して外部クロックパルスに対応して
ワード線を強制的に非選択状態にさせることにより、ワ
ード線の二重選択マージンを確保する方法が特開平１ー
１１２５８９号公報に掲載されている。しかしこの方法
によれば、外部クロックパルスにより強制的に選択ワー
ド線信号を非選択状態とするため、半導体読み出し専用
記憶装置の読み出し方式に適用した場合、ワード線に寄
生するメモリセルの負荷容量を一時期に高速にチャージ
するため、電源ノイズの発生により誤動作を発生する可
能性が高い。
ス信号の入力に同期して外部クロックパルスに対応して
ワード線を強制的に非選択状態にさせることにより、ワ
ード線の二重選択マージンを確保する方法が特開平１ー
１１２５８９号公報に掲載されている。しかしこの方法
によれば、外部クロックパルスにより強制的に選択ワー
ド線信号を非選択状態とするため、半導体読み出し専用
記憶装置の読み出し方式に適用した場合、ワード線に寄
生するメモリセルの負荷容量を一時期に高速にチャージ
するため、電源ノイズの発生により誤動作を発生する可
能性が高い。
【００２８】また、選択ワード線信号の速度も前述のよ
うに電源電圧レベルより立ち下がるため、セルの選択ス
ピードは高電圧になるに従い遅くなるので、高電圧側で
の動作マージン確保はできない。さらに、特に大容量・
多ビット出力、また低価格を要求される半導体読み出し
専用記憶装置においては、新たにアドレス信号入力を追
加しなければならず、新たな多ピンのパッケージが必要
となるため、コストが高くなると同時にシステムなどへ
の実装面積も増えるデメリットがあるため、ここでは、
具体的な図面による説明は省略する。
うに電源電圧レベルより立ち下がるため、セルの選択ス
ピードは高電圧になるに従い遅くなるので、高電圧側で
の動作マージン確保はできない。さらに、特に大容量・
多ビット出力、また低価格を要求される半導体読み出し
専用記憶装置においては、新たにアドレス信号入力を追
加しなければならず、新たな多ピンのパッケージが必要
となるため、コストが高くなると同時にシステムなどへ
の実装面積も増えるデメリットがあるため、ここでは、
具体的な図面による説明は省略する。
【００２９】従って、本発明の目的は、読出し専用の半
導体記憶装置において、選択されるべきワード線信号の
立上がりに対し二重選択対策を不要とし、メモリアクセ
ス時間を高速化することにある。
導体記憶装置において、選択されるべきワード線信号の
立上がりに対し二重選択対策を不要とし、メモリアクセ
ス時間を高速化することにある。
【００３０】
【課題を解決するための手段】そのため、本発明による
半導体記憶装置は、複数のメモリセルをアレイ状に配置
したメモリアレイと、行および列アドレス信号により指
定されたメモリセルのメモリデータをセンスするセンス
アンプと、前記メモリデータを出力端子に出力する出力
回路と、前記行および列アドレス信号の変化を検出しパ
ルス信号を発生するアドレス信号変化検出回路とを有す
る半導体記憶装置において、前記アドレス信号変化検出
回路の出力パルス信号の後縁を遅延しパルス幅を伸長し
た制御信号を出力するディレイ制御回路と、前記行アド
レス信号に応じて前記メモリアレイのワード線を選択し
前記制御信号のパルス幅期間のみ活性化し駆動する行デ
コーダと、この行デコーダの出力を非活性化する以前に
前記制御信号により前記センスアンプの出力を入力およ
び保持し前記出力回路に出力するラッチ回路とを備えて
いる。
半導体記憶装置は、複数のメモリセルをアレイ状に配置
したメモリアレイと、行および列アドレス信号により指
定されたメモリセルのメモリデータをセンスするセンス
アンプと、前記メモリデータを出力端子に出力する出力
回路と、前記行および列アドレス信号の変化を検出しパ
ルス信号を発生するアドレス信号変化検出回路とを有す
る半導体記憶装置において、前記アドレス信号変化検出
回路の出力パルス信号の後縁を遅延しパルス幅を伸長し
た制御信号を出力するディレイ制御回路と、前記行アド
レス信号に応じて前記メモリアレイのワード線を選択し
前記制御信号のパルス幅期間のみ活性化し駆動する行デ
コーダと、この行デコーダの出力を非活性化する以前に
前記制御信号により前記センスアンプの出力を入力およ
び保持し前記出力回路に出力するラッチ回路とを備えて
いる。
【００３１】さらに、前記行デコーダは、前記行アドレ
ス信号の１部アドレス信号群をデコードしブロック選択
プリデコード信号を出力するブロック選択プリデコード
回路と、前記行アドレス信号の残りアドレス信号群をデ
コードしワード選択プリデコード信号を出力するワード
選択プリデコード回路と、前記ブロック選択プリデコー
ド信号の論理組合せ信号および前記制御信号の論理積出
力により前記ワード選択プリデコード信号に対応した前
記メモリアレイのワード線を選択し前記制御信号のパル
ス幅期間のみ活性化し駆動する複数のデコードブロック
回路とから構成されている。
ス信号の１部アドレス信号群をデコードしブロック選択
プリデコード信号を出力するブロック選択プリデコード
回路と、前記行アドレス信号の残りアドレス信号群をデ
コードしワード選択プリデコード信号を出力するワード
選択プリデコード回路と、前記ブロック選択プリデコー
ド信号の論理組合せ信号および前記制御信号の論理積出
力により前記ワード選択プリデコード信号に対応した前
記メモリアレイのワード線を選択し前記制御信号のパル
ス幅期間のみ活性化し駆動する複数のデコードブロック
回路とから構成されている。
【００３２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００３３】図１は、本発明の半導体記憶装置の１実施
例を示すブロック図である。
例を示すブロック図である。
【００３４】図１を参照すると、本実施例の半導体記憶
装置は、複数のメモリセルをアレイ状に配置したメモリ
アレイ６と、行および列アドレス信号により指定された
メモリセルのメモリデータをセンスするセンスアンプ８
と、メモリデータを出力端子に出力する出力回路１０
と、行および列アドレス信号の変化を検出しパルス信号
ＡＴＤを発生するアドレス信号変化検出回路２とを有す
る半導体記憶装置において、アドレス信号変化検出回路
２の出力パルス信号ＡＴＤの後縁を遅延しパルス幅を伸
長した制御信号φ１，φ２，φ３を出力するディレイ制
御回路３と、行アドレス信号ＡＸＴに応じてメモリアレ
イ６のワード線を選択し制御信号φ３のパルス幅期間の
み活性化し駆動する行デコーダ４と、この行デコーダ４
の出力を非活性化する以前に制御信号φ１により前記セ
ンスアンプ８の出力を入力および保持し出力回路１０に
出力するラッチ回路９とを備えている。
装置は、複数のメモリセルをアレイ状に配置したメモリ
アレイ６と、行および列アドレス信号により指定された
メモリセルのメモリデータをセンスするセンスアンプ８
と、メモリデータを出力端子に出力する出力回路１０
と、行および列アドレス信号の変化を検出しパルス信号
ＡＴＤを発生するアドレス信号変化検出回路２とを有す
る半導体記憶装置において、アドレス信号変化検出回路
２の出力パルス信号ＡＴＤの後縁を遅延しパルス幅を伸
長した制御信号φ１，φ２，φ３を出力するディレイ制
御回路３と、行アドレス信号ＡＸＴに応じてメモリアレ
イ６のワード線を選択し制御信号φ３のパルス幅期間の
み活性化し駆動する行デコーダ４と、この行デコーダ４
の出力を非活性化する以前に制御信号φ１により前記セ
ンスアンプ８の出力を入力および保持し出力回路１０に
出力するラッチ回路９とを備えている。
【００３５】その他、関連ブロックとして、アドレス信
号入力回路１，列デコーダ５，列セレクタ７が図示され
ている。
号入力回路１，列デコーダ５，列セレクタ７が図示され
ている。
【００３６】次に、図１およびその動作の１例を示すタ
イミング図である図２を参照して、本実施例の半導体記
憶装置の動作を説明する。この実施例の半導体記憶装置
は、外部よりアドレス入力信号ＡＹ，ＡＸが与えられる
と、アドレス入力回路１によりおのおのＡＹＴ，ＡＸＴ
が出力され、それぞれ列デコーダ５と行デコーダ４に入
力する。列デコーダ出力Ｙは列セレクタ７に入力し、メ
モリセルアレイ６の所望のビット線を選択状態とする。
イミング図である図２を参照して、本実施例の半導体記
憶装置の動作を説明する。この実施例の半導体記憶装置
は、外部よりアドレス入力信号ＡＹ，ＡＸが与えられる
と、アドレス入力回路１によりおのおのＡＹＴ，ＡＸＴ
が出力され、それぞれ列デコーダ５と行デコーダ４に入
力する。列デコーダ出力Ｙは列セレクタ７に入力し、メ
モリセルアレイ６の所望のビット線を選択状態とする。
【００３７】また、ＡＹＴ，ＡＸＴは、同時にアドレス
信号変化検出回路２に入力し、アドレス信号変化検出回
路２からはアドレス変化検出パルス信号ＡＴＤが発生さ
れる。パルス信号ＡＴＤを入力するディレイ制御回路３
は、パルス信号ＡＴＤの後縁をｔｄ１だけ遅延しパルス
幅を伸長した制御信号φ１，ｔｄ２だけ遅延しパルス幅
を伸長した制御信号φ２，ｔｄ３だけ遅延しパルス幅を
伸長した制御信号φ３を出力する。ここで、φ１，φ
２，φ３のパルス幅の関係は、φ１＜φ２＜φ３となっ
ている。
信号変化検出回路２に入力し、アドレス信号変化検出回
路２からはアドレス変化検出パルス信号ＡＴＤが発生さ
れる。パルス信号ＡＴＤを入力するディレイ制御回路３
は、パルス信号ＡＴＤの後縁をｔｄ１だけ遅延しパルス
幅を伸長した制御信号φ１，ｔｄ２だけ遅延しパルス幅
を伸長した制御信号φ２，ｔｄ３だけ遅延しパルス幅を
伸長した制御信号φ３を出力する。ここで、φ１，φ
２，φ３のパルス幅の関係は、φ１＜φ２＜φ３となっ
ている。
【００３８】制御信号φ２の立上がりと同時にセンスア
ンプ８は活性状態、出力回路１０は非活性状態となり、
制御信号φ１の立上がりと同時にラッチ回路９は活性状
態となりデータラッチ可能となる。制御信号φ３は行デ
コーダ４に入力し、アドレス信号入力回路の出力ＡＸＴ
と合わせて初めて活性状態となり、メモリセルアレイ６
のワード線信号Ｘは制御信号φ３の立上がりと同時に選
択状態となる。ワード線信号Ｘで選択されたメモリセル
のデータは、あらかじめ選択されている列セレクタ７を
通してセンスアンプ８に伝達し、ワード線信号Ｘより遅
延時間ｔｄｓ内に増幅されデータＤ０を出力する。Ｄ０
はラッチ回路９に入力しＤＬ０なる出力を出力回路１０
に伝達する。出力回路１０は非活性状態のため外部出力
端子Ｄｏｕｔは高抵抗状態となっている。
ンプ８は活性状態、出力回路１０は非活性状態となり、
制御信号φ１の立上がりと同時にラッチ回路９は活性状
態となりデータラッチ可能となる。制御信号φ３は行デ
コーダ４に入力し、アドレス信号入力回路の出力ＡＸＴ
と合わせて初めて活性状態となり、メモリセルアレイ６
のワード線信号Ｘは制御信号φ３の立上がりと同時に選
択状態となる。ワード線信号Ｘで選択されたメモリセル
のデータは、あらかじめ選択されている列セレクタ７を
通してセンスアンプ８に伝達し、ワード線信号Ｘより遅
延時間ｔｄｓ内に増幅されデータＤ０を出力する。Ｄ０
はラッチ回路９に入力しＤＬ０なる出力を出力回路１０
に伝達する。出力回路１０は非活性状態のため外部出力
端子Ｄｏｕｔは高抵抗状態となっている。
【００３９】遅延時間ｔｄｓの後、制御信号φ１が立ち
下がると同時にラッチ回路９は、センスアンプ出力Ｄ０
の伝達を断ち切り内部保持状態となる。次ぎに制御信号
φ２が立ち下がり、センスアンプ８は非活性状態となる
と同時に、出力回路１０が活性状態となるため、ラッチ
回路９にて保持されていたデータＤＬ０が出力信号Ｄｏ
ｕｔとして出力される。さらに、制御信号φ２の立ち下
がり後、制御信号φ３が立ち下がることにより、行デコ
ーダ４は非活性状態となる。
下がると同時にラッチ回路９は、センスアンプ出力Ｄ０
の伝達を断ち切り内部保持状態となる。次ぎに制御信号
φ２が立ち下がり、センスアンプ８は非活性状態となる
と同時に、出力回路１０が活性状態となるため、ラッチ
回路９にて保持されていたデータＤＬ０が出力信号Ｄｏ
ｕｔとして出力される。さらに、制御信号φ２の立ち下
がり後、制御信号φ３が立ち下がることにより、行デコ
ーダ４は非活性状態となる。
【００４０】従来より、アドレス信号変化検出回路２お
よびディレイ制御回路３の出力は、センスアンプ８の高
速化のためのイコライズ信号や、出力回路１０の電源・
ＧＮＤノイズ対策とした出力回路制御用信号として用い
られている。しかし、本発明では、さらに、制御信号φ
３により行デコーダ４を制御し、次アドレス信号に変化
し次の読出し動作が開始する以前に行デコーダ４の出力
であるワード線信号Ｘを全て非活性状態とし、読出し期
間におけるワード線信号Ｘの二重選択状態を回避してい
る。同時に、センスアンプ８の出力を入力および保持し
出力回路１０に出力するラッチ回路９を備えることによ
り、出力信号Ｄｏｕｔの出力タイミングにおいて従来例
とのコンパチビリティを維持している。
よびディレイ制御回路３の出力は、センスアンプ８の高
速化のためのイコライズ信号や、出力回路１０の電源・
ＧＮＤノイズ対策とした出力回路制御用信号として用い
られている。しかし、本発明では、さらに、制御信号φ
３により行デコーダ４を制御し、次アドレス信号に変化
し次の読出し動作が開始する以前に行デコーダ４の出力
であるワード線信号Ｘを全て非活性状態とし、読出し期
間におけるワード線信号Ｘの二重選択状態を回避してい
る。同時に、センスアンプ８の出力を入力および保持し
出力回路１０に出力するラッチ回路９を備えることによ
り、出力信号Ｄｏｕｔの出力タイミングにおいて従来例
とのコンパチビリティを維持している。
【００４１】図３は、本実施例の半導体記憶装置におけ
る行デコーダ４部分の構成例１を示す回路図である。図
３を参照すると、本構成例の行デコーダは、行アドレス
信号Ａ０〜Ａ６の１部アドレス信号群Ａ３〜Ａ６をデコ
ードしブロック選択プリデコード信号ＸＳ１，ＸＳ２を
出力するブロック選択プリデコード回路４１と、行アド
レス信号Ａ０〜Ａ６の残りアドレス信号群Ａ０〜Ａ２を
デコードしワード選択プリデコード信号ＸＰ１〜ＸＰｎ
を出力するワード選択プリデコード回路４２と、ブロッ
ク選択プリデコード信号ＸＳ１，ＸＳ２の論理組合せ信
号および制御信号φ３の論理積出力によりワード選択プ
リデコード信号ＸＰ１〜ＸＰｎに対応したメモリアレイ
のワード線を選択し制御信号φ３のパルス幅期間のみ活
性化し駆動する複数のデコードブロック回路４４１〜４
４ｍとから構成されている。
る行デコーダ４部分の構成例１を示す回路図である。図
３を参照すると、本構成例の行デコーダは、行アドレス
信号Ａ０〜Ａ６の１部アドレス信号群Ａ３〜Ａ６をデコ
ードしブロック選択プリデコード信号ＸＳ１，ＸＳ２を
出力するブロック選択プリデコード回路４１と、行アド
レス信号Ａ０〜Ａ６の残りアドレス信号群Ａ０〜Ａ２を
デコードしワード選択プリデコード信号ＸＰ１〜ＸＰｎ
を出力するワード選択プリデコード回路４２と、ブロッ
ク選択プリデコード信号ＸＳ１，ＸＳ２の論理組合せ信
号および制御信号φ３の論理積出力によりワード選択プ
リデコード信号ＸＰ１〜ＸＰｎに対応したメモリアレイ
のワード線を選択し制御信号φ３のパルス幅期間のみ活
性化し駆動する複数のデコードブロック回路４４１〜４
４ｍとから構成されている。
【００４２】これらのメモリセルブロックの数に応じて
複数個配置されるデコードブロック回路は、ブロック選
択プリデコード信号ＸＳ１，ＸＳ２の論理組合せ信号お
よび制御信号φ３を入力とする論理積手段からなりワー
ド選択用制御信号Ｓ１およびその反転信号Ｓ１Ｂを出力
するセレクト部４４Ｓと、ワード選択用制御信号Ｓ１お
よびその反転信号Ｓ１Ｂによりワード選択プリデコード
信号ＸＰ１〜ＸＰｎに対応したメモリアレイのワード線
を選択し制御信号φ３のパルス幅期間のみ活性化し駆動
する複数のデコード部４４Ｄとからなる。
複数個配置されるデコードブロック回路は、ブロック選
択プリデコード信号ＸＳ１，ＸＳ２の論理組合せ信号お
よび制御信号φ３を入力とする論理積手段からなりワー
ド選択用制御信号Ｓ１およびその反転信号Ｓ１Ｂを出力
するセレクト部４４Ｓと、ワード選択用制御信号Ｓ１お
よびその反転信号Ｓ１Ｂによりワード選択プリデコード
信号ＸＰ１〜ＸＰｎに対応したメモリアレイのワード線
を選択し制御信号φ３のパルス幅期間のみ活性化し駆動
する複数のデコード部４４Ｄとからなる。
【００４３】さらに、セレクト部４４Ｓは、制御信号φ
３をゲートに入力するＰ型トランジスタＰ１およびＮ型
トランジスタん３の間にブロック選択プリデコード信号
ＸＳ１，ＸＳ２をゲートに入力するＮ型トランジスタＮ
１，Ｎ２を直列接続しＰ型トランジスタＰ１との直列接
続点よりワード選択用制御信号Ｓ１を出力する回路とワ
ード選択用制御信号の反転信号Ｓ１Ｂを出力するインバ
ータＩＶ１とからなる。
３をゲートに入力するＰ型トランジスタＰ１およびＮ型
トランジスタん３の間にブロック選択プリデコード信号
ＸＳ１，ＸＳ２をゲートに入力するＮ型トランジスタＮ
１，Ｎ２を直列接続しＰ型トランジスタＰ１との直列接
続点よりワード選択用制御信号Ｓ１を出力する回路とワ
ード選択用制御信号の反転信号Ｓ１Ｂを出力するインバ
ータＩＶ１とからなる。
【００４４】また、デコード部４４Ｄは、ワード選択プ
リデコード信号ＸＰ１〜ＸＰｎとメモリアレイのワード
線との間にワード選択用制御信号Ｓ１をゲートに入力す
るＰ型トランジスタＰ２１および反転信号Ｓ１Ｂをゲー
トに入力するＮ型トランジスタＮ５１を並列接続しメモ
リアレイのワード線および接地の間にワード選択用制御
信号Ｓ１をゲートに入力するＮ型トランジスタＮ４１を
接続する回路からなる。
リデコード信号ＸＰ１〜ＸＰｎとメモリアレイのワード
線との間にワード選択用制御信号Ｓ１をゲートに入力す
るＰ型トランジスタＰ２１および反転信号Ｓ１Ｂをゲー
トに入力するＮ型トランジスタＮ５１を並列接続しメモ
リアレイのワード線および接地の間にワード選択用制御
信号Ｓ１をゲートに入力するＮ型トランジスタＮ４１を
接続する回路からなる。
【００４５】次に、図３およびその動作の１例を示すタ
イミング図である図４を参照して、本構成例１の行デコ
ーダの動作を説明する。
イミング図である図４を参照して、本構成例１の行デコ
ーダの動作を説明する。
【００４６】図４に示した区間１において、アドレス信
号Ａ３〜Ａ６によりブロック選択プリデコード信号ＸＳ
１，ＸＳ２が、それぞれ“Ｈ”レベルをとなり、ブロッ
ク選択プリデコード信号ＸＳ１，ＸＳ２を入力とするデ
コードブロック回路４４１のみが選択可能状態となる。
また、アドレス信号Ａ０〜Ａ２により、ワード選択プリ
デコード信号ＸＰ１信号のみが活性化され“Ｌ”レベル
となり、他のワード選択プリデコード信号ＸＰ２〜ＸＰ
ｎはすべて“Ｈ”レベルとなる。これらのアドレス信号
入力の変化を検出しアドレス信号変化検出回路２よりパ
ルス信号ＡＴＤが発生され、ディレイ制御回路３よりパ
ルス信号ＡＴＤの後縁をｔｄ３だけ遅延しパルス幅を伸
長した制御信号φ３が供給される。
号Ａ３〜Ａ６によりブロック選択プリデコード信号ＸＳ
１，ＸＳ２が、それぞれ“Ｈ”レベルをとなり、ブロッ
ク選択プリデコード信号ＸＳ１，ＸＳ２を入力とするデ
コードブロック回路４４１のみが選択可能状態となる。
また、アドレス信号Ａ０〜Ａ２により、ワード選択プリ
デコード信号ＸＰ１信号のみが活性化され“Ｌ”レベル
となり、他のワード選択プリデコード信号ＸＰ２〜ＸＰ
ｎはすべて“Ｈ”レベルとなる。これらのアドレス信号
入力の変化を検出しアドレス信号変化検出回路２よりパ
ルス信号ＡＴＤが発生され、ディレイ制御回路３よりパ
ルス信号ＡＴＤの後縁をｔｄ３だけ遅延しパルス幅を伸
長した制御信号φ３が供給される。
【００４７】この制御信号φ３が“Ｌ”レベルから
“Ｈ”レベルに変化すると、Ｐ型トランジスタＰ１がオ
フし、トランジスタＮ３，Ｎ２，Ｎ１がオンするため、
ワード選択用制御信号Ｓ１は“Ｌ”レベルとなりまたイ
ンバータＩＶ１を介した反転信号Ｓ１Ｂは“Ｈ”レベル
となり、セレクト部４４Ｓが活性化状態となる。次にデ
コード部４４Ｄにおいて、ワード選択用制御信号Ｓ１を
入力とするＰ型トランジスタＰ２１，Ｎ型トランジスタ
Ｎ４１はそれぞれオン状態，オフ状態となり、反転信号
Ｓ１Ｂを入力するトランジスタＮ５１はオン状態とな
る。従って、ワード線信号Ｘ００はその電位をワード選
択プリデコード信号ＸＰ１により供給され、選択状態す
なわち“Ｌ”レベルとなる。
“Ｈ”レベルに変化すると、Ｐ型トランジスタＰ１がオ
フし、トランジスタＮ３，Ｎ２，Ｎ１がオンするため、
ワード選択用制御信号Ｓ１は“Ｌ”レベルとなりまたイ
ンバータＩＶ１を介した反転信号Ｓ１Ｂは“Ｈ”レベル
となり、セレクト部４４Ｓが活性化状態となる。次にデ
コード部４４Ｄにおいて、ワード選択用制御信号Ｓ１を
入力とするＰ型トランジスタＰ２１，Ｎ型トランジスタ
Ｎ４１はそれぞれオン状態，オフ状態となり、反転信号
Ｓ１Ｂを入力するトランジスタＮ５１はオン状態とな
る。従って、ワード線信号Ｘ００はその電位をワード選
択プリデコード信号ＸＰ１により供給され、選択状態す
なわち“Ｌ”レベルとなる。
【００４８】また、ワード選択用制御信号Ｓ１を入力す
るＰ型トランジスタＰ２２〜Ｐ２ｎ，Ｎ型トランジスタ
Ｎ４２〜Ｎ４ｎがオン状態，オフ状態となり、信号Ｓ１
Ｂを入力するトランジスタＮ５２・・Ｎ５ｎはオン状態
となる。従って、デコードブロック回路４４１の他のワ
ード線信号Ｘ０１〜Ｘ０ｎは、その出力レベルをワード
選択プリデコード信号ＸＰ２〜ＸＰｎから供給され、非
選択状態すなわち“Ｈ”レベルとなる。
るＰ型トランジスタＰ２２〜Ｐ２ｎ，Ｎ型トランジスタ
Ｎ４２〜Ｎ４ｎがオン状態，オフ状態となり、信号Ｓ１
Ｂを入力するトランジスタＮ５２・・Ｎ５ｎはオン状態
となる。従って、デコードブロック回路４４１の他のワ
ード線信号Ｘ０１〜Ｘ０ｎは、その出力レベルをワード
選択プリデコード信号ＸＰ２〜ＸＰｎから供給され、非
選択状態すなわち“Ｈ”レベルとなる。
【００４９】メモリセルのデータが読み出され制御信号
φ３が“Ｈ”レベルから“Ｌ”レベルに変化すると、Ｐ
型トランジスタＰ１がオンし、Ｎ型トランジスタＮ３が
オフするため、ワード選択用制御信号Ｓ１は“Ｈ”レベ
ルとなりまたインバータＩＶ１を介した反転信号Ｓ１Ｂ
は“Ｌ”レベルとなり、セレクト部４４Ｓが非活性化状
態となる。Ｐ型トランジスタＰ２１〜Ｐ２ｎ，Ｎ型トラ
ンジスタＮ５１〜Ｎ５ｎはオフ状態となりＮ型トランジ
スタＮ４１〜Ｎ４ｎはオン状態となるため、デコード部
４４Ｄの出力であるワード線信号Ｘ００および他のワー
ド線信号Ｘ０１〜Ｘ０ｎはすべて“Ｌ”レベルとなる。
φ３が“Ｈ”レベルから“Ｌ”レベルに変化すると、Ｐ
型トランジスタＰ１がオンし、Ｎ型トランジスタＮ３が
オフするため、ワード選択用制御信号Ｓ１は“Ｈ”レベ
ルとなりまたインバータＩＶ１を介した反転信号Ｓ１Ｂ
は“Ｌ”レベルとなり、セレクト部４４Ｓが非活性化状
態となる。Ｐ型トランジスタＰ２１〜Ｐ２ｎ，Ｎ型トラ
ンジスタＮ５１〜Ｎ５ｎはオフ状態となりＮ型トランジ
スタＮ４１〜Ｎ４ｎはオン状態となるため、デコード部
４４Ｄの出力であるワード線信号Ｘ００および他のワー
ド線信号Ｘ０１〜Ｘ０ｎはすべて“Ｌ”レベルとなる。
【００５０】次に、区間２において、アドレス信号Ａ０
〜Ａ２により、ワード選択プリデコード信号ＸＰ２信号
のみが活性化され“Ｌ”レベルとなり、他のワード選択
プリデコード信号ＸＰ１，ＸＰ３〜ＸＰｎはすべて
“Ｈ”レベルとなった場合、区間１における動作と同様
に、ワード線信号Ｘ００〜Ｘ０ｎはその電位をワード選
択プリデコード信号ＸＰ１〜ＸＰｎより供給されるた
め、ワード線信号Ｘ０１は対応するワード選択プリデコ
ード信号ＸＰ２の“Ｌ”レベルを供給され選択状態とな
り、また他のワード線Ｘ００、Ｘ０２〜Ｘ０ｎは対応す
るワード選択プリデコード信号ＸＰ１、ＸＰ３〜ＸＰｎ
の“Ｈ”レベルを供給され非選択状態となる。また、こ
れらのワード線の電位は、制御信号φ３が“Ｈ”レベル
から“Ｌ”レベルに変化すると、区間１と同様に、次の
アドレス入力変化前までにすべて“Ｌ”レベルに引き下
げられる。
〜Ａ２により、ワード選択プリデコード信号ＸＰ２信号
のみが活性化され“Ｌ”レベルとなり、他のワード選択
プリデコード信号ＸＰ１，ＸＰ３〜ＸＰｎはすべて
“Ｈ”レベルとなった場合、区間１における動作と同様
に、ワード線信号Ｘ００〜Ｘ０ｎはその電位をワード選
択プリデコード信号ＸＰ１〜ＸＰｎより供給されるた
め、ワード線信号Ｘ０１は対応するワード選択プリデコ
ード信号ＸＰ２の“Ｌ”レベルを供給され選択状態とな
り、また他のワード線Ｘ００、Ｘ０２〜Ｘ０ｎは対応す
るワード選択プリデコード信号ＸＰ１、ＸＰ３〜ＸＰｎ
の“Ｈ”レベルを供給され非選択状態となる。また、こ
れらのワード線の電位は、制御信号φ３が“Ｈ”レベル
から“Ｌ”レベルに変化すると、区間１と同様に、次の
アドレス入力変化前までにすべて“Ｌ”レベルに引き下
げられる。
【００５１】次に、区間３において、アドレス信号Ａ３
〜Ａ６によりブロック選択プリデコード信号ＸＳ１，Ｘ
Ｓ２がそれぞれ“Ｈ”レベル，“Ｌ”レベルとなった場
合、ワード選択用制御信号Ｓ１は制御信号φ３によらず
そのレベルを“Ｈ”レベルに容量保持し、反転信号Ｓ１
Ｂは“Ｌ”レベルに固定される。そのため、Ｐ型トラン
ジスタＰ２１〜Ｐ２ｎ，Ｎ型トランジスタＮ５１〜Ｎ５
ｎはオフ状態となり、Ｎ型トランジスタＮ４１〜Ｎ４ｎ
はオン状態となる。ワード線信号Ｘ００〜Ｘ０ｎはすべ
て“Ｌ”レベルとなり、今まで選択状態であったデコー
ドブロック回路４４１は非活性状態となる。代わって、
デコードブロック回路４４２が活性状態となり、ワード
線信号Ｘ１０〜Ｘ１ｎは、前述と同様に動作する。従っ
て、ここでの説明は省略する。
〜Ａ６によりブロック選択プリデコード信号ＸＳ１，Ｘ
Ｓ２がそれぞれ“Ｈ”レベル，“Ｌ”レベルとなった場
合、ワード選択用制御信号Ｓ１は制御信号φ３によらず
そのレベルを“Ｈ”レベルに容量保持し、反転信号Ｓ１
Ｂは“Ｌ”レベルに固定される。そのため、Ｐ型トラン
ジスタＰ２１〜Ｐ２ｎ，Ｎ型トランジスタＮ５１〜Ｎ５
ｎはオフ状態となり、Ｎ型トランジスタＮ４１〜Ｎ４ｎ
はオン状態となる。ワード線信号Ｘ００〜Ｘ０ｎはすべ
て“Ｌ”レベルとなり、今まで選択状態であったデコー
ドブロック回路４４１は非活性状態となる。代わって、
デコードブロック回路４４２が活性状態となり、ワード
線信号Ｘ１０〜Ｘ１ｎは、前述と同様に動作する。従っ
て、ここでの説明は省略する。
【００５２】従来の行デコーダの動作の１例を示すタイ
ミング図である図１１と本実施例の行デコーダの動作の
１例を示すタイミング図である図４を比較すると、区間
２のａ，区間３のｂ，区間４のｃの部分で、選択ワード
線信号と非選択ワード線信号の切り替わりがなくなり、
非選択ワード線信号のみが“Ｌ”レベルから“Ｈ”レベ
ルに変化しているのがわかる。
ミング図である図１１と本実施例の行デコーダの動作の
１例を示すタイミング図である図４を比較すると、区間
２のａ，区間３のｂ，区間４のｃの部分で、選択ワード
線信号と非選択ワード線信号の切り替わりがなくなり、
非選択ワード線信号のみが“Ｌ”レベルから“Ｈ”レベ
ルに変化しているのがわかる。
【００５３】図５は、本構成例１の行デコーダの非選択
ワード線の出力波形の電源電圧依存性を示す特性図であ
る。図５および従来の行デコーダの特性図である図１２
を比較参照すると、選択ワード線信号Ｘ０１は電源電圧
によらず常に０ｖ固定であり、非選択ワード線信号Ｘ０
０は電源電圧が高くなるに従い速度が速くなっていく。
ワード線の出力波形の電源電圧依存性を示す特性図であ
る。図５および従来の行デコーダの特性図である図１２
を比較参照すると、選択ワード線信号Ｘ０１は電源電圧
によらず常に０ｖ固定であり、非選択ワード線信号Ｘ０
０は電源電圧が高くなるに従い速度が速くなっていく。
【００５４】また、図６は、本構成例１の行デコーダの
ワード線信号Ｘ００とメモリセルトランジスタしきい値
Ｖｔｃの交差する時間およびアクセス時間の電源電圧依
存性を示す特性図である。図６および従来の行デコーダ
の特性図である図１３を比較参照すると、選択ワード線
Ｘ０１は外部アドレスが変化し読み出し開始時にはすで
に“Ｌ”レベルの選択状態であるため、スピードは０で
あり、読み出し速度に関与しない。非選択ワード線信号
Ｘ００は、図１３と同様に高電圧になるに従い、高速に
なっていく。このように読み出し速度は非選択ワード線
信号Ｘ００のスピードに依存するようになるため、外部
出力スピードは高電圧になってもスピード悪化が発生し
ない。
ワード線信号Ｘ００とメモリセルトランジスタしきい値
Ｖｔｃの交差する時間およびアクセス時間の電源電圧依
存性を示す特性図である。図６および従来の行デコーダ
の特性図である図１３を比較参照すると、選択ワード線
Ｘ０１は外部アドレスが変化し読み出し開始時にはすで
に“Ｌ”レベルの選択状態であるため、スピードは０で
あり、読み出し速度に関与しない。非選択ワード線信号
Ｘ００は、図１３と同様に高電圧になるに従い、高速に
なっていく。このように読み出し速度は非選択ワード線
信号Ｘ００のスピードに依存するようになるため、外部
出力スピードは高電圧になってもスピード悪化が発生し
ない。
【００５５】図７は、本実施例の行デコーダの構成例２
を示す回路図である。図７を参照すると、構成例１と異
なる部分は、セレクト部４４Ｓのトランジスタ素子を完
全相補型のＮＡＮＤ構成としたことであり、デコード部
４４Ｄは本実施例の行デコーダの構成例１と同様であ
る。
を示す回路図である。図７を参照すると、構成例１と異
なる部分は、セレクト部４４Ｓのトランジスタ素子を完
全相補型のＮＡＮＤ構成としたことであり、デコード部
４４Ｄは本実施例の行デコーダの構成例１と同様であ
る。
【００５６】セレクト部４４Ｓは完全相補型のＮＡＮＤ
構成のため、ブロック選択プリデコードＸＳ１，ＸＳ２
または制御信号φ３のいずれか１信号が“Ｌ”レベルの
期間、ワード選択用制御信信号Ｓ１，その反転信号Ｓ１
Ｂをそれぞれ“Ｈ”レベル，“Ｌ”レベルとし、Ｎ型ト
ランジスタＮ４がオン状態となるため、ワード線信号Ｘ
Ｏは“Ｌ”レベルとされる。また、ブロック選択プリデ
コード信号ＸＳ１，ＸＳ２および制御信号φ３が全て
“Ｈ”レベルの期間のみ、ワード選択用制御信号Ｓ１，
その反転信号Ｓ１Ｂをそれぞれ“Ｌ”レベル，“Ｈ”レ
ベルとし、Ｐ型トランジスタ２，Ｎ型トランジスタＮ５
がオン状態となるため、ワード選択プリデコード信号Ｘ
Ｐの電位レベルが制御信号φ３に同期してワード線信号
ＸＯに供給される。
構成のため、ブロック選択プリデコードＸＳ１，ＸＳ２
または制御信号φ３のいずれか１信号が“Ｌ”レベルの
期間、ワード選択用制御信信号Ｓ１，その反転信号Ｓ１
Ｂをそれぞれ“Ｈ”レベル，“Ｌ”レベルとし、Ｎ型ト
ランジスタＮ４がオン状態となるため、ワード線信号Ｘ
Ｏは“Ｌ”レベルとされる。また、ブロック選択プリデ
コード信号ＸＳ１，ＸＳ２および制御信号φ３が全て
“Ｈ”レベルの期間のみ、ワード選択用制御信号Ｓ１，
その反転信号Ｓ１Ｂをそれぞれ“Ｌ”レベル，“Ｈ”レ
ベルとし、Ｐ型トランジスタ２，Ｎ型トランジスタＮ５
がオン状態となるため、ワード選択プリデコード信号Ｘ
Ｐの電位レベルが制御信号φ３に同期してワード線信号
ＸＯに供給される。
【００５７】図８は、本実施例の行デコーダの構成例３
を示す回路図である。図８を参照すると、本実施例の行
デコーダの構成例２と異なる部分は、セレクト部４４Ｓ
の３入力ＮＡＮＤ回路をブロック選択プリデコード信号
ＸＳ１・ＸＳ２のみを入力する２入力ＮＡＮＤ回路と
し、アドレス信号をデコードしブロック選択プリデコー
ド信号ＸＳ１・ＸＳ２を出力するブロック選択プリデコ
ード回路４１へ制御信号φ３を追加入力する構成によ
り、ワード選択用制御信号Ｓ１を制御している。他の回
路動作は図７の構成例２と同じであり、ワード選択プリ
デコード信号ＸＰの電位レベルが制御信号φ３に同期し
てワード線信号ＸＯに供給される。
を示す回路図である。図８を参照すると、本実施例の行
デコーダの構成例２と異なる部分は、セレクト部４４Ｓ
の３入力ＮＡＮＤ回路をブロック選択プリデコード信号
ＸＳ１・ＸＳ２のみを入力する２入力ＮＡＮＤ回路と
し、アドレス信号をデコードしブロック選択プリデコー
ド信号ＸＳ１・ＸＳ２を出力するブロック選択プリデコ
ード回路４１へ制御信号φ３を追加入力する構成によ
り、ワード選択用制御信号Ｓ１を制御している。他の回
路動作は図７の構成例２と同じであり、ワード選択プリ
デコード信号ＸＰの電位レベルが制御信号φ３に同期し
てワード線信号ＸＯに供給される。
【００５８】
【発明の効果】以上説明したように、本発明による半導
体記憶装置は、アドレス信号変化の検出信号に同期した
制御信号により行デコーダを制御し、次アドレス信号に
変化し次の読出し動作が開始する以前に行デコーダの出
力である全ワード線信号を非活性状態とし、読出し期間
における選択ワード線信号と非選択ワード線信号の切り
替わりをなくし、選択ワード線信号を選択レベルに固定
し、非選択ワード線信号のみを動作させることにより、
選択ワード線信号の電源電圧依存性がなくなるので、メ
モリセルの選択速度は非選択ワード線信号の速度のみに
より決定される。非選択ワード線信号は高電圧になるに
従い高速となるため、外部出力のアクセス時間を高速化
できると共に、動作マージンを拡張できる効果がある。
体記憶装置は、アドレス信号変化の検出信号に同期した
制御信号により行デコーダを制御し、次アドレス信号に
変化し次の読出し動作が開始する以前に行デコーダの出
力である全ワード線信号を非活性状態とし、読出し期間
における選択ワード線信号と非選択ワード線信号の切り
替わりをなくし、選択ワード線信号を選択レベルに固定
し、非選択ワード線信号のみを動作させることにより、
選択ワード線信号の電源電圧依存性がなくなるので、メ
モリセルの選択速度は非選択ワード線信号の速度のみに
より決定される。非選択ワード線信号は高電圧になるに
従い高速となるため、外部出力のアクセス時間を高速化
できると共に、動作マージンを拡張できる効果がある。
【００５９】また、センスアンプ出力を入力および保持
し出力回路に出力するラッチ回路を備えているため、出
力信号の出力タイミングにおいて従来例とのコンパチビ
リティを維持できると共に、新たな信号入力端子も必要
としないため、従来の読み出し専用の半導体記憶装置と
同様に実装可能な半導体記憶装置を提供できる等の効果
がある。
し出力回路に出力するラッチ回路を備えているため、出
力信号の出力タイミングにおいて従来例とのコンパチビ
リティを維持できると共に、新たな信号入力端子も必要
としないため、従来の読み出し専用の半導体記憶装置と
同様に実装可能な半導体記憶装置を提供できる等の効果
がある。
【図１】本発明の半導体記憶装置の１実施例を示すブロ
ック図である。
ック図である。
【図２】図１の半導体記憶装置における動作の１例を示
すタイミング図である。
すタイミング図である。
【図３】図１の行デコーダ部分の構成例１を示す回路図
である。
である。
【図４】図３の構成例１の動作の１例を示すタイミング
図である。
図である。
【図５】図３の構成例１の出力波形の電源電圧依存性を
示す特性図である。
示す特性図である。
【図６】図３の構成例１のワード線信号およびアクセス
時間の電源電圧依存性を示す特性図である。
時間の電源電圧依存性を示す特性図である。
【図７】図１の行デコーダの構成例２を示す回路図であ
る。
る。
【図８】図１の行デコーダの構成例３を示す回路図であ
る。
る。
【図９】読み出し専用の半導体記憶装置のメモリセルア
レイ部の等価回路を示す回路図である。
レイ部の等価回路を示す回路図である。
【図１０】従来の半導体記憶装置の行デコーダの１例を
示す回路図である。
示す回路図である。
【図１１】図１０の動作の１例を示すタイミング図であ
る。
る。
【図１２】図１０の出力波形の電源電圧依存性を示す特
性図である。
性図である。
【図１３】図１０のワード線信号およびアクセス時間の
電源電圧依存性を示す特性図である。
電源電圧依存性を示す特性図である。
１ アドレス入力回路 ２ アドレス信号変化検出回路 ３ ディレイ制御回路 ４ 行デコーダ ４１ ブロック選択プリデコード回路 ４２ ワード選択プリデコード回路 ４３ ワード選択回路 ４４１〜４４ｍ デコードブロック回路 ４４Ｄ デコード部 ４４Ｓ セレクト部 ５ 列デコーダ ６ メモリセルアレイ ７ 列セレクタ ８ センスアンプ ９ ラッチ回路 １０ 出力回路 Ａ０〜Ａ６，ＡＴＹ，ＡＴＸ アドレス信号 ＡＴＤ アドレス信号変化検出信号 ＡＸ，ＡＹ アドレス信号入力 Ｄ０ センスアンプ出力信号 ＤＬ０ ラッチ回路出力信号 Ｄｏｕｔ メモリ出力信号 Ｎ１〜Ｎ２，Ｎ４１〜Ｎ４ｎ，Ｎ５１〜Ｎ５ｎ Ｎ型
トランジスタ Ｐ１〜Ｐ２，Ｐ２１〜Ｐ２ｎ Ｐ型トランジスタ Ｓ１ セレクト部出力信号 Ｓ１Ｂ セレクト部出力信号の反転信号 Ｘ，Ｘ００〜Ｘｍｎ ワード線信号 ＸＰ１〜ＸＰｎ ワード選択プリデコード信号 ＸＳ１〜ＸＳ２ ブロック選択プリデコード信号 Ｙ 列デコーダ出力信号 φ１〜φ３ 制御信号
トランジスタ Ｐ１〜Ｐ２，Ｐ２１〜Ｐ２ｎ Ｐ型トランジスタ Ｓ１ セレクト部出力信号 Ｓ１Ｂ セレクト部出力信号の反転信号 Ｘ，Ｘ００〜Ｘｍｎ ワード線信号 ＸＰ１〜ＸＰｎ ワード選択プリデコード信号 ＸＳ１〜ＸＳ２ ブロック選択プリデコード信号 Ｙ 列デコーダ出力信号 φ１〜φ３ 制御信号
Claims (5)
- 【請求項１】 複数のメモリセルをアレイ状に配置した
メモリアレイと、行および列アドレス信号により指定さ
れたメモリセルのメモリデータをセンスするセンスアン
プと、前記メモリデータを出力端子に出力する出力回路
と、前記行および列アドレス信号の変化を検出しパルス
信号を発生するアドレス信号変化検出回路とを有する半
導体記憶装置において、 前記アドレス信号変化検出回路の出力パルス信号の後縁
を遅延しパルス幅を伸長した制御信号を出力するディレ
イ制御回路と、前記行アドレス信号に応じて前記メモリ
アレイのワード線を選択し前記制御信号のパルス幅期間
のみ活性化し駆動する行デコーダと、この行デコーダの
出力を非活性化する以前に前記制御信号により前記セン
スアンプの出力を入力および保持し前記出力回路に出力
するラッチ回路とを備えることを特徴とする半導体記憶
装置。 - 【請求項２】 前記行デコーダは、前記行アドレス信号
の１部アドレス信号群をデコードしブロック選択プリデ
コード信号を出力するブロック選択プリデコード回路
と、前記行アドレス信号の残りアドレス信号群をデコー
ドしワード選択プリデコード信号を出力するワード選択
プリデコード回路と、前記ブロック選択プリデコード信
号の論理組合せ信号および前記制御信号の論理積出力に
より前記ワード選択プリデコード信号に対応した前記メ
モリアレイのワード線を選択し前記制御信号のパルス幅
期間のみ活性化し駆動する複数のデコードブロック回路
とからなる請求項１記載の半導体記憶装置。 - 【請求項３】 前記デコードブロック回路は、前記ブロ
ック選択プリデコード信号の論理組合せ信号および前記
制御信号を入力とする論理積手段からなりワード選択用
制御信号およびその反転信号を出力するセレクト部と、
前記ワード選択用制御信号およびその反転信号により前
記ワード選択プリデコード信号に対応した前記メモリア
レイのワード線を選択し前記制御信号のパルス幅期間の
み活性化し駆動する複数のデコード部とからなる請求項
２記載の半導体記憶装置。 - 【請求項４】 前記セレクト部は、前記制御信号をゲー
トに入力するＰおよびＮ型トランジスタの間に前記ブロ
ック選択プリデコード信号をゲートに入力するＮ型トラ
ンジスタを直列接続し前記Ｐ型トランジスタとの直列接
続点より前記ワード選択用制御信号を出力する回路と前
記ワード選択用制御信号の反転信号を出力するインバー
タとからなる請求項３記載の半導体記憶装置。 - 【請求項５】 前記デコード部は、前記ワード選択プリ
デコード信号出力と前記メモリアレイのワード線との間
に前記ワード選択用制御信号をゲートに入力するＰ型ト
ランジスタおよび前記反転信号をゲートに入力するＮ型
トランジスタを並列接続し前記メモリアレイのワード線
および接地の間に前記ワード選択用制御信号をゲートに
入力するＮ型トランジスタを接続する回路からなる請求
項３記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9646295A JPH08293198A (ja) | 1995-04-21 | 1995-04-21 | 半導体記憶装置 |
| EP96106135A EP0739014A3 (en) | 1995-04-21 | 1996-04-18 | Semiconductor memory device |
| TW085104682A TW297900B (ja) | 1995-04-21 | 1996-04-19 | |
| KR1019960012908A KR100232614B1 (ko) | 1995-04-21 | 1996-04-22 | 반도체 메모리 장치 |
| US08/635,652 US5719820A (en) | 1995-04-21 | 1996-04-22 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9646295A JPH08293198A (ja) | 1995-04-21 | 1995-04-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08293198A true JPH08293198A (ja) | 1996-11-05 |
Family
ID=14165702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9646295A Pending JPH08293198A (ja) | 1995-04-21 | 1995-04-21 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5719820A (ja) |
| EP (1) | EP0739014A3 (ja) |
| JP (1) | JPH08293198A (ja) |
| KR (1) | KR100232614B1 (ja) |
| TW (1) | TW297900B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975559B2 (en) * | 2002-05-31 | 2005-12-13 | Stmicroelectronics S.R.L. | Device and method for reading non-volatile memories having at least one pseudo-parallel communication interface |
| JP2007200464A (ja) * | 2006-01-27 | 2007-08-09 | Sanyo Electric Co Ltd | メモリ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5715208A (en) * | 1995-09-29 | 1998-02-03 | Micron Technology, Inc. | Memory device and method for reading data therefrom |
| EP0845784B1 (en) * | 1996-11-27 | 2003-04-09 | STMicroelectronics S.r.l. | Method and corresponding circuit for generating a syncronization ATD signal |
| US5970022A (en) * | 1997-03-21 | 1999-10-19 | Winbond Electronics Corporation | Semiconductor memory device with reduced read disturbance |
| KR100318439B1 (ko) * | 1999-06-30 | 2001-12-24 | 박종섭 | 워드라인 억세스 타임을 개선하기 위한 방법 및 그를 위한 반도체 메모리 장치 |
| US6788614B2 (en) * | 2001-06-14 | 2004-09-07 | Micron Technology, Inc. | Semiconductor memory with wordline timing |
| KR100889311B1 (ko) * | 2007-02-23 | 2009-03-18 | 주식회사 하이닉스반도체 | 비트라인 감지증폭기를 포함하는 반도체메모리소자 |
Citations (3)
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| JPS61126685A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | 半導体集積回路 |
| JPS61150194A (ja) * | 1984-12-25 | 1986-07-08 | Nec Corp | リ−ド・オンリ・メモリ |
| JPS62293597A (ja) * | 1986-06-12 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58199496A (ja) * | 1982-05-14 | 1983-11-19 | Hitachi Ltd | 欠陥救済回路を有する半導体メモリ |
| JPH0812756B2 (ja) * | 1987-06-22 | 1996-02-07 | 松下電子工業株式会社 | スタチックｒａｍ回路 |
| JP2753705B2 (ja) * | 1987-10-26 | 1998-05-20 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH065100A (ja) * | 1992-06-18 | 1994-01-14 | Toshiba Corp | 半導体記憶装置 |
| JPH07220487A (ja) * | 1994-01-27 | 1995-08-18 | Toshiba Corp | 不揮発性メモリ回路 |
-
1995
- 1995-04-21 JP JP9646295A patent/JPH08293198A/ja active Pending
-
1996
- 1996-04-18 EP EP96106135A patent/EP0739014A3/en not_active Withdrawn
- 1996-04-19 TW TW085104682A patent/TW297900B/zh not_active IP Right Cessation
- 1996-04-22 KR KR1019960012908A patent/KR100232614B1/ko not_active IP Right Cessation
- 1996-04-22 US US08/635,652 patent/US5719820A/en not_active Expired - Lifetime
Patent Citations (3)
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|---|---|---|---|---|
| JPS61126685A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | 半導体集積回路 |
| JPS61150194A (ja) * | 1984-12-25 | 1986-07-08 | Nec Corp | リ−ド・オンリ・メモリ |
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Also Published As
| Publication number | Publication date |
|---|---|
| TW297900B (ja) | 1997-02-11 |
| EP0739014A2 (en) | 1996-10-23 |
| US5719820A (en) | 1998-02-17 |
| EP0739014A3 (en) | 1998-08-05 |
| KR960039001A (ko) | 1996-11-21 |
| KR100232614B1 (ko) | 1999-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |