KR960039001A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR960039001A
KR960039001A KR1019960012908A KR19960012908A KR960039001A KR 960039001 A KR960039001 A KR 960039001A KR 1019960012908 A KR1019960012908 A KR 1019960012908A KR 19960012908 A KR19960012908 A KR 19960012908A KR 960039001 A KR960039001 A KR 960039001A
Authority
KR
South Korea
Prior art keywords
signal
control signal
word
memory device
select
Prior art date
Application number
KR1019960012908A
Other languages
English (en)
Other versions
KR100232614B1 (ko
Inventor
유끼오 후지
Original Assignee
가네꼬 히사시
닛폰 덴키 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛폰 덴키 주식회사 filed Critical 가네꼬 히사시
Publication of KR960039001A publication Critical patent/KR960039001A/ko
Application granted granted Critical
Publication of KR100232614B1 publication Critical patent/KR100232614B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

여러 가지 어드레스 신호가 어드레스 전이 검출 회로에 의해 검출된다. 검출 펄스(ATD)의 트레일링 연부는 확장된 펄스폭을 가지는 제어 신호(Φ)를 발생시키기 위해 지연 제어 회로에 의해 지연된다. 메모리 어레이의 워드 라인의 선택은 행 디코더에 의해 행 어드레스 신호에 따라서 제어된다. 선택된 워드 라인은 제어 신호(Φ)의 펄스 주기 중에서만 활성화된다. 행 디코더의 출력을 비활성 상태로 하기 앞서, 감지 증폭기의 출력은 출력 회로로 출력시키기 위해 제어 신호(Φ)로 래치 회로에 의해 래치된다. 그러므로, 선택 워드 라인의 구동 신호의 전이시 메모리 셀의 이중 선택은 이중 선택에 대한 특정의 필요성을 방지하게 하지 않아서, 메모리 액세스 주기가 짧아진다.

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체 메모리 장치의 한 실시예를 도시한 블록도, 제2도는 제1도의 반도체 메모리 장치의 동작에 따른 일 예를 도시한 타임 챠트, 제3도는 제1도의 행 디코더 부분의 구성에 따른 일 예를 도시한 회로도.

Claims (12)

  1. 다수의 메모리 셀이 어레이 형태로 배열되는 메모리 어레이, 행 및 열 어드레스 신호에 의해 제공된 메모리 셀의 감지 증폭기 감지 메모리 장치, 메모리 데이터를 출력 단자로 출력시키는 출력 회로 및 펄스 신호를 발생시키기 위해 행 및 열 어드레스 신호의 변동을 검출하기 위한 어드레스 전이 검출 회로를 가지는 반도체 메모리 장치에 있어서, 어드레스 전이 검출 회로의 출력 펄스 신호의 트레일링 연부에 지연을 제공하고 제어 신호를 확장된 펄스폭으로 출력시키는 지연 제어 회로, 메모리 어드레스 워드 라인을 선택하고, 제어 신호의 펄스폭 주기 중에서만 선택된 워드 라인을 행 어드레스 신호에 응답하여 활성화시키는 행 디코더, 및 감지 증폭기의 출력을 입력시켜 보유하여 행 디코더의 출력을 비활성 상태로 되게 하기 전 제어 신호에 의한 출력 회로로 출력시키기 위한 래치 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 셀 어레이가 다수의 블록으로 세분되고, 상기 행 디코더가 상기 블록들 중 하나의 블록을 선택하기 위한 블록 선택 프리디코드된 신호를 발생시키기 위한 상기 행 어드레스 신호의 신호 그룹들 중 일부분을 디코드시키는 블록 선택 프리디코드 회로, 상기 행 어드레스의 어드레서 신호 그룹의 나머지 부분을 디코드시키고 상기 메모리 셀의 워드를 선택하기 위해 워드 선택 프리디코드된 신호를 발생시키는 워드 선택 프리디코드 회로, 및 상기 각각의 블록에 대응하고, 상기 블록 선택 프리디코드된 신호, 상기 제어 신호 및 상기 워드 프리디코드된 신호에 따라 상기 메모리 어레이의 워드 라인들 중 하나의 라인을 선택하고, 제어 신호의 펄스폭의 주기 중에서만 선택된 워드 라인을 활성화시키게 제공된 다수의 디코딩 블록 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 각각의 상기 디코딩 블록 회로가 워드 선택 제어 신호 및 반전된 신호를 발생시키기 위한 상기 블록 선택 프리디코드된 신호의 논리 결합 신호 및 상기 제어 신호를 입력시키는 AND 수단, 및 상기 워드 선택 프리디코드된 신호에 따라서 상기 메모리 어레이 내의 워드 라인들 중 하나의 라인을 선택하고, 상기 제어 신호의 펄스폭 중에서만 선택된 워드 라인을 활성화시키는 다수의 디코딩 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 AND 수단이 상기 워드 선택 제어 신호의 출력 라인과 제1기준 전위점 사이에 제공되고, 이의 게이트에 제어 신호를 입력시키는 제1도전형의 트랜지스터, 및 상기 워드 선택 제어 신호의 출력 라인과 제2기준 전위 사이에 직렬로 제공된 제2도전형의 트랜지스터 및 제2도전형의 다수의 트랜지스터를 포함하고, 상기 제어 신호가 상기 제1트랜지스터의 게이트에 공급되고, 상기 블록 선택 프리디코드된 신호가 다수의 트랜지스터의 각각의 게이트에 공급되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 워드 선택 제어 신호를 반전시키기 위한 인버터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 디코더 수단이 상기 워드 선택 프리디코드된 신호의 출력 라인과 상기 메모리 어레이의 워드 라인 사이에 제공되고, 이의 게이트에 상기 워드 선택 제어 신호가 공급되는 제1도전형의 트랜지스터, 상기 워드 선택 프리디코드된 신호의 출력 라인과 상기 메모리 어레이의 워드 라인 사이에 제공되고, 이의 게이트에 반전된 신호가 공급되는 제2도전형의 트랜지스터, 및 상기 워드 라인과 제2기준 전위점 사이에 제공되고, 상기 워드 선택 제어 신호가 공급되며, 상기 워드 선택 제어 신호가 게이트 상에 공급되는 제2도전형 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제3항에 있어서, 상기 AND 수단이 상기 워드 선택 제어 신호의 출력 라인과 제1기준 전위점 사이에 제공되고, 이의 게이트에 제어 신호를 입력시키며, 상기 워드 선택 제어 신호의 출력 라인과 제1기준 전위점 사이에 제공되고, 이에 게이트에 상기 블록 선택 제어 신호를 입력시키는 제1도전형의 트랜지스터, 및 상기 워드 선택 제어 신호의 출력 라인과 제2기준 전위 사이에 직렬로 제공된 제2도전형의 트랜지스터 및 제2도전형의 다수의 트랜지스터를 포함하고, 상기 제어 신호가 상기 제1트랜지스터의 게이트에 공급되고, 상기 블록 선택 프리디코드된 신호가 상기 다수 트랜지스터의 각각의 게이트에 공급되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 워드 선택 제어 신호를 반전시키는 인버터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 메모리 셀 어레이가 다수의 블록으로 세분되고, 상기 행 디코더가 상기 블록들 중 하나의 블록을 선택하기 위한 블록 선택 프리디코드된 신호를 발생시키기 위한 어드레스 신호의 신호 그룹 및 상기 제어 신호의 일부분을 디코드시키는 블록 선택 프리디코더 회로, 상기 행 어드레스의 어드레스 신호 그룹의 나머지 부분을 디코드시키고 상기 메모리 셀의 워드를 선택하기 위해 워드 선택 프리디코드된 신호를 발생시키는 워드 선택 프리디코더 회로, 및 상기 각각의 블록에 대응하고, 상기 블록 선택 르리디코드된 신호, 상기 제어 신호 및 상기 워드 선택 프리디코드된 신호에 따라서 메모리 어레이의 워드 라인들 중 하나의 라인을 선택하며, 제어 신호의 펄스폭의 주기 중에서만 선택된 워드 라인을 활성화시키게 제공된 다수의 디코딩 블록 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 각각의 상기 디코딩 블록 회로가 워드 선택 제어 신호 및 반전된 신호를 발생시키기 위한 블록 선택 프리디코드된 신호의 논리 결합 신호를 입력시키는 AND 수단, 및 상기 워드 선택 프리디코드된 신호에 따라서 상기 메모리 어레이 내의 워드 라인들 중 하나의 라인을 선택하고, 상기 제어 신호의 펄스폭 중에서만 선택된 워드 라인을 활성화시키기 위한 다수의 디코딩 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 AND 수단이 제1기준 전위점과 상기 워드 선택 제어 신호의 출력 라인 사이에 병렬로 제공되고, 이의 각각의 게이트에 상기 블록 선택 프리디코드된 신호를 입력시키는 다수의 제1도전형 트랜지스터, 및 제2기준 전위점과 상기 워드 선택 제어 신호의 출력 라인 사이에 직렬로 제공되고, 각각의 게이트에 상기 블록 선택 프리디코드된 신호를 입력시키는 다수의 제2도전형 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 워드 선택 제어 신호를 반전시키는 인버터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960012908A 1995-04-21 1996-04-22 반도체 메모리 장치 KR100232614B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP9646295A JPH08293198A (ja) 1995-04-21 1995-04-21 半導体記憶装置
JP95-96462 1995-04-21

Publications (2)

Publication Number Publication Date
KR960039001A true KR960039001A (ko) 1996-11-21
KR100232614B1 KR100232614B1 (ko) 1999-12-01

Family

ID=14165702

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960012908A KR100232614B1 (ko) 1995-04-21 1996-04-22 반도체 메모리 장치

Country Status (5)

Country Link
US (1) US5719820A (ko)
EP (1) EP0739014A3 (ko)
JP (1) JPH08293198A (ko)
KR (1) KR100232614B1 (ko)
TW (1) TW297900B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5715208A (en) * 1995-09-29 1998-02-03 Micron Technology, Inc. Memory device and method for reading data therefrom
EP0845784B1 (en) * 1996-11-27 2003-04-09 STMicroelectronics S.r.l. Method and corresponding circuit for generating a syncronization ATD signal
US5970022A (en) * 1997-03-21 1999-10-19 Winbond Electronics Corporation Semiconductor memory device with reduced read disturbance
KR100318439B1 (ko) * 1999-06-30 2001-12-24 박종섭 워드라인 억세스 타임을 개선하기 위한 방법 및 그를 위한 반도체 메모리 장치
US6788614B2 (en) * 2001-06-14 2004-09-07 Micron Technology, Inc. Semiconductor memory with wordline timing
ITMI20021185A1 (it) * 2002-05-31 2003-12-01 St Microelectronics Srl Dispositivo e metodo di lettura per memorie non volatili dotate di almeno un'interfaccia di comunicazione pseudo parallela
JP4856965B2 (ja) * 2006-01-27 2012-01-18 オンセミコンダクター・トレーディング・リミテッド メモリ
KR100889311B1 (ko) * 2007-02-23 2009-03-18 주식회사 하이닉스반도체 비트라인 감지증폭기를 포함하는 반도체메모리소자

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58199496A (ja) * 1982-05-14 1983-11-19 Hitachi Ltd 欠陥救済回路を有する半導体メモリ
JPH0636319B2 (ja) * 1984-11-26 1994-05-11 株式会社日立製作所 半導体集積回路
JPS61150194A (ja) * 1984-12-25 1986-07-08 Nec Corp リ−ド・オンリ・メモリ
JPS62293597A (ja) * 1986-06-12 1987-12-21 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH0812756B2 (ja) * 1987-06-22 1996-02-07 松下電子工業株式会社 スタチックｒａｍ回路
JP2753705B2 (ja) * 1987-10-26 1998-05-20 株式会社日立製作所 半導体記憶装置
JPH065100A (ja) * 1992-06-18 1994-01-14 Toshiba Corp 半導体記憶装置
JPH07220487A (ja) * 1994-01-27 1995-08-18 Toshiba Corp 不揮発性メモリ回路

Also Published As

Publication number Publication date
EP0739014A2 (en) 1996-10-23
TW297900B (ko) 1997-02-11
KR100232614B1 (ko) 1999-12-01
JPH08293198A (ja) 1996-11-05
US5719820A (en) 1998-02-17
EP0739014A3 (en) 1998-08-05

Similar Documents

Publication Publication Date Title
KR0180929B1 (ko) 반도체 기억장치
JPH10188588A (ja) パイプライン高速アクセス・フローティング・ゲート・メモリ・アーキテクチャおよび動作方法
KR970017627A (ko) 멀티 뱅크 구조의 반도체 메모리 장치
JPH05266668A (ja) メモリ行ライン選択用の改良したラッチ型リピータを持った半導体メモリ
KR930018595A (ko) 반도체 기억장치
KR950020713A (ko) 다이나믹 반도체기억장치
KR970029874A (ko) 불휘발성 반도체 메모리의 데이타 리드회로
KR870000708A (ko) 동작검사를 행하는 반도체 메모리 장치
KR900005440A (ko) 메모리
KR940026948A (ko) 결함구제회로
KR0175192B1 (ko) 반도체 기억 장치
KR0167298B1 (ko) 메모리의 데이타 고속 억세스장치
US5973993A (en) Semiconductor memory burst length count determination detector
KR100282044B1 (ko) 반도체 메모리 장치
KR920000080A (ko) 비휘발성 메모리장치의 시그네쳐(signature)회로
KR960039001A (ko) 반도체 메모리 장치
US7233542B2 (en) Method and apparatus for address generation
KR100431331B1 (ko) 반도체 메모리장치의 입출력 센스 앰프 구동방법 및 그구동제어회로
KR20010070196A (ko) 반도체 메모리
KR890013658A (ko) 반도체기억장치
KR900002305A (ko) 반도체 기억장치
US5835419A (en) Semiconductor memory device with clamping circuit for preventing malfunction
KR950004283A (ko) 반도체 메모리 장치
JP4125448B2 (ja) 半導体メモリ装置
KR20010021062A (ko) 반도체 메모리장치 및 이의 메모리셀 어레이 블락 제어방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee