KR890013658A - 반도체기억장치 - Google Patents

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KR890013658A
KR890013658A KR1019890001925A KR890001925A KR890013658A KR 890013658 A KR890013658 A KR 890013658A KR 1019890001925 A KR1019890001925 A KR 1019890001925A KR 890001925 A KR890001925 A KR 890001925A KR 890013658 A KR890013658 A KR 890013658A
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마사다카 마츠이
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아오이 죠이치
가부시키가이샤 도시바
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Abstract

내용 없음.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 반도체기억장치의 구성을 도시한 블록도,
제2도는 제1도에 도시된 회로에서 각 부의 신호파형을 도시한 타이밍챠트,
제3도는 제1도에 도시된 회로에서 필터의 구성예를 도시한 회로도,
제4도는 제3도에 도시된 필터에서 각 부의 신호파형을 도시한 타이밍챠트,
제5도는 제1도에 도시된 회로에서 필터의 다른 구성예를 도시한 회로도,
제6도는 제5도에 도시된 필터에서 각 부의 신호파형을 도시한 타이밍챠트.

Claims (18)

  1. 메모리셀(MC)이 매트릭스형태로 배열된 메모리셀어레이와, 행어드레스신호(Ai)가 공급되는 제 1어드레스입력수단(11,13), 열어드레스신호(Ai)가 공급되는 제 2어드레스입력수단(12,14), 상기 제 1어드레스입력수단(11,13)의 출력을 디코드하여 상기 메모리셀어레이의 행을 선택하는 제 1 디코드수단(15,19), 상기 제 2어드레스입력수단(12,14)의 출력을 디코드하여 상기 메모리셀어레이의 열을 선택 하는 제 2디코드수단(17,21), 상기 제1 및 제 2 디코드수단(15,19 ; 17,21)의 출력에 의해 선택된 메모리셀로부터 출력되는 독출데이터를 증폭하는 감지증폭수단(24) 및, 상기 감지증폭수단(24)의 출력신호를 출력하는 출력수단(25,26,27)을 구비한 반도체기억장치에 있어서, 상기 행 및 열어드레스신호(Ai,Aj)의 입력시 상기 제 2어드레스입력수단(12,14)의 출력신호중에 포함되는 소정기간내의 레벨변동을 제거하기 위한 필터수단(20)이 설치되어 구성된 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 필터수단(20)은 한쪽 입력단에 상기 제 2어드레스입력수단(12,14)측으로부터의 출력신호(Ajp)가 공급되는 낸드게이트(31)와, 입력단에서 상기 제 2어드레스 입력수단(12,14)측으로부터의 출력신호(Ajp)를 공급받아서 그 신호를 지연시켜 상기 낸드게이트(31)의 다른쪽 입력단에 공급하는 지연수단(28,29) 및, 상기 낸드게이트(31)의 출력을 반전시키는 인버터(30)를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  3. 제1항에 있어서, 상기 필터수단(20)은 상기 제 2어드레스입력수단(12,14)측으로부터의 출력이 공급되는 인버터(32)와, 한쪽의 입력단에 상기 인버터(32)의 출력신호가 공급되는 노아게이트(35) 및, 입력단에서 상기 인버터(32)의 출력신호를 공급받아서 그 신호를 지연시켜 상기 노아게이트(35)의 다른쪽 입력단에 공급하는 지연수단(33,34)을 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  4. 제2항 또는 제 3항에 있어서, 상기 지연수단(28,29 ; 33,34)은 종속접속된 짝수의 단으로 된 인버터로 구성된 것을 특징으로 하는 반도체기억장치.
  5. 제1항에 있어서, 상기 제 1디코드수단(15,9)은 제 1어드레스 프리디코더(15)와 행 메인디코더(19)로 구성되고, 상기 제 2디코드수단(17,21)은 제 2어드레스 프리디코더(17)와 열 메인디코더(21)로 구성되며, 상기 제 2어드레스 프리디코더(17)와 상기 열 메인디코더(21)간에 상기 필터수단(20)이 설치되어 있는 것을 특징으로 하는 반도체기억장치.
  6. 제1항에 있어서, 상기 반도체기억장치에는 상기 제1 및 제 2어드레스입력수단(11,13 ; 12,14)의 출력단에 각각 접속되어 어드레스신호(Ai,Aj)의 변화를 검지하는 어드레스변화 검출수단(16,18,22)과, 상기 어드레스변화검출수단(16,18,22)의 출력신호(φEQ)에 따라 소정기간 동작하여 상기 메모리셀어레이의 비트선(BL,BL)을 각각 등전위화하는 비트선등전위화수단(23)이 구비되어 있는 것을 특징으로 하는 반도체기억장치.
  7. 제6항에 있어서, 상기 어드레스변화검출수단(16,18,22)은 입력단이 상기 어드레스입력수단(13,14)의 출력단에 각각 접속되는 제1 및 제 2어드레스변화검출기(16,18)와, 상기 제1 및 제 2어드레스변화검출기(16,18)의 출력을 공급받아서 둥전위화신호(φEQ)를 출력하는 클럭발생기(22)로 구성된 것을 특징으로 하는 반도체기억장치.
  8. 제1항에 있어서, 상기 반도체기억장치에는 상기 제1 및 제 2어드레스입력수단(13,14)의 출력단에 각각 접속되어 어드레스신호(Ai,Aj)의 변화룰 검지하는 어드레스변화검출수단(16,18,22)과, 상기 어드레스변화 검출수단(16,18,22)의 제 1출력신호(φEQ1)에 따라서 소정시간 동작하여 상기 메모리셀어레이의 비트선(BL,BL)을 각각 등전위화하는 비트선 등전위화수단(23) 및, 상기 어드레스변화검출수단(16,18,22)의 제 2출력신호(φEQ2)에 따라서 소정기간 동작하여 상기 감지증폭수단(24)의 출력선(SOa,SOb)을 등전위화하는 감지증폭기선 둥전위화수단(46)이 구비되어 있는 것을 특징으로하는 반도체기억장치.
  9. 제8항에 있어서, 상기 어드레스변화검출수단(16,18,22)은 입력단이 상기 제1 및 제 2어드레스입력수단(11,13 ; 12,14)의 출력단에 각각 접속되는 제1 및 제 2어드레스변화검출기(16,18)와, 상기 제1 및 제 2어드레스변화검출기(16,18)의 출력을 공급받아서 제1 및 제 2 등전위화신호(φEQ1, φEQ2)를 출력하는 클럭발생기(22)로 구성된 것을 특징으로 하는 반도체기억장치.
  10. 메모리셀(MC)이 매트릭스형태로 배열된 메모리셀어레이와, 열어드레스신호(Ai)가 공급되는 제 1어드레스입력수단(11,13), 열어드레스신호(Aj)가 공급되는 제 2어드레스입력수단(12,14), 상기 제 1어드레스입력 수단(11,13)의 출력을 디코드하여 상기 메모리셀어레이의 행을 선택하는 제1 디코드수단(15,19), 상기 제 2어드레스입력수단(12,14)의 출력을 디코드하여 상기 메모리셀어레이의 열을 선택하는 제 2 디코드수단(17,21), 상기 제1 및 제 2디코드수단(15,19 ; 17,21)의 출력에 의해 선택된 메모리셀(MC)로부터 출력되는 독출데이터를 증폭하는 감지증폭수단(24) 및, 상기 감지증폭수단(24)의 출력신호를 출력하는 출력수단(25,26,27)을 구비한 반도체기억장치에 있어서, 상기 제 2어드레스입력수단(12,14)의 출력신호를·상기 행 및 열어드레스신호(Ai,Aj)가 입력되고 나서 상기 제 1디코드수단(15,19)의 출력에 의해 상기 메모리셀어레이중의 메모리셀(MC)의 행어드레스가 확정되기까지의 시간이내로 지연시키는 지연수단(20)을 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  11. 제10항에 있어서, 상기 지연수단(20)은 입력단에 상기 제 2어드레스입력수단(12,14)의 출력신호가 공급되는 제 1인버터(36,42)와, 입력단에서 상기 제 1인버터(36,42)의 출력(Ajin)을 공급받는 제 2인버터(37,43)로 구성되고, 상기 제 1인버터(36,42)는 출력신호레벨의 상승이 급격하고 하강이 완만한 특성을 가지며, 상기 제 2인버터(37,43)는 출력신호레벨의 상승이 완만하고 하강이 급격한 특성을 갖는 것을 특징으로 하는 반도체기억장치.
  12. 제11항에 있어서, 상기 제 1 인버터 (36)는 부하 M0S트랜지스터 (38)와 구동 M0S트랜지스터(39)로 구성되고, 상기 부하 M0S트랜지스터 (38)는 상기 구동 M0S트랜지스터 (39)보다 구동능력이 크며, 또한 제 2 인버터 (37)는 부하 M0S트랜지스터 (41)와 구동 M0S트랜지스터(40)로 구성되고, 상기 구동 M0S트랜지스터(40)는 상기 부하 MOS트랜지스터 (41)보다 구동능력이 큰 것을 특징으로 하는 반도체기억장치.
  13. 제11항에 있어서, 상기 제 1 인버터 (42)는 전류통로의 한쪽끝이 제 1 전위공급원(VDD)에 접속되고 게이트가 상기 제 2 어드레스입력수단(12, 14)의 출력단에 접속되는 제 1부하 MOS트랜지스터와, 또 한쪽 끝이 상기 제 1부하 MOS트랜지스터의 전류통로의 다른쪽 끝에 접속되는 제 1부하소자(44), 전류통로가 상기 제 1부하소자(44)의 다른쪽 끝과 제 2전위공급원(Vss)간에 접속되고 게이트가 상기 제 2 어드레스입력수단(12,14)의 출력단에 접속되는 제 1구동 MOS트랜지스터로 구성되고 ; 상기 제 2 인버터 (43)는 전류통로의 한쪽 끝이 제1 전위공급원(VDD)에 접속되고 게이트가 상기 제 1부하 MOS트랜지스터의 전류통로의 다른쪽 끝에 접속되는 제 2부하 MOS트랜지스터와, 한쪽 끝이 상기 제 2부하 M0S트랜지스터의 전류통로의 다른쪽 끝에 접속되는 제 2부하소자(45), 전류통로가 상기 제 2부하소자(45)의 다른쪽 끝과 제 2 전위공급원(Vss)간에 접속되고 게이트가 상기 제 2부하 MOS트랜지스터의 전류통로의 다른쪽 끝에 접속되는 제 2구동 MOS트랜지스터로 구성된 것을 특징으로 하는 반도체 기억장치 .
  14. 제10항에 있어서, 상기 제 1 디코드수단(15, 19)은 제 1 어드레스 프리디코더(15)와 행 메인디코더(19)로 구성되고, 상기 제 2 디코드수단(17,21)은 제 2 어드레스 프리디코더(17)와 열 메인디코더(21)로 구성되며, 상기 제 2 어드레스프리디코더(17)와 상기 열 메인디코더(21)간에 상기 지연수단(20)이 설치되어 있는 것을 특징으로 하는 반도체기억장치 .
  15. 제10항에 있어서, 상기 반도체기억장치에는 상기 제1 및 제 2어드레스입력수단(11,13 ; 12,14)의 출력단에 각각 접속되어 어드레스신호(Ai,Aj)의 변화를 검지하는 어드레스변화검출수단(16, 18,22)과, 상기 어드레스변화검출수단(16 18,22)의 출력신호(φEQ)에 따라 소정기간 동작하여 상기 메모리셀어레이의 비트선(BL,BL)을 각각 등전위화하는 비트선등전위화수단(23)이 구비되어 있는 것을 특징으로 하는 반도체 기억장치.
  16. 제15항에 있어서, 상기 어드레스변화검출수단(16,18,22)은 입력단이 상기 어드레스입력수단(13,14)의 출력단에 각각 접속되는 제1 및 제 2어드레스변화검출기 (16,18)와, 상기 제1 및 제 2 어드레스변화검출기 (16,18)의 출력을 공급받아서 등전위화신호(φEQ)를 출력하는 클럭발생기 (22)로 구성된 것을 특징으로 하는 반도체기억장치 .
  17. 제10항에 있어서, 상기 반도체기억창치에는 상기 제1 및 제 2 어드레스입력수단(13, 14)의 출력단에 각각 접속되어 어드레스신호(Ai,Aj)의 변화를 검지하는 어드레스변화검출수단(16,18,22)과, 상기 어드레스변화 검출수단(16, 18,22)의 제 1 출력신호(φEQ1)에 따라서 소정기간 동작하여 상기 메모리셀어레이의 비트선(BL,BL)을 각각 등전위화 하는 비트선등전위화수단(23) 및, 상기 어드레스변화검출수단(16, 18,22)의 제 2출력신호(φEQ2)에 따라서 소정기간 동작하여 상기 감지증폭수단(24)의 출력선(SOa,SOb)을 등전위화하는 감지증폭기선 등전위화수단(46)이 구비되어 있는 것을 특징으로 하는 반도체기억장치
  18. 제17항에 있어서, 상기 어드레스변화검출수단은(16,18,22)은 입력단이 상기 제1 및 제 2 어드레스입력수단(11,13 ; 12,14)의 출력단에 각각 접속되는 제1 및 제 2 어드레스변화검출기 (16, 18)와, 상기 제1 및 제 2어드레스변화검출기 (16, 18)의 출력을 공급받아서 제1 및 제 2등전위화신호(φEQ1,φEQ2)를 출력하는 클럭발생기 (22)로 구성된 것을 특징으로 하는 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2531829B2 (ja) * 1990-05-01 1996-09-04 株式会社東芝 スタティック型メモリ
KR930006622B1 (ko) * 1990-09-04 1993-07-21 삼성전자 주식회사 반도체 메모리장치
JPH0628846A (ja) * 1992-07-09 1994-02-04 Mitsubishi Electric Corp 半導体記憶装置
JP2812097B2 (ja) * 1992-09-30 1998-10-15 日本電気株式会社 半導体記憶装置
JP3778579B2 (ja) * 1993-11-16 2006-05-24 株式会社ルネサステクノロジ 半導体記憶装置
JP3380828B2 (ja) * 1995-04-18 2003-02-24 松下電器産業株式会社 半導体メモリ装置
KR0145886B1 (ko) * 1995-07-25 1998-11-02 김광호 반도체 메모리장치의 컬럼 디코더
US5682113A (en) * 1995-09-27 1997-10-28 Lg Semicon Co., Ltd. Pulse extending circuit
US6009038A (en) * 1996-05-31 1999-12-28 United Microelectronics Corporation Addressing unit
TW556190B (en) * 2002-04-08 2003-10-01 Nanya Technology Corp Semiconductor memory device
US11632230B2 (en) * 2021-06-07 2023-04-18 Qualcomm Incorporated Low power digital-to-time converter (DTC) linearization

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS573289A (en) * 1980-06-04 1982-01-08 Hitachi Ltd Semiconductor storing circuit device
JPS5963094A (ja) * 1982-10-04 1984-04-10 Fujitsu Ltd メモリ装置
DE3318123A1 (de) * 1983-05-18 1984-11-22 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung mit einem datenspeicher und einer ansteuereinheit zum auslesen, schreiben und loeschen des speichers
US4500961A (en) * 1983-06-03 1985-02-19 Motorola, Inc. Page mode memory system
JPS60253091A (ja) * 1984-05-30 1985-12-13 Fujitsu Ltd 半導体記憶装置
JPS60254485A (ja) * 1984-05-31 1985-12-16 Nec Corp スタテイツク型半導体記憶装置

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Publication number Publication date
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EP0329177A3 (en) 1992-03-18
US4931998A (en) 1990-06-05
DE68916054D1 (de) 1994-07-21
JPH01211298A (ja) 1989-08-24
DE68916054T2 (de) 1994-09-22
EP0329177B1 (en) 1994-06-15
JP2575449B2 (ja) 1997-01-22
KR930001652B1 (ko) 1993-03-08

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