JPS5963094A - メモリ装置 - Google Patents

メモリ装置

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JPS5963094A
JPS5963094A JP57174287A JP17428782A JPS5963094A JP S5963094 A JPS5963094 A JP S5963094A JP 57174287 A JP57174287 A JP 57174287A JP 17428782 A JP17428782 A JP 17428782A JP S5963094 A JPS5963094 A JP S5963094A
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JP
Japan
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address
phi
circuit
control signals
output
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Application number
JP57174287A
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English (en)
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JPS6322387B2 (ja
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Keizo Aoyama
青山　慶三
Kenji Azuma
我妻　憲治
Yasuaki Suzuki
鈴木　保明
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to US06/536,325 priority patent/US4733377A/en
Priority to DE8383305993T priority patent/DE3378665D1/de
Priority to EP83305993A priority patent/EP0105757B1/en
Publication of JPS5963094A publication Critical patent/JPS5963094A/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （Ａ］　　発明の技術分野 本発明は、アドレス・デコード回路を有するメモリ装置
において、アドレス変化検出回路をもうけてアドレス変
化直後の所定時間、デコード回路を夾質上首力非消費状
態に保持せしめるようにして、消費電力の低減を図った
メモリ装置に関するものである。
（Ｂ）　　技術の背景とＩｆ、’ｊ題点点メモリ装置特
ＶＣ非同期型メモリ装前においては、アドレス情報の大
力タイミングに関する制約が殆んどなく、第ｔ１ｔｔヌ
１示の如く、アドレス情報がアドレス１からアドレスｊ
に変化する過程において５例えばピットＡｏに対してピ
ッ）　ＡｔやＡ２が図示の如く変動し、そのＡｇ的な状
態のもので非所望な形でアドレスｋがＭｍさ冶ることが
生じる。
従来メモリ装置におけるアドレス・デコード回路は、第
２図に典型的に示す如く、トランジスタ１．２−ｉをそ
なえ、アドレス・ピッ）Ａ。、Ａ１゜・・・、　Ａ−が
入力される回ｗｒ慎成をもっており、メモリ装置内には
このようなデコード回路３−ｐが仲数個アドレスに対応
しで存在している。このために、第１図を参照しての？
明した如く非所望な形でアドレス変化が生じるとこねニ
対応して、成るデコード回路は第３図図示ａの如く動作
し、成るデコード回路は図示Ｃの如く動作をするが、成
るデコード回路は図示すの如く非所望な動作をし、メモ
リ装置ｇ内で交流的な電力消費が生じ、消費電力が大と
なる。
（Ｃ１発明の目的と構成 本発明は上記の点を解決することを目的としており、本
発明のＩＩＰ７１７ｆｉ−曽−−−・中メモリ装置は、
アドレス情報が変化したことを検出するアドレス変化検
出回路をもうけると共に、該アドレス変化検出回路から
の出力によってアドレス・デコード回路に対する電源回
路を予め定めた期間無効化して当該アドレス・デコード
回路を実質上′重力非消費状態に保持しかつデコード出
力を発生しない状態に保持することを特徴と、している
。以下図面を参照しつつ説明する。
（ＤＪ　　発明の実施例 第４図および第５図は夫々本発明の一実施例を示す。
第４図はＮ　−ＭＯＳを用いた一実施例、を示し、符号
１　ｍ　２　　ｓは第２図に対応し、４はアドレス変化
検出回路、５，６は制御信号ダ（又はダ）が与えられる
トランジスタを表わしている。
アドレス変化検出回路４は、アドレス情報の各ピッ）Ａ
ｏ、Ａｔｅ　・・・・Ａ、ｍが供給されており、これら
のしずれかのビットに変化が生じると、第４図（Ｂ１図
示の如く、制御信号ダおよびダを所定期間発生する。こ
の制御信号２および０はトランジスタ５および６に供給
さｆｌ、これら制偵信号ｙおよびダが存在して゛いる間
、出力Ｘを無効化等る。図示の場合、電源が見掛は上ダ
ウンした状ｇ　Ｖ（おく。
このために、第４図図示の如く、アドレス変化全圧しぐ
検出すべきデコード回路のみが動作することになる。
第５図はＣ−ＭＯＳを用いた一実施例を示し、図中め符
号７ないし１４は夫々トランジスタを表わしている。
幀５図図示の場合においても、第４図図示のアドレス変
化検出回路４と同じ回路をそなえており。
第５図（Ｂ）図示の制御信号ダおよびダを発生する。
図示の場合には、図示点Ｙのレベルが、第４図出力Ｘと
同様な形で無効化され、結果的ｒ出力Ｘが制御信号ダお
よびダの存在する間無効化される。
そして見掛は上電源断の状態となる。
なお、第５図（４）図示の構成において、必要に応じて
図示トランジスタ７．９またはトランジスタ１２　、１
４を除いてもよい。
（Ｅｌ　　発明の効果 以上紗明した如く、本発明ｒよｈば、制御信号グおよび
ダの存在する期間、デコード回路が非所望Ｖｒ！＃１作
し、メモリ装置内で非所望ｆ！消費宵力増となることが
防止される。
【図面の簡単な説明】
第１図ないし詔３図は本発明の前提問題を説明する四明
図、第４図および＃５図は夫々本発明の一実施例１を示
す。 １シ１中、１．２，５，６，７．８，９，１０，１１゜
１２　、１３　、１４　ｉ、を夫々トランジスタ％　３
はアドレス。 デコード回路、４はアドレス変化検出回路を表わす。 （ヌ′−イ；ン（ヌ°’＋）　　　　　　　　　（、？
＋Ｊλ；１）伊３図 ＡＤＲ二＝＝二Ｘ＝ＸＩＩＩ＝− 才４図 （″創σ゛児）　　（”Ａ７−） （８） （β） Ｘブヘ＝！す

Claims (1)

    【特許請求の範囲】
  1. アドレス情報が変化したことを検出するアドレス変化検
    出回路をもうけると共に、該アドレス変化検出回路から
    の出力によってアドレス・デコード回＃ｆ対する電源回
    路を予め庁めた期間無効化シテ当該アドレス・デコード
    回路を実質上電力非消費状態に保持しかつデコード出力
    を発生しない状態に保持することを特徴とするメモリ装
    置。
JP57174287A 1982-10-04 1982-10-04 メモリ装置 Granted JPS5963094A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP57174287A JPS5963094A (ja) 1982-10-04 1982-10-04 メモリ装置
US06/536,325 US4733377A (en) 1982-10-04 1983-09-27 Asynchronous semiconductor memory device
DE8383305993T DE3378665D1 (en) 1982-10-04 1983-10-03 Asynchronous semiconductor memory device
EP83305993A EP0105757B1 (en) 1982-10-04 1983-10-03 Asynchronous semiconductor memory device

Applications Claiming Priority (1)

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JP57174287A JPS5963094A (ja) 1982-10-04 1982-10-04 メモリ装置

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Publication Number Publication Date
JPS5963094A true JPS5963094A (ja) 1984-04-10
JPS6322387B2 JPS6322387B2 (ja) 1988-05-11

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ID=15976028

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US (1) US4733377A (ja)
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JP (1) JPS5963094A (ja)
DE (1) DE3378665D1 (ja)

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Publication number Publication date
JPS6322387B2 (ja) 1988-05-11
DE3378665D1 (en) 1989-01-12
US4733377A (en) 1988-03-22
EP0105757B1 (en) 1988-12-07
EP0105757A2 (en) 1984-04-18
EP0105757A3 (en) 1985-11-06

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