KR0172396B1 - 반도체 메모리장치의 워드라인 구동방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야:
본 발명은 워드라인의 인에이블싯점을 빠르게 하므로써 고속의 액세스동작을 실행하는 반도체 메모리장치의 워드라인 인에이블방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
스탠바이전류증가없이 로우어드레스버퍼의 인에이블시점을 빠르게 하여 고속의 액세스동작을 실행하는 반도체 메모리장치를 구현하는 것이 본 발명의 해결과제이다.
3. 발명의 해결방법의 요지 :
외부어드레스 입력에 응답하여 소정의 워드라인을 지정하는 로우어드레스신호를 출력하는 로우어드레스버퍼와, 상기 로우어드레스버퍼의 출력단과 접속되어 상기 제1로우어드레스버퍼의 출력을 디코딩하는 출력하는 로우프리디코더와, 상기 로우프리디코더의 출력신호를 디코딩하여 소정의 워드라인을 인에이블시키는 로우디코더를 구비하며, 스탠바이상태와 상기 로우어드레스버퍼의 동작상태를 외부신호들의 특정조합으로 구분하고, 로우어드레스 스트로브신호가 액티브되기 이전에 로우어드레스버퍼를 동작시켜 고속의 액세스동작을 수행하게 된다.
4. 발명의 중요한 용도 :
스탠바이전류증가없이 고속동작하는 반도체 메모리장치.
Description
제1도는 종래 기술에 따른 워드라인 인에이블과정을 보여주는 블록 구성도.
제2도는 제1도에 따른 동작 타이밍도.
제3도는 본 발명의 실시 예에 따른 워드라인 인에이블과정을 보여주는 블록 구성도.
제4도는 제3도에 따른 동작 타이밍도.
제5도는 제3도를 구성하는 로우디코더의 상세 회로도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 워드라인의 인에이블 시점을 빠르게 함으로서 고속의 액세스 동작을 실행하는 반도체 메모리장치의 워드라인 인에이블방법에 관한 것이다.
오늘날 반도체 메모리장치의 성능 향상을 위하여 동작속도를 개선하기 위한 노력들이 꾸준히 시도되고 있다. 로우어드레스신호의 입력을 허용하는 로우어드레스 스트로브(row address strobe : 이하라고 함.)신호의 활성화 시점부터 데이터가 출력되기까지의 시간을 흔히 tRAC라고 한다. 또한, 컬럼어드레스신호의 입력을 허용하는 컬럼어드레스 스트로브(column address strobe : 이하라고 함.)신호의 활성화 시점부터 데이터가 출력되기까지의 시간을 흔히 tCAC라고 한다. 이러한 tRAC, tCAC는 메모리장치의 고유한 시간으로써, 내부적으로 미리 설정되어 있다.
제1도는 종래 기술에 따른 워드라인 인에이블과정을 보여주는 블록 구성을 도시한 도면이다.
제1도를 참조하면, 로우어드레스 스트로브신호는버퍼(12)의 입력단으로 입력된다. 상기버퍼(12)의 출력단에서는 로우제어신호 øR이 출력되고, 상기버퍼(12)의 출력단은 로우어드레스버퍼 제어신호 발생회로(14)의 입력단과 접속된다. 상기 로우어드레스버퍼 제어신호 발생회로(14)의 출력단에서는 로우어드레스 인에이블신호 øRAE와 로우어드레스 래치신호 øRAR가 출력된다. 로우어드레스버퍼(16)의 입력단으로는 어드레스신호 Ai,Aj라 입력되고, 상기 로우어드레스버퍼 제어신호 발생회로(14)의 출력단은 상기 로우어드레스버퍼(16)의 제어단자와 접속된다. 상기 로우어드레스버퍼(16)의 출력단에서는 로우어드레스 RAi,RAj가 출력되고, 상기 로우어드레스버퍼(16)의 출력단은 로우프리디코더(20)의 입력단과 전달된다. 한편, 로우어드레스버퍼(18)의 입력단으로는 어드레스신호 Ak,Al가 전달된다. 상기 로우어드레스버퍼(18)의 출력단에서는 로우어드레스 RAk,RAl가 출력되고, 상기 로우어드레스버퍼(18)의 출력단은 블록선택회로(22)의 입력단과 접속된다. 상기 로우프리디코더(20)와 블록선택회로(22)의 출력단들에서는 디코딩 로우어드레스신호 DRAij와 블록선택신호 BLSkl이 출력된다. 상기 로우프리디코더(20)의 출력단과 블록선택신호(22)의 출력단은 로우디코더(24)의 입력단과 접속되고, 상기 로우디코더(24)의 출력단은 워드라인 WL과 접속된다.
제2도는 제1도에 따른 동작 타이밍을 도시한 도면이다.
외부어드레스신호 ADDR은 로우어드레스 스트로브신호가 '로우'상태의 활성화 이전에 세팅(setting)된다. 상기 로우어드레스 스트로브신호가 '하이'에서 '로우'로 활성화되면,버퍼(12)에서는 로우제어신호 øR이 인에이블 된다. 로우어드레스버퍼 제어신호 발생회로(14)로 상기 로우제어신호 øR이 입력되면, 로우어드레스버퍼 제어신호 발생회로(14)에서는 외부어드레스신호를 받아들이기 위한 로우어드레스 인에이블 신호 øRAE가 발생된다. 상기 로우어드레스 인에이블신호 øRAE는 제2도의 T1시간동안 어드레스신호를 받아들인다. 상기 로우어드레스버퍼 제어신호 발생회로(14)의 출력단에서는 로우어드레스 래치신호 øRAR도 출력되는데 이 신호 øRAR는 상기 로우어드레스 인에이블신호 øRAE가 디스에이블된 후 인에이블되어 로우어드레스 RAi, RAj를 출력시킨다. 한편, 로우어드레스버퍼(18)의 입력단에서는 블록 선택에 사용되는 외부어드레스신호 Ak, Al을 받아들여 블록 선택을 위한 로우어드레스신호 RAk, RAl을 출력시킨다.
상기 블록 선택을 위한 로우어드레스신호 RAk, RAl를 입력하게 되면 블록선택회로(22)에서는 블록선택신호 BLSkl가 출력된다. 상기 디코딩 로우어드레스신호 DRAij와 블록선택신호 BLSkl는 로우디코더(24)에서 논리 조합되어 상기 블록선택신호 BLSkl과 디코딩 로우어드레스신호 DRAij에 해당되는 소정 블록에 있는 임의의 워드라인이 활성화된다.
그러나 제1도와 같은 종래의 블록도에서 로우어드레스 스트로브신호의 인에이블 시점에서 워드라인이 활성화되는 시점까지는 20나노초정도로써 상당히 길다. 이 시간은 제2도의 T2시간으로써 상술한 tRAC시간의 약50%에 해당하는 시간이다. 따라서 상술한 tRAC시간을 줄이고, 반도체 메모리장치의 고속화를 위해서 이러한 로우어드레스 스트로브신호의 인에이블 시점에서 워드라인이 활성화되는 시점까지의 시간을 줄이는 것은 대단히 중요하다.
따라서 본 발명의 목적은 고속 동작하는 반도체 메모리장치를 제공하는 데 있다.
본 발명의 다른 목적은 스탠바이 전류를 증가시키지 않고 고속 동작하는 반도체 메모리장치를 제공하는 데 있다.
상기 본 발명의 목적들을 달성하기 위하여 본 발명에 따른 반도체 메모리장치의 워드라인 인에이블방법은, 외부 신호들의 특정조합에 의해 소정 제어신호를 활성화시키는 버퍼와, 상기 소정 제어신호에 의해 외부어드레스 입력에 응답하여 소정의 워드라인을 지정하는 로우어드레스신호를 출력하는 제1로우어드레스버퍼와, 상기 소정 제어신호에 의해 외부어드레스 입력에 응답하여 소정의 블록을 지정하는 로우어드레스신호를 출력하는 제2로우어드레스버퍼와, 상기 제1로우어드레스버퍼의 출력을 디코딩 하여 디코딩 로우어드레스신호를 출력하는 로우프리디코더와, 상기 제2로우어드레스버퍼의 출력에 응답하여 블록선택신호를 출력하는 블록선택회로와, 상기 로우어드레스 스트로브신호가 활성화됨에 의해 로우제어신호를 출력하는 RAS 버퍼와, 상기 로우제어신호에 의해 로우디코더 래치신호를 출력하는 로우디코더 래치신호 발생회로와, 상기 로우디코더 래치신호에 의해 상기 디코딩 로우어드레스신호와 블록선택신호를 논리 조합하여 소정의 블록의 워드라인을 인에이블 시키는 로우디코더를 구비하며, 스탠바이상태와 상기 로우어드레스버퍼의 동작상태를 외부신호들의 특정조합으로 구분하고, 로우어드레스 스트로브신호가 액티브 되기 이전에 로우어드레스버퍼를 동작시켜 고속의 액세스동작을 수행함을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리장치의 바람직한 실시 예를 설명하겠다.
제3도는 본 발명의 실시 예에 따른 워드라인 인에이블과정을 보여주는 블록 구성을 도시한 도면이다.
제3도를 참조하면, 로우어드레스 스트로브신호는버퍼(32)의 입력단으로 입력된다. 상기버퍼(32)의 출력단에서는 로우제어신호 øR가 출력되고, 상기버퍼(32)의 출력단은 로우디코더 래치신호발생회로(34)의 입력단과 접속된다. 상기 로우디코거 래치신호 발생회로(34)의 출력단에서는 로우디코더 래치신호 øRECLP가 출력된다. WBR버퍼(36)의 입력단으로는 로우어드레스 스트로브신호와 컬럼어드레스 스트로브신호및 라이트 제어신호가 공통으로 입력된다. 상기 로우어드레스 스트로브신호와 컬럼어드레스 스트로브신호및 라이트 제어신호는 외부신호들로서 외부에서 반도체 메모리장치를 제어하는 제어수단으로부터 인가되는 신호들이다. 상기 제어수단의 예로는 마이크로 프로세서, 중앙처리장치(CPU) 등이 있으며, 상기 제어수단과 반도체 메모리장치에는 상기의 신호들을 제공받기 위한 단자들이 필수적으로 구비되어야 한다. 상기 WBR버퍼(36)의 출력단에서는 소정 제어신호øWBR이 출력되며, 상기 WBR버퍼(35)의 출력단은 로우어드레스버퍼들(33.40)의 제어단자들과 접속된다. 상기 로우어드레스버퍼들(38,40)의 입력단들로는 외부어드레스신호 Ai, Aj 및 Ak, Al이 입력된다. 상기 로우어드레스버퍼들(38,40)의 출력단에서는 상기 제어단자로 인가되는 소정 제어신호 øWBR에 의해 상기 외부어드레스신호 Ai, Aj 및 Al에 대응한 로우어드레스신호 RAi, RAj, 및 RAk, RAl이 각각 출력된다. 상기 로우어드레스버퍼들(38,40)의 출력단들은 로우프리디코더(42) 및 블록선택회로(44)의 입력단들과 각각 접속된다. 상기 로우프리디코더(42) 및 블록선택회로(44)의 출력단에서는 디코딩 로우어드레스신호 DRAij와 블록선택신호 BLSkl이 출력된다. 상기 로우프리디코더(42) 및 블록선택회로(44)의 출력단은 로우디코더(46)의 입력단에 공통을 접속된다. 상기 로우디코더(46)의 제어단자는 상기 로우디코더 래치신호 발생회로(34)의 출력단과 접속된다.
상기 로우디코더(46)의 출력단은 워드라인과 WL과 접속된다. 즉, 상기 로우디코더(46)의 출력단은 상기 래치신호 발생회로(34)로부터 제어단자로 인가되는 로우디코더 래치신호 øRECLP에 의해 워드라인 WL과 접속된다.
제4도는 제3도에 따른 동작 타이밍을 도시한 도면이다.
상기 제3도에서처럼 본 발명의 실시 예에 따른 로우디코더(46)는 로우어드레스 스트로브신호에 의해 직접적으로 제어된다. 즉, 로우어드레스 스트로브신호는버퍼(32)에서 버퍼링 되고, 상기버퍼(32)의 출력단에서는 로우제어신호 øR이 출력된다. 상기 로우제어신호 øR은 로우디코더 래치신호 발생회로(34)의 동작에 따라 로우디코더 래치신호 øRECLP가 출력되고, 이 신호로써 로우디코더(46)를 제어하게 된다.
한편, 로우어드레스 스트로브신호의 활성화 이전의 특정 타이밍에 로우어드레스버퍼들(38,40)이 인에이블 되는데, 이는 WBR버퍼(36)에 의해 가능하다. 즉, 상기 WBR(36)이,및 상기의 활성화 이전의 특정 시점에 활성화되는 라이트 제어신호로 이루어진 외부신호들을 인가받아 상기의 활성화 이전 특정 타이밍에 소정 제어신호 øWBR을 제공하기 때문이다.
한편, 상기 로우어드레스버퍼들(38,40)의 인에이블에 의해 어드레스신호 Ai, Aj 및 Ak, Al에 대응한 로우어드레스신호 RAi, RAj 및 RAk, RAl이 출력되며, 상기 로우어드레스버퍼들(38,40)의 출력으로 로우프리디코더(42) 및 블록선택회로(44)가 동작된다. 상기 로우프리드코더(42)의 유효한 동작상태에서 로우어드레스 스트로브신호의 활성화에 의한 로우디코더 래치신호 øRECLP가 인에이블 되면 워드라인이 인에이블 되도록 제어된다. 여기서 로우어드레스 스트로브신호의 활성화 이전의 특정 타이밍을 정의하는 이유는 로우어드레스 스트로브신호의 '하이'구간에서 로우어드레스버퍼들(38,40)에서 소모되는 전류에 의해 스탠바이전류가 증가되는 것을 막기 위해서이다. 즉, 스탠바이시에 로우어드레스버퍼들을 활성화상태로 유지하게 되면 상기 로우어드레스버퍼들에서 소모되는 전류가 증가하게 된다.
이와 같은 본 발명의 실시 예에 따른 워드라인 인에이블방법을 사용하여 상기 특정 타이밍에서만 로우어드레스버퍼가 인에이블 되게 하고, 스탠바이시에 상기 특정 타이밍이 되지 않도록 하면 종래와 동일한 스탠바이전류가 소모되다. 상기와 같은 반도체 메모리장치의 구현으로 인하여, 로우어드레스버퍼의 동작이 상기 특정 타이밍에 의하여 결정되고 상기 특정 타이밍은 로우어드레스 스트로브신호의 활성화 시점보다 약5 내지 10나노초 이전에 세팅(setting)되고 외부 로우어드레스신호는 상기 로우어드레스 스트로브신호의 활성화 시점이전에 세팅하되 가급적 상기 어드레스신호가 인에이블 되는 시점을 상기 로우어드레스 스트로브신호의 활성화 시점보다 크게 하는 것이 고속 동작에 유리하게 된다.
제5도는 제3도를 구성하는 로우디코더의 상세 회로를 도시한 도면이다.
상기 제5도에서 DRAij, DRAgh, DRAef는 로우프리디코더의 출력신호이고, øRECLP(k,l)은 øRECLP가 블록선택신호 BLS(k,l)에 의해 디코딩된 신호이다. 상기에서 설명한 것처럼 디코딩 로우어드레스신호들 DRAij, DRAgh, DRTAef는 로우어드레스 스트로브신호 RAS의 활성화시(즉, 액티브 동작시)미리 세팅되며, øpre는 상기 로우디코더를 프리차아지(precharge)하는 신호로써 '하이'로 오프(off)되며, 로우어드레스 스트로브신호의 활성화에 의해 발생된 øRECLP가 블록선택신호 BSL(k,l)와의 조합에 의해 øRECLP(k,l)이 인에이블 되어 최종 워드라인이 인에이블 된다.
상기 본 발명에 따르면 로우어드레스 스트로브신호의 인에이블 시점에서 워드라인이 활성화되는데 걸리는 시간을 현저하게 줄일 수 있게 된다. 즉, 제4도의 T4구간은 상기 제2도의 T2구간에 비해 상당히 줄어들게 된다. 또한, 스탠바이시와 로우어드레스버퍼의 동작을 특정 타이밍에서 제어함으로서 스탠바이 전류의 증가 없이 고속 동작하는 반도체 메모리장치가 구현된다.
Claims (3)
- 외부 신호들의 특정조합에 의해 소정 제어신호를 활성화시키는 버퍼와, 상기 소정 제어신호에 의해 외부어드레스 입력에 응답하여 소정의 워드라인을 지정하는 로우어드레스신호를 출력하는 제1로우어드레스버퍼와, 상기 소정 제어신호에 의해 외부어드레스 입력에 응답하여 소정의 블록을 지정하는 로우어드레스신호를 출력하는 제2로우어드레스버퍼와, 상기 제1로우어드레스버퍼의 출력을 디코딩 하여 디코딩 로우어드레스신호를 출력하는 로우프리디코더와, 상기 제2로우어드레스버퍼의 출력에 응답하여 블록선택신호를 출력하는 블록선택회로와, 상기 로우어드레스 스트로브신호가 활성화됨에 의해 로우제어신호를 출력하는 RAS 버퍼와, 상기 로우제어신호에 의해 로우디코더 래치신호를 출력하는 로우디코더 래치신호 발생회로와, 상기 로우디코더 래치신호에 의해 상기 디코딩 로우어드레스신호와 블록선택신호를 논리 조합하여 소정의 블록의 워드라인을 인에이블 시키는 로우디코더를 구비한 반도체 메모리장치의 워드라인 인에이블방법에 있어서, 스탠바이상태와 상기 제1 및 제2로우어드레스버퍼의 동작상태를 상기 외부신호들의 특정조합으로 구분하고, 상기 로우어드레스 스트로브신호가 액티브 되기 이전에 상기 제1 및 제2 로우어드레스버퍼를 동작시켜 고속의 액세스동작을 수행함을 특징으로 하는 반도체 메모리장치의 워드라인 인에이블 방법.
- 제1항에 있어서, 상기 외부신호들이, 로우어드레스 스트로브신호, 컬럼어드레스 스트로브신호 및 라이트제어신호로 구성됨을 특징으로 하는 반도체 메모리장치의 워드라인 인에이블방법.
- 반도체 메모리장치의 로우어드레스버퍼 제어방법에 있어서, 로우어드레스 스트로브신호, 컬럼어드레스 스트로브신호 및 라이트제어신호로 이루어진 외부신호들을 조합하여 상기 로우어드레스 스트로브신호가 액티브 되기 전에 소정 제어신호를 발생하는 과정과, 상기 소정 제어신호에 의해 제1 및 제2로우어드레스버퍼의 스탠바이상태와인에이블상태를 구분하는 과정과, 상기 인에이블상태에서 어드레스신호에 응답하여 소정의 워드라인을 지정하는 로우어드레스신호와 소정의 블록을 지정하는 로우어드레스 신호를 출력하는 과정과, 상기 소정의 워드라인을 지정하는 로우어드레스신호를 디코딩 하여 디코딩로우어드레스신호를 출력하는 과정과, 상기 블록을 지정하는 로우어드레스신호에 응답하여 블록선택신호를 출력하는 과정과, 상기 로우어드레스 스트로브신호가 액티브 상태로 되는 것을 감지하여 로우디코더 래치신호를 출력하는 과정과, 상기 로우디코더 래치신호에 응답하여 상기 디코딩로우어드레스신호와 상기 블록선택신호를 논리 조합하여 출력함으로서 소정 블록의 특정 워드라인을 활성화시키는 과정과, 상기 소정 블록의 특정 워드라인을 활성화시킨 후 상기 제1 및 제2로우어드레스버퍼를 디스에이블 시키는 과정으로 이루어짐을 특징으로 하는 반도체 메모리장치의 로우어드레스버퍼 제어방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950038739A KR0172396B1 (ko) | 1995-10-31 | 1995-10-31 | 반도체 메모리장치의 워드라인 구동방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950038739A KR0172396B1 (ko) | 1995-10-31 | 1995-10-31 | 반도체 메모리장치의 워드라인 구동방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970023423A KR970023423A (ko) | 1997-05-30 |
| KR0172396B1 true KR0172396B1 (ko) | 1999-03-30 |
Family
ID=19432332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950038739A KR0172396B1 (ko) | 1995-10-31 | 1995-10-31 | 반도체 메모리장치의 워드라인 구동방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172396B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306857B1 (ko) * | 1998-05-22 | 2001-10-29 | 다니구찌 이찌로오, 기타오카 다카시 | 독출 및 기록을 고속으로 행하는 동기형 반도체 기억 장치 |
| KR100318439B1 (ko) * | 1999-06-30 | 2001-12-24 | 박종섭 | 워드라인 억세스 타임을 개선하기 위한 방법 및 그를 위한 반도체 메모리 장치 |
-
1995
- 1995-10-31 KR KR1019950038739A patent/KR0172396B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306857B1 (ko) * | 1998-05-22 | 2001-10-29 | 다니구찌 이찌로오, 기타오카 다카시 | 독출 및 기록을 고속으로 행하는 동기형 반도체 기억 장치 |
| KR100318439B1 (ko) * | 1999-06-30 | 2001-12-24 | 박종섭 | 워드라인 억세스 타임을 개선하기 위한 방법 및 그를 위한 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970023423A (ko) | 1997-05-30 |
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