KR100306857B1 - 독출 및 기록을 고속으로 행하는 동기형 반도체 기억 장치 - Google Patents

Abstract

어드레스 입력을 데이타 입력보다 빠르게 수신하고, 각 뱅크에 대응하는 래치 회로에 기록시의 컬럼 어드레스의 디코드 처리 결과나 용장 메모리 열로의 치환 판정 결과를 유지한다(스텝 S107 ∼ S110). 데이타는 뱅크에 도달 후 어드레스 처리 결과를 사용하여 즉시 각 뱅크에 기록된다(스텝 S112 ∼ S114). 기록 작업 행정에서 발생하는 데이타의 쓸데없는 대기 시간 때문에 칩의 동작 주파수가 제한되는 일이 없고, 효율적인 데이타 교환이 가능하다.

Description

독출 및 기록을 고속으로 행하는 동기형 반도체 기억 장치{SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE CAPABLE OF HIGH SPEED READING AND WRITING}

본 발명은 동기형 반도체 기억 장치에 관한 것으로, 특히 고속으로 동작 가능한 동기형 반도체 기억 장치에 관한 것이다.

종래의 메모리에서, 입력 어드레스의 처리는 데이타의 처리에 맞춰 동시 진행되는 경우가 많았다. 이 경우, 데이타가 메모리 셀에 기록될 때까지의 처리 시간에 대해서는, 데이타의 처리에 비해 어드레스의 처리에 필요한 시간이 길었다. 어드레스의 처리는 결함 구제를 위한 용장 처리 판정이나 내부에서의 리어드레싱(Re-addressing) 등이 번잡하기 때문에 시간이 걸리고, 칩으로서의 동작 성능을 제한하였다.

도 55는 종래 어드레스의 처리의 흐름을 나타내는 도면이다.

도 55를 참조하면, 기록시에는 외부로부터 입력된 어드레스와 데이타는 입력 버퍼를 통해 거의 동시에 반도체 기억 장치에 수신된다. 그 후, 데이타는 데이터 경로(data path)에 따라 메모리 어레이로 분배된다. 한편, 어드레스에 대해서는, 논리 변환이 실시되거나, 버스트 어드레스 발생의 처리, 결함 구제 실시용의 용장 판정 등의 논리적 처리가 행해진다. 여기서, 처리 내용이 복잡해짐에 따라 어드레스 처리에 필요한 시간이 증대한다. 이 논리적 처리의 종료 후, 컬럼 선택용의 선택 신호 YS를 활성화시키기 위한 디코딩이 실시되지만, 데이타는 이때 이미 메모리 어레이로 전달되어 있다. 즉, 선택 신호 YS가 활성될 때까지는 데이타는 대기 상태가 되고, 이 쓸데 없는 대기 시간은 칩의 동작 주파수를 제한하게 된다.

최근의 반도체 기억 장치는 고속 동작을 실시하는 여러가지 메모리 형태가 제안되고 있고, 그 때의 어드레스 처리에 대해서도 고속 처리가 필요하게 된다.

본 발명의 목적은 어드레스의 번잡한 처리, 특히 결함 구제에 얽히는 용장 판정이나, 내부에서의 어드레스 변환 등의 처리에 필요한 시간이, 데이타의 전달에 대해 제한이 되지 않도록 하고, 반도체 기억 장치의 동작 성능을 향상시키는 것이다.

본 발명의 다른 목적은, 복수의 어드레스에 대한 용장 판정을 고속화하면서, 칩 면적의 증가를 억제하는 것이다.

본 발명의 또 다른 목적은, 셀프 리프레시(self refresh) 시의 소비 전력을 저감시키는 것이다.

본 발명은 요약하면, 외부 클럭 신호에 동기하여 어드레스 신호군과 제어 신호군을 수신하고, 또한 기억 데이타를 교환하는 동기형 반도체 기억 장치로서, 복수의 메모리 셀 블럭과, 어드레스 버스와, 복수의 선택 회로를 구비한다.

복수의 메모리 셀 블럭은 행렬형으로 배치되는 복수의 메모리 셀을 각각 구비한다. 어드레스 버스는 복수의 메모리 셀 블럭에 대해 공통으로 설치되고, 각 복수의 메모리 셀 블럭에 어드레스 신호군을 전달한다. 어드레스 버스는 행방향의 메모리 셀 위치를 지정하는 로우 어드레스 신호와, 열 방향의 메모리 셀 위치를 지정하는 컬럼 어드레스 신호를 시분할로 전달하는 어드레스 신호선을 포함한다. 복수의 선택 회로는, 메모리 셀 블럭에 대응하여 설치되고, 어드레스 버스로부터의 어드레스 신호군에 따라 메모리 셀을 선택한다. 각 선택 회로는, 컬럼 어드레스 신호에 대응하는 데이타를 유지하여 컬럼 어드레스 신호에 따라 메모리 셀의 열선택을 행하는 열선택 회로를 포함한다.

본 발명의 다른 국면에 따르면, 외부 클럭 신호와 동기하여, 어드레스 신호군과 제어 신호군을 수신하고, 또한 기억 데이타를 교환하는 동기형 반도체 기억 장치로서, 복수의 메모리 셀 블럭과, 어드레스 버스와, 복수의 용장 판정 회로와,어드레스 변환 회로를 구비한다.

복수의 메모리 셀 블럭은, 행열상으로 배치되는 복수의 메모리 셀을 각각 구비한다. 어드레스 버스는 복수의 메모리 셀 블럭에 대해 공통으로 설치되고, 각 복수의 메모리 셀 블럭에 어드레스 신호군을 전달한다. 어드레스 버스는 행방향의 메모리 셀 위치를 지정하는 로우 어드레스 신호와, 열방향의 메모리 셀 위치를 지정하는 컬럼 어드레스 신호를 시분할로 전달하는 어드레스 신호선을 포함한다. 각 메모리 셀 블럭은, 기억 데이타를 유지하는 복수의 정규 메모리부와, 불량 메모리 셀 구제용의 복수의 용장 메모리부를 포함한다. 어드레스 변환 회로는, 어드레스 신호군에 대응하는 복수의 어드레스를 발생시킨다. 복수의 용장 판정 회로는, 어드레스 신호군에 따라 정규 메모리부를 복수의 용장 메모리부로 치환할지의 여부를 각각 판정한다. 각 용장 판정 회로는, 불량 메모리 셀의 어드레스에 대응하는 치환 어드레스를 설정하는 어드레스 설정부와, 복수의 어드레스에 각각 대응하여 설치하고, 치환 어드레스와 복수의 어드레스를 비교하여 일치를 검출하는 복수의 비교 회로를 포함한다.

본 발명의 또 다른 국면에 따르면, 외부 클럭 신호에 동기하여, 어드레스 신호군과 제어 신호군을 수신하고, 또한 기억 데이타를 교환하는 동기형 반도체 기억 장치로서, 복수의 메모리 셀 블럭과, 어드레스 버스와, 복수의 선택 회로와, 셀프 리프레시 제어 회로와, 리프레시 어드레스 버스를 구비한다.

복수의 메모리 셀 블럭은 행렬형으로 배치되는 복수의 메모리 셀을 각각 구비한다. 어드레스 버스는 복수의 메모리 셀 블럭에 대해 공통으로 설치되고, 각복수의 메모리 셀 블럭에 어드레스 신호군을 전달한다. 어드레스 버스는 행방향의 메모리 셀 위치를 지정하는 로우 어드레스 신호와, 열방향의 메모리 셀 위치를 지정하는 컬럼 어드레스 신호를 시분할로 전달하는 어드레스 신호선을 포함한다. 복수의 선택 회로는 메모리 셀 블럭에 대응하여 설치되고, 어드레스 버스로부터의 어드레스 신호군에 따라 메모리 셀을 선택한다. 각 선택 회로는 어드레스 신호군에 대응하는 데이타를 유지하는 유지 회로를 포함한다. 셀프 리프레시 제어 회로는 셀프 리프레시 모드시에 리프레시 어드레스 데이타를 발생시킨다. 리프레시 어드레스 버스는, 유지 회로에 리프레시 어드레스 데이타를 전달한다.

따라서 본 발명의 주된 이점은, 열선택시에 데이타가 도착하기 전에 어드레스에 대한 전처리가 종료하고 있기 때문에 단자보다 빠르게 메모리 블럭에 도달하는 데이타 교환을 어드레스의 전처리등으로 제한하는 일이 없기 때문에 고속의 데이타 교환이 가능하게 되는 것이다.

본 발명의 또 다른 이점은, 복수의 어드레스에 대한 용장 판정을 병렬적으로 실시하기 때문에 동작의 고속화를 꾀할 수 있고, 또한 치환 어드레스를 설정하는 부분을 공용하기 때문에 칩 면적의 증가를 억제할 수 있는 것이다.

본 발명의 또 다른 이점은, 메모리 셀 블럭에 대응하여 설치되는 디코드 회로등의 전원을 하강시킬 수 있으므로, 셀프 리프레시시의 소비 전력을 저감시킬 수 있는 것이다.

이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

도 1은 본 발명의 실시예 1의 동기형 반도체 기억 장치(1000)의 전체 구성의 개략을 나타내는 도면.

도 2는 본 발명에서 사용하는 리드시와 라이트시에서의 제어 방법의 흐름을 설명하기 위한 도면.

도 3은 거대 칩에서의 독출시 및 기록시의 제어를 설명하기 위한 도면.

도 4는 뱅크와의 데이타의 교환을 설명하기 위한 동작 파형도이다.

도 5는 실시예 1의 반도체 기억 장치의 중앙부에 설치된 입력 패드 부근의 개략을 나타내는 도면.

도 6은 1G 비트의 반도체 기억 장치의 중앙부 부근의 개략을 나타내는 도면.

도 7은 1G 비트의 반도체 기억 장치의 각 뱅크에서의 컬럼 계열의 구성을 설명하기 위한 도면.

도 8은 컬럼 프리디코더와 용장 판정부의 관계를 설명하기 위한 도면.

도 9는 컬럼 프리디코더(34)의 구성을 나타내는 개략 블럭도.

도 10은 도 9에 도시된 컬럼 프리디코더 회로(34)의 독출 동작을 설명하기 위한 타이밍 차트.

도 11은 도 9에 도시한 컬럼 프리디코더 회로(34)의 기록 동작을 설명하기 위한 타이밍 차트.

도 12는 1G 비트의 반도체 기억 장치의 리드시의 데이타의 흐름을 나타내는 도면.

도 13은 1G 비트의 반도체 기억 장치의 리드시의 데이타계에서 이용되는 리피터를 나타내는 도면.

도 14는 1G 비트의 반도체 기억 장치의 라이트시의 데이타의 흐름을 나타내는 도면.

도 15는 1G 비트의 반도체 기억 장치의 라이트시의 데이타계에서 이용되는 리피터를 나타내는 도면.

도 16은 도 13에 도시한 리피터(622)의 구성의 제1 예를 나타내는 회로도.

도 17은 리피터의 제2 예를 나타내는 회로도.

도 18은 리피터의 제3 예를 나타내는 도면.

도 19는 본 발명의 반도체 기억 장치의 전체 구성을 나타내는 개략 블럭도.

도 20은 DDR-SDRAM의 동작에 대해 설명하기 위한 동작 파형도.

도 21은 다른 경우의 기록시의 제어를 설명하기 위한 동작 파형도.

도 22는 본 발명에서 사용하는 리드시의 제어 방법의 흐름을 설명하기 위한 도면.

도 23은 본 발명에서 사용하는 라이트시의 제어 방법의 흐름을 설명하기 위한 도면.

도 24는 거대 칩의 제어에서의 독출시의 제어를 설명하기 위한 도면.

도 25는 거대 칩의 제어에서의 기록 시에서의 제어를 설명하기 위한 도면.

도 26은 라이트시와 리드시의 제어의 차이를 설명하기 위한 동작 파형도.

도 27은 각 뱅크에서 어드레스 신호가 전달되고 나서 선택 신호 YS가 활성화될 때까지의 흐름을 설명하기 위한 도면.

도 28은 시프트 회로(200)의 구성을 나타내는 회로도.

도 29는 조정 회로(250)의 구성을 설명하기 위한 회로도.

도 30은 도 29에 도시된 지연 회로(252)의 구성을 나타내는 회로도.

도 31은 라이트 동작이 된 직후에 리드 동작이 된 경우의 내부 신호를 설명하기 위한 동작 파형도.

도 32는 마진이 더욱 확대된 경우의 동작을 나타내는 동작 파형예.

도 33은 또한, 보다 독립 동작성이 높아지는 경우의 동작 파형도.

도 34는 통상의 어드레스 전달의 구성을 설명하기 위한 도면.

도 35는 실시예 3의 반도체 장치에서의 어드레스 전달에 관계하는 부분의 구성을 나타내는 블럭도.

도 36은 실시예 4의 동기형 반도체 기억 장치에서의 로우 계열의 어드레스 전달을 설명하기 위한 블럭도.

도 37은 도 36에 도시한 로컬 래치(1030) 및 3상 드라이버(1032)의 구성을 설명하기 위한 회로도.

도 38은 도 36에서의 래치(1052)의 구성을 나타내는 회로도.

도 39는 워드선 자체의 용량에 활성화 상태를 유지시키는 구성을 나타내는 회로도.

도 40은 도 39에 도시된 유지부를 사용하는 경우의 동작을 설명하기 위한 동작 파형도.

도 41은 도 36에 도시된 어레이(1066)의 구성을 설명하기 위한 개략도.

도 42는 도 41에서 도시된 어레이부의 선택 동작을 더욱 설명하기 위한 도면.

도 43은 도 36에서의 리시버 & 프리디코더(1028)의 제1 구성예인 리시버 & 프리디코더(1028A)의 구성을 나타내는 회로도.

도 44는 도 36에서의 리시버 & 프리디코더(1028)의 제2 구성예인 리시버 & 프리디코더(1028B)의 구성을 나타내는 회로도.

도 45는 도 36에 도시된 리시버 & 프리디코더(1028)의 제3 예인 리시버 & 프리디코더(1028C)의 구성을 나타내는 회로도.

도 46은 어드레스가 단자로부터 프리디코더를 통해 각 뱅크에 부여되는 동작을 설명하기 위한 개략 블럭도.

도 47은 리피터(1344)의 구성을 나타내는 회로도.

도 48은 실시예 5의 동기형 반도체 장치에서의 어드레스 전달을 설명하기 위한 블럭도.

도 49는 도 48에 도시된 용장 판정 회로(1390 ∼ 1394)의 구성을 설명하기 위한 블럭도.

도 50은 도 49에 도시된 프로그램 어드레스부(1442)의 어드레스 1비트당 설정부(1450)의 구성을 나타내는 회로도.

도 51은 도 49에서의 어드레스 비교부(1444)의 구성을 나타내는 블럭도.

도 52는 비트 비교부(1476)의 구성을 나타내는 회로도.

도 53은 도 49에서의 셀렉트 게이트부(1443)의 구성을 나타내는 회로도.

도 54는 용장 판정 회로의 동작을 설명하기 위한 동작 파형도.

도 55는 종래에서의 어드레스의 처리의 흐름을 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

34: 컬럼 프리디코더

200: 시프트 회로

622: 리피터

1052: 래치

1066: 어레이

[실시예 1]

도 1은 본 발명의 실시예 1의 동기형 반도체 기억 장치(1000)의 전체 구성의 개략을 나타내는 도면이다.

도 1을 참조하면, 동기형 반도체 기억 장치(1000)는, 외부 제어 신호 입력 단자군(10)을 통해 부여되는 외부 제어 신호 /RAS, /CAS, /W, /CS 등을 수신하여, 이것을 디코드하고, 내부 제어 신호를 발생시키는 컨트롤 회로(20)와, 컨트롤 회로(20)로부터 출력되는 내부 제어 신호를 전달하는 커맨드 데이타 버스(53a 및 53b)와, 메모리 셀이 행렬형으로 배열되는 메모리 셀 어레이(100)를 구비한다.

메모리 셀 어레이(100)는 도 1에 도시된 바와 같이 전부 16개의 메모리 셀 블럭(100a ∼ 100p)으로 분할 배치되어 있다. 예를 들면, 동기형 반도체 기억 장치(1000)의 기억 용량이 1G비트인 경우, 각 메모리 셀 블럭은 64M비트의 용량을 구비한다. 각 블럭은, 독립적으로 뱅크로서 동작할 수 있는 구성으로 되어 있다.

동기형 반도체 기억 장치(1000)는 또한 클럭 신호 입력 단자(16)에 부여되는 외부 클럭 신호 Ext. CLK를 수신하고, 컨트롤 회로(20)에 의해 제어되어 동기 동작을 개시하고, 내부 클럭 신호 int. CLK를 출력하는 내부 동기 신호 발생 회로(18)를 포함한다.

내부 동기 신호 발생 회로(18)는 예를 들면 지연 회로(이하, DLL 회로라고 칭함)등에 의해 외부 클럭 신호 Ext. CLK에 대해 동기한 내부 클럭 신호 int. CLK를 생성한다.

어드레스 신호 입력 단자군(12)을 통해 부여되는 외부 어드레스 신호 A0 ∼Ai(i : 자연수)는 컨트롤 회로(20)의 제어 하에서 내부 클럭 신호 int. CLK에 동기하여 동기형 반도체 기억 장치(1000) 내에 취득된다.

외부 어드레스 신호 A0 ∼ Ai 중 소정수의 비트수는 어드레스 버스(51a)를 통해 뱅크 디코더(22)에 부여된다. 뱅크 디코더(22)로부터는 어드레스 버스(51b 및 51c)를 통해, 디코드된 뱅크 어드레스 B0 ∼ B7이 각 뱅크로 전달된다.

한편, 어드레스 신호 입력 단자군(12)에 부여되는 그 밖의 외부 어드레스 신호는, 어드레스 버스(50a 및 50b)를 통해 어드레스 드라이버(52)로 전달된다. 어드레스 드라이버(52)로부터 또한, 어드레스 버스(50c)를 통해, 어드레스 신호는 각 뱅크(메모리 셀 블럭)로 전달된다.

동기형 반도체 기억 장치(1000)는, 또한 메모리 셀 블럭의 쌍마다 설치되고, 컨트롤회로(20)의 제어하에, 어드레스 버스(50c)에 의해 전달된 로우어드레스를 래치하고, 프리디코드하는 로우프리디코더(36)와, 로우프리디코더(36)로부터의 출력을 바탕으로 선택된 메모리 셀 블럭의 대응하는 행(워드선)을 선택하는 로우디코더(44)와, 메모리 셀 블럭마다 설치되고, 컨트롤 회로(20)의 제어하에, 어드레스 버스(50c)에 의해 전달된 컬럼 어드레스를 래치하고, 프리디코드하는 컬럼 프리디코더(34)와, 프리디코더(34)로부터의 출력을 전달하는 컬럼 프리디코더선(40)과, 컬럼 프리디코더선(40)으로부터의 출력을 바탕으로 선택된 메모리 셀 블럭의 대응하는 열(비트선쌍)을 선택하는 컬럼 디코더(42)를 포함한다.

동기형 반도체 기억 장치(1000)는 또한 칩 중앙부의 긴변 방향을 따르는 영역에서, 외부 제어 신호 입력 단자군(10) 및 어드레스 신호 입력 단자군(12)이 설치되는 영역의 외측에, 각각 배치되는 데이타 입력 단자 DQ0 ∼ DQ15 및 DQ16 ∼ DQ31과, 데이타 입출력 단자 DQ0 ∼ DQ31에 각각 대응하여 설치되는 입출력 버퍼 회로(14a ∼ 14f)와, 입출력 버퍼와 대응하는 메모리 셀 블럭 사이에서 데이타의 전달을 행하는 데이타 버스(54)와, 메모리 셀 블럭(100a ∼ 100p)에 각각 대응하여 설치되고, 데이타 버스(54)와 선택된 메모리 셀열과의 사이에서 데이타의 교환을 행하는 리드/라이트 앰프(38)를 포함한다.

외부 제어 신호 입력 단자군(10)으로 부여되는 신호 /RAS는, 동기형 반도체 기억 장치(1000)의 내부 동작을 개시시키고, 또한 내부 동작의 활성 기간을 결정하는 로우 어드레스 스트로브 신호이다. 이 신호/RAS의 활성화에 따라 로우 디코더(44) 등의 메모리 셀 어레이(100)의 행을 선택하는 동작과 관련한 회로는 활성 상태가 된다.

외부 제어 신호 입력 단자군(10)에 부여되는 신호 /CAS는 컬럼 어드레스 스트로브 신호이고, 메모리 셀 어레이(100)에서의 열을 선택하는 회로를 활성 상태로 한다.

외부 제어 신호 입력 단자군(10)에 부여되는 신호 /CS는, 이 동기형 반도체 기억 장치(1000)가 선택되는 것을 나타내는 칩 셀렉트 신호이고, 신호 /W는 동기형 반도체 기억 장치(1000)의 기록 동작을 지시하는 신호이다.

신호 /CS, 신호 /RAS, 신호 /CAS 및 신호 /W의 취득 동작은, 내부 클럭 신호 int. CLK과 동기하여 행해진다.

또한, 어드레스 신호 입력 단자군(12)에 부여되는 어드레스 신호의 취득 동작이나, 데이타 입출력 단자 DQ0 ∼ DQ31을 통한 데이타의 교환도 내부 클럭 신호 int. CLK에 동기하여 행해진다.

데이타 입출력 단자 DQ0 ∼ DQ31은 칩의 긴변 방향을 2분할한 각 부분에 각각 16개씩 분류되어 각각 이 메모리 어레이로부터의 데이타를 입출력한다. 이 구성을 Outer DQ Inner Clock (이하 ODIC 로 함.)라고 한다.

도 2는 본 발명에서 사용하는 리드시와 라이트시에서의 제어 방법의 흐름을 설명하기 위한 도면이다.

도 2를 참조하여, 리드시에는 스텝 S100에서 어드레스가 입력 버퍼에 입력된다. 입력된 어드레스는 스텝 S101에서 (버스트 어드레스의 처리 또는 어드레스 변환 등의) 논리적 처리 등이 이루어지고 있다. 이어서, 스텝 S102에서 메모리 셀에 대응하는 선택 신호 YS의 디코드가 행해지고, 스텝 S103에서 통상 메모리 셀에 해당하는 선택 신호 YS가 선택되어 활성화된다.

선택 신호 YS가 활성화되면, 스텝 S104에서 메모리 어레이의 데이타가 독출되고, 스텝 S105에서 데이터 경로에 출력되어 스텝 S106에서 출력 버퍼로부터 외부로 데이타가 독출된다.

용량이 1G비트에도 미치는 거대한 칩이 되면, 내부의 신호 전파 시간이 증대하고, 칩의 동작 주파수를 제한한다. 그래서 본 발명에서 사용하는 제어 방법으로는, 일방 통행적인 신호의 흐름을 형성하고, 각 뱅크마다 알맞은 신호의 사이클을 가능하게 하여 결과적으로 낭비 시간이 생기지 않도록 한다.

한편 라이트시에는, 스텝 S107에서 어드레스가 입력 버퍼에 입력된다. 입력된 어드레스는 스텝 S108에서 버스트 어드레스의 처리나 어드레스 변환 등의 논리적 처리가 이루어진다. 이어서, 스텝 S109에서 통상 메모리 셀에 해당하는 선택 신호 YS의 디코드가 행해지고, 스텝 S110에서 일단 메모리 블럭 내에 래치 유지되고, 데이타의 도착을 대기한다.

데이타는 칩 외부 시스템의 처리에 따라 어드레스에 대해 지연되어 스텝 S112에서 칩에 입력된다. 이 지연이 생기는 경우에는, 데이타가 의도적으로 지연 입력되는 경우와, 칩 외부 버스의 사양에 의해 자연 발생적으로 지연되는 경우가 있다.

이어서, 데이타는 스텝 S113에서 데이터 경로를 통해 메모리 블럭까지 전달된다. 데이타의 도착에 맞춰 스텝 S111에서 선택 신호 YS가 활성화되고, 스텝 S114에서 메모리 어레이에의 데이타의 기록이 행해진다.

따라서, 도 50의 종래의 기록 작업 행정에서 생기는 데이타의 쓸데 없는 대기 시간 때문에 칩의 동작 주파수가 제한되는 경우는 없고, 효율이 좋은 데이타 교환이 가능하다.

이어서, 거대 칩에서의 제어에 대해 설명하겠다.

여기서, 칩의 중앙부에 가까운 뱅크를 중앙 뱅크라고 하고, 칩의 중앙부로부터 먼 뱅크를 주변 뱅크라고 하기로 한다. 그러나, 중앙 뱅크는 단순히 메모리 뱅크의 칩 내에서의 물리적 배치에 따라 결정되는 것이 아니고 어드레스나 커맨드 신호의 흐름 내에서 가장 상위에 위치하는 뱅크를 가리킨다. 주변 뱅크란, 반대로 어드레스나 커맨드 신호의 흐름 내에서 가장 하위에 위치하는 뱅크를 가리킨다.이 후, 중앙과 변경과의 2개의 종류의 뱅크를 논하지만, 더욱 세분화된 딜레이를 구비한 뱅크의 구분이 존재해도 상관없고, 뱅크 내에서도 더욱 세분화시키는 구성이 존재해도 상관없다.

도 1에 도시된 구성에서는, 어드레스 입력에 대한 중앙 뱅크는, 예를 들면 메모리 셀 블럭(100d, 100e)이 해당하고, 주변 뱅크에는 메모리 셀 블럭(100a, 100h)이 해당한다. 한편, 데이타의 입출력에 대해서는, 주변 뱅크는 메모리 셀 블럭(100d, 100e)이 해당하고, 중앙 뱅크에는 메모리 셀 블럭(100a, 100h)이 해당하고, 어드레스에 대한 경우와 반대가 된다. 이 점이 먼저 언급된 ODIC 구성의 특징이 된다.

도 3은 거대 칩에서의 독출시 및 기록시의 제어를 설명하기 위한 도면이다.

도 3을 참조하면, 리드시에 중앙 뱅크에 대해서는, 스텝 S150에서 어드레스가 입력 버퍼에 입력된다. 입력된 어드레스는 스텝 S151에서 버스트 어드레스의 처리나 어드레스 변환 등의 논리적 처리가 이루어지고 있다. 이어서, 스텝 S152에서 해당하는 선택 신호 YS의 디코드가 행해지고, 스텝 S153에서 선택 신호 YS가 선택되고 활성화된다.

한편 주변 뱅크에서는, 어드레스는 중앙 뱅크에 대한 경우와 동일한 타이밍으로 입력되지만(스텝 S155), 뱅크에 도달할 때까지의 시간이 많이 걸리기 때문에 이후의 처리는 지연되어 실시된다(스텝 S156 ∼ S158).

따라서, 뱅크의 메모리 어레이로부터 데이타가 독출된 시점은 중앙 뱅크에서의 타이밍(스텝 S160)이 주변 뱅크에서의 타이밍(스텝 S163)보다도 빨라진다. 그러나, 중앙 뱅크는 주변 뱅크보다도 데이타 단자 DQ로부터는 떨어져 있기 때문에 데이타의 전파 시간은 중앙 뱅크(스텝 S161, S162)가 주변 뱅크(스텝 S164, S165)보다도 길어진다. 따라서, 어드레스가 입력 버퍼에 입력되고나서 데이타가 출력 버퍼로부터 출력될 때까지의 시간은, 중앙 뱅크와 주변 뱅크에서는 거의 같아진다.

즉 ODIC 구성으로 함에 따라 어드레스, 커맨드의 신호 전달에 걸리는 시간과 데이타 전달에 걸리는 시간의 합은 어떤 뱅크에서도 종래 예에 대해 차가 작아지고, 데이타 전달에 걸리는 시간의 합의 절대치 자체도 작다.

한편, 기록시에는 중앙 뱅크의 경우, 입력 버퍼에 어드레스가 입력되어 논리적 처리, 선택 신호 YS의 디코드를 거쳐 래치에서 선택 신호 YS의 활성화 정보가 유지된다 (스텝 S170 ∼ S173). 한편, 주변 뱅크에서도 마찬가지로, 입력 버퍼에 어드레스가 입력되어 논리적 처리, 선택 신호 YS의 디코드를 거쳐 래치에서 선택 신호 YS의 활성화 정보가 유지된다(스텝 S176 ∼ S179).

데이타는 어드레스보다 지연되어 입력 버퍼에 입력되고, 중앙 뱅크와 주변 뱅크에서 다른 타이밍으로 뱅크부에 도착하게 된다(스텝 S181 ∼ S182, S184 ∼ S185). 그 후, 데이타의 도착을 기다려 선택 신호 YS가 활성화된다. 선택 신호 YS가 활성화된 경우에는 메모리 어레이로의 기록이 행해진다(스텝 S183, S186).

도 4는 뱅크와의 데이타의 교환을 설명하기 위한 동작 파형도이다.

도 4를 참조하여, 우선 신호명의 괄호 내의 첨자에 대해 설명한다. (ext)는 외부로부터 패드에 입력되는 단계에서의 신호, (in)은 내부의 중앙 처리부에서의 신호, (ctr)은 중앙 뱅크부에서의 신호, (far)는 주변 뱅크부에서의 신호를 각각나타낸다.

외부로부터 입력되는 CLK(ext)는 DLL 회로 등에서 파형 재생되기 때문에, 내부 클럭 CLK(in)는 외부 클럭 CLK(ext)와 거의 동일한 파형으로 할 수 있다.

시각 t1에서 클럭 신호 CLK의 상승에 동기하여 커맨드 CMD(ext) 및 어드레스 ADD(ext)가 입력된다. 각 뱅크에 커맨드나 어드레스를 분배할 때에, 중앙 뱅크부와 주변 뱅크부에서는 도착 시각에 차가 생긴다. 시각 t2에는 커맨드 CMD (ctr) 및 어드레스(ctr)는 거의 동시에 중앙 뱅크에 도착하고, 시각 t3에는 커맨드 CMD(far) 및 어드레스(far)는 거의 동시에 주변 뱅크에 도착한다. 즉 중앙 뱅크부와 주변 뱅크부를 비교하면 어드레스는 위상이 어긋난다(shift). 그러나 어드레스, 커맨드의 종류가 동일한 방향으로 전달되면 각 뱅크에서의 이들의 스큐(skew)는 작고, 뱅크에서의 동작 마진은 커진다.

외부로부터 어드레스가 입력되었을 때에 동기형 반도체 장치인 싱크로너스 다이내믹 랜덤 액세스 메모리(이하 SDRAM)에서는 어드레스의 처리(어드레스의 초기치의 발생, 버스트 어드레스의 발생, 발생한 어드레스에 대한 용장 판정)를 행할 필요가 있다.

라이트시에, 어드레스 입력 사이클에서 그 처리를 실시한 후, 내부에 처리 결과를 래치한다. 실제로 데이타가 전달되어오는 사이클에서는, 래치한 처리 결과를 어레이로 전달하는 것만으로 트리거가 걸리면 곧 처리 결과에 해당하는 선택 신호 YS를 활성화시켜 데이타를 고속으로 기록할 수 있다.

종래에는 어드레스 처리에 시간이 걸리고, 선택 신호 YS의 활성화의 타이밍이, 데이타의 메모리 어레이에의 도착에 대해 지연되었지만, 본 발명의 동기형 반도체 기억 장치에서는 실제로 데이타가 입력되면 데이타의 전달 시간에 맞춰, 메모리 어레이에 상기 처리 후의 어드레스를 전달하는 것만으로 선택 신호 YS가 활성화된다.

따라서, 예를 들면 라이트 후의 리드등과 같이 다음 사이클의 모드가 다르고, 버스의 이퀄라이즈나 프리차지가 필요해지는 경우에도 그 시간을 많이 취할 수 있다.

도 5는, 실시예 1의 반도체 기억 장치의 중앙부에 설치된 입력 패드 부근의 개략을 나타내는 도면이다.

도 5를 참조하여, 패드(302)에 입력된 커맨드 신호는 입력 보호 회로(304)를 통과한 후 커맨드 버퍼(306)에 입력되어 칩 전체에 분배된다.

패드(310)에 입력된 클럭 신호는 입력 보호 회로(312)를 통과한 후 클럭 버퍼(314)에 입력되어 클럭 신호 CLKI가 되어 클럭 드라이버(316)에 입력되고, 내부 클럭이 형성된다. 클럭 드라이버(316)가 출력하는 제어에 필요한 복수의 클럭의 조합 Int. CLKset는 클럭 트리(308, 332)에 입력되어 칩 전체로 전달된다.

패드(318)에 입력된 뱅크 어드레스 신호는 입력 보호 회로(320)를 통과한 후 뱅크 어드레스 버퍼(322)에 입력되어 칩 전체로 분배된다.

패드(324)에 입력된 어드레스 신호는 입력 보호 회로(326)를 통과한 후 어드레스 버퍼(328)에 입력되고, 그 후 어드레스 래치(330)에 정보로서 일시 기억된다.

도 6은 1G 비트의 반도체 기억 장치의 중앙부 부근의 개략을 나타내는 도면이다.

도 6을 참조하여, 패드(340)에 입력된 커맨드는 커맨드 디코더(350)에서 디코드된 후 래치(352)에 정보로서 일시 기억된다. 패드(358)에 입력된 뱅크 어드레스도 뱅크 디코더(360)에서 디코드된 후 래치(364)에 정보로서 일시 기억된다. 이에 따라 디코드의 시간이 단축된다. 래치된 커맨드는 드라이버 회로(382, 398, 370, 386)에 의해 각 뱅크로 분배된다. 뱅크 어드레스는 드라이버 회로(380, 396, 372, 388)에 의해 각 뱅크로 분배된다.

도 7은 1G비트의 반도체 기억 장치의 각 뱅크에서의 컬럼 계열의 구성을 설명하기 위한 도면이다.

도 7은 칩의 좌측반의 영역을 나타낸다. 도 7에서의 E1부는 커맨드의 처리에 대해, 도 7에서의 E2부는 어드레스의 제어에 대해 각각 각 뱅크에 대해 설치되는 구성을 나타내고 있다.

도 7을 참조하여, 커맨드 처리부 E1에서는, 뱅크 어드레스 BA<4>와 컬럼 계열의 액세스 신호(도시하지 않음)가 중복되는 경우에 컬럼 계열의 액세스를 인식하여 커맨드 래치(424) 내부에서 플래그가 활성화된다. 뱅크 어드레스는 BA<0> ∼ BA<4>까지 있지만 여기서는 대표적으로 뱅크(4)의 경우를 나타내어 BA<4>가 입력된다.

커맨드 래치(424)의 내부에서 활성화된 플래그를 바탕으로 어드레스를 활성화하는 신호 ADD-LATCH가 발생된다. 또한, 이 플래그는 컬럼의 컨트롤계 회로 C-Ctl.을 활성화하고, 어레이부에 컨트롤 신호를 송출한다(도시하지 않음). 컬럼 계열의 클럭 신호 MD-CALT, 리드 클럭 신호 C-CLK, 라이트 클럭 신호 C-WCLK는 어레이부에 출력되는 컨트롤 신호의 기준이 된다.

어드레스 처리부 E2는 이 컨트롤 신호에 따른다. 래치(400)에서 래치된 컬럼 어드레스의 하위 3비트는 어드레스 변환 처리부(402)에서의 어드레스 변환 처리나 카운터(404, 414)에서의 카운트 처리가 이루어진다. 그리고, 컬럼 어드레스는 프리디코더(406, 416)와 용장 판정부(408, 418)로 이송된다. 용장 판정부(408)는 컬럼 어드레스의 홀수 비트에 대해 설치되고, 용장 판정부(418)는 컬럼 어드레스의 짝수 비트에 대해 설치된다. 용장 판정부(408, 418)의 판정 결과를 바탕으로 프리디코더(416, 406)가 활성화되어 드라이버(410, 420)를 통해 어레이측에 프리디코드 신호를 송출한다. 도 7에는 도시하지 않았지만, 어레이측의 디코드 회로가 이 프리디코드신호를 바탕으로 디코드 처리를 하고, 선택 신호 YS의 활성화를 행한다. 디코드 처리 자체는 종래의 반도체 기억 장치에서 행해지는 것과 동일하므로 특별히 설명하지 않겠다.

이어서, 더욱 자세히 어드레스 처리에 대해 설명을 한다.

도 8은, 컬럼 프리디코더와 용장 판정부의 관계를 설명하기 위한 도면이다.

도 8을 참조하여, 어드레스 처리부 E2는, 컬럼에의 액세스 신호 COLA와 뱅크 어드레스 신호가 입력되는 AND 회로(436)와, AND 회로(436)의 출력을 수신하여 1-shot 펄스를 발생시키는 펄스 발생 회로(438)와, 중앙으로부터 어드레스 버스(434)에 의해 전달된 13비트의 어드레스 Add<C:0>를 펄스 발생 회로(438)의 출력에 따라 수신하는 1차 래치 회로(440)와, 1차 래치 회로(440)가 출력하는 컬럼 어드레스를래치하는 래치 회로(400)와, 1차 래치 회로(440)의 하위 3비트를 어드레스 변환하는 어드레스 변환 회로(402)와, 어드레스 변환 회로(402)의 출력을 수신하여 클럭 신호 CCLK에 동기하여 버스트 동작을 위해 카운트를 행하는 카운터(404, 414)와, 래치 회로(400) 및 카운터(404, 414)의 출력을 수신하는 프리디코더(406, 416)와, 프리디코더(406, 416)의 출력을 신호 R/W에 따라 지연시켜 신호 MD에 의한 마스크가 걸리지 않는 경우에 출력하는 시프터(450, 452)와, 시프터(450, 452)의 출력을 메모리 어레이 중으로 출력하는 드라이버(410, 420)와, 래치 회로(400)에 따라 래치된 어드레스 신호를 수신하여 용장 판정을 행하는 용장 판정부(408)를 포함한다. 또, 신호 MD는 외부로부터 입력되는 데이타를 무효로 하는 마스크 신호이다.

도 8에서는, 홀수 어드레스에 대한 용장 판정부(408)만을 기록하고, 짝수 어드레스에 대한 용장 판정부는 동일한 구성을 구비하기 때문에 도시하지 않는다.

용장 판정부(408)는, 용장 판정 회로(456)와, 용장 판정 회로(456)의 출력을 수신하는 입출력 선택 회로(457) 및 OR 회로(458)와, 용장 판정 회로(456), 입출력 선택 회로(457) 및 OR 회로(458)의 출력을 지연시켜 출력하는 시프터(460)와, 시프터(460)의 출력을 메모리 어레이 중에 출력하는 드라이버(462)를 포함한다.

이어서 간단히 동작을 설명한다.

중앙으로부터 이송된 어드레스는, 컬럼 액세스 신호 COLA와 뱅크 어드레스에 기초하여 펄스 발생 회로(438)의 출력에 따라 1차 래치 회로(440)에 컬럼 어드레스로서 수신된다. 1차 래치 회로(440)는, 래치(400)와 어드레스 변환 회로에 컬럼 어드레스를 송출한 후 신호 SCRC에 의해 리셋트된다. 이 1차 래치 회로(440)는 전원 투입시에도 전원 투입시에만 발생하는 신호 Vup에 따라 리셋트된다.

컬럼 어드레스의 하위 3비트는, 버스트 동작을 위한 처리에 포함되므로, 어드레스 변환 처리를 실시한 후 카운터에 입력된다. 실제는 홀수 어드레스와 짝수 어드레스가 동시에 처리되기 때문에 최하위 어드레스는 공통이 되고, 카운터 처리되는 것은 하위 3비트중 2비트가 된다. 이 어드레스 변환 처리 결과가 뱅크의 메모리 어레이의 홀수 어드레스 영역과 짝수 어드레스 영역의 각 프리디코더로 전달된다. 또한, 컬럼 어드레스는 용장 판정 회로에도 입력되고, 컬럼 어드레스에 대한 용장 판정의 결과는 용장 메모리 열의 치환 지시를 하는 히트 신호(hit signal)로서 인식된다. 홀수 어드레스부에 대응하여 설치된 복수의 용장 판정 회로의 판정 결과는 OR 회로(458)에서 OR 처리가 이루어져 어느 것이 용장 치환이 실시됐는지의 여부의 판정 결과로서 인식된다.

도 9는, 컬럼 프리디코더(34)의 구성을 나타내는 개략 블럭도이다.

도 9를 참조하여, 컨트롤 회로(20)로부터는 커맨드 데이타 버스(53b)를 통해, 독출 동작을 지시하기 위한 리드계 액세스 식별 신호 READ와, 기록 동작을 지시하기 위한 라이트계 액세스 식별 신호 WRITE와, 오토프리차지 동작을 지시하기 위한 오토프리차지 식별 신호 ATPC와, 각 뱅크마다 버스트 동작의 종료를 지시하기 위한 버스트 종료 식별 신호 BEND와, 컬럼 선택 동작 중에 다른 뱅크가 선택된 경우, 이 컬럼 선택 동작을 강제적으로 종료시키는 것을 지시하는 터미네이션 식별 신호 TERM과, 프리차지 동작의 종료를 지시하기 위한 프리차지 동작 식별 신호 PCCMP가 전달된다.

또한, 신호 BACT는 뱅크가 선택되는 경우, 뱅크에서 유지되는 플래그 신호이다.

컬럼 프리디코더 회로(34)는, 커맨드 데이타 버스(53b)에 의해 전달되는 신호 Clm과 대응하는 뱅크 어드레스 신호 B7을 수신하는 AND 회로(510)와, AND 회로(510)의 출력이 활성화하는데 따라 1-shot 펄스 신호를 출력하는 1-shot 펄스 생성 회로(512)와, 플래그 신호 BACT의 활성화에 따라 활성화되고, 1-shot 펄스 생성 회로(512)의 출력을 드라이브하는 드라이브 회로(514)와, 신호 ATPC, 신호 BEND 및 신호 TERM을 수신하는 OR 회로(516)와, 드라이브 회로(514)의 출력에 따라 셋트되고, OR 회로(516)의 출력에 따라 리셋트되고, 컬럼 계열의 동작이 활성화된 것을 나타내는 컬럼 플래그 신호 Co1. FLAG를 출력하는 플립플롭 회로(518)를 포함한다.

컬럼 프리디코더 회로(34)는 또한 컬럼 플래그 신호 Col. FLAG의 활성화에 따라 활성화되고, 커맨드 데이타 버스(53b)에 의해 전달된 신호 READ를 드라이브하는 인버터 회로(520)와, 신호 WRITE, 신호 ATPC, 신호 BEND 및 신호 TERM을 수신한 OR 회로(522)와, 인버터 회로(520)의 출력에 따라 셋트되고, OR 회로(522)의 출력에 의해 리셋트되고, 독출 동작이 활성화된 것을 나타내는 리드 플래그 신호 READ. FLAG를 출력하는 플립플롭 회로(524)를 포함한다.

컬럼 프리디코더 회로(34)는, 또한 컬럼 플래그 신호 Co1. FLAG의 활성화에 따라 활성화되고, 커맨드 데이타 버스(53b)에 의해 전달된 신호 WRITE를 드라이브하는 인버터 회로(530)와, 신호 READ, 신호 ATPC, 신호 BEND 및 신호 TERM을 수신하는 OR 회로(532)와, 인버터 회로(530)의 출력에 따라 셋트되고, OR 회로(532)의출력에 따라 리셋트되고, 기록 동작이 활성화된 것을 나타내는 라이트 플래그 신호 WRITE. FLAG를 출력하는 플립플롭 회로(534)를 포함한다.

컬럼 프리디코더 회로(34)는, 또한 컬럼 플래그 신호 Col. FLAG를 수신하여 소정 클럭시간 지연하는 시프트 회로(542)와, 플래그 신호 BACT 및 시프트 회로(542)의 출력을 수신하는 OR 회로(544)와, OR 회로(544)의 출력의 활성화에 따라 활성화되고, 커맨드 데이타 버스(53b)에 의해 전달된 신호 ATPC를 드라이브하는 인버터 회로(540)와, 커맨드 데이타 버스(53b)에 의해 전달된 신호 PCCMP를 수신하는 인버터 회로(546)와, 인버터 회로(540)의 출력에 따라 셋트되고, 인버터 회로(546)의 출력에 의해 리셋트되고, 오토프리차지 동작이 활성화된 것을 나타내는 오토프리차지 플래그 신호 ATPC. FLAG를 출력하는 플립플롭 회로(548)를 포함한다.

컬럼 프리디코더 회로(34)는, 또한 1-shot 펄스 발생 회로(512)의 출력 신호에 따라 활성화되고, 어드레스 버스(50c)에 의해 전달된 컬럼 신호를 수신하는 래치 회로(550)를 포함한다. 래치 회로(550)는 신호 SCRC의 활성화에 따라 리셋트된다.

컬럼 프리디코더 회로(34)는 또한 래치 회로(550)에 유지된 컬럼 어드레스의 하위 비트에 따라, 활성화하는 열선택선(도시하지 않음)에 대응하는 어드레스 신호의 하위 비트를 조정하는 짝수 비트 조정 회로(552) 및 홀수 비트 조정 회로(554)와, 래치 회로(550)로부터의 상위 비트 데이타를 프리디코드하는 프리디코더(556)와, 짝수 비트 조정 회로(552)로부터의 하위 비트 데이타를 프리디코드하는 프리디코더(557)와, 홀수 비트 조정 회로(554)로부터의 하위 비트 데이타를 프리디코드하는 프리디코더(558)와, 신호 READ 또는 신호 WRITE에 의해 활성화되고, 프리디코더(556, 557 및 558)로부터의 프리디코드 신호를 소정수의 클럭(예를 들면, 2클럭)만큼 지연하여 출력하는 시프트 회로(560)와, 용장 디코더(도시하지 않음)로부터의 어드레스가 치환 어드레스에 해당하지 않은 것을 나타내는 신호 Miss에 따라 활성화되고, 시프트 회로(560)로부터의 출력을 수신하여 컬럼 프리디코드선의 레벨을 시프트 회로(560)의 출력 신호에 따라 드라이브하는 드라이브 회로(562)를 포함한다.

시프트 회로(560)로서는, 예를 들면 나중에 도 28에서 설명하는 시프트 회로(200)와 같은 것이 이용된다.

도 10은 도 9에 도시된 컬럼 프리디코더 회로(34)의 독출 동작을 설명하기 위한 타이밍 차트이다.

도 10을 참조하여, 시각 t1에서 선택된 뱅크가 활성화하고, 이퀄라이즈 신호 EQ의 불활성화에 따라, 로컬 이퀄라이즈 신호 l. EQ도 불활성화되고, 선택된 뱅크 중의 비트선 쌍등의 이퀄라이즈 상태가 해제된다. 한편, 신호 SCRC, SCRC2도 활성 상태가 된다.

시각 t2에서, 워드선 활성화 신호 RXT가 활성화하고, 로우 어드레스 신호에 따라 워드선의 선택 동작이 행해지고, 시각 t3에서 센스 앰프 활성화 신호 SE의 활성화에 따라 로컬 센스 앰프 활성화 신호 l. SE도 활성화되어 선택된 복수의 메모리 셀로부터의 데이타가 대응하는 비트선 전위로서 증폭된다.

시각 t4에서, 신호 READ가 활성화하고, 독출 동작이 지정되면, 플래그 신호 Co1. FLAG 및 READ. FLAG가 활성화한다. 한편, 컬럼 어드레스 신호가 선택된 뱅크에 수신되고, 시각 t5 및 t6에서 선택된 메모리 셀로부터의 데이타가 뱅크로부터 독출 및 유지된다. 시각 t6에서, 버스트 길이 4분의 데이타의 독출이 완료하는데 따라, 신호 BEND가 활성화한다.

시각 t6, t7의 외부 클럭 신호 Ext. CLK의 상승, 및 하강에 따라 시각 t5에서 뱅크로부터 독출되고, 유지되는 데이타가 병렬·직렬 변환되어 외부로 출력된다.

시각 t8, t9의 외부 클럭 신호 Ext. CLK의 상승, 및 하강에 따라, 시각 t6에서 뱅크로부터 독출되고, 유지되는 데이타가 병렬·직렬 변환되어 외부로 출력된다.

한편, 시각 t8에서는 신호 PC의 활성화에 따라 선택된 뱅크의 프리차지가 행해진다.

시각 t10에서, 버스트 길이(4)의 경우 데이타 출력이 완료한다.

시각 t11에서, 신호 SCRC는 불활성 상태가 되고, 동작이 종료한 부분은 계층 전원구조에 따라 전원 오프 상태가 되고, 누설 전류의 작은 동작 모드로 이행한다.

도 11은, 도 9에 도시된 컬럼 프리디코더 회로(34)의 기록 동작을 설명하기 위한 타이밍 차트이다.

도 11을 참조하여, 시각 t1에서 선택된 뱅크가 활성화되고, 이퀄라이즈 신호 EQ의 불활성화에 따라 로컬 이퀄라이즈 신호 1.EQ도 불활성화되고, 선택된 뱅크중의 비트선쌍등의 이퀄라이즈 상태가 해제된다.

시각 t2에서, 워드선 활성화 신호 RXT가 활성화되고, 로우어드레스 신호에 따라 워드선의 선택 동작이 행해지고, 시각 t3에서 센스 앰프 활성화 신호 SE의 활성화에 따라 로컬 센스 앰프 활성화 신호 l.SE도 활성화되어, 선택된 복수의 메모리 셀로부터의 데이타가, 대응하는 비트선 전위로서 증폭된다.

시각 t4에서, 신호 WRITE가 활성화되고 기록 동작이 지정되면, 플래그 신호 Col. FLAG 및 WRITE. FLAG가 활성화된다. 한편, 컬럼 어드레스 신호가 선택된 뱅크에 수신되고, 시각 t5 및 t6에서 외부로부터 기록 데이타가 수신되고, 유지된다.

계속해서, 시각 t7 및 t8에서 외부로부터 기록 데이타가 수신되고, 유지된다.

시각 t8에서, 시프트 회로(560)에 의해 규정되는 내부 레이턴시(2)(클럭 2주기분)만큼, 컬럼 어드레스 취득으로부터 시간이 경과하고, 메모리 셀로의 데이타의 기록 동작이 개시된다.

시각 t9, t10의 외부 클럭 신호 Ext. CLK의 하강 및 상승에 따라 시각 t5 및 t6에서 외부로부터 기록되고 유지되어 있는 데이타가 선택된 메모리 셀에 기록된다.

시각 t11, t12의 외부 클럭 신호 Ext. CLK의 하강 및 상승에 따라 시각 t7 및 t8에서 외부로부터 기록되고, 유지되고 있는 데이타가 선택된 메모리 셀에 기록된다.

시각 t12에서, 버스트 길이(4)의 경우의 데이타 기록이 완료한다.

한편, 시각 t13에서는, 신호 PC의 활성화에 따라 선택된 뱅크의 프리차지가 행해진다.

시각 t14에서, 신호 SCRC는 불활성 상태가 되고, 동작이 종료한 부분은 계층 전원 구조에 의해 전원 오프 상태가 되고, 누설 전류의 작은 동작 모드로 이행한다.

도 12는 1G비트의 반도체 기억 장치의 리드시의 데이타의 흐름을 나타내는 도면이다.

도 12는 칩의 좌측반의 영역의 패드가 배치되는 중앙부를 나타내고, 중앙 회로가 영역(606)에 배치되어 있다. 메모리 어레이(602)에 끼워진 영역에 패드가 배치되고, 패드 중 칩의 외측에 위치하는 데이타 입출력용의 DQ 패드(608) 부근에는 DQ 용의 처리 회로(610)가 각각 설치되어 있다.

도 13은 1G비트의 반도체 기억 장치의 리드시의 데이타계에서 이용되는 리피터를 나타내는 도면이다.

도 13을 참조하여, 어레이로부터의 데이타 증폭기(624)의 홀수 어드레스로부터의 데이타는 데이타 버스(626)에 의해 리피터(622)로 전달되고, 짝수 어드레스로부터의 데이타는 데이타 버스(628)에 의해 리피터(622)로 전달된다. 리피터(622)는 제어 회로(630)에 의해 제어된다. 리피터에 의해 전해진 데이타는 멀티플렉서(632)에 부여되고, 멀티플렉서(632)에 의해 선택된 데이타는, 래치(634)에서 일시 유지된다(여기서는 2개 표시). 2개의 래치 데이타는 멀티플렉서(636)에 의해 선택되어 출력 버퍼(638)를 통해 데이타 단자(640)로부터 출력된다.

도 14는 1G 비트의 반도체 기억 장치의 라이트시의 데이타의 흐름을 나타내는 도면이다.

도 14는 도 12와 마찬가지로 칩의 좌측반의 영역의 패드가 배치되는 중앙부를 나타내고, 중앙 회로가 영역(606)에 배치되어 있다. 메모리 어레이(602)에 끼워진 영역에 패드가 배치되고, 패드 중 칩의 외측에 위치하는 데이타 입출력용의 DQ 패드(608) 부근에는 DQ 용의 처리 회로(610)가 각각 설치되어 있다.

도 15는 1G비트의 반도체 기억 장치의 라이트시의 데이타계에서 이용되는 리피터를 나타내는 도면이다.

도 15를 참조하여, 라이트시에는 데이타 단자(670)로부터 입력된 데이타는 리드시와 역의 흐름으로 메모리 어레이에 기록된다.

여기서는, 위상차를 제어하는 수단으로서 리피터가 이용되고 있다.(여기서는, 데이타 버스의 도면에만 리피터가 도시되어 있지만, 커맨드등을 전달하는 버스에도 배치되어 있다. 단, 커맨드 등은, 신호 진로가 한방향이기 때문에 한쪽 방향에의 리피터이지만 데이타의 경우에는 양방향으로의 리피터가 됨.)

도 16은, 도 13에 도시된 리피터(622)의 구성의 제1예를 나타내는 회로도이다

또, 도 15에 도시된 리피터(652)도 동일한 회로가 이용된다.

도 16을 참조하여, 리피터(622)는, 제어 신호 EN1, EN2를 수신하는 OR 회로(672)와, OR 회로(672)의 출력을 게이트에 수신하여 활성화시에 노드 NR1에 전원 전위를 부여하는 P 채널 MOS 트랜지스터(674)와, 노드 NR2가 입력에 접속되는인버터(678)와, 인버터(678)의 출력을 수신하여 반전 출력을 노드 NR1에 출력하는 인버터(680)와, 제어 신호 EN1을 게이트에 수신하여 소스가 접지 전위에 결합되는 N 채널 MOS 트랜지스터(676)를 포함한다. 인버터(680)는, 제어 신호 EN1에 따라 N 채널 MOS 트랜지스터(676)가 활성화됐을 때에 동작 전류를 공급받을 수 있다.

리피터(622)는, 또한 제어 신호 EN1, EN2를 수신하는 OR 회로(682)와, OR 회로(682)의 출력을 게이트에 수신하여 활성화시에 노드 NR2에 전원 전위 Vcc를 부여하는 P 채널 MOS 트랜지스터(684)와, 노드 NR1이 입력에 접속되는 인버터(688)와, 인버터(688)의 출력을 수신하여 반전 출력을 노드 NR2에 출력하는 인버터(690)와, 게이트에 제어 신호 EN2를 수신하여 소스가 접지 전위 Vss에 결합되어 드레인이 인버터(690)의 내부 노드에 접속되는 N 채널 MOS 트랜지스터(686)를 포함한다. 인버터(690)는, 제어 신호 EN2에 의해 N 채널 MOS 트랜지스터(686)가 활성화됐을 때에 동작 전류의 공급을 받을 수 있다.

동작을 간단히 설명하면, 제어 신호 EN1, EN2가 양쪽 모두 L 레벨일 때 P 채널 MOS 트랜지스터(674, 684)는 각각 도통 상태가 되고, 노드 NR1, NR2는 각각 H 레벨이 되고, 이 리피터 회로는 스탠드바이 상태가 된다.

이어서, 제어 신호 EN1이 H 레벨이고, 제어 신호 EN2가 L 레벨인 경우에는, P 채널 MOS 트랜지스터(674, 684)는 각각 비도통 상태가 되고, 또한 N 채널 MOS 트랜지스터(676)에 의해 인버터(680)가 활성화되기 때문에, 리피터는 노드 NR2로부터 노드 NR1로 신호를 전달한다.

제어 신호 EN1이 L 레벨이고, 또한 제어 신호 EN2가 H 레벨인 경우에는 인버터(680)는 비활성화 상태에 있고, N 채널 MOS 트랜지스터(686)의 동작에 따라, 인버터(690)가 활성화되기 때문에, 노드 NR1로부터 노드 NR2로 리피터(622)는 신호를 전달한다.

도 17은 리피터의 제2예를 나타내는 회로도이다.

도 16에서는 양방향의 리피터를 나타냈지만, 도 17에서는 단방향의 리피터의 예를 소개한다.

도 17을 참조하여, 이 리피터는 제어 신호 EN을 게이트에서 수신하여 활성화시에 노드 NR4에 전원 전위 Vcc를 부여하는 P 채널 MOS 트랜지스터(692)와, 노드 NR3이 입력에 접속되는 인버터(696)와, 인버터(696)의 출력을 수신하여 반전 출력을 노드 NR4에 출력하는 인버터(698)와, 제어 신호 EN을 게이트에서 수신하여 소스가 접지 전위 Vss에 결합되어 드레인이 인버터(698)의 내부 노드에 접속되는 N 채널 MOS 트랜지스터(694)를 포함한다.

동작을 간단히 설명하면, 제어 신호 EN이 L 레벨일 때에는, P 채널 MOS 트랜지스터(692)가 도통 상태가 되고, 노드 NR4는 H 레벨로 고정되어 이 리피터는 스탠드바이 상태가 된다.

한편 N 채널 MOS 트랜지스터(694)는 비도통 상태가 되고, 인버터(698)에는 동작 전류가 흐르지 않기 때문에 인버터(698)는 비활성화된다. 제어 신호 EN이 H 레벨인 경우에는 P 채널 MOS 트랜지스터(692)는 비도통 상태가 되어 N 채널 MOS 트랜지스터(694)가 도통 상태로 됨에 따라 인버터(698)가 활성화된다. 따라서, 노드 NR3에 부여된 신호는 인버터(696, 698)에 의해 노드 NR4로 전달된다.

도 18은, 리피터의 제3예를 나타내는 도면이다.

도 18을 참조하여, 이 리피터는 신호 /Din을 게이트에서 수신하여 활성화시에 노드 NR5에 전원 전위 Vcc를 부여하는 P 채널 MOS 트랜지스터(700)와, 프리차지 신호 PC를 게이트에서 수신하여 활성화시에 노드 NR5에 접지 전위 Vss를 부여하는 N 채널 MOS 트랜지스터(702)와, 노드 NR5가 게이트에 접속되어 활성화시에 노드 NR8에 접지 전위 Vss를 부여하는 N 채널 MOS 트랜지스터(712)와, 상보 프리차지 신호 /PC를 게이트에 수신하여 활성화시에 노드 NR8에 전원 전위 Vcc를 부여하는 P 채널 MOS 트랜지스터(714)를 포함한다. 노드 NR8로부터는 출력 신호 /Dout가 출력된다.

이 리피터는, 또한 신호 Din을 게이트에서 수신하여 활성화시에 전원 전위 Vcc를 노드 NR6에 부여하는 P 채널 MOS 트랜지스터(704)와, 프리차지 신호 PC를 게이트에서 수신하여 활성화시에 노드 NR6에 접지 전위 Vss를 부여하는 N 채널 MOS 트랜지스터(706)와, 노드 NR6이 게이트에 접속되어 활성화시에 노드 NR7에 접지 전위 Vss를 부여하는 N 채널 MOS 트랜지스터(708)와, 상보 프리차지 신호 /PC를 게이트에서 수신하여 활성화시에 전원 전위 Vcc를 노드 NR7에 부여하는 P 채널 MOS 트랜지스터(710)를 포함한다. 노드 NR7로부터는 출력 신호 /Dout가 출력된다.

간단히 동작을 설명하면, 프리차지 신호 PC가 H 레벨이 되어 상보 프리차지 신호 /PC가 L 레벨이 되는 스탠드바이 상태일 때에는 N 채널 MOS 트랜지스터(702, 706)는 도통 상태가 되고, 따라서 N 채널 MOS 트랜지스터(708, 712)는 비도통 상태가 된다. 한편 P 채널 MOS 트랜지스터(710, 714)는 도통 상태가 되기 때문에, 노드 NR7, NR8은 모두 H 레벨이 된다.

그 후, 스탠드바이 상태가 해제되어 프리차지 신호 PC가 L 레벨이 되고 상보 프리차지 신호 /PC가 H 레벨로 될 때 신호 Din이 H 레벨이 되고 신호 /Din이 L 레벨이 됐을 때는 P 채널 MOS 트랜지스터(700) 및 N 채널 MOS 트랜지스터(712)가 도통 상태가 된다. 따라서 노드 NR8의 출력 레벨은 L 레벨이 되고 신호 /Dout는 L 레벨이 된다.

Din이 L 레벨이 되고 신호 /Din이 H 레벨이 되는 경우에는 P 채널 MOS 트랜지스터(704), N 채널 MOS 트랜지스터(708)가 도통 상태가 되고, 신호 Dout는 L 레벨이 된다. 이와 같이 함으로써 이 리피터 회로는 신호를 전달한다.

이상과 같은 구성에 따라, 리드시 및 라이트시의 고속화가 가능해진다.

[실시예 2]

도 19는, 본 발명의 반도체 기억 장치의 전체 구성을 나타내는 개략 블럭도이다.

도 19를 참조하여, 이 반도체 기억 장치는 1G비트의 용량을 구비한 더블 데이타 레이트의 싱크로너스 다이내믹 랜덤 액세스 메모리(이하 DDR-SDRAM)이다. 이 반도체 기억 장치는 전체의 동작을 담당하는 상보인 클럭 신호 CLK, /CLK를 수신하는 단자 P1, P2와, 칩으로의 입력을 가능하게 하는 인에이블 신호 CKE를 수신하는 단자 P3과, 커맨드의 입력을 식별하는 신호 /CS를 수신하는 단자 P4와, 로우 계열의 커맨드가 입력된 것을 나타내는 신호 /RAS를 수신하는 단자 P5와, 컬럼 계열의 커맨드가 입력된 것을 나타내는 신호 /CAS를 수신하는 단자 P6과, 리드, 라이트의식별 신호인 신호 /WE를 수신하는 단자 P7과, 리드 또는 라이트시의 데이타의 무효를 식별하는 데이타 마스크 신호 DM0 ∼ DM3을 입출력하는 단자 P8과, 리드 또는 라이트시의 데이타의 타이밍을 식별하는 데이타 스트로브 신호 QS0 ∼ QS3을 입출력하는 단자군 P9와, 입력 신호의 H 레벨 /L 레벨을 판정하는 기준 전위 Vref가 입력되는 단자 P10과, 어드레스 신호 A0 ∼ A12가 입력되는 단자군 P11과, 내장하는 8개의 메모리 뱅크의 3비트의 뱅크 어드레스 BA0 ∼ BA2를 수신하는 단자군 P12와, 32비트의 데이타의 입출력 신호 DQ0 ∼ DQ31이 입출력되는 단자군 P13을 구비한다.

클럭 신호는 상보인 클럭을 비교하는 게이트부에서 상승 엣지와 하강 엣지를 형성한다. 그리고 클럭 드라이버(826)에 입력된다. 클럭 드라이버는 내부 클럭 int CLK를 반도체 기억 장치의 내부 회로에 공급한다. 인에이블 신호 CKE가 활성되지 않는 동안에는 이 반도체 기억 장치는 동작하지 않는다. 이 비활성 중에는, 반도체 기억 장치는 스탠드바이 상태나, 셀프 리프레시 상태가 된다.

신호 /CS가 활성화되어 있는 동안에는, 클럭의 상승 엣지에서 커맨드를 인식한다. 데이타 마스크 신호 DM0 ∼ DM2는, 리드시의 데이타의 무효를 나타낼 때에는 반도체 기억 장치측으로부터 컨트롤러 IC로 전달되고, 한편 라이트시의 데이타의 무효를 나타낼 때에는 컨트롤러 IC 측으로부터 반도체 기억 장치로 전달된다. 8개의 데이타 입출력 신호 DQ마다 하나의 데이타 마스크 신호 DM이 할당된다. 마찬가지로 데이타 스트로브 신호 QS는, 리드시에 데이타의 타이밍을 반도체 기억 장치측으로부터 컨트롤러 IC로 전달하고, 라이트 시에는 컨트롤러 IC 측으로부터 반도체 기억 장치측으로 전달한다. 8개의 데이타 입출력 신호 DQ마다 하나의 데이타스트로브 신호 QS가 할당된다. 어드레스 신호 A0 ∼ A12는, 로우 어드레스의 입력으로는 13비트 전부가 사용되고, 컬럼 어드레스의 입력으로는 그 중 10비트가 사용된다. 또한, 모드 레지스터에의 기록용으로도 어드레스 신호의 일부가 사용된다.

이 반도체 기억 장치는, 또한 입력되는 커맨드를 인식하는 모드 디코더(802)를 구비한다. 모드 디코더가 인식하여 내부 회로로 전달하는 커맨드의 종류는 복수개 존재한다. 예를 들면, 로우 계열 액세스를 나타내는 신호 ROWA나, 컬럼 계열의 액세스를 나타내는 신호 COLA, 워드선 활성화 신호 ACT, 프리차지(로우 계열의 종료)를 나타내는 신호 PC, 컬럼 계열의 리드를 나타내는 신호 READ, 컬럼 계열의 라이트를 나타내는 신호 WRITE, 오토프리차지를 나타내는 신호 APC, 셀프 리프레시를 나타내는 신호 SR 등이 커맨드의 디코드의 결과로서 모드 디코더로부터 각 내부 회로로 전달된다. 이어서 이 반도체 기억 장치의 동작을 간단히 설명한다.

전원 전압이 투입되고, 반도체 기억 장치의 동작 개시 후, 셀프 리프레시 모드에 설정하면 셀프 리프레시 타이머(804)가 동작을 개시한다. 그 결과, 일정 시간이 오면, 워드선을 활성화시켜, 리프레시 동작을 개시한다. 이 때 리프레시 어드레스 카운터(806)에 의해 매회 어드레스가 변화한다.

로우 계열의 액세스의 경우이면, 어드레스 입력은 로우 계열의 어드레스 래치(808)에 수신된다. 수신된 어드레스는, 통상시에는 로우 계열의 프리디코더(810)로 전달된다.

리프레시 시에는, 리프레시 어드레스 카운터(806)로부터의 어드레스가 멀티플렉서에 의해 로우 계열의 프리디코더(810)로 전달된다.

또한, 컬럼 계열의 액세스의 경우에는, 어드레스는 컬럼 계열용의 어드레스 래치(812)에 수신된다.

버스트시의 어드레스의 진행 방법은, 인터리브 방식과 시켄셜 방식의 2종류가 있고, 이 방식에 따라 버스트 어드레스 카운터의 진행 방법이 다르다.

DDR-SDRAM은, 외부 클럭 1클럭 사이클에 대해 데이타를 2회 출력해야한다. 그래서, 내부의 동작으로서 1클럭 사이클에서 2개의 데이타를 출력시킨다. 그 때문에, 두개의 버스트 어드레스를 한번에 발생시킬 필요가 있다. 이 때, 문제가 되는 것은, 버스트 어드레스의 스타트가 짝수, 홀수 어느 한 어드레스가 되는 경우도 있기 때문에, 항상 입력 어드레스로부터 단지 인크리멘트하면 되는 것은 아닌 것이다.

예를 들면, 동일한 '1'이 원래의 어드레스로서 입력되어도 발생되는 쌍의 어드레스가 시켄셜 방식의 경우에는 '2'이고, 인터리브 방식의 경우에는 '0'이 된다. 따라서, 짝수의 어드레스에서의 열선택을 하는 선택 신호 YS가 지정하는 장소와, 쌍이 되는 홀수 어드레스에서의 열선택을 하는 선택 신호 YS가 지정하는 장소가 다르다. 이 때문에, 짝수 영역과 홀수 영역을 분할하고, 짝수의 어드레스에 대응하는 선택 신호 YS를 생성하는 디코더 부분과 홀수의 어드레스에 대응하는 선택 신호 YS를 생성하는 디코더 부분을 분리하고, 독립 동작시킨다. 최초의 액세스 사이클의 어드레스(2) 비트는, 그 상태에서의 어드레스로써 컬럼 계열의 프리디코더로 전달된다. 다음의 버스트 사이클에 대해서는, 짝수 어드레스용의 어드레스 카운터와 홀수 어드레스용의 어드레스 카운터와의 각각의 카운트의 처리가 이루어진 후, 컬럼 계열의 프리디코더(814)로 전달된다.

또한, 어드레스는 모드 레지스터(816)에의 기록용으로도 사용된다. 모드 레지스터(816)에는 버스트 길이나 CAS 레이턴시 등의 설정이 이루어진다.

뱅크 어드레스 BA0 ∼ BA2는, 로우 계열의 액세스시, 컬럼 액세스시 각각에서 액세스하는 뱅크를 지지한다.

이 뱅크 어드레스는, 뱅크 어드레스 래치(818)에서 일단 유지된 후 뱅크 디코더(820)에서 디코드되고, 식별되어 각 뱅크 BANK0 ∼ BANK16으로 전달된다.

반도체 기억 장치에의 데이타 입력은, 외부로부터 입력되는 데이타 스트로브 QS에서 입력된 클럭에 동기하여 실시된다. 데이타 출력은, 지연 루프(DLL), 위상 동기 루프(PLL), 싱크로너스 미러 딜레이(Synchronous Mirror Delay: SMD) 등에서 발생된 동기 클럭에 의해 출력된다.

도 20은, DDR-SDRAM의 동작에 대해 설명하기 위한 동작 파형도이다.

도 20을 참조하여, 시각 t1에서 ACT 커맨드에 의해 워드선 활성화 후, 컬럼 계열의 입력이 실시된다. (여기서는, 버스트가 8, 리드시의 CAS 레이턴시가 2인 경우를 나타낸다. CAS 레이턴시가 2라는 것은, 커맨드 입력 후 2클럭째에는 데이가 출력된다고 하는 의미임.)

시각 t2에서, 라이트시, 커맨드와 제1 어드레스가 입력된다. 시각 t3에서, 데이타는 외부 클럭의 배의 주파수에서 조금 지연되어 입력된다. 외부 클럭에 대해서는 지연되지만, 외부로부터 데이타 스트로브 신호 QS가 입력되어, 이 신호 QS의 클럭을 타이밍으로서 데이타를 입력하면 문제없다. 또한, 시각 t2에서 라이트커맨드 입력이 인식되면 WRITE FLAG가 활성화되고, 라이트 클럭(WCLK)이 발생되지만, 데이타의 입력이 지연되기 때문에 , 그 만큼 라이트 클럭도 지연시킬 필요가 있다. 여기서는, 약간의 마진도 예상하며, 외부 클럭에서 2클럭 지연된 위상에서 라이트 클럭을 활성화시킨다.

이에 따라, 라이트시와 리드시는 완전히 독자적으로 클럭을 제어하는 것이 가능해지고, 라이팅 후에 리딩에 대비하고, 라이트시의 선택 신호 YS의 활성화를 리드시에 비교하여 위상적으로 끌어올리는 것이 가능해진다. 즉, 라이트 동작이 빨리 종료할 수 있고, 글로벌 I/O 선 G-I/O나 메인 I/O 선 M-I/O의 이퀄라이즈 시간이 길어질 수 있다. 이 클럭에 맞춰, 내부에 수신된 라이트 데이타는, 2비트 동시(짝수 어드레스분과 홀수 어드레스분)에 글로벌 I/O(G-I/O)와 어레이 상의 메인 I/O(M-I/O)를 통해 전달되고, 컬럼 선택 게이트(YS)의 활성화에 따라 비트선(BL)을 통해 메모리 셀에 기록된다. 버스트 사이클에서의 2회째의 액세스 이후에는 어드레스가 버스트의 진행 방법에 맞춰 변화되고, 클럭에 맞춰 입력되는 라이트 데이타가 순차적으로 기록된다.

리드시는, 시각 t6에서 커맨드와 제1 어드레스가 입력되어 리드 커맨드 입력이 인식되면 리드 플래그가 활성화되고, 리드 클럭 RCLK가 발생된다. 이 리드 클럭 RCLK에 맞춰 선택 신호 YS가 활성화되고, 센스 앰프로부터 동시에 데이타가 2비트(짝수 어드레스군과 홀수 어드레스군) 독출된다.

독출된 데이타는, M-I/O, G-I/O를 통해 리드데이타로서 래치되어 2비트분의 병렬인 데이타가 직렬인 데이타로 변환된 후, 동기 클럭 발생 회로에 의해 CAS 레이턴시의 클럭에 대해 조금 빠른 클럭으로 출력된다. 버스트 사이클에서의 2회째의 액세스 이후에는, 내부에서 어드레스가 버스트 사이클에서의 데이타 출력의 진행 방법에 맞춰 변화하고, 클럭에 맞춰 출력되는 리드 데이타가 순차 독출된다.

도 21은, 다른 경우의 기록시의 제어를 설명하기 위한 동작 파형도이다.

도 21을 참조하여, 내부 기록 동작은 시각 t2에서의 커맨드 접수 후 1.5클럭 지연된 시각 t3A로부터 개시되는 점이 도 20의 경우와 다르다. 다른 신호의 흐름은 도 20의 경우와 동일하므로, 설명은 반복하지 않는다.

시각 t5 이후에 도시된 리드시에는 컬럼 선택용의 선택 신호 YS의 활성화가 클럭의 상승 엣지를 기준으로 하는데 비해, 시각 t2 이후에 도시된 라이트시에는 클럭의 하강 엣지를 기준으로 한다. 이 때에는 나중에 도 29에서 설명하는 라이트 제어 회로(250)에 입력하는 기준 클럭을 반전 클럭으로 전환하는 것만으로 제어가 가능하다.

도 22는, 본 발명에서 사용하는 리드시의 제어 방법의 흐름을 설명하기 위한 도면이다.

도 22를 참조하여, 스텝 S10에서 어드레스가 입력 버퍼에 입력된다. 입력된 어드레스는, 스텝 S11에서 버스트 어드레스의 처리나 어드레스 변환 등의 논리적 처리가 이루어진다. 이어서, 스텝 S15에서 어드레스의 프리디코드가 행해지고, 동시에 어드레스의 용장 판정이 스텝 S12에서 행해진다. 용장 판정의 결과 용장 메모리 셀을 사용하는 경우에는, 스텝 S13에서 용장 메모리 셀에 해당하는 선택 신호 YS의 디코드가 행해지고, 스텝 S14에서 용장 메모리 셀에 해당하는 선택 신호 YS가선택되고 활성화된다.

한편, 동시에 스텝 S16에서 통상 메모리 셀에 해당하는 선택 신호 YS의 디코드가 행해지고, 스텝 S17에서 통상 메모리 셀에 해당하는 선택 신호 YS가 선택되어 활성화된다.

선택 신호 YS가 활성화되면, 스텝 S18에서 메모리 어레이의 데이타가 독출되고, 스텝 S19에서 데이터 경로에 출력되어 스텝 S20에서 출력 버퍼로부터 외부로 데이타가 독출된다.

용량이 1G 비트에도 미치는 거대한 칩이 되면, 내부의 신호 전파 시간이 증대하고, 칩의 동작 주파수를 제한해 버린다. 그래서 본 제어 방법에서는, 일방 통행적인 신호의 흐름을 형성하고, 또한 나중에 도 24, 도 25에서 설명된 바와 같이 각 뱅크마다 알맞은 신호의 사이클을 가능하게 하여 결과적으로 낭비 시간이 생기지 않도록 한다.

도 23은, 본 발명에서 사용하는 라이트시의 제어 방법의 흐름을 설명하기 위한 도면이다.

도 23을 참조하여, 스텝 S30에서 어드레스가 입력 버퍼에 입력된다. 입력된 어드레스는 스텝 S31에서 버스트 어드레스의 처리나 어드레스 변환 등의 논리적 처리가 이루어진다. 이어서, 스텝 S36에서 어드레스의 프리디코드가 행해지고, 동시에 어드레스의 용장 판정이 스텝 S32에서 행해진다. 용장 판정의 결과 용장 메모리 셀을 사용하는 경우에는, 스텝 S33에서 용장 메모리 셀에 해당하는 선택 신호 YS의 디코드가 행해지고, 스텝 S34에서 일단 메모리 블럭 내에 래치 유지되고, 데이타의 도착을 기다린다. 한편, 동시에 스텝 S37에서 통상 메모리 셀에 해당하는 선택 신호 YS의 디코드가 행해지고, 스텝 S38에서 일단 메모리 블럭 내에 래치 유지되고, 데이타의 도착을 기다린다.

데이타 및 이 데이타의 무효/유효를 결정하는 마스크 데이타는, 칩 외부 시스템의 처리에 따라 각각 스텝 S40, S43에서 어드레스에 대해 지연되어 칩에 입력된다. 이 지연에는, 의도적으로 지연되어 입력되는 경우와, 칩 외부 버스의 사양에 따라 자연 발생적으로 지연되는 경우가 있다.

계속해서, 데이타 및 마스크 데이타는 각각 스텝 S41, S44에서 데이터 경로를 통해 메모리 블럭까지 전달된다. 데이타의 도착에 맞춰 스텝 S35 또는 S39에서 선택 신호 YS가 활성화되고, 스텝 S42에서 메모리 어레이로의 데이타의 기록이 행해진다.

단, 데이타를 무효로 하는 마스크 데이타가 입력되어 있는 경우에는 래치에서 유지되어 있던 선택 신호 YS의 디코딩 정보는 클리어되어 선택 신호 YS는 활성화되지 않고, 데이타의 기록도 행해지지 않는다.

따라서, 도 50의 종래의 기록 작업 행정에서 생기는 데이타의 쓸데 없는 대기 시간 때문에 칩의 동작 주파수가 제한되는 경우는 없고, 효율적인 데이타 교환이 가능하다.

또한, 실시예 1에 비교하여 용장 판정을 분리하여 병렬적으로 실시하기 때문에 더욱 고속화할 수 있다.

이어서, 거대칩에서의 제어에 대해 설명한다.

여기서, 칩의 중앙부에 가까운 뱅크를 중앙 뱅크라고 하고, 칩의 중앙부로부터 먼 뱅크를 주변 뱅크라고 한다. 그러나, 중앙 뱅크는 단순히 메모리 뱅크의 칩 내에서의 물리적 배치에 따라 결정되는 것이 아니고 어드레스나 커맨드 신호의 흐름 내에서 가장 상위에 위치하는 뱅크를 가리킨다. 주변 뱅크는 반대로 어드레스나 커맨드 신호의 흐름 내에서 가장 하위에 위치하는 뱅크를 가리킨다. 이 후, 중앙과 변경 2개의 종류의 뱅크를 논하지만, 더욱 세분화된 딜레이를 구비한 뱅크의 구분이 존재해도 상관없고, 뱅크 내에서 더욱 세분화시키는 구성이 존재해도 상관없다.

도 1에 도시된 구성에서는, 어드레스 입력에 대한 중앙 뱅크는 예를 들면 메모리 셀 블럭(100d, 100e)이 해당하고, 주변 뱅크에는 메모리 셀 블럭(100a, 100h)이 해당한다. 한편, 데이타의 입출력에 대해서는 주변 뱅크는 메모리 셀 블럭(100d, 100e)이 해당하고, 중앙 뱅크에는 메모리 셀 블럭(100a, 100h)이 해당하고, 어드레스에 대한 경우와 반대가 된다. 이 점이 먼저 언급된 ODIC 구성의 특징이 된다.

이 후, 중앙 뱅크, 주변 뱅크라고 하는 것은 어드레스에 대한 중앙 뱅크, 주변 뱅크를 가리키는 것으로 한다.

도 24는, 거대 칩의 제어에서의 독출시의 제어를 설명하기 위한 도면이다.

도 24를 참조하여, 리드시에서 중앙 뱅크에 대해서는 스텝 S50에서 어드레스가 입력버퍼에 입력된다. 입력된 어드레스는, 스텝 S51에서 버스트 어드레스의 처리나 어드레스 변환 등의 논리적 처리가 이루어진다. 이어서, 스텝 S52에서 어드레스의 프리디코드가 행해지고, 스텝 S53에서 통상 메모리 셀에 해당하는 선택 신호 YS의 디코드가 행해지고, 스텝 S54에서 통상 메모리 셀에 해당하는 선택 신호 YS가 선택되어 활성화된다.

한편 주변 뱅크에서는, 어드레스는 중앙 뱅크에 대한 경우와 같은 타이밍으로 입력되지만(스텝 S55), 뱅크에 도달할 때까지의 시간이 많이 걸리기 때문에 이후의 처리는 지연되어 실시된다(스텝 S56 ∼ S59).

따라서, 뱅크의 메모리 어레이로부터 데이타가 독출된 시점은 중앙 뱅크에서의 타이밍(스텝 S60)이 주변 뱅크에서의 타이밍(스텝 S63)보다도 빨라진다. 그러나, 중앙 뱅크는 주변 뱅크보다도 데이타 단자 DQ로부터는 떨어져 있기 때문에 데이타의 전파시간은 중앙 뱅크(스텝 S61, S62)가 주변 뱅크(스텝 S64, S65)보다도 길어진다. 따라서 어드레스가 입력 버퍼에 입력되고나서 데이타가 출력 버퍼로부터 출력될 때까지의 시간은 중앙 뱅크와 주변 뱅크에서 거의 같아진다.

즉 ODIC 구성으로 함에 따라, 어드레스, 커맨드의 신호 전달에 걸리는 시간과 데이타 전달에 걸리는 시간의 합은 어떤 뱅크에서도 종래 예에 대해 차가 작아지고, 이로 인한 합의 절대치 자체도 작다.

도 25는, 거대 칩의 제어에서의 기록시의 제어를 설명하기 위한 도면이다.

도 25를 참조하여, 중앙 뱅크의 경우 입력 버퍼에 어드레스가 입력되어 논리적 처리, 프리디코드, 선택 신호 YS의 디코드를 거쳐 래치로써 선택 신호 YS의 활성화 정보가 유지된다(스텝 S70 ∼ S74). 한편, 주변 뱅크에서도 마찬가지로, 입력 버퍼에 어드레스가 입력되어 논리적 처리, 프리디코드, 선택 신호 YS의 디코드를 거쳐 래치로써 선택 신호 YS의 활성화 정보가 유지된다(스텝 S76 ∼ S80).

데이타 및 마스크 데이타는 어드레스보다 지연되어 입력 버퍼에 입력되고, 중앙 뱅크와 주변 뱅크에서 다른 타이밍으로 뱅크부에 도착하게 된다(스텝 S82 ∼ S83, S85 ∼ S86, S88 ∼ S89, S90 ∼ S91). 데이타의 도착을 기다려 선택 신호 YS가 활성화되지만, 마스크 데이타가 입력된 경우에는 선택 신호 YS는 활성화되지 않는다. 선택 신호 YS가 활성화된 경우(스텝 S75, S81)에는 메모리 어레이에의 기록이 행해진다 (스텝 S84, S87).

도 26은, 라이트시와 리드시의 제어의 차이를 설명하기 위한 동작 파형도이다.

도 26을 참조하여, 기본적으로 어드레스에 관한 처리 자체는, 라이트 시에도 리드시에도 입력 직후에 실시한다. 어드레스의 변환이나 버스트 어드레스 발생등의 처리는, 입력 사이클에서 실시한다. 리드시와 라이트시에서는 이 후의 처리가 다르다.

리드 시에는, 시각 t6에서 실제의 내부 리드 동작은 커맨드 입력 후 곧 동작한다.

입력 사이클에서 처리된 어드레스 정보는, 리드시에는 그대로 어레이로 전달되고, 선택 신호 YS를 활성화하는 정보원이 된다. 리드시의 클럭 RCLK로부터의 지연 신호가 선택 신호 YS의 활성화의 트리거가 되고, 그 타이밍에서 1-shot 펄스가 발생되어 메모리 어레이로 전달된다.

시각 t7 이후에는 내부에서 리드한 2비트분의 병렬인 데이타를 직렬로 변환하여 출력한다. 이 때, 출력 데이타의 인식을 행하기 위해 스트로브 신호 QS를 칩측으로부터 출력한다.

라이트시에는 입력 사이클에서 처리된 어드레스 정보나 용장 판정 결과는 나중에 설명된 바와 같이 라이트 플래그에서 활성화된 패스를 통한다. 여기서, 이들의 정보는 어드레스 처리 종료 신호 /WDF(클럭으로부터의 지연의 반전)로 시프트 레지스터계에 수신되고, 상보인 시프트 클럭 신호 신호 SHIFT, /SHIFT로 시프트된다. 그리고, 2클럭 후에 배출된다.

즉, 시각 t2에서 커맨드가 입력된 후 2클럭 지연된 시각 t4로부터 실제의 내부 라이트 동작은 개시된다. 외부로부터 입력된 2비트분의 직렬인 데이타를 병렬로 변환하여 동시에 기록한다.

도 27은, 각 뱅크에서 어드레스 신호가 전달되고나서 선택 신호 YS가 활성화될 때까지의 흐름을 설명하기 위한 도면이다.

도 27을 참조하여, 각 뱅크에 공통적으로 설치되는 어드레스 버스(832) 상에 컬럼 어드레스가 전달될 때에 그 컬럼 어드레스를 래치하는 어드레스 래치(834)와, 어드레스 래치(834)로부터 어드레스를 수신하여 프리디코드하는 컬럼 프리디코더(836)와, 신호 MD에 의해 마스크되지 않은 경우에 컬럼 프리디코더(836)의 출력을 프리디코드한 결과를 수신하여 뱅크로부터의 데이타 독출시와 뱅크에의 데이타 기록시에서 지연 시간(클럭 단위)을 전환하여 출력하는 시프트 회로(838)와, 시프트 회로(838)의 출력을 수신하는 드라이브 회로군(840)과, 리드플래그 및 라이트플래그에 따라 내부 클럭 신호 int. CLK의 지연량을 변화시켜 노드 Nout에출력하는 라이트 제어 회로(250)와, 노드 Nout가 한쪽 입력에 접속되어 다른 입력에는 드라이브 회로군(840)의 출력 노드가 접속되는 NAND 회로군(842)과, NAND 회로군(842)의 출력을 수신하여 디코드하고 선택 신호 YS를 출력하는 컬럼 디코더(844)가 각 뱅크에 대응하여 설치된다.

드라이브 회로군(840)에는 상기 어드레스가 용장 어레이로 치환되는지의 여부를 나타내는 신호 H/M(Hit/Miss)이 입력되어 있고, 용장 어레이로의 치환이 실시되는 경우에는 드라이브 회로군(840)의 출력은 비활성화된다.

도 28은 도 27에 도시된 시프트 회로(838)가 각 입력 데이타에 대응하여 포함하고 있는 시프트 회로(200)의 구성을 나타내는 회로도이다.

도 28을 참조하여, 시프트 회로(200)는 신호 /RST와 신호 MD를 수신하여 신호 /IRST를 출력하는 AND 회로(201)와, 입력 노드 IN과 노드 N1사이에 직렬로 접속되어 신호 WRITE(FLAG), /WDF에 따라 각각 도통하는 스위치(202, 204)와, 입력에 노드 N1의 전위 및 신호 /IRST가 입력된 NAND 회로(206)와, NAND 회로(206)의 출력을 수신하여 반전하고 노드 N1에 출력하는 인버터(208)와, NAND 회로(206)의 출력을 신호 /SHIFT에 따라 노드 N2에 부여하는 스위치(210)와, 노드 N2의 전위를 수신하여 반전하는 인버터(212)와, 인버터(212)의 출력 및 신호 /IRST를 수신하여 노드 N2에 출력하는 NAND 회로(214)와, 인버터(212)의 출력을 신호 SHIFT에 따라 노드 N3에 부여하는 스위치(216)와, 입력에 노드 N3의 전위 및 신호 /IRST가 입력된 NAND 회로(218)와, NAND 회로(218)의 출력을 수신하여 반전하고 노드 N3에 출력하는 인버터(220)와, NAND 회로(218)의 출력을 신호 /SHIFT에 따라 노드 N4에 부여하는 스위치(222)와, 노드 N4의 전위를 수신하여 반전하는 인버터(224)와, 인버터(224)의 출력 및 신호 /IRST를 수신하여 노드 N4에 출력하는 NAND 회로(226)와, 인버터(224)의 출력과 출력 노드 OUT 사이에 직렬로 접속되어 신호 SHIFT, IWRITE (FLAG)에 따라 각각 도통하는 스위치(228, 230)를 포함한다.

시프트 회로(200)는 또한 입력 노드 IN과 노드 N5를 신호 READ (FLAG)에 따라 접속하는 스위치(232)와, 입력에 노드 N5의 전위 및 신호 /IRST가 입력된 NAND 회로(234)와, NAND 회로(234)의 출력을 수신하여 반전하고 노드 N5에 출력하는 인버터(236)와, 노드 N5와 출력 노드 OUT를 신호 READ(FLAG)에 따라 접속하는 스위치(238)와, 입력에 출력 노드 OUT의 전위 및 신호 /IRST가 입력된 NAND 회로(240)와, NAND 회로(240)의 출력을 수신하여 반전하여 출력 노드 OUT에 출력하는 인버터(242)를 포함한다.

리드시에는 신호 READ(FLAG)가 활성화하고, 스위치(232, 238)가 도통하고, 한편 신호 WRITE(FLAG)는 비활성화되기 때문에 스위치(202, 230)는 비도통 상태가 된다. 따라서, 입력 사이클에서 처리된 어드레스 정보는 노드 N5를 경유하여 그 상태에서 메모리 어레이로 전달되어 선택 신호 YS의 활성화의 정보가 된다.

라이트시에는, 입력 사이클에서 처리된 어드레스 정보나 용장 판정 결과는, 신호WRITE(FLAG)가 활성화하기 때문에 노드 N1, N2, N3, N4를 경유하는 경로를 통한다. 이들의 정보는, 어드레스 처리의 종료를 나타내는 신호 /WDF(클럭으로부터의 지연의 반전)에서 시프트 레지스터(231)에 수신되고, 신호 SHIFT, /SHIFT에 따라 시프트된다. 그리고, 2클럭 후에 출력 노드 OUT으로부터 배출된다. 리셋트 기간에서는 신호 /RST가 'L' 레벨이 되고, 시프트 레지스터 중의 노드 N1, N3은 'L' 레벨로, 노드 N2, N4는 'H'레벨로 고정되어 있다.

즉, 시프트 회로(200)에 따라 데이타의 독출시와 기록시의 컬럼 어드레스에 각각 대응하여 발생되는 열활성화 신호를 내부 클럭 주기를 단위로 하여 따로따로 타이밍을 바꿀 수 있으므로, 커맨드를 수신하고나서 어레이의 활성화까지의 타이밍을 독출시와 기록시에서 바꿀 수 있다.

도 29는 라이트 제어 회로(250)의 구성을 설명하기 위한 회로도이다.

도 29를 참조하여, 라이트 제어 회로(250)는, 내부 클럭 신호 int. CLK와 신호WRITE(FLAG)를 수신하여 신호 WCLK를 출력하는 AND 회로(253)와, 신호 WCLK를 수신하여 가변적으로 지연시켜 노드 N10에 출력하는 지연 회로(252)와, 지연 회로(252)의 출력을 수신하여 반전하고 또한 지연시키는 반전 지연 회로(254)와, 지연 회로(252)의 출력 및 반전 지연 회로(254)의 출력을 수신하는 AND 회로(256)와, 신호 IWRITE(FLAG)에 따라 도통하여 AND 회로(256)의 출력을 출력 노드 Nout에 부여하는 스위치(258)를 포함한다.

라이트 제어 회로(250)는, 또한 내부 클럭 신호 int. CLK와 신호 READ(FLAG)를 수신하여 신호 RCLK를 출력하는 AND 회로(261)와, 신호 RCLK를 수신하여 가변적으로 지연시켜 노드 N11에 출력하는 지연 회로(260)와, 지연 회로(260)의 출력을 수신하여 반전하고 또한 지연시키는 반전 지연 회로(262)와, 지연 회로(260)의 출력 및 반전 지연 회로(262)의 출력을 수신하는 AND 회로(264)와, 신호 READ (FLAG)에 따라 도통하고 AND 회로(264)의 출력을 출력 노드 Nout에 부여하는 스위치(266)를 포함한다.

출력 노드 Nout으로부터는 선택 신호 YS를 디코드하는 디코더부를 향해 신호가 출력된다. 이 출력 신호는 선택 신호 YS의 활성화의 트리거로서 동작함과 동시에, 선택 신호 YS의 활성 기간을 결정한다.

라이트 제어 회로(250)는, 리드시와 라이트시에서 각각 따로따로 독립하여 선택 신호 YS의 활성화 타이밍을 결정하는 출력 신호의 클럭으로부터의 지연량을 변화시킬 수 있고, 또한 선택 신호 YS의 활성 기간이 되는 출력 신호의 출력 펄스 폭을 변화시킬 수 있다.

도 30은, 도 29에 도시된 지연 회로(252)의 구성을 나타내는 회로도이다.

도 30을 참조하여, 입력 노드 IN과 출력 노드 OUT 사이에 직렬로 접속되는 인버터(851, 855, 859 및 863)와, 출력 노드 OUT이 입력에 접속되는 버퍼 회로(868)와, 버퍼 회로(868)의 출력을 수신하는 버퍼 회로(870)와, 버퍼 회로(868)의 출력을 수신하는 인버터(872)와, 버퍼 회로(870)의 출력 및 제어 신호 ENA, /ENA에 따라 출력을 인버터(851)의 출력 노드에 부여하는 지연 제어 회로(874)와, 인버터(872)의 출력 및 제어 신호 ENB, /ENB에 따른 출력을 인버터(855)의 출력 노드에 부여하는 지연 제어 회로(876)를 포함한다.

인버터(851, 855, 859, 863)는 소스가 전원 노드에 접속되어 각 게이트가 인버터(851, 855, 859, 863)의 입력 노드에 접속되는 P 채널 MOS 트랜지스터(852, 856, 860, 864)를 각각 포함한다.

인버터(851, 855, 859, 863)는, 또한 각 게이트가 인버터(851, 855, 859,863)의 입력 노드에 각각 접속되어 각 소스가 접지 노드에 접속되어 각 드레인이 각각 P 채널 MOS 트랜지스터(852, 856, 860, 864)의 드레인에 접속되는 N 채널 MOS 트랜지스터(854, 858, 862, 866)를 각각 포함한다.

지연 제어 회로(874)는, 복수의 지연 제어단(880)을 포함한다. 지연 제어단(880)은, 소스가 전원 노드에 접속되고 게이트에 제어 신호 ENA를 수신하는 P 채널 MOS 트랜지스터(884)와, 게이트가 지연 제어단(880)의 출력 노드에 접속되고 P 채널 MOS 트랜지스터(884)의 드레인과 지연 제어단(880)의 출력 노드 사이에 접속되는 P 채널 MOS 트랜지스터(882)와, 제어 신호 /ENA를 게이트에 수신하여 소스가 접지 노드에 접속되는 N 채널 MOS 트랜지스터(878)와, 게이트가 지연 제어단(880)의 입력 노드에 접속되고 N 채널 MOS 트랜지스터(878)의 드레인과 지연 제어단(880)의 출력 노드사이에 접속되는 N 채널 MOS 트랜지스터(879)를 포함하다. 지연 제어 회로(874)에 포함되는 각 지연 제어단(880)의 입력 노드에는 버퍼 회로(870)의 출력이 부여된다. 제어 신호 ENA, /ENA는 각각의 지연 제어단(880)에 대응하는 제어 신호를 포함하고, 이 제어 신호에 따라 활성화되는 지연 제어단의 수가 결정된다.

지연 제어 회로(876)는, 복수의 지연 제어단(880)을 포함하고, 이 지연 제어단(880)의 입력 노드에는 인버터(872)의 출력이 부여된다. 제어 신호 ENB, /ENB는 각 지연 제어단(880)에 대응하는 제어 신호선을 포함하고, 이 제어 신호선의 활성화되는 갯수에 따라 활성화되는 지연 제어단(880)의 수가 결정된다.

여기서, 지연 제어 회로(874)에 포함되는 지연 제어단(880)의 활성화되는 갯수가 많을수록 인버터(851)의 출력을 방해하는 기능을 하므로, 지연 회로(252)의 지연량은 커진다. 마찬가지로 지연 제어 회로(876)에 포함되는 지연 제어단(880)이 활성화되는 갯수가 많을수록 인버터(855)의 출력을 방해하는 기능을 하므로, 지연 회로(252)의 지연량은 커진다.

도 29에서의 지연 회로(260)도 지연 회로(252)와 동일한 구성을 구비하므로 설명은 반복하지 않는다. 또한 도 29에서의 반전 지연 회로(254, 262)는 지연 회로(252)의 출력에 인버터를 부가하고, 출력이 반전 신호가 되는 구성을 갖는다. 다른 구성은 지연 회로(252)와 동일하므로 설명은 반복하지 않는다.

이어서, 라이트 제어 회로(250)에서 리드시와 라이트시에 선택 신호 YS의 활성화 타이밍 및 활성 기간을 독립하여 결정할 필요성에 대해 설명한다.

도 31은, 라이트 동작이 된 직후에 리드 동작이 된 경우의 내부 신호를 설명하기 위한 동작 파형도이다.

도 31을 참조하여, 시각 t1에서 외부로부터 부여된 라이트 커맨드가 클럭의 상승 엣지로 수신된다. 시각 t2, t3에서 기록을 위한 데이타가 외부로부터 인가된다. 이들 인가된 데이타는, 도중에서 직렬-병렬 변환되어 시각 t4 ∼ t6사이에서 입출력선 G-I/O, M-I/O를 통해 메모리 어레이로 전달되고 선택 신호 YS의 활성화에 의해 각 메모리 셀에 기록된다. 이 때의 클럭 엣지로부터의 선택 신호 YS의 활성화 개시까지의 지연 시간 Td1은 짧게 설정된다. 이 설정은 도 29에 도시된 지연 회로(252)에 의해 이루어진다. 또한, 이 때 선택 신호 YS의 펄스 폭은 반전 지연 회로(254)에 의해 결정된다.

이어서 시각 t6에서 외부로부터 부여되는 리드 커맨드가 클럭 엣지의 상승으로 수신된다. 따라서, 지연 시간 Td2 후에 선택 신호 YS의 활성화가 개시되어 메모리 셀로부터 입출력선 M-I/O, G-I/O를 통해 외부로 데이타가 독출된다. 이 때의 지연 시간 Td2는 지연 시간 Td1에 비교하여 크게 설정된다.

그 이유에 대해 설명하겠다. 라이트시의 입출력선 G-I/O, M-I/O로 전달되는 데이타는 메모리 셀의 데이타를 재기록하기 위해 신호 진폭을 크게 하는 것이 통상적이다. 이 경우에 데이타를 메모리 셀에 기록하고나서 다음 데이타 전달에 구비하기 위한 프리차지에 시간을 필요로 한다. 이 프리차지 시간은 도 31에서는 상승 시간 Tr1로 나타낸다. 이에 비교하여, 리드시의 입출력선 G-I/O, M-I/O는 프리차지에 그다지 시간을 필요로 하지 않는다. 도 31에서는 상승 시간 Tr2로 나타낸다. 라이트시에 비교하여 리드시에는 입출력선의 진폭은 소진폭이어도 상관없기 때문이다.

여기서, 라이트 동작 후에 곧 리드 동작이 실시된 경우에, 클럭 엣지로부터 선택 신호 YS가 활성화 개시되는 시간을 라이트시와 동일하게 한다면, 라이트시의 입출력선의 드라이브와 프리차징에 많은 시간을 소모해버리고, 다음에 오는 리드시에는 아직 입출력선의 프리차징이 완료하지 않는다고 하는 사태가 발생할 가능성이 있다.

그 경우, 지연 시간 Td1을 작게 설정하고, 지연 시간 Td2를 크게 설정함으로써 기록 사이클에서의 입출력선 G-I/O, M-I/O의 프리차지 완료로부터 리드 사이클에서의 독출 개시까지의 시간에 여유를 갖을 수 있다.

즉, 라이트시의 선택 신호 YS의 활성화 타이밍을 빠르게 하여 라이트 동작을 조기에 종료시키고, 라이트 동작 종료 후의 다음 리드사이클에 대비할 수 있다. 그 결과, 입출력선 등의 이퀄라이즈에 필요한 시간을 확보하는 것이 가능해지고, 반도체 기억 장치의 동작 마진을 크게 할 수 있고, 보다 고주파 클럭에서의 동작이 가능해진다.

또한 도 26을 참조하여, 선택 신호 YS가 활성화되는 시점에서는, 데이타도 이미 래치되기 때문에, 데이타는 메모리 어레이에 최단 시간에 전달된다.

외부로부터 직렬적으로 입력되는 데이타는, 입력부의 래치에 순차 수신되고, 통합이 있는 2비트에서 메모리 어레이로 전달되고 있다. 그리고, 데이타 A0, A1은 2개의 병렬적으로 설치된 래치에 수신된다.

이어서, 데이타 A0, A1이 셋트로 메모리 어레이로 전달되는 동안 데이타 A2, A3이 래치에서 수신된다. 데이타 A2, A3은, 데이타 A0, A1의 충돌을 막기 위해 데이타 A0, A1이 유지되고 있던 래치와는 다른 래치에서 수신된다.

도 32는, 마진이 더욱 확대된 경우의 동작을 나타내는 동작 파형예이다.

도 32를 참조하여, 라이트 커맨드 입력 후 1클럭 후의 시각 t3과 1.5클럭 후의 시각 t3A에서 데이타 DQ(ext)가 연속하여 입력되는 경우, 시각 t3A에서 입력부의 데이타 래치로부터 어레이부에 있는 어레이 래치에 글로벌 입출력선 G-I/O를 통해 데이타를 전송 후, 시각 t4로부터 시작되는 메모리 셀로의 라이트 동작에 구비하면, 데이타를 글로벌 입출력선 G-I/O를 통해 전달되는데 필요한 지연 시간을 절약할 수 있고, 더욱 마진이 확대된다. 다른 파형에 대해서는 도 26과 동일하므로설명은 반복하지 않는다.

도 33은, 또한 보다 독립 동작성이 높아지는 경우의 동작 파형도이다.

도 33을 참조하여, 이 동작 파형도에서는 시각 t3 이후의 입력되는 데이타를 어레이로 전송하는 타이밍이 다른 경우를 나타낸다. 시각 t3에서 입력된 데이타 A0은, 데이타 A1의 도착을 기다리지 않고 글로벌 입출력선 G-I/O를 통해 기록된다. 데이타 A0와 데이타 A1의 충돌이 칩 내에서 발생하지 않도록 버스등은 구분할 필요가 있지만, 데이타 A2가 버스를 통해 메모리 어레이에 도달하기 전까지 데이타 A0의 라이트 동작이 종료하면, 데이타 A0과 데이타 A2는 충돌하는 일은 없다.

시각 t6 이후의 리드 시에는, 마찬가지로 데이타 A0에 대응하는 데이타가 메모리 어레이로부터 독출된 후에 데이타 A2에 대응하는 데이타가 메모리 어레이로부터 독출되고, 출력부의 데이타 A0를 재기록할 때까지 데이타 A0의 출력이 종료하면 데이타 A0과 데이타 A2는 충돌하는 일은 없다. 이 경우 칩 내 어레이에서는 선택 신호 YS의 활성화의 타이밍이 다른 것이 특징이다.

이상 설명된 바와 같이 실시예 2의 동기형 반도체 장치는, 메모리 뱅크에의 데이타의 독출시와 기록시에 각각 기준 신호의 타이밍을 변화시킴으로써 고속화를 꾀함과 동시에, 용장 판정에 따른 처리를 병렬적으로 행하므로 더욱 고속화할 수 있다.

[실시예 3]

실시예 3에서는, 어드레스의 전달의 효율화에 대해 진술한다.

우선, 실시예 1, 2에서 설명한 동기형 반도체 장치에서 통상 생각할 수 있는구성을 설명하겠다.

도 34는 통상의 어드레스 전달의 구성을 설명하기 위한 도면이다.

도 34를 참조하여, 외부로부터 입력된 어드레스 신호는 칩 중앙에 설치되는 중앙 회로부(902)로 전달되고, 그 후 어드레스 버스를 통해 각 어레이에 대응하여 설치되는 어레이 회로부(904)로 전달되고, 그리고 어드레스에 대응하는 활성화 신호가 각 어레이에 부여된다. 중앙 회로부(902)는, 어드레스 신호 ADD를 수신하는 입력 버퍼(906)와, 입력 버퍼(906)의 출력을 래치하는 래치 회로(908)와, 래치 회로(908)의 출력을 드라이브하는 드라이버(910)를 포함한다.

어레이 회로부(904)는, 드라이버(910)의 출력을 수신하는 리시버(912)와, 리시버(912)의 출력을 래치하는 로컬 래치(914)와, 로컬 래치(914)의 출력을 수신하여 프리디코드하는 프리디코더(916)와, 프리디코더(916)의 결과를 수신하여 용장 판정을 행하는 용장 판정 회로(918, 920, 922)와, 용장 판정 회로(918, 920, 922)의 출력 중 어느 하나가 활성화된 경우에 비활성화 신호를 출력하는 OR 회로(924)와, 프리디코더(916)의 출력을 수신하여 OR 회로(924)가 출력하는 비활성화 신호에 따라 어레이에 프리디코드 결과를 출력하는 드라이버(925)와, 용장 판정 회로(918, 920, 922)의 출력을 각각 수신하여 대응하는 스페어 어레이에 대해 출력하는 드라이버(926, 928, 930)를 포함한다.

통상은 이러한 어드레스 전달의 구성을 생각할 수 있지만, 프리디코더(916)의 출력이 어레이에 대해 부여되기 까지는 용장 판정 회로(918, 920, 922) 및 OR 회로(924)의 동작이 완료해야하기 때문에, 어드레스가 어레이로 전달될 때까지의시간이 길어지고, 반도체 기억 장치의 고속화가 방해되었다.

도 35는 실시예 3의 반도체 장치에서의 어드레스 전달에 관계하는 부분의 구성을 나타내는 블럭도이다.

도 35를 참조하여, 외부로부터 입력된 어드레스 신호 ADD는 중앙 회로부(942)에서 소정의 처리가 실시되고, 그 후 각 어레이에 대응하여 설치되는 어레이 회로부(944)로 전달되고 어레이에 대해 출력된다. 또, 어레이는 복수의 메모리 셀을 구비한 메모리 블럭이나 메모리 뱅크등을 나타낸다.

중앙 회로부(942)는 어드레스 신호 ADD를 수신하는 입력 버퍼(946)와, 입력 버퍼(946)의 출력을 수신하는 래치 회로(948)와, 래치 회로(948)가 래치한 어드레스 신호를 그대로 어레이 회로부로 전달하기 위한 드라이버(950)를 포함한다.

중앙 회로부(942)는 또한 래치 회로(948)가 래치한 어드레스 신호가 설정된 용장 어드레스에 해당하는지의 여부를 판정하는 용장 판정 회로(952, 954, 956)와, 판정 회로(952, 954, 956)의 출력을 수신하여 인코드하는 인코더(958)와, 인코더(958)의 인코드한 결과를 어레이 회로부로 전달하는 드라이버(962, 964)와, 용장 판정 회로(952, 954, 956)의 출력을 수신하는 OR 회로(960)와, OR 회로(960)의 출력을 수신하여 어레이 회로부에 대해 출력하는 드라이버(966)를 포함한다.

어레이 회로부(944)는 드라이버(950)로부터 어드레스 신호를 수신하는 리시버 & 프리디코더(968)와, 리시버 & 프리디코더(968)의 출력을 수신하여 래치하는 로컬 래치(970)와, 로컬 래치(970)의 출력을 어레이에 대해 출력하기 위한 드라이버(972)를 포함한다.

어레이 회로부(944)는 드라이버(962, 964, 966)의 출력을 각각 수신하는 리시버(974, 976, 978)와, 리시버(974, 976, 978)의 출력을 각각 수신하여 래치하는 로컬 래치(980, 982, 984)와, 로컬 래치(980, 982, 984)의 출력을 각각 수신하여 어레이로 전달하는 드라이버(986, 988, 990)를 더 포함한다.

드라이버(986, 988)의 출력은 어레이부에서 디코드되어 스페어 어레이를 활성화한다. 한편, 드라이버(990)의 출력은 용장 판정이 실시된 결과, 정규의 메모리 어레이를 대신하여 뱅크 내의 스페어 어레이가 이용되는 것을 나타내는 용장 사용 신호 RHIT를 출력한다.

이 용장 사용 신호 RHIT가 활성화되면 드라이버(972)가 출력하는 정규의 메모리 어레이를 활성화하는 신호는 무효가 된다.

도 35에서는 용장 판정 회로가 3개의 경우를 예로 하여 나타냈지만, 실제로는 더욱 다수의 용장 판정 회로가 설치된다. 동일한 어드레스가 2개의 용장 판정 회로에 프로그램되는 일은 없으므로, 용장 판정 회로의 출력은 어떠한 입력 어드레스가 부여된 경우에도 2개이상 활성화되는 일은 없다.

즉, 복수의 용장 판정 회로의 출력 신호는 치환이 실시되지 않은 경우에는 전부 비활성화되고, 치환이 실시되는 경우에는 어느 하나가 활성화된다.

따라서, 이 복수의 용장 판정 회로의 출력을 인코드함으로써 용장 판정 결과를 압축하여 (전달하는 배선의 갯수를 감하여) 메모리 어레이 회로부에 대해 출력하는 것이 가능하다.

구체적으로는, N개의 용장 판정 회로가 설치된 경우, 인코드 후의 신호선의수는 Log2N이 된다.

이러한 구성으로 함에 따라 어레이 회로부(944)가 메모리 어레이를 활성화하는 신호를 출력하는 타이밍을 빠르게 할 수 있음과 동시에, 중앙 회로부(642)로부터 용장 판정 결과를 전달하는 신호 배선의 갯수를 감할 수 있으므로, 칩 내부의 어드레스 전달을 빠르게 할 수 있음과 동시에, 칩 면적의 증가를 억제할 수 있다.

[실시예 4]

도 36은 실시예 4의 동기형 반도체 기억 장치에서의 로우 계열의 어드레스 전달을 설명하기 위한 블럭도이다.

도 36을 참조하여, 어드레스 신호 ADD는, 중앙 회로부(1002)에 입력되어 소정의 처리가 된다.

그 후 처리 결과는, 각 메모리 어레이에 대응하여 설치된 어레이 회로부(1004)로 전달되고, 각 메모리 어레이에 대해 출력된다. 중앙 회로부(1002)는, 어드레스 신호 ADD를 수신하는 입력 버퍼(1006)와, 입력 버퍼(1006)의 출력을 수신하여 래치하는 래치(1008)와, 래치(1008)의 출력을 수신하여 어레이 회로부(1004)를 향해 출력하는 드라이버(1010)를 포함한다.

중앙 회로부(1002)는 또한 래치(1008)의 출력을 수신하는 용장 판정 회로(1012, 1014, 1016)와, 용장 판정 회로(1012, 1014, 1016)의 출력을 수신하여 인코드하는 인코더(1018)와, 용장 판정 회로(1012, 1014, 1016)의 출력을 수신하는 OR 회로(1020)와, 인코더(1018)의 2개의 출력 신호를 각각 수신하는 드라이버(1022, 1024)와, OR 회로(1020)의 출력을 수신하여 어레이 회로부에 대해출력하는 드라이버(1026)를 포함한다.

설명을 간단하게 하기 위해 용장 판정 회로가 3개의 경우를 나타냈지만, 실제로는 더욱 많은 용장 판정 회로가 설치된다.

어레이 회로부(1004)는 드라이버(1010)의 출력을 수신하여 프리디코드하는 리시버 & 프리디코더(1028)와, 리시버 & 프리디코더(1028)의 출력을 수신하여 래치하는 로컬 래치(1030)와, 로컬 래치(1030)의 출력을 수신하여 메모리 어레이의 디코더(1060)에 대해 출력하는 3상 드라이버(1032)를 포함한다.

어레이 회로부(1004)는, 또한 드라이버(1022, 1024, 1026)의 출력을 각각 수신하는 리시버(1034, 1036, 1038)와, 리시버(1034, 1036, 1038)의 출력을 각각 수신하여 래치하는 로컬 래치(1040, 1042, 1044)와, 로컬 래치(1040, 1042, 1044)의 출력을 수신하여 각각 메모리 어레이에 대해 출력하는 3상 드라이버(1046, 1048, 1050)를 포함한다. 3상 드라이버(1032)의 출력은 래치(1052)로 래치되어 래치 결과에 따라 디코더(1060)는 메인 워드선 MWL을 활성화한다. 래치(1052)의 래치 결과에 따라 SD 디코더(1064)는 세그먼트 디코드선 SD를 활성화한다.

3상 드라이버(1046, 1048)의 출력 신호는 래치(1054, 1056)에 각각 래치되고, 래치(1054, 1056)가 래치한 결과에 따라 스페어 디코더(1062)는 스페어 메인 워드선 SMWL을 활성화한다.

디코더부에 로우 어드레스 및 용장 치환 관련의 신호를 전달하기 위한 드라이버는 3상 드라이버로 되어 있다. 이것은, 어레이에 신호를 전달한 후 출력 노드를 분리하여 3상 드라이버보다 바로 앞의 회로의 전원을 하강하는 것을 가능하게하기 때문이다.

3상 드라이버(1050)의 출력 신호는 래치(1058)에 래치된다. 래치(1058)가 래치한 결과가 용장 치환이 실행되는 것을 나타내는 경우에는, 디코더(1060)는 비활성화되어 정규의 어레이(1066) 상의 메인 워드선 MWL은 활성화되지 않는다. 셀프 리프레시시에는, 셀프 리프레시 제어 회로(1070)로부터 어드레스의 선택 신호가 출력되고, 디코더 및 스페어 디코더에 입력되기 때문에 래치(1052, 1054, 1056, 1058)에 입력된다. 그 때에는, 통상의 동작계 즉 어레이 회로부(1004)에 포함되는 3상 드라이버보다 바로 앞의 회로는 전원이 오프 상태에 있기 때문에 , 전력의 소비를 억제할 수 있다.

도 37은 도 36에 도시된 로컬 래치(1030) 및 3상 드라이버(1032)의 구성을 설명하기 위한 회로도이다.

도 37을 참조하여 로컬 래치(1030)는 상호 교차 접속된 NAND 회로(1092 및 1094)와, 이 교차 접속된 NAND 회로(1092, 1094)에 대한 접지 전위의 공급 상태를 전환하는 전환 회로(1090)와, NAND 회로(1092 및 1094)에 대한 전원 전위 Vcc의 공급 상태를 전환하는 전환 회로(1096)를 포함한다.

즉, 전환 회로(1090, 1096)에 의해 계층 전원이 구성되어 있다. 3상 드라이버(1032)는, 신호 SCRC를 한쪽 입력 노드에 수신하고, 다른쪽에 래치(1030)의 한쪽의 출력 신호를 수신하는 NAND 회로(1098)와, 한쪽 입력 노드에 신호 SCRC를 수신하고, 다른쪽의 입력 노드에 로컬 래치(1030)의 다른쪽의 출력을 수신하는 NAND 회로(1104)와, NAND 회로(1098)의 출력을 수신하는 인버터(1100)와, 인버터(1100)의출력에 따라 게이트 전위가 제어되고, 소스에 계층 전원 전위 S-GND를 수신하는 N 채널 MOS 트랜지스터(1102)와, 게이트에 NAND 회로(1104)의 출력을 수신하고, 소스에 계층 전원 전위 S-Vcc를 수신하는 P 채널 MOS 트랜지스터(1106)를 포함한다.

이 N 채널 MOS 트랜지스터(1102)의 드레인과, P 채널 MOS 트랜지스터(1106)의 드레인이 접속되고, 이 접속 노드의 전위 레벨이 3상 드라이버(1032)의 출력 전위로 되어 있다. 도 36의 로컬 래치(1030) 및 3상 드라이버(1032)는 복수의 데이타를 병렬로 전달하는 구성을 구비하고 있지만, 도 37에서는 대표적으로 1개의 데이타를 전달하는 구성을 나타내었다.

도 36에 도시된 로컬 래치(1040, 1042, 1044) 및 3상 드라이버(1046, 1048, 1050)도 로컬 래치(1030), 3상 드라이버(1032)와 각각 동일한 구성을 가지므로 설명은 반복하지 않는다.

도 38은 도 36에서의 래치(1052)의 구성을 나타내는 회로도이다.

도 38을 참조하여, 래치(1052)는 노드 N20이 제1 입력 노드에 접속되어 리셋트 신호 RESET가 제2 입력 노드에 접속되는 NAND 회로(1114)와, NAND 회로(1114)의 출력을 수신하여 반전 출력을 노드 N20에 출력하는 인버터(1112)를 포함한다.

노드 N20은 도 36에서 도시된 3상 드라이버(1032)로부터 디코더(1060)에 신호를 전달하는 노드이다. 따라서 통상의 리셋트시에는 리셋트 신호 RESET가 L 레벨이 되고, 래치의 유지 데이타를 초기화하여 노드 N20의 논리 레벨은 L 레벨이 된다. 3상 드라이버(1032)가 출력을 활성화시켰을 때에는 이 활성화된 출력은 NAND 회로(1114), 인버터(1112)에 의해 유지된다.

래치(1052)는, 또한 셀프 리프레시시의 워드선을 활성화하는 트리거 신호인 신호 TRIGWL을 게이트에 수신하여 리프레시 제어 회로(1070)가 출력하는 어드레스를 노드 N20에 대해 전달하는 N 채널 MOS 트랜지스터(1118)와, 리프레시 제어 회로(1070)가 출력하는 어드레스를 반전하는 인버터(1120)와, 신호 TRIGWL을 게이트에서 수신하여 인버터(1120)의 출력을 인버터(1112)의 입력 노드에 접속하는 N 채널 MOS 트랜지스터(1116)를 포함한다.

따라서 신호 TRIGWL이 H 레벨이 되어 3상 버퍼(1032)의 출력이 비활성화되어 있을 때는 리프레시 제어 회로(1070)가 출력하는 어드레스가 래치에서 유지된다. 도 36에 도시된 래치(1054, 1056, 1058)도 래치(1052)와 동일한 구성을 구비하므로 설명은 반복하지 않는다.

또, 도 36에는 나타내지 않았지만, 셀프 리프레시시에는 리프레시 동작에 대한 센스 앰프의 활성화 신호등도 어드레스 신호와 마찬가지로 셀프 리프레시 회로(1070)로부터 전달되어 래치에서 유지되고, 어레이부, 스페어 어레이부에서 사용된다.

이와 같이, 셀프 리프레시시에 래치에 다른 계통으로부터 어드레스를 부여하는 구성으로 해두면, 셀프 리프레시 모드시에 어레이 회로부(1004)의 전원을 하강시켜 둘 수 있다. 따라서, 셀프 리프레시 모드시의 소비 전력을 저감시킬 수 있다.

또한, 도 36을 참조하여 어레이 회로부의 출력은 디코더(1060) 및 스페어 디코더(1062)의 입력부에 설치되는 래치(1052, 1054, 1056)에서 래치되는 구성이었지만, 래치의 위치를 더욱 디코더에 위치시키고, 디코더의 출력부에 래치 회로를 갖게 하는 것도 생각할 수 있다. 이러한 구성으로 하면 각 어레이의 디코더(1060)의 전원도 오프시키는 것도 가능해진다. 이 경우에는, 셀프 리프레시시에는 디코더의 래치를 마스터 슬레이브 래치로서 연결하고, 제어계로부터 마스터 슬레이브 래치의 제어 클럭을 보냄으로써, 워드선의 선택을 제어할 수 있다.

또한, 보다 워드선에 가까운 부분에서의 래치로서 워드선 자체의 용량에 활성화 상태를 유지시키는 구성도 있다.

도 39는 워드선 자체의 용량에 활성화 상태를 유지시키는 구성을 나타내는 회로도이다.

도 39를 참조하여, 이 유지부는 풀다운 신호 PD를 게이트에서 수신하여 소스가 접지 전위에 결합되어 드레인이 서브 워드선(워드선) SWL에 접속되는 N 채널 MOS 트랜지스터(1134)와, 선택 신호 SELB를 게이트에서 수신하여 메인 워드선으로부터 부여되는 선택 신호 SELA를 서브 워드선 SWL에 대해 부여하는 P 채널 MOS 트랜지스터(1132)와, 신호 RESET가 활성화됐을 때에 서브 워드선 SWL에 접지 전위를 부여하는 N 채널 MOS 트랜지스터(1136)를 포함한다. 여기서, 서브 워드선 SWL은 통상 많은 메모리 셀이 접속되기 때문에 큰 기생 용량을 구비한다. 용량(1138)은 이 기생 용량을 나타낸다.

도 40은, 도 39에 도시된 유지부를 사용하는 경우의 동작을 설명하기 위한 동작 파형도이다.

도 39, 도 40을 참조하여, 서브 워드선 SWL의 전위를 접지 전위로 하는 리셋트 신호가 L 레벨이 되어 리셋트 상태가 해제된다. 계속해서 메인 워드선의 활성화에 따라 선택 신호 SELA는 L 레벨로부터 H 레벨로 상승한다. 이 H 레벨은 승압 전위Vpp이다. 여기서 서브 워드선 SWL을 선택하기 위한 선택 신호가 활성화되면 이 선택 신호의 전위는 승압 전위 Vpp로부터 L 레벨로 하강한다. 따라서, 서브 워드선 SWL은 P 채널 MOS 트랜지스터(1132)로부터 승압 전위를 공급하고, 그 전위가 승압 전위 Vpp가 된다. 일정 시간 경과하면 선택 신호 SELB는 상승하고, 선택 신호 SELA는 하강하고, 모두 비활성화 상태가 되고, P 채널 MOS 트랜지스터(1132)는 비도통 상태가 된다.

앞서 설명한 기생 용량(1138)에 의해 서브 워드선 SWL의 전위는 승압 전위 Vpp로 유지된다. 시각 t1 ∼ t2 사이에 메모리 셀의 데이타는 독출된다. 그러나, 서브 워드선 SWL에 누설이 발생한 경우에는 시각 t2 ∼ t3에 도시된 바와 같이 그 H 레벨의 전위는 서서히 저하한다. 그래서 시각 t3 ∼ t4사이의 리드 후의 재기록 기간에서 센스 앰프가 동작하고, 워드선의 전위는 다시 승압 전위 Vpp까지 상승된다. 메모리 셀에의 재기록이 종료하면 시각 t4에서 리셋트 신호가 L 레벨로부터 H 레벨로 상승하고, 서브 워드선은 다시 리셋트 상태인 L 레벨로 하강한다.

도 41은 도 36에 도시된 어레이(1066)의 구성을 설명하기 위한 개략도이다.

도 41을 참조하여, 어레이(1066)는 4행 4열로 배열된 메모리 매트를 구비하고, 각 행에 대응하여 메인 워드 드라이버군(1142)이 설치되고, 각 열에 대응하여 I/O 셀렉터(1152)가 설치된다. 각 메모리 매트에는 각각 대응하는 센스 앰프(1148)와 서브 워드 드라이버(1150)가 설치된다.

우선, 컬럼 방향의 선택 동작을 설명하면, 드라이버(1160)에 의해 메인 YS 선택 신호 MYS가 활성화되고, SDYS 드라이버(1146)에 따라 세그멘트 디코드 YS 선택 신호 SDYS가 활성화된다. 이들 신호에 따라 서브 YS 신호 SYS가 활성화되고, 대응하는 I/O 게이트(1162)에 의해 I/O 선(1164)이 활성화된다.

이어서 로우 계열의 선택 동작을 설명한다. 우선 메인 워드 드라이버(1156)에 의해 메인 워드선 MWL이 활성화된다. 또한 SD 드라이버(1144)에 의해 세그먼트 디코드선 SD가 활성화된다. 메인 워드선 MWL과 세그멘트 디코드선 SD에 의해 대응하는 서브 워드 드라이버(1168)가 활성화되고, 따라서 서브 워드선(1170)이 활성화되어 메모리 셀에 접속되어 있는 액세스 트랜지스터가 도통 상태가 된다. 따라서 비트선 쌍(1158)에 데이타가 출력되고, 센스 앰프(1166)에 의해 증폭된 데이타가 I/O 선(1164)을 통해 외부에 대해 독출된다.

도 42는 도 41에서 도시된 어레이부의 선택 동작을 더욱 설명하기 위한 도면이다.

도 42를 참조하여 우선 로우 계열의 선택에 대해 설명하겠다.

어레이(1066)에는, 로우어드레스를 디코드하여 결과에 따라 메인 워드선 MWL을 구동하는 메인 워드 드라이버(1156)가 설치되고, 세그멘트 디코드선을 수신하여 세그먼트 디코드선 SD를 활성화하는 SD 디코더(1144)가 설치되어 있다. 그리고 메인 워드선 MWL과 세그멘트 디코드선 SD의 교점에는 서브 워드 드라이버(1168)가 설치되어 있다.

서브 워드 드라이버(1168)는, 메인 워드선 MWL이 게이트에 접속되어 소스가세그멘트 디코드선 SD에 접속되고 드레인이 서브 워드선 SWL에 접속되는 P 채널 MOS 트랜지스터(1186)와, 게이트에 메인 워드선 MWL이 접속되어 소스가 접지 노드에 접속되고 드레인에 서브 워드선 SWL이 접속되는 N 채널 MOS 트랜지스터(1188)를 포함한다.

이어서 컬럼 계열의 선택에 대해 설명한다.

컬럼 어드레스의 디코드 결과에 따라 메인 YS 신호 MYS를 활성화하는 메인 YS 디코더(1160)가 설치되고, 세그멘트 디코드선의 디코드 결과에 따라 세그멘트 디코드 YS 신호 SDYS를 활성화시키는 SDYS 드라이버(1146)가 설치된다. 메인 YS 신호 MYS와 세그멘트 디코드 YS 신호 SDYS와의 교점에는 서브 YS 드라이버(1147)가 설치된다.

서브 YS 드라이버(1147)는, 세그멘트 디코드 YS 신호 SDYS가 소스에 접속되어 메인 YS 신호 MYS가 게이트에 부여되는 P 채널 MOS 트랜지스터(1194)와, 메인 YS 신호 MYS를 게이트에 수신하여 소스가 접지 노드에 접속되고 드레인이 P 채널 MOS 트랜지스터(1194)의 드레인과 접속되는 N 채널 MOS 트랜지스터(1196)를 포함한다. N 채널 MOS 트랜지스터(1196)의 드레인으로부터는 서브 YS 신호 SYS가 출력된다.

이상 설명된 바와 같이, 워드선 및 선택 신호 YS는 각각 2단계로 활성화되는 구조를 취하고 있다.

도 43은, 도 36에서의 리시버 & 프리디코더(1028)의 제1 구성예인 리시버 & 프리디코더(1028A)의 구성을 나타내는 회로도이다.

리시버 & 프리디코더(1028A)는, 래치 인에이블 신호 REN이 활성화시에 상보 어드레스 신호 CAD0, /CAD0을 내부에 각각 수신하는 게이트 회로(1202, 1204)와, 게이트 회로(1202, 1204)에 따라 수신된 상보 어드레스 신호를 래치하는 래치 회로(1206)와, 래치 인에이블 신호 REN이 활성화시에 상보 어드레스 신호 CAD1, /CAD1를 각각 내부로 수신하는 게이트 회로(1208, 1210)와, 게이트 회로(1208, 1210)에 의해 수신된 상보 어드레스 신호를 래치하는 래치 회로(1212)를 포함한다.

리시버 & 프리디코더(1028A)는 프리차지 신호 /PC를 게이트에 수신하고 활성화시에 노드 N40, N41, N42, N43의 전위를 전원 전위에 각각 프리차지하는 P 채널 MOS 트랜지스터(1214, 1216, 1218, 1220)와, 노드 N40과 노드 N44 사이에 직렬로 접속된 N 채널 MOS 트랜지스터(1222, 1230)와, 노드 N41과 노드 N44사이에 직렬로 접속된 N 채널 MOS 트랜지스터(1224, 1234)와, 노드 N42와 노드 N44 사이에 직렬로 접속된 N 채널 MOS 트랜지스터(1226, 1232)와, 노드 N43과 노드 N44 사이에 직렬로 접속된 N 채널 MOS 트랜지스터(1228, 1236)와, 신호 SCRC를 게이트에 수신하여 노드 N44와 접지 노드 사이에 접속된 N 채널 MOS 트랜지스터(1238)를 더 포함한다. 대기시의 누설 전류 저감을 위해서는 이 N 채널 MOS 트랜지스터(1238)의 임계치는 다른 트랜지스터보다 크게 설정되는 것이 바람직하다.

N 채널 MOS 트랜지스터(1222, 1224)의 게이트에는, 모두 게이트(1202)에 의해 수신된 어드레스 신호 CAD0이 부여되고 있다. N 채널 MOS 트랜지스터(1226, 1228)의 게이트에는 모두 게이트 회로(1204)에 의해 수신된 어드레스 신호 /CAD0이 부여되어 있다. N 채널 MOS 트랜지스터(1230, 1232)의 게이트에는, 모두 게이트회로(1208)에 의해 수신된 어드레스 신호 CAD1이 부여되고 있다. N 채널 MOS 트랜지스터(1234, 1236)의 게이트에는, 모두 게이트 회로(1210)에 따라 수신된 어드레스 신호 /CAD1이 부여되고 있다.

도 44는, 도 36에서의 리시버 & 프리디코더(1028)의 제2 구성예인 리시버 & 프리디코더(1028B)의 구성을 나타내는 회로도이다.

도 44를 참조하여, 리시버 & 프리디코더(1028B)는, 래치 인에이블 신호 REN이 활성화시에 상보 어드레스 신호 CAD0, /CAD0를 내부에 각각 수신하는 게이트 회로(1242, 1244)와, 게이트 회로(1242, 1244)에 따라 수신된 상보 어드레스 신호를 래치하는 래치 회로(1246)와, 래치 인에이블 신호 REN이 활성화시에 상보 어드레스 신호CAD1, /CAD1을 각각 내부에 수신하는 게이트 회로(1248, 1250)와, 게이트 회로(1248, 1250)에 의해 수신된 상보 어드레스 신호를 래치하는 래치 회로(1252)를 포함한다.

리시버 & 프리디코더(1028B)는 프리차지 신호 PC를 게이트에 수신하여 활성화시에 노드 N46, N47, N48, N49의 전위를 접지 전위에 각각 프리차지하는 N 채널 MOS 트랜지스터(1272, 1274, 1276, 1278)와, 노드 N45와 노드 N46사이에 직렬로 접속된 P 채널 MOS 트랜지스터(1256, 1264)와, 노드 N45와 노드 N47 사이에 직렬로 접속된 P 채널 MOS 트랜지스터(1258, 1268)와, 노드 N45와 노드 N48사이에 직렬로 접속된 P 채널 MOS 트랜지스터(1260, 1266)와, 노드 N45와 노드 N49사이에 직렬로 접속된 P 채널 MOS 트랜지스터(1262, 1270)와, 신호 SCRC를 게이트에 수신하여 노드 N45와 전원 노드사이에 접속된 P 채널 MOS 트랜지스터(1254)를 더 포함한다.대기시의 누설 전류 저감을 위해서는, 이 P 채널 MOS 트랜지스터(1254)의 임계치는 다른 트랜지스터보다 크게 설정되는 것이 바람직하다.

P 채널 MOS 트랜지스터(1256, 1258)의 게이트에는, 모두 게이트(1242)에 의해 수신된 어드레스 신호 CAD0이 부여되고 있다. P 채널 MOS 트랜지스터(1260, 1262)의 게이트에는, 모두 게이트 회로(1244)에 의해 수신된 어드레스 신호/CAD0이 부여되고 있다. P 채널 MOS 트랜지스터(1264, 1266)의 게이트에는, 모두 게이트 회로(1248)에 따라 수신된 어드레스 신호 CAD1이 부여되고 있다. P 채널 MOS 트랜지스터(1268, 1270)의 게이트에는, 모두 게이트 회로(1250)에 의해 수신된 어드레스 신호 /CAD1이 부여되고 있다.

이어서, 도 43, 도 44에 도시된 리시버 & 프리디코더(1028A, 1028B)의 동작을 간단히 설명하겠다.

우선 도 43을 참조하여, 대기시에는 프리차지 신호 /PC가 L 레벨이 되고, 상보 어드레스 신호 CAD0, /CAD0, CAD1, /CAD1은 모두 L 레벨이기 때문에, 노드 N40 ∼ N43은 H 레벨에 프리차지된다. 이 때 N 채널 MOS 트랜지스터(1222 ∼ 1236)는 모두 비도통 상태에 있지만, 이들 트랜지스터에 의한 누설 전류를 막기 때문에, 신호 SCRC도 L 레벨이 되고, N 채널 MOS 트랜지스터(1238)가 누설 전류를 막기 때문에 비도통 상태가 된다.

이어서, 프리차지 기간이 종료하여 프리차지 신호 /PC는 H 레벨이 된다. 그리고 모두 L 레벨이 된 상보 어드레스 신호에 실제로 어드레스 신호가 입력되고, 상보 어드레스 신호 중 어느 하나가 L 레벨이 된다. 이 때에는 신호 SCRC는 H 레벨이 되고, 상보 어드레스에 따른 프리디코드가 실시되고, 노드 N40 ∼ N43 중 노드 N44사이에 설치되어 있는 2개의 N 채널 MOS 트랜지스터가 도통 상태에 있는 노드가 L 레벨이 된다. 이와 같이 함으로써 디코드 동작이 행해진다.

도 44에 대해서는 프리차지가 L 레벨이 되는 점이 다르지만 동작의 순서는 도 43의 경우와 동일하다. 도 44에 도시된 리시버 & 프리디코더(1028B)는 프리차지에 의해 출력 노드가 L 레벨이 되고, 디코드 동작에 따라 그 출력 노드 중 대응하는 노드가 H 레벨이 된다.

종래의 반도체 기억 장치에서는, 어드레스 신호가 풀스윙(full swing)으로 프리디코더에 입력되기 때문에, CMOS 회로를 이용하여 프리디코더를 생성하는 것이 낫다.

그러나, 반도체 기억 장치의 고속화에 따라, 어드레스 신호가 소진폭이 된 것과, 보다 저전압으로 고속화시켜야된 것을 고려하면, 도 43, 도 44에 도시된 바와 같은 프리차지형의 프리디코더가 유리해진다. 상보 어드레스선으로부터 입력된 소진폭의 어드레스 신호는 래치에 의해 래치됨과 동시에 그 진폭은 증폭되지만, 프리차지형의 프리디코더에서는 이 어드레스 신호의 진폭이 소진폭인 동안에도 디코더는 동작한다. 즉, 래치가 동작을 완전히 종료하기 전에 디코더는 신호 처리를 종료하고, 결과를 출력할 수 있다.

도 45는 도 36에 도시된 리시버 & 프리디코더(1028)의 제3 예인 리시버 & 프리디코더(1028C)의 구성을 나타내는 회로도이다.

도 45를 참조하여, 리시버 & 프리디코더(1028C)는 상보 어드레스가 불필요한, 단 어드레스를 사용하는 프리디코더의 예이다.

리시버 & 프리디코더(1028C)는, 판정선 JDE가 게이트에 접속되어 소스가 전원 노드에 접속되는 P 채널 MOS 트랜지스터(1292 ∼ 1298)와, P 채널 MOS 트랜지스터(1292)의 드레인과 노드 N51 사이에 직렬로 접속되어 게이트에 각각 어드레스 신호CAD0, CAD1을 수신하는 P 채널 MOS 트랜지스터(1300, 1308)와, 게이트에 어드레스 신호 CAD0을 수신하여 소스가 P 채널 MOS 트랜지스터(1294)의 드레인과 접속되는 P 채널 MOS 트랜지스터(1302)와, P 채널 MOS 트랜지스터(1302)의 드레인과 노드 N52사이에 접속되어 게이트에 어드레스 신호 CAD1을 수신하는 N 채널 MOS 트랜지스터(1310)를 포함한다.

리시버 & 프리디코더(1028C)는, 또한 드레인이 P 채널 MOS 트랜지스터(1296)의 드레인과 접속되고 게이트에 어드레스 신호 CAD0을 수신하는 N 채널 MOS 트랜지스터(1304)와, N 채널 MOS 트랜지스터(1304)의 드레인과 노드 N53 사이에 접속되고 게이트에 어드레스 신호 CAD1을 수신하는 P 채널 MOS 트랜지스터(1312)와, P 채널 MOS 트랜지스터(1298)의 드레인과 노드 N54과의 사이에 직렬로 접속되어 게이트에 각각 어드레스 신호 CAD0, CAD1을 수신하는 N 채널 MOS 트랜지스터(1306, 1314)를 포함한다.

리시버 & 프리디코더(1028C)는, 또한 프리차지 신호 PC를 각각의 게이트에서 수신하여 각각 활성화시에 노드 N51, N52, N53, N54에 접지 전위를 부여하는 N 채널 MOS 트랜지스터(1316, 1318, 1320, 1322)를 포함한다.

노드 N51 ∼ N54로부터는 어드레스 신호에 대응한 프리디코드 결과가 출력된다.

이와 같이 P 채널 MOS 트랜지스터와 N 채널 MOS 트랜지스터를 혼합하여 디코더부에서 이용함에 따라, 입력하는 어드레스가 상보 어드레스 신호일 필요가 없어진다.

단, 입력 어드레스가 상보 신호로 부여되는 경우에는 상보 신호가 접속되는 트랜지스터를 모두 비도통 상태로 함으로써 프리디코더를 스탠바이 상태로 할 수 있었다. 그러나, 단어드레스 입력의 경우에는 어드레스의 설정에서는 이 스탠바이 상태로 할 수 없기 때문에, 판정선 JDE가 게이트에 접속되는 P 채널 MOS 트랜지스터(1292 ∼ 1298)가 판정시의 스위치로서 설치된다.

이 스위치를 비도통 상태로 시킴으로써, 대기시의 누설 전류의 삭감도 된다. 대기시의 누설 전류 저감을 위해서는, 이 P 채널 MOS 트랜지스터(1292 ∼ 1298)의 임계치는 다른 트랜지스터보다 크게 설정되는 것이 바람직하다.

도 46은, 어드레스가 단자로부터 프리디코더를 통해 각 뱅크에 부여되는 동작을 설명하기 위한 개략 블럭도이다.

도 46을 참조하여, 단자로부터 입력된 어드레스 신호 A0은 입력 버퍼(1332)에 부여되고, 입력 버퍼(1332)의 출력은 드라이브 회로(1333)에서 상보의 어드레스 신호가 되고, 디코더(1048)에 부여된다. 이 디코더(1048)는 프리차지형의 디코더이기 때문에, 어드레스의 진폭이 작은 경우라도 동작할 수 있고, 그 동작 결과를 래치(1350)에서 래치할 수 있다.

상보 어드레스는 리피터(1344, 1346)를 통해 더욱 원방의 뱅크 n으로 전달되고, 뱅크 n에는 디코더(1352)에서 디코드된 디코드 결과가 래치(1354)에 래치된 것이 부여된다.

드라이브 회로(1333)는, 입력 버퍼(1332)의 출력을 수신하여 반전하는 인버터(1338)와, 인버터(1338)의 출력을 게이트에 수신하고 소스가 접지 노드에 접속되는 N 채널 MOS 트랜지스터(1342)와, 게이트에 프리차지 신호 /PC를 수신하여 소스가 전원 노드에 접속되고 드레인이 N 채널 MOS 트랜지스터(1342)의 드레인과 접속되는 P 채널 MOS 트랜지스터(1340)를 포함한다.

드라이브 회로(1333)는 또한 입력 버퍼(1332)의 출력을 게이트에 수신하여 소스가 접지 노드에 접속되는 N 채널 MOS 트랜지스터(1336)와, 게이트에 프리차지 신호 /PC를 수신하여 소스가 전원 노드에 접속되고 드레인이 N 채널 MOS 트랜지스터(1336)의 드레인과 접속되는 P 채널 MOS 트랜지스터(1334)를 더 포함한다. N 채널 MOS 트랜지스터(1336, 1342)의 각 드레인으로부터는 상보 어드레스 신호가 출력된다.

도 47은 리피터(1344)의 구성을 나타내는 회로도이다.

도 47을 참조하여, 리피터(1344)는 입력 신호 IN을 게이트에 수신하여 소스가 전원 노드에 접속되는 P 채널 MOS 트랜지스터(1362)와, P 채널 MOS 트랜지스터(1362)의 드레인과 접지 노드사이에 접속되어 게이트에 프리차지 신호 PC를 수신하는 N 채널 MOS 트랜지스터(1364)와, 게이트에 P 채널 MOS 트랜지스터(1362)의 드레인의 전위를 수신하여 소스가 접지 노드에 접속되는 N 채널 MOS 트랜지스터(1368)와, N 채널 MOS 트랜지스터(1368)의 드레인과 전원 노드사이에 접속되고 게이트에 프리차지 신호 /PC를 수신하는 P 채널 MOS 트랜지스터(1366)를 포함한다. N 채널 MOS 트랜지스터(1368)의 드레인으로부터는 출력 신호 OUT가 출력된다. 이러한 프리차지형의 리피터를 이용함에 따라 상보 어드레스 신호를 멀리 있는 뱅크에까지 전할 수 있다.

이상과 같은 구성으로 함에 따라, 실시예 4의 동기형 반도체 기억 장치는, 어드레스가 어드레스 버스를 통해 전달된 시점에서 필요한 어드레스 변환, 용장 판정의 처리는 종료하고 있으므로, 어레이 회로부가 어레이에 대해 어드레스에 대응하는 데이타를 건네는 타이밍을 빠르게 할 수 있다.

또한 프리차지형의 디코더를 채용함으로써 어레이 회로부에서의 처리 자체도 고속화할 수 있다.

따라서, 동기형 반도체 기억 장치를 고속화할 수 있다.

[실시예 5]

도 48은, 실시예 5의 동기형 반도체 장치에서의 어드레스 전달을 설명하기 위한 블럭도이다.

실시예 5에서는 컬럼 계열의 어드레스 전달에 대해 동일한 사고 방식을 적용한다.

도 48을 참조하여, 어드레스 신호는 중앙 회로부(1372)에 입력되어 소정의 처리가 이루어지고 있다. 그리고, 각 어레이에 대응하여 설치된 어레이 회로부(1374)에 중앙 회로부(1372)의 출력이 전달되어 래치된다. 어레이 회로부(1374)는 래치한 데이타를 어레이에 대해 출력한다.

중앙 회로부(1372)는 어드레스 신호를 수신하는 입력 버퍼(1376)와, 입력 버퍼(1376)의 출력을 수신하는 래치(1378)와, 래치(1378)의 출력 중 버스트 어드레스 생성에 관련된 하위 비트를 수신하는 논리 어드레스 발생 회로(1380, 1382, 1384)와, 래치(1378)의 출력 중 버스트 어드레스 변환을 받지 않은 어드레스의 상위부를 수신하는 드라이버(1386)와, 어드레스 변환 후의 어드레스 데이타를 어드레스 발생 회로(1380, 1382, 1384)로부터 수신하는 드라이버(1388)를 포함한다.

여기서, 버스트 어드레스 발생에 대해 설명한다. 우선 선두가 되는 어드레스가 외부로부터 부여된다. 계속해서, 선두 어드레스에 연속하여 액세스되는 어드레스가 내부에서 발생된다. 이때, 예를 들면 버스트 길이가 4인 경우에는 선두 어드레스에 계속하여 3개의 어드레스가 발생된다. 이 발생되는 어드레스를 액세스순으로 제1, 제2, 제3 어드레스라고 한다.

논리 어드레스 발생 회로(1380, 1382, 1384)는 래치(1378)가 출력하는 어드레스를 수신하여 제1, 제2, 제3 어드레스를 각각 발생시킨다.

이들 어드레스와 선두 어드레스는 어드레스의 상위 비트는 공통으로 하위의 몇 비트가 다르다. 공통이 되는 비트수는 버스트 길이에 따라 다르다. 이 공통이 되는 상위 비트가 드라이버(1386)에 입력된다.

중앙 회로부(1372)는 어드레스 변환에 걸리지 않은 어드레스부를 래치(1378)로부터 수신하고, 또한 어드레스 변환된 어드레스의 하위부를 어드레스 발생 회로(1380 ∼ 1384)로부터 수신하는 용장 판정 회로(1390 ∼ 1394)와, 용장 판정 회로(1390 ∼ 1394)의 출력 결과를 인코드하는 인코더(1396)와, 인코더(1396)의 출력을 어레이 회로부로 전달하기 위한 드라이버(1400, 1402)와, 용장 판정 회로(1390 ∼ 1394)의 출력을 수신하는 OR 회로(1398)와, OR 회로(1398)의 출력을 어레이 회로부로 전달하기 위한 드라이버(1404)를 더 포함한다.

어레이 회로부(1374)는 중앙 회로부로부터 용장 치환되지 않은 경우의 컬럼 어드레스를 수신하여 디코드하는 리시버 & 프리디코더(1406)와, 리시버 & 프리디코더(1406)의 출력을 수신하는 로컬 래치(1408)와, 로컬 래치(1408)의 출력을 수신하여 어레이에 대해 전달하기 위한 3상 드라이버(1410)를 포함한다.

어레이 회로부(1374)는, 또한 드라이버(1400, 1402, 1404)의 출력을 각각 수신하는 리시버(1412, 1414, 1416)와, 리시버(1412, 1414, 1416)가 수취한 데이타를 각각 래치하는 로컬 래치(1418, 1420, 1422)와, 로컬 래치(1418, 1420, 1422)에서 래치한 데이타를 어레이부에 출력하기 위한 3상 드라이버(1424, 1426, 1428)를 포함한다.

3상 드라이버(1410)는 어레이부의 디코더(1430) 및 SDYS 디코더(1434)에서 수신한 데이타를 출력한다. 이에 따라 디코더(1430)는 메인 선택 신호 MYS를 활성화하고, SDYS 디코더(1434)는, 따라서 서브 선택 신호 SYS를 활성화한다. 3상 드라이버(1424, 1426)는, 스페어 디코더(1432)에 대해 활성화 신호를 출력한다. 따라서 스페어 디코더(1432)는 활성화 신호를 디코드하여 스페어 선택 신호 SMYS를 활성화시킨다. 3상 드라이버(1428)는, 스페어 어레이가 사용되는 것을 나타내는 용장 사용 신호를 디코더(1430)에 대해 출력한다. 이 용장 사용 신호에 따라 디코더(1430)는 비활성화된다.

도 49는, 도 48에 도시된 용장 판정 회로(1390 ∼ 1394)의 구성을 설명하기 위한 블럭도이다.

용장 판정 회로(1390)는, 정규의 어레이를 스페어 어레이로 치환하는 치환 어드레스가 설정되어 있는 프로그램 어드레스부(1442)와, 프로그램 어드레스부(1442)로부터 설정된 치환 어드레스에 대응하는 신호를 수신하여 입력된 어드레스가 치환 어드레스와 일치하는가를 검출하는 어드레스 비교부(1444, 1446, 1448, 1450)와, 어드레스 비교부(1444, 1446, 1448, 1450)의 출력을 수신하여 어느 하나의 출력 신호를 인코더(1472)에 대해 출력하는 셀렉트 게이트부(1443)를 포함한다.

어드레스 비교부(1444)는, 입력되는 버스트 어드레스의 선두 어드레스 ADD (어드레스 변환을 수신하지 않음)와 프로그램 어드레스부(1442)에 설정되어 있는 어드레스를 비교한다.

어드레스 비교부(1446, 1448, 1450)는, 입력되는 어드레스 ADD 중 변환을 받지 않은 상위의 고정 어드레스부와 프로그램 어드레스부(1442)에 설정되어 있는 치환 어드레스의 상기 비트를 비교한다. 동시에 어드레스 비교부(1446)는, 변환 후의 제1 어드레스를 논리 어드레스 발생 회로(1380)로부터 수신하여 치환 어드레스의 상기 비트의 설정과 비교한다. 어드레스 비교부(1448)는 변환 후의 제2 어드레스를 논리 어드레스 발생 회로(1382)로부터 수신하여 치환 어드레스의 상기 비트의 설정과 비교한다. 어드레스 비교부(1450)는, 변환 후의 제3 어드레스를 논리 어드레스 발생 회로(1384)로부터 수신하여 치환 어드레스의 상기 비트의 설정과 비교한다.

어드레스 비교부(1444, 1446, 1448, 1450)의 출력 신호는 셀렉트 게이트부(1443)에 입력되고, 버스트 사이클의 진행에 맞춰 대응하는 출력 신호가 선택되어 인코더(1472) 및 OR 회로(1474)에 입력된다.

용장 판정 회로(1392, 1394)도 용장 판정 회로(1390)와 동일한 구성을 갖고 있고, 프로그램 어드레스부에 각각 다른 어드레스가 설정되는 점이 용장 판정 회로(1390)와 다르다.

이 변환 어드레스는 도 48, 도 49에서는 버스트 어드레스 발생에 대한 어드레스 변환의 경우를 나타냈지만, 다른 목적을 위해 어드레스 변환이 필요하게 된 경우도 동일한 구성으로 대응할 수 있다. 따라서, 버스트 어드레스에 대한 용장 판정에는 한정받지 않는다.

도 50은 도 49에 도시된 프로그램 어드레스부(1442)에 포함되는 어드레스 1비트당 설정부(1451)의 구성을 나타내는 회로도이다.

도 50을 참조하여, 설정부(1451)는 전원 투입시에 H 레벨이 되고 설정부(1451)를 초기화하는 리셋트 신호 POR을 게이트에서 수신하여 접지 노드와 노드 N60과의 사이에 접속되는 N 채널 MOS 트랜지스터(1454)와, 노드 N60과 전원 노드사이에 접속되는 퓨즈 소자(1452)와, 노드 N60의 논리 레벨을 반전하여 신호 /AB0를 출력하는 인버터(1457)와, 신호 /AB0를 게이트에 수신하여 노드 N60과 접지 노드사이에 접속되는 N 채널 MOS 트랜지스터(1456)를 포함한다. 노드 N60으로부터는 신호 AB0이 출력된다.

인버터(1457)는, 게이트가 노드 N60에 접속되고 소스가 전원 노드에 접속된 P 채널 MOS 트랜지스터(1458)와, 게이트가 노드 N60에 접속되고 소스가 접지 노드에 접속된 N 채널 MOS 트랜지스터(1460)를 포함한다. N 채널 MOS 트랜지스터(1460)의 드레인은 P 채널 MOS 트랜지스터(1458)의 드레인과 접속되고, N 채널 MOS 트랜지스터(1460)의 드레인으로부터는 신호 /AB0이 출력된다.

따라서, 퓨즈 소자(1452)가 도통 상태에 있을 때에는, 신호 AB, /AB는 각각 H레벨, L 레벨이 되고, 퓨즈 소자(1452)가 절단되어 비도통 상태에 있을 때에는, 신호 AB, /AB는 각각 L레벨, H 레벨이 된다.

퓨즈 소자(1452)는, 불량 메모리 셀의 소재에 대응하는 어드레스를 설정하기 때문에 레이저 광선 등으로 선택적으로 절단된다. 도 50에서는 설정에 퓨즈 소자를 사용하는 구성을 나타냈지만, 전기적으로 데이타를 기억시키는 불휘발성 메모리 셀등을 사용하는 구성도 생각할 수 있다.

도 51은, 도 49에서의 어드레스 비교부(1444)의 구성을 나타내는 블럭도이다.

도 51을 참조하여, 어드레스 비교부(1444)는, 버스트 등의 어드레스 처리를 위해 변환되는 하위 비트와 치환 어드레스의 상기 비트를 비교하는 변환 어드레스 비교부(1470)와, 변환되지 않은 상위 비트와 치환 어드레스의 상기 비트를 비교하는 고정 어드레스 비교부(1472)와, 변환 어드레스 비교부(1470) 및 고정 어드레스 비교부(1472)에 공통적으로 설치되는 공통 노드 NCOM을 프리차지하여 공통 노드 NCOM의 논리 레벨을 반전하여 출력하는 프리차지부(1474)를 포함한다.

변환 어드레스 비교부(1470)는, 어드레스 신호의 최하위 비트의 상보인 신호 AA0, /AA0와 대응하는 치환 어드레스 신호 AB0, /AB0를 비교하는 비트 비교부(1476)와, 어드레스 신호의 하위로부터 2비트째의 상보인 신호 AA1, /AA1과 대응하는 치환 어드레스 신호 AB1, /AB1을 비교하는 비트 비교부(1478)와, 어드레스 신호의 하위로부터 3비트째의 상보인 신호 AA2, /AA2와 대응하는 치환 어드레스 신호 AB2, /AB2를 비교하는 비트 비교부(1480)를 포함한다.

고정 어드레스 비교부(1472)는, 어드레스 신호의 하위로부터 4비트째의 상보인 신호AA3, /AA3과 대응하는 치환 어드레스 신호 AB3, /AB3을 비교하는 비트 비교부(1482)와, 어드레스 신호의 하위로부터 n 비트째의 상보인 신호 AA(n-1), /AA(n-1)와 대응하는 치환 어드레스 신호 AB(n-1), /AB(n-1)를 비교하는 비트 비교부(1484)와, 어드레스 신호의 하위로부터 n+1 비트째의 상보인 신호 AAn, /AAn과 대응하는 치환 어드레스 신호 ABn, /ABn을 비교하는 비트 비교부(1486)를 포함한다.

또, n은 자연수이고 어드레스의 비트수에 따라 결정되는 수이다. 또한 변환 어드레스 비교부(1470)에는 하위 3비트가 입력되는 구성을 나타냈지만, 이 비트수는 버스트 길이등에 따라 적절하게 증감된다.

프리차지부(1474)는 전원 노드와 공통 노드 NCOM과의 사이에 접속되어 게이트에 프리차지 신호 /PC를 수신하는 P 채널 MOS 트랜지스터(1488)와, 공통 노드 NCOM의 논리 레벨을 반전하여 신호 OUT로서 출력하는 인버터(1490)와, 신호 OUT를 게이트에 수신하여 전원 노드와 공통 노드 NCOM사이에 접속되는 P 채널 MOS 트랜지스터(1492)를 포함한다.

또, 도 49에서의 어드레스 비교부(1446, 1448, 1450)도 동일한 구성을 구비하므로 설명은 반복하지 않는다.

도 52는 비트 비교부(1476)의 구성을 나타내는 회로도이다.

도 52를 참조하여, 비트 비교부(1476)는 어드레스 신호 AA0에 대응하여 설치되는 비교부(1502)와, 어드레스 신호 /AA0에 대응하여 설치되는 비교부(1504)를 포함한다.

비교부(1502)는 공통 노드 NCOM과 접지 노드사이에 직렬로 접속되어 각각 게이트에 신호 AB0, AA0을 수신하는 N 채널 MOS 트랜지스터(1506, 1508)를 포함한다.

비교부(1504)는 공통 노드 NCOM과 접지 노드 사이에 직렬로 접속되고 각각 게이트에 신호 /AB0, /AA0을 수신하는 N 채널 MOS 트랜지스터(1510, 1512)를 포함한다.

도 50, 도 52를 참조하여, 퓨즈 소자(1452)가 절단되면 설정부(1450)의 출력은, 신호 AB0은 L레벨, 신호 /AB0은 H 레벨이 된다. 이 때 신호 AA0이 H 레벨일 때에는 신호 /AA0은 L 레벨이므로 비교부(1502, 1504) 모두 비도통 상태를 유지한다. 따라서, 공통 노드 NCOM은 프리차지된 상태 그대로이다. 반대로 신호 AA0이 L 레벨일 때에는 비교부(1504)가 도통 상태가 되어 버리므로 공통 노드는 L 레벨이 된다.

한편, 퓨즈 소자(1452)가 절단되지 않을 때에는, 설정부(1450)의 출력은 신호 AB0은 H레벨, 신호 /AB0은 L 레벨이 된다. 이때 신호 AA0이 L 레벨일 때에는신호 /AA0은 H 레벨이므로 비교부(1502, 1504) 모두 비도통 상태를 유지한다. 따라서, 공통 노드 NCOM은 프리차지된 상태 그대로이다. 반대로 신호 AA0이 H 레벨일 때에는 비교부(1502)가 도통 상태가 되므로 공통 노드는 L 레벨이 된다.

이상과 같이 1비트당 비교 동작이 이루어진다. 공통 노드 NCOM에 각 비트에 대응하는 비교부가 병렬로 접속되기 때문에, 모든 비트의 입력 어드레스 신호가 퓨즈의 설정에 일치했을 때에만 공통 노드는 H 레벨을 유지한다. 이 때, 치환 지시하는 출력이 용장 판정 회로로부터 출력된다.

도 53은, 도 49에서의 셀렉트 게이트부(1443)의 구성을 나타내는 회로도이다.

도 53을 참조하여, 셀렉트 게이트(1443)는, 어드레스 비교부(1444)의 출력 신호인 신호 OUTA를 도통 시에 노드 NCOM2에 부여하는 P 채널 MOS 트랜지스터(1522), N 채널 MOS 트랜지스터(1524)와, 어드레스 비교부(1446)의 출력 신호인 신호 OUTB를 도통시에 노드 NCOM2에 부여하는 P 채널 MOS 트랜지스터(1526), N 채널 MOS 트랜지스터(1528)와, 어드레스 비교부(1448)의 출력 신호인 신호 OUTC를 도통시에 노드 NCOM2에 부여하는 P 채널 MOS 트랜지스터(1530), N 채널 MOS 트랜지스터(1532)와, 어드레스 비교부(1450)의 출력 신호인 신호 OUTD를 도통시에 노드 NCOM2에 부여하는 P 채널 MOS 트랜지스터(1534), N 채널 MOS 트랜지스터(1536)와, 노드 NCOM2의 논리 레벨을 반전하여 용장 활성화 신호로서 출력하는 인버터(1358)를 포함한다.

P 채널 MOS 트랜지스터(1522), N 채널 MOS 트랜지스터(1524)는 각각 게이트에 선택 신호 /SA, SA를 수신한다. P 채널 MOS 트랜지스터(1526), N 채널 MOS 트랜지스터(1528)는 각각 게이트에 선택 신호 /SB, SB를 수신한다. P 채널 MOS 트랜지스터(1530), N 채널 MOS 트랜지스터(1532)는 각각 게이트에 선택 신호 /SC, SC를 수신한다. P 채널 MOS 트랜지스터(1534), N 채널 MOS 트랜지스터(1536)는 각각 게이트에 선택 신호 /SD, SD를 수신한다.

도 54는, 용장 판정 회로의 동작을 설명하기 위한 동작 파형도이다.

도 53, 도 54를 참조하여, 시각 t1에서 리드 커맨드가 수신되고, 따라서 리드플래그 신호 READ(FLAG)가 활성화되어 리드 클럭 RCLK가 활성화된다.

또한 신호 /PC가 H 레벨로 상승하여 각 어드레스 비교부의 프리차지가 해제된다.

시각 t1 ∼ t2사이에는, 선택 신호 SA가 활성화되고 어드레스 비교부(1444)의 출력인 신호 OUTA가 선택되고 노드 NCOM2에 인가되어 용장 활성화 신호가 출력된다.

시각 t2 ∼ t3 사이에는 선택 신호 SB가 활성화되고 어드레스 비교부(1446)의 출력인 신호 OUTB가 선택되고 노드 NCOM2에 인가되어 용장 활성화 신호가 출력된다. 시각 t3 ∼ t4사이에는, 선택 신호 SC가 활성화되고 어드레스 비교부(1448)의 출력인 신호 OUTC가 선택되어 노드 NCOM2에 인가되어 용장 활성화 신호가 출력된다.

시각 t4 ∼ t5 사이에는, 선택 신호 SD가 활성화되고 어드레스 비교부(1450)의 출력인 신호 OUTD가 선택되고 노드 NCCM2에 부여되어 용장 활성화 신호가 출력된다.

시각 t5 이후에는, 버스트 길이에 해당하는 리드 클럭 RCLK가 출력 종료하고, 다시 프리차지 신호 /PC가 활성화되어 각 어드레스 비교부의 공통 노드는 프리차지된다. 이 때 선택 신호 SA가 활성화되고 다음 리드에 대기한다.

이상과 같이 버스트 사이클의 진행과 함께, 어드레스 비교부(1444 ∼ 1450)로부터 신호가 인터리브되어 전달된다.

어드레스 비교부를 인터리브 동작시키는 것은, 최초의 사이클에서 어드레스 비교부(1444 ∼ 1450) 전부에 비교를 실시함으로써, 2 사이클째 이후의 비교에 필요한 시간을 무시할 수 있고, 동기형 반도체 기억 장치의 고속화를 꾀할 수 있다.

실시예 5의 어드레스 전달에서의 특징은, 버스트 어드레스 발생 등의 논리 연산부가 복수개 존재하고, 이들에 동시에 연산에 관련 어드레스가 전달되는 것이다. 따라서, 개개의 논리 연산의 결과가 병렬로 얻을 수 있다. 그 변환 후의 어드레스는 한번에 용장 판정된다.

이상 설명된 바와 같이, 이러한 구성으로 함에 따라 로우 계열의 어드레스 전달을 효율적으로 행할 수 있다.

이상에서 본 발명을 실시에를 참조하여 기술하였다 하더라도 이에 제한되는 것은 아니며 첨부된 청구범위에 의해서만 제한된다.

상술한 바와 같이 본 발명에 의하면, 열선택시에 데이타가 도착하기 전에 어드레스에 대한 전처리가 종료하고 있기 때문에 단자보다 빠르게 메모리 블럭에 도달하는 데이타 교환을 어드레스의 전처리등으로 제한하는 일이 없기 때문에 고속의 데이타 교환이 가능하게 되며, 복수의 어드레스에 대한 용장 판정을 병렬적으로 실시하기 때문에 동작의 고속화를 꾀할 수 있고, 또한 치환 어드레스를 설정하는 부분을 공용하기 때문에 칩 면적의 증가를 억제할 수 있다. 또한, 메모리 셀 블럭에 대응하여 설치되는 디코드 회로등의 전원을 하강시킬 수 있으므로, 셀프 리프레시시의 소비 전력을 저감시킬 수 있다.

Claims (3)

1. 외부 클럭 신호에 동기하여, 어드레스 신호군과 제어 신호군을 수신하고, 또한 기억 데이타를 교환하는 동기형 반도체 기억 장치에 있어서,

   행렬형으로 배치되는 복수의 메모리 셀을 각각 갖는 복수의 메모리 셀 블럭;

   상기 복수의 메모리 셀 블럭에 대해 공통으로 제공되고, 각 상기 복수의 메모리 셀 블럭에 상기 어드레스 신호군을 전달하는 어드레스 버스- 상기 어드레스 버스는 행방향의 메모리 셀 위치를 지정하는 로우 어드레스 신호와, 열방향의 메모리 셀 위치를 지정하는 컬럼 어드레스 신호를 시분할로 전달하는 어드레스 신호선을 포함함-; 및

   상기 복수의 메모리 셀 블럭에 대응하여 설치되고, 상기 어드레스 버스로부터의 상기 어드레스 신호군에 따라 상기 메모리 셀을 선택하는 복수의 선택 회로를 포함하고,

   상기 선택 회로 각각은

   상기 컬럼 어드레스 신호에 대응하는 데이타를 유지하여 상기 컬럼 어드레스 신호에 따라 상기 메모리 셀의 열선택을 행하는 열선택 회로를 포함하는 것을 특징으로 하는 동기형 반도체 기억 장치.
2. 외부 클럭 신호에 동기하여, 어드레스 신호군과 제어 신호군을 수신하고, 또한 기억 데이타를 교환하는 동기형 반도체 기억 장치에 있어서,

   행렬형으로 배치되는 복수의 메모리 셀을 각각 구비한 복수의 메모리 셀 블럭- 상기 각 메모리 셀 블럭은 상기 기억 데이타를 유지하는 복수의 정규 메모리부, 및 불량 메모리 셀 구제용의 복수의 용장 메모리부를 포함함-;

   상기 복수의 메모리 셀 블럭에 대해 공통으로 제공되고, 상기 복수의 메모리 셀 블럭 각각에 상기 어드레스 신호군을 전달하는 어드레스 버스- 상기 어드레스 버스는 행방향의 메모리 셀 위치를 지정하는 로우 어드레스 신호와, 열방향의 메모리 셀 위치를 지정하는 컬럼 어드레스 신호를 시분할로 전달하는 어드레스 신호선을 포함함-;

   상기 어드레스 신호군에 대응하는 복수의 어드레스를 발생시키는 어드레스 변환 회로; 및

   상기 어드레스 신호군에 따라 상기 정규 메모리부를 상기 복수의 용장 메모리부로 치환하는지의 여부를 각각 판정하는 복수의 용장 판정 회로

   를 포함하고,

   상기 용장 판정 회로 각각은

   불량 메모리 셀의 어드레스에 대응하는 치환 어드레스를 설정하는 어드레스 설정부, 및

   상기 복수의 어드레스에 각각 대응하여 제공되고, 상기 치환 어드레스와 상기 복수의 어드레스를 비교하여 일치를 검출하는 복수의 비교 회로를 포함하는 것을 특징으로 하는 동기형 반도체 기억 장치.
3. 외부 클럭 신호에 동기하여, 어드레스 신호군과 제어 신호군을 수신하고, 또한 기억 데이타를 교환하는 동기형 반도체 기억 장치에 있어서,

   행렬형으로 배치되는 복수의 메모리 셀을 각각 구비한 복수의 메모리 셀 블럭;

   상기 복수의 메모리 셀 블럭에 대해 공통으로 제공되고, 상기 복수의 메모리 셀 블럭 각각에 상기 어드레스 신호군을 전달하는 어드레스- 상기 어드레스 버스는 행 방향의 메모리 셀 위치를 지정하는 로우 어드레스 신호와, 열방향의 메모리 셀 위치를 지정하는 컬럼 어드레스 신호를 시분할로 전달하는 어드레스 신호선을 포함함-;

   상기 메모리 셀 블럭에 대응하여 제공되고, 상기 어드레스 버스로부터의 상기 어드레스 신호군에 따라 상기 메모리 셀을 선택하는 복수의 선택 회로- 상기 선택 회로는 상기 어드레스 신호군에 대응하는 데이타를 유지하는 유지 회로를 포함함-;

   셀프 리프레시 모드시에 리프레시 어드레스 데이타를 발생시키는 셀프 리프레시 제어 회로, 및

   상기 유지 회로에 상기 리프레시 어드레스 데이타를 전달하는 리프레시 어드레스 버스를 포함하는 것을 특징으로 하는 동기형 반도체 기억 장치.