KR101198138B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 퓨즈 커팅에 의해 설정된 매트 정보와 외부에서 입력되는 어드레스 정보를 비교하여 복수개의 리던던시 신호를 생성하는 리던던시 신호 생성부, 상기 복수개의 리던던시 신호와 복수개의 매트 어드레스 신호에 응답하여 복수개의 매트 지정 신호를 생성하는 매트 지정 신호 생성부, 및 상기 복수개의 매트 지정 신호에 응답하여 복수개의 매트 제어 신호중 하나를 인에이블시키는 매트 제어 신호 생성 그룹을 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 수많은 메모리 셀을 구비하며, 데이터를 메모리 셀에 저장하도록 구성된다. 이때, 반도체 메모리 장치는 메모리 셀의 집합인 복수의 매트를 구비하고, 어드레스 신호를 이용하여 데이터가 저장될 매트(메모리 셀)의 위치를 선택하도록 설계된다. 또한, 반도체 메모리 장치는 불량 메모리 셀을 포함하는 매트를 대체할 수 있도록 여분의 매트를 구비하고, 불량 메모리 셀을 포함하는 매트에 데이터가 저장되도록 어드레스 신호가 입력되면, 내부적으로 여분의 매트를 선택하고 어드레스 신호에 따라 데이터를 저장하도록 설계된다.
반도체 메모리 장치는 불량 메모리 셀을 포함한 매트(페일(fail)이 발생한 매트)의 위치를 지정하는 어드레스 신호가 입력되면 페일이 발생한 매트 대신 여분의 매트로 데이터의 저장 위치를 지정하는 회로를 구비하며, 이와 같은 동작을 리던던시 동작이라고 한다.
일반적인 반도체 메모리 장치는 도 1에 도시된 바와 같이, 리던던시 신호 생성부(10), 및 제 1 내지 제 16 매트 제어 신호 생성부(101~116)를 포함한다.
상기 리던던시 신호 생성부(10)는 퓨즈 커팅에 의해 설정된 매트 정보를 가지며, 어드레스 정보(ADDRESS)와 상기 매트 정보를 비교하여 제 1 내지 제16 리던던시 신호(XHITB<0:15>) 중 하나를 로우 레벨로 인에이블시킨다. 상기 퓨즈 커팅 정보는 퓨즈 커팅에 의해 설정되는 페일(fail)이 발생한 매트의 어드레스 정보이다. 또한 매트는 데이터를 저장하는 데이터 저장 영역의 단위이며, 상기 퓨즈 커팅에 의해 설정된 매트 정보는 페일(fail)이 발생한 매트의 정보이다.
상기 제 1 내지 제 16 매트 제어 신호 생성부(101~ 116) 각각은 상기 어드레스 정보(ADDRESS) 중 매트 정보를 가지는 어드레스들이 프리 디코딩된 매트 어드레스 신호(ADD_mat<0:3>)를 입력 받는다. 또한 상기 제 1 내지 제 16 매트 제어 신호 생성부(101 ~ 116) 각각은 상기 제 1 내지 제 16 리던던시 신호(XHITB<0:15>) 중 해당하는 신호를 입력 받는다. 예를 들어, 상기 제 1 매트 제어 신호 생성부(101)는 상기 매트 어드레스 신호(ADD_mat<0:3>)와 상기 제 1 리던던시 신호(XHITB<0>)를 입력 받는다.
상기 제 1 내지 제 16 매트 제어 신호 생성부(101~116) 각각에 입력되는 상기 매트 어드레스 신호(ADD_mat<0:3>)와 해당 리던던시 신호(XHITB<i>)에 응답하는 각각의 동작은 모두 동일하므로, 상기 제 1 매트 제어 신호 생성부(101)의 동작을 설명함으로써, 나머지 매트 제어 신호 생성부(102~116)의 동작 설명을 대신한다.
상기 제 1 매트 제어 신호 생성부(101)는 상기 제 1 리던던디 신호(XHITB<0>)가 로우 레벨로 인에이블되면 상기 매트 어드레스 신호(ADD_mat<0:3>)와는 무관하게 제 1 매트 제어 신호(Mat_ctrl)를 인에이블시킨다.
이와 같이 동작하는 반도체 메모리 장치는 16개의 매트를 제어하기 위하여 16개의 매트 제어 신호 생성부(101~116)를 구비하며, 각 매트 제어 신호 생성부는 하나의 리던던시 신호(XHITB<i>)와 4개의 매트 어드레스 신호(ADD_mat<0:3>)를 입력 받는다. 제어하고자 하는 매트의 개수가 증가할수록 매트 제어 신호 생성부의 개수 또한 증가하고 그에 따라 매트 제어 신호 생성부에 입력되는 신호들을 전달하는 신호라인의 개수 또한 증가된다.
반도체 메모리 장치의 면적 효율을 증가시키기 위해서는 매트 제어 신호 생성부에 입력되는 신호의 개수를 줄여 신호 라인의 개수를 감소시키야 한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 페일(fail)이 발생한 매트를 여분의 매트로 대체하는 동작(리던던시 동작)에 이용되는 신호의 개수를 줄일 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 퓨즈 커팅에 의해 설정된 매트 정보와 외부에서 입력되는 어드레스 정보를 비교하여 복수개의 리던던시 신호를 생성하는 리던던시 신호 생성부, 상기 복수개의 리던던시 신호와 복수개의 매트 어드레스 신호에 응답하여 복수개의 매트 지정 신호를 생성하는 매트 지정 신호 생성부, 및 상기 복수개의 매트 지정 신호에 응답하여 복수개의 매트 제어 신호중 하나를 인에이블시키는 매트 제어 신호 생성 그룹을 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 외부에서 입력되는 어드레스 정보가 페일(fail)이 발생한 매트 정보를 포함하고 있으면 퓨즈 커팅에 의해 기설정된 매트 지정 신호를 출력하고, 상기 어드레스 정보가 페일이 발생한 매트 정보를 포함하지 않으면 매트 어드레스 신호에 응답하여 상기 매트 지정 신호를 생성하는 매트 제어부, 및 상기 매트 지정 신호에 응답하여 매트 제어 신호를 인에이블시키는 매트 제어 신호 생성부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 리던던시 동작에 이용되는 신호의 개수를 줄임으로써, 신호 라인의 개수를 줄여 반도체 메모리 장치의 면적 효율을 높일 수 있다.
도 1은 일반적인 반도체 메모리 장치의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 구성도,
도 3은 도 2의 매트 지정 신호 생성부를 개략적으로 도시한 구성도,
도 4는 도 3의 선택 신호 생성부의 구성도,
도 5는 도 3의 신호 선택부의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 2에 도시된 바와 같이, 매트 제어부(400), 및 매트 제어 신호 생성 그룹(300)을 포함한다.
상기 매트 제어부(400)는 외부에서 입력되는 어드레스 정보(ADDRESS)가 페일(fail)이 발생한 매트 정보를 포함하고 있으면 퓨즈 커팅에 의해 기설정된 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)를 출력하고, 상기 어드레스 정보(ADDRESS)가 페일이 발생한 매트 정보를 포함하지 않으면 제 1 내지 제 4 매트 어드레스 신호(ADD_mat<0:3>)에 응답하여 상기 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)를 생성한다.
상기 매트 제어 신호 생성부(400)는 리던던시 신호 생성부(10), 및 매트 지정 신호 생성부(200)를 포함한다.
상기 리던던시 신호 생성부(10)는 상기 퓨즈 커팅에 의해 설정된 매트 정보와 상기 어드레스 정보(ADDRESS)를 비교하여 제 1 내지 제 16 리던던시 신호(XHITB<0:15>)를 생성한다. 예를 들어, 상기 리던던시 신호 생성부(10)는 상기 어드레스 정보(ADDRESS)가 상기 매트 정보와 동일하면 상기 제 1 내지 제 16 리던던시 신호(XHITB<0:15>)중 하나의 리던던시 신호(XHITB<i>)를 로우 레벨로 인에이블시킨다. 또한 상기 리던던시 신호 생성부(10)는 상기 어드레스 정보가 상기 매트 정보와 동일하지 않으면 제 1 내지 제 16 리던던시 신호(XHITB<0:15>)를 모두 하이 레벨로 디스에이블시킨다. 이와 같이 동작하는 도 2의 리던던시 신호 생성부(10)는 도 1에 도시된 리던던시 신호 생성부(10)와 동일하게 구성된다.
상기 매트 지정 신호 생성부(200)는 상기 제 1 내지 제 16 리던던시 신호(XHITB<0:15>)와 상기 제 1 내지 제 4 매트 어드레스 신호(ADD_mat<0:3>)에 응답하여 상기 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)를 생성한다. 예를 들어, 상기 매트 지정 신호 생성부(200)는 상기 제 1 내지 제 16 리던던시 신호(XHITB<0:15>)를 인코딩하여 제 1 내지 제 4 리던던시 인코딩 신호(XHITB<0:3>, 도 3에 도시)를 생성하고, 상기 제 1 내지 제 16 리던던시 신호(XHITB<0:15>) 중 하나라도 로우 레벨로 인에이블되면 상기 제 1 내지 제 4 리던던시 인코딩 신호(XHITB<0:3>)를 상기 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)로서 출력하고, 상기 제 1 내지 제 16 리던던시 신호(XHITB<0:15>)가 모두 하이 레벨로 디스에이블되면 상기 제 1 내지 제 4 매트 어드레스 신호(ADD_mat<0:3>)를 상기 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)로서 출력한다.
상기 매트 제어 신호 생성 그룹(300)은 상기 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)에 응답하여 제 1 내지 제 16 매트 제어 신호(Mat_ctrl<0:15>) 중 하나를 인에이블시킨다.
상기 매트 제어 신호 생성 그룹(300)은 제 1 내지 제 16 매트 제어 신호 생성부(301 ~ 316)를 포함한다.
상기 제 1 내지 제 16 매트 제어 신호 생성부(301 ~ 316) 각각은 상기 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)를 공통 입력 받고, 입력된 상기 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)에 응답하여 상기 제 1 내지 제 16 매트 제어 신호(Mat_ctrl<0:15>)를 각각 생성한다. 예를 들어, 상기 제 1 매트 제어 신호 생성부(301)는 상기 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)에 응답하여 상기 제 1 매트 제어 신호(Mat_ctrl<0>)를 생성한다.
상기 매트 지정 신호 생성부(200)는 도 3에 도시된 바와 같이, 인코딩부(210), 선택 신호 생성부(220), 및 신호 선택부(230)를 포함한다.
상기 인코딩부(210)는 제 1 내지 제 16 리던던시 신호(XHITB<0:15>)를 인코딩하여 상기 제 1 내지 제 4 리던던시 인코딩 신호(XHITB_enc<0:3>)를 생성한다.
상기 선택 신호 생성부(220)는 상기 제 1 내지 제 16 리던던시 신호(XHITB<0:15>) 중 하나라도 로우 레벨로 인에이블되면 선택 신호(select)를 인에이블시킨다. 또한 상기 선택 신호 생성부(220)는 상기 제 1 내지 제 16 리던던시 신호(XHITB<0:15>)가 모두 하이 레벨로 디스에이블되면 상기 선택 신호(select)를 디스에이블시킨다.
상기 신호 선택부(230)는 상기 선택 신호(select)에 응답하여 상기 제 1 내지 제 4 매트 어드레스 신호(ADD_mat<0:3>) 또는 상기 제 1 내지 제 4 리던던시 인코딩 신호(XHITB_enc<0:3>)를 상기 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)로서 출력한다. 예를 들어, 상기 신호 선택부(230)는 상기 선택 신호(select)가 디스에이블되면 상기 제 1 내지 제 4 매트 어드레스 신호(ADD_mat<0:3>)를 상기 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)로서 출력하고, 상기 선택 신호(select)가 인에이블되면 상기 제 1 내지 제 4 리던던시 인코딩 신호(XHITB_enc<0:3>)를 상기 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)로서 출력한다.
상기 선택 신호 생성부(220)는 도 4에 도시된 바와 같이, 제 1 낸드 게이트(ND11), 및 제 1 인버터(IV11)를 포함한다. 상기 제 1 낸드 게이트(ND11)는 상기 제 1 내지 제 15 리던던시 신호(XHITB<0:15>)를 입력 받는다. 상기 제 1 인버터(IV11)는 상기 제 1 낸드 게이트(ND11)의 출력 신호를 반전시켜 상기 선택 신호(select)로서 출력한다.
상기 신호 선택부(230)는 도 5에 도시된 바와 같이, 제 1 내지 제 4 신호 선택부(231~234)를 포함한다.
상기 제 1 신호 선택부(231)는 상기 선택 신호(select)가 디스에이블되면 상기 제 1 매트 어드레스 신호(ADD_mat<0>)를 상기 제 1 매트 지정 신호(Mat_app<0>)로서 출력하고, 상기 선택 신호(selec)가 인에이블되면 상기 제 1 리던던시 인코딩 신호(XHITB<0>)를 상기 제 1 매트 지정 신호(Mat_app<0>)로서 출력한다.
상기 제 2 신호 선택부(232)는 상기 선택 신호(select)가 디스에이블되면 상기 제 2 매트 어드레스 신호(ADD_mat<1>)를 상기 제 2 매트 지정 신호(Mat_app<1>)로서 출력하고, 상기 선택 신호(select)가 인에이블되면 상기 제 2 리던던시 인코딩 신호(XHITB<1>)를 상기 제 2 매트 지정 신호(Mat_app<1>)로서 출력한다.
상기 제 3 신호 선택부(233)는 상기 선택 신호(select)가 디스에이블되면 상기 제 3 매트 어드레스 신호(ADD_mat<2>)를 상기 제 3 매트 지정 신호(Mat_app<2>)로서 출력하고, 상기 선택 신호(selec)가 인에이블되면 상기 제 3 리던던시 인코딩 신호(XHITB<2>)를 상기 제 3 매트 지정 신호(Mat_app<2>)로서 출력한다.
상기 제 4 신호 선택부(234)는 상기 선택 신호(select)가 디스에이블되면 상기 제 4 매트 어드레스 신호(ADD_mat<3>)를 상기 제 4 매트 지정 신호(Mat_app<3>)로서 출력하고, 상기 선택 신호(selec)가 인에이블되면 상기 제 4 리던던시 인코딩 신호(XHITB<3>)를 상기 제 4 매트 지정 신호(Mat_app<3>)로서 출력한다.
상기 제 1 내지 제 4 신호 선택부(231~234)의 구성은 모두 동일하므로, 상기 제 1 신호 선택부(231)의 구성을 설명함으로써 상기 제 2 내지 제 4 신호 선택부(232~234)의 구성 설명을 대신한다.
상기 제 1 신호 선택부(231)는 제 2 및 제 3 낸드 게이트(ND21, ND22), 및 제 2 및 제 3 인버터(IV21, IV22)를 포함한다. 상기 제 2 낸드 게이트(ND21)는 상기 제 1 매트 어드레스 신호(ADD_mat<0>)와 상기 선택 신호(select)를 입력 받는다. 상기 제 3 낸드 게이트(ND22)는 상기 제 2 낸드 게이트(ND22)의 출력 신호와 상기 제 1 리던던시 인코딩 신호(XHITB_enc<0>)를 입력 받는다. 상기 제 2 인버터(IV21)는 상기 제 3 낸드 게이트(ND22)의 출력 신호를 입력 받는다. 상기 제 3 인버터(IV22)는 상기 제 2 인버터(IV21)의 출력 신호를 입력 받아 상기 제 1 매트 지정 신호(Mat_app<0>)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작은 다음과 같다.
리던던시 신호 생성부(10)는 퓨즈 회로들을 구비하여, 퓨즈 회로들의 퓨즈 커팅에 의해 매트 정보가 기설정된다. 이때, 상기 리던던시 신호 생성부(10)에는 페일이 발생한 매트 정보가 설정된다. 또한 상기 리던던시 신호 생성부(10)는 외부에서 입력되는 어드레스 정보(ADDRESS)와 퓨즈 커팅에 의해 설정된 매트 정보가 동일하면 제 1 내지 제 16 리던던시 신호(XHITB<0:15>) 중 퓨즈 커팅에 설정된 하나의 신호를 로우 레벨로 인에이블시킨다. 한편, 상기 리던던시 신호 생성부(10)는 상기 어드레스 정보(ADDRESS)와 퓨즈 커팅에 의해 설정된 매트 정보가 다르면 상기 제 1 내지 제 16 리던던시 신호(XHITB<0:15>)를 모두 하이 레벨로 디스에이블시킨다.
인코딩부(210)는 상기 제 1 내지 제 16 리던던시 신호(XHITB<0:15>)를 인코딩하여 제 1 내지 제 4 리던던시 인코딩 신호(XHITB_enc<0:3>)를 생성한다.
선택 신호 생성부(220)는 상기 제 1 내지 제 16 리던던시 신호(XHITB<0:15>) 중 하나라도 인에이블되면 선택 신호(select)를 인에이블시키고, 상기 제 1 내지 제 16 리던던시 신호(XHITB<0:15>)가 모두 디스에이블되면 상기 선택 신호(select)를 디스에이블시킨다.
신호 선택부(230)는 상기 선택 신호(select)가 인에이블되면 상기 제 1 내지 제 4 리던던시 인코딩 신호(XHIT_enc<0:3>)를 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)로서 출력하고, 상기 선택 신호(select)가 디스에이블되면 제 1 내지 제 4 매트 어드레스 신호(ADD_mat<0:3>)를 상기 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)로서 출력한다.
제 1 내지 제 16 매트 제어 신호 생성부(301~ 316)는 모두 상기 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)를 입력 받는다. 상기 제 1 내지 제 16 매트 제어 신호 생성부(301 ~ 316) 각각은 상기 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)에 응답하여 제 1 내지 제 16 매트 제어 신호(Mat_ctrl<0:15>) 각각을 인에이블시킨다. 예를 들어, 상기 제 1 내지 제 16 매트 제어 신호 생성부(301 ~ 316)가 출력하는 신호 즉, 상기 제 1 내지 제 16 매트 제어 신호(Mat_ctrl<0:15>)는 상기 제 1 내지 제 4 매트 지정 신호(Mat_app<0:3>)에 응답하여 하나의 신호만이 인에이블되도록 구성된다.
이와 같이, 도 2에 도시된 본 발명에 따른 반도체 메모리 장치와 도 1에 도시된 일반적인 반도체 메모리 장치는 모두 리던던시 신호 생성부(10)에 저장된 매트 정보가 외부에서 입력되는 어드레스 정보(ADDRESS)를 비교하여 복수의 리던던시 신호(XHITB<0:15>) 중 하나를 인에이블시키거나 모두 디스에이블시킨다. 복수의 리던던시 신호(XHTB<0:15> 중 하나가 인에이블되면 인에이블된 리던던시 신호에 대응하는 매트 제어 신호(Mat_ctrl<i>)를 인에이블시키도록 구성된다. 한편, 복수의 리던던시 신호(XHITB<0:15>)가 모두 디스에이블되면 매트 어드레스 신호(ADD_mat<0:3>)에 응답하여 매트 제어 신호(Mat_ctrl<i>)가 인에이블되도록 구성된다. 그러므로 도 2에 도시된 본 발명에 따른 반도체 메모리 장치와 도 1에 도시된 일반적인 반도체 메모리 장치는 모두 리던던시 정보(리던던시 신호 생성부(10)에 기설정된 매트 정보)와 매트 어드레스 신호에 따라 매트 제어 신호를 제어하는 동작이 동일하다. 하지만, 도 1과 도 2를 살펴보면, 도 1에 도시된 16개의 매트 제어 신호 생성부(101~ 106) 각각은 리던던시 정보(XHITB<i>)와 매트 어드레스 신호(ADD_mat<0:3>)를 모두 입력 받는다. 도 2에 도시된 16개의 매트 제어 신호 생성부(301~316) 각각은 리던던시 정보(XHIT<i>)와 매트 어드레스 신호(ADD_mat<0:3>)의 정보를 모두 포함할 수 있는 매트 지정 신호(Mat_app<0:3>)를 즉, 리던던시 정보(XHIT<i>)와 매트 어드레스 신호(ADD_mat<0:3>)의 정보를 동일한 신호 라인을 통해 입력 받을 수 있다. 그러므로 도 1에 도시된 일반적인 반도체 메모리 장치보다 도 2에 개시된 본 발명에 따른 반도체 메모리 장치는 16개의 신호 라인을 줄일 수 있다. 따라서 본 발명은 리던던시 동작에 이용되는 신호 라인의 개수를 줄일 수 있어 반도체 메모리 장치의 면적 효율을 높일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (10)

  1. 퓨즈 커팅에 의해 설정된 매트 정보와 외부에서 입력되는 어드레스 정보를 비교하여 복수개의 리던던시 신호를 생성하는 리던던시 신호 생성부;
    상기 복수개의 리던던시 신호와 복수개의 매트 어드레스 신호에 응답하여 복수개의 매트 지정 신호를 생성하는 매트 지정 신호 생성부; 및
    상기 복수개의 매트 지정 신호에 응답하여 복수개의 매트 제어 신호중 하나를 인에이블시키는 매트 제어 신호 생성 그룹을 포함하고,
    상기 매트 제어 신호 생성 그룹은
    상기 복수개의 매트 제어 신호 중 하나를 출력하는 매트 제어 신호 생성부를 복수개 포함하며,
    각 매트 제어 신호 생성부는 상기 복수개의 매트 지정 신호를 입력 받는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 매트 지정 신호 생성부는
    상기 복수개의 리던던시 신호를 인코딩하여 상기 복수개의 매트 어드레스 신호와 동일한 개수의 리던던시 인코딩 신호를 생성하는 인코딩부,
    상기 복수개의 리던던시 신호 중 하나라도 인에이블되면 선택 신호를 인에이블시키는 선택 신호 생성부, 및
    상기 선택 신호에 응답하여 상기 복수개의 매트 어드레스 신호 또는 상기 인코딩부의 출력 중 하나를 선택하여 상기 복수개의 매트 지정 신호로서 출력하는 신호 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 복수개의 리던던시 신호 각각은 로우 레벨로 인에이블되는 신호들이며,
    상기 선택 신호 생성부는
    상기 복수개의 리던던시 신호가 모두 하이 레벨일 경우 상기 선택 신호를 디스에이블시키고,
    상기 복수개의 리던던시 신호중 하나라도 로우 레벨로 인에이블되면 상기 선택 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 신호 선택부는
    상기 선택 신호가 디스에이블될 경우 상기 복수개의 매트 어드레스 신호를 상기 복수개의 매트 지정 신호로서 출력하고, 상기 선택 신호가 인에이블될 경우 상기 인코딩부의 출력을 상기 복수개의 매트 지정 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 복수개의 매트 지정 신호, 상기 인코딩부의 출력 신호 개수, 및 상기 복수개의 리던던시 인코딩 신호는 모두 동일한 개수인 것을 특징으로 하는 반도체 메모리 장치.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 각 매트 제어 신호 생성부는 기설정된 매트 지정 정보와 상기 복수개의 매트 지정 신호가 동일할 경우 자신의 출력인 매트 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 외부에서 입력되는 어드레스 정보가 페일(fail)이 발생한 매트 정보를 포함하고 있으면 퓨즈 커팅에 의해 기설정된 매트 지정 신호를 출력하고, 상기 어드레스 정보가 페일이 발생한 매트 정보를 포함하지 않으면 매트 어드레스 신호에 응답하여 상기 매트 지정 신호를 생성하는 매트 제어부; 및
    상기 매트 지정 신호에 응답하여 매트 제어 신호를 인에이블시키는 매트 제어 신호 생성부를 포함하며,
    상기 매트 제어부는
    상기 어드레스 정보가 상기 퓨즈 커팅에 의해 설정된 매트 정보와 동일하면 복수개의 리던던시 신호중 하나의 리던던시 신호를 인에이블시키고, 상기 어드레스 정보가 상기 설정된 매트 정보와 동일하지 않으면 상기 복수개의 리던던시 신호 모두 디스에이블시키는 리던던시 신호 생성부, 및
    상기 복수개의 리던던시 신호가 하나라도 인에이블되면 상기 복수개의 리던던시 신호를 인코딩한 리던던시 인코딩 신호를 매트 지정 신호로서 출력하고, 상기 복수개의 리던던시 신호가 모두 디스에이블되면 매트 어드레스 신호를 상기 매트 지정 신호로서 출력하는 매트 지정 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 매트 지정 신호 생성부는
    상기 복수개의 리던던시 신호를 인코딩하여 상기 리던던시 인코딩 신호를 생성하는 인코딩부,
    상기 리던던시 신호 중 하나라도 인에이블되면 선택 신호를 인에이블시키는 선택 신호 생성부, 및
    상기 선택 신호에 응답하여 상기 리던던시 인코딩 신호 또는 상기 매트 어드레스 신호를 상기 매트 지정 신호로서 출력하는 신호 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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