KR20100083219A

KR20100083219A - 페이지 사이즈를 조절할 수 있는 반도체 장치

Info

Publication number: KR20100083219A
Application number: KR1020090002495A
Authority: KR
Inventors: 이훈; 강욱성; 정회주
Original assignee: 삼성전자주식회사
Priority date: 2009-01-13
Filing date: 2009-01-13
Publication date: 2010-07-22
Also published as: US20100177572A1; KR101599795B1; US20130201778A1; CN101807431A; CN101807431B; US8411528B2; US8804455B2

Abstract

반도체 장치는 다수의 뱅크들을 포함하는 메모리 셀 어레이와 페이지 사이즈 컨트롤러를 포함한다. 상기 페이지 사이즈 컨트롤러는 뱅크 선택 어드레스의 일부와 전원 전압 중의 어느 하나, 및 상기 뱅크 선택 어드레스의 나머지 일부를 디코딩하여 상기 다수의 뱅크들 중에서 하나의 인에이블을 제어하거나 또는 적어도 두 개의 인에이블을 제어한다.

페이지 사이즈, 멀티-칩 패키지, 뱅크 선택 어드레스

Description

페이지 사이즈를 조절할 수 있는 반도체 장치{Semiconductor device for adjusting page size}

본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히 반도체 칩의 적층 수에 따라 페이지 사이즈를 조절할 수 있는 반도체 장치, 상기 반도체 장치를 포함하는 멀티-칩 패키지, 및 상기 멀티-칩 패키지를 포함하는 반도체 시스템에 관한 것이다.

반도체 장치 분야에서 고집적화 및 고속 동작에 대한 요구가 증가함에 따라, 고집적화, 고속 동작, 및 저전력을 이슈로 하는 새로운 3차 구조의 반도체 장치에 대한 연구가 활발히 진행되고 있다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 반도체 칩의 적층 수에 따라 페이지 사이즈를 조절할 수 있고 저전력을 소모하면서도 고집적화와 고속 동작을 실현할 수 있는 새로운 구조의 반도체 장치를 제공하는 것이다. 또한, 본 발명이 이루고자 하는 기술적인 과제는 상기 반도체 장치의 페이지 사이즈 조절 방법에 관한 것이다.

그리고, 본 발명이 이루고자 하는 다른 기술적인 과제는 상기 반도체 장치들을 포함하는 멀티-칩 패키지를 제공하는 것이다.

또한, 본 발명이 이루고자 하는 또 다른 기술적인 과제는 상기 멀티-칩 패키지를 포함하는 반도체 시스템을 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 반도체 장치는 다수의 뱅크들을 포함하는 메모리 셀 어레이와, 뱅크 선택 어드레스의 일부와 전원 전압 중의 어느 하나, 및 상기 뱅크 선택 어드레스의 나머지 일부를 디코딩하여 상기 다수의 뱅크들 중에서 하나의 인에이블을 제어하거나 또는 적어도 두 개의 인에이블을 제어하는 페이지 사이즈 컨트롤러를 포함한다.

상기 기술적 과제를 달성하기 위한 반도체 장치는 다수의 뱅크들을 포함하는 메모리 셀 어레이와, 제1동작 모드에서 로우 어드레스의 일부를 칩 선택 아이디로 사용하고 뱅크 선택 어드레스에 기초하여 상기 다수의 뱅크들 중에서 하나를 인에이블시키고, 제2동작 모드에서 상기 뱅크 선택 어드레스의 일부와 상기 로우 어드레스의 일부를 상기 칩 선택 아이디로 사용하고 상기 뱅크 선택 어드레스의 나머지 일부에 기초하여 상기 다수의 뱅크들 중에서 적어도 두 개를 인에이블시키는 페이지 사이즈 컨트롤러를 포함한다.

상기 기술적 과제를 달성하기 위한 반도체 장치는 각각이 다수의 뱅크들을 포함하며 서로 적층된 다수의 반도체 칩들을 포함한다. 상기 다수의 반도체 칩들 각각은 뱅크 선택 어드레스의 일부와 로우 어드레스의 일부를 포함하는 칩 선택 어드레스에 기초하여 상기 다수의 반도체 칩들 중에서 하나의 반도체 칩을 선택하고, 상기 뱅크 선택 어드레스의 나머지 일부에 기초하여, 선택된 반도체 칩에 구현된 상기 다수의 뱅크들 중에서 적어도 두 개의 뱅크들의 활성화를 제어하여 페이지 사이즈를 증가시키는 페이지 사이즈 컨트롤러를 포함한다.

상기 기술적 과제를 달성하기 위한 반도체 장치는 각각이 다수의 뱅크들을 포함하며 서로 적층된 다수의 반도체 칩들을 포함한다. 상기 다수의 반도체 칩들 각각은 로우 어드레스의 일부에 기초하여 상기 다수의 반도체 칩들 중에서 적어도 두 개의 반도체 칩들을 선택하고, 뱅크 선택 어드레스에 기초하여, 선택된 적어도 두 개의 반도체 칩들 각각에 구현된 상기 다수의 뱅크들 중에서 하나의 뱅크의 활성화를 제어하는 페이지 사이즈 컨트롤러를 포함한다.

본 발명의 실시 예에 따른 반도체 칩의 적층 수에 따라 페이지 사이즈를 조절할 수 있는 반도체 장치는 고속을 동작하면서도 저전력을 소모하는 효과가 있다.

본 발명의 실시 예에 따른 상기 반도체 장치를 포함하는 멀티-칩 패키지는 고속을 동작하면서도 저전력을 소모하는 효과가 있다.

본 발명의 실시 예에 따른 상기 멀티-칩 패키지를 포함하는 반도체 시스템은 고속을 동작하면서도 저전력을 소모하는 효과가 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 실시 예에 따른 8개의 반도체 칩들이 적층된 반도체 장치(10)의 개략적인 구조를 나타내고, 도 2는 도 1에 도시된 8개의 반도체 칩들(11-18) 각각의 뱅크들을 나타낸다.

도 1에는 설명의 편의를 위하여 8개의 반도체 칩들(11-18)이 적층된 반도체 장치(10)가 도시되어 있으나 이는 예시적인 것에 불과하다. 따라서, 적층되는 반도체 칩의 개수에 따라 반도체 장치의 페이지 사이즈를 조절할 수 있는 본 개념은 적층(stacked)되는 반도체 칩의 수에 제한되는 것은 아니다.

본 발명의 개념에 따른 반도체 장치(10)는 멀티-칩 패키지(multi-chip package)로 구현될 수 있다. 또한, 반도체 장치(10)는 PoP(Package On Package), BGAs(Ball Grid Arrays), CSPs(Chip Scale Packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Din in Wafer Form, COB(Chip On Board), CERDIP(CERamic Dual In-Line Package), MQFP(plastic metric quad flat pack), TQFP(Thin Quad FlatPack), SOIC(small outline), SSOP(shrink small outline package), TSOP(thin small outline), SIP(system in package), MCP(multi chip package), WFP(wafer-level fabricated package), 또는 WSP(wafer-level processed stack package) 등으로 실장될 수 있다.

도 1을 참조하면, 반도체 장치(10)는 적층된 N(N은 자연수, 예컨대, N=8)개의 반도체 칩들(11~18)을 포함한다. 각 반도체 칩(11~18)은 도 2에 도시된 바와 같이 M(M은 자연수, 예컨대 M=8)개의 뱅크들(A BANK~ H BANK)을 포함한다.

설명의 편의를 위하여, 각 반도체 칩(11~18)이 1GB(gigabyte) DDR3 칩이고 각 뱅크(A BANK~ H BANK)의 페이지 사이즈가 L(L은 자연수, 예컨대, L=1)-KB(kilo byte)이라고 가정하면, 본 실시 예에 따른 반도체 장치(10)의 페이지 사이즈는 적층되는 반도체 칩의 수에 따라 L-KB 또는 aL-KB로 사용될 수 있다. 여기서, a는 자연수이고, 예컨대, a=2일 수 있다.

도 5에 도시된 프로그램가능한 페이지 사이즈 컨트롤러(30)에 의하여, 2개의 반도체 칩들(11과 12)이 적층된 반도체 장치의 페이지 사이즈는 1KB로 설정될 수 있고, 4개의 반도체 칩들이 적층된 반도체 칩의 페이지 사이즈는 1KB로 설정될 수 있고, 8개의 반도체 칩들 적층된 반도체 장치의 페이지 사이즈는 2KB로 설정될 수 있다. 도 3과 도 4를 참조하여 2KB 페이지 사이즈를 구현하는 방법이 상세히 설명된다.

도 3은 본 발명의 실시 예에 따른 적층되는 반도체 칩의 수에 따라 반도체 장치의 페이지 사이즈를 변경할 수 있는 스킴(scheme)을 나타낸다.

도 1 내지 도 3을 참조하면, 도 3에 도시된 스킴은 하나의 층, 예컨대 N-번째 반도체 칩(11) 또는 (N+1)-번째 반도체 칩(12)에 구현된 8개의 뱅크들(A BANK-H BANK) 중에서 두 개의 뱅크들(예컨대, A-BANK와 H-BANK)을 동시에 선택하기 위하여 두 개의 워드라인들을 활성화시키는 방법을 통하여 2KB 페이지 사이즈를 구현한다.

도 6에 도시된 바와 같이, 8개의 반도체 칩들(11-18) 각각을 선택하기 위하여 로우 어드레스(RA<15:0>)의 일부(예컨대, RA14와 RA15)와 뱅크 선택 어드레스 (BA<2:0>)의 일부(예컨대, BA2)가 사용될 수 있다. 또한, 8개의 뱅크들(A BANK-H BANK) 중에서 두 개의 뱅크들을 선택하기 위하여 뱅크 선택 어드레스(BA<2:0>)의 나머지 일부(예컨대, BA0와 BA1)가 사용될 수 있다.

도 4는 본 발명의 다른 실시 예에 따른 적층되는 반도체 칩의 수에 따라 반도체 장치의 페이지 사이즈를 변경할 수 있는 스킴을 나타낸다. 도 1, 도 2, 및 도 4를 참조하면, 도 4에 도시된 스킴은 8개의 반도체 칩들(11-18) 중에서 두 개의 반도체 칩들(11과 12) 각각에 구현된 워드라인을 동시에 활성화시키는 방법을 통하여 2KB 페이지 사이즈를 구현한다.

도 12에 도시된 바와 같이, 8개의 반도체 칩들(11-18) 중에서 두 개의 반도체 칩들을 선택하기 위하여 로우 어드레스(RA<15:0>)의 일부(예컨대, A14와 A15)가 사용될 수 있다. 또한, 각각의 반도체 칩(11-18)에 구현된 각각의 뱅크(A BANK-H BANK)를 선택하기 위하여 뱅크 선택 어드레스(BA0-BA2)가 사용될 수 있다.

도 5는 도 3에 도시된 스킴을 구현하기 위한 반도체 칩의 내부 구조를 나타낸다. 도 1에 도시된 각 반도체 칩(11-18)의 구조는 동일하므로 설명의 편의를 위하여 제1반도체 칩(11)의 내부 구조를 설명한다.

도 5를 참조하면, 제1반도체 칩(11)은 어드레스 버퍼(20), 프로그램가능한 페이지 사이즈 컨트롤러(30), 메모리 셀 어레이(50), 컬럼 디코더(60), 로우 디코더(70), 및 데이터 버퍼(80)를 포함한다.

어드레스 버퍼(20)는 칩 선택 회로(41)로부터 출력된 활성화된 인에이블 신호(LatEn)에 응답하여 뱅크 선택 어드레스(BA<2:0>)와 로우 어드레스(RA<15:0>)를 수신하여 버퍼링하고 버퍼링된 로우 어드레스를 로우 디코더(70)로 출력한다.

뱅크 선택 어드레스(BA<2:0>), 로우 어드레스(RA<15:0>), 및 컬럼 어드레스(CA<9:0>, 및 CA<11>)는 각각의 반도체 칩(11-18)으로 입력된다.

프로그램가능한 페이지 사이즈 컨트롤러(30)는 선택 신호 발생 회로(31), 다수의 선택 회로들(33, 35, 및 37), 뱅크 어드레스 디코더(39), 및 칩 선택 회로(41)를 포함한다.

선택 신호 발생 회로(31)는 다수의 퓨즈 유닛들을 포함하는 퓨즈 박스로 구현될 수 있다. 퓨즈 박스(31)는 다수의 제1선택 신호들(SEL1)을 뱅크 어드레스 디코더(39)로 출력한다. 또한, 퓨즈 박스(31)는 각 선택 신호(SEL2, SEL3, 및 SEL4)를 각 선택 회로(33, 35, 및 37)로 출력하고, 또한 제5선택 신호(SEL5)를 제4선택 회로(43)로 출력한다. 예컨대, 상기 다수의 퓨즈 유닛들 각각은 퓨즈 회로 또는 안티 퓨즈 회로로 구현될 수 있다.

실시 예에 따라, 각 선택 신호(SEL1-SEL5)를 발생하기 위한 선택 신호 발생 회로(31)는 MRS(Mode Register Set)로 구현될 수도 있다.

디멀티플렉서로 구현될 수 있는 제1선택 회로(33)는 퓨즈 박스(31)로부터 출력된 제2선택 신호(SEL2)에 응답하여 뱅크 선택 어드레스(BA<2:0>) 중에서 일부, 예컨대 MSB(BA<2>)를 뱅크 어드레스 디코더(39) 또는 칩 선택 회로(41)로 출력한다.

예컨대, 도 1에 도시된 반도체 장치(10)를 1KB의 페이지 사이즈를 갖는 반도체 장치로 사용하고자 할 때 제1선택 회로(33)는 제1레벨, 예컨대 로우 레벨을 갖는 제2선택 신호(SEL2)에 응답하여 뱅크 선택 어드레스(BA<2:0>)의 MSB(BA<2>)를 뱅크 어드레스 디코더(39)로 출력하고 도 1에 도시된 반도체 장치를 2KB페이지 사이즈를 갖는 반도체 장치로 사용하고자 할 때 제1선택 회로(33)는 제2레벨, 예컨대 하이 레벨을 갖는 제2선택 신호(SEL2)에 응답하여 뱅크 선택 어드레스의 일부(BA<2>)를 칩 선택 회로(41)로 출력한다. 이때 제2선택 신호(SEL2)는 퓨즈 회로의 퓨즈의 절단 여부에 따라 발생할 수 있다.

멀티플렉서로 구현될 수 있는 제2선택 회로(35)는 선택 신호 발생 회로(31)로부터 출력된 제3선택 신호(SEL3)에 응답하여 제2레벨을 갖는 전원 전압(VDD) 또는 로우 어드레스(RA<15:0>) 중에서 제1부분(예컨대, RA<14>)을 칩 선택 회로(41)로 출력한다.

예컨대, 도 1에 도시된 반도체 장치(10)를 2KB 페이지 사이즈를 갖는 반도체 장치로 사용하고자 할 때, 제2선택 회로(35)는 제2레벨을 갖는 제3선택 신호(SEL3)에 응답하여 로우 어드레스 (RA<15:0>) 중에서 제1부분(예컨대, RA<14>)을 칩 선택 회로(41)로 출력할 수 있다. 그러나, 2개 또는 4개의 반도체 칩들이 적층된 반도체 장치를 1KB 페이지 사이즈를 갖는 반도체 장치로 사용하고자 할 때, 제2선택 회로(35)는 제3선택 신호(SEL3)에 응답하여 전원 전압(VDD)을 칩 선택 회로(41)로 공 급한다.

멀티플렉서로 구현될 수 있는 제3선택 회로(37)는 선택 신호 발생 회로(31)로부터 출력된 제4선택 신호(SEL4)에 응답하여 전원 전압(VDD) 또는 로우 어드레스(RA<15:0>) 중에서 제2부분(예컨대, RA<15>)을 칩 선택 회로(41)로 출력한다.

예컨대, 도 1에 도시된 반도체 장치(10)를 2KB 페이지 사이즈를 갖는 반도체 장치로 사용하고자 할 때, 제2선택 회로(35)는 로우 어드레스(RA<15:0>) 중에서 제2부분(예컨대, RA<15>)을 칩 선택 회로(41)로 출력한다.

그리고, 제2선택 신호(SEL2)가 제1상태일 때 제2선택 회로(33)는 뱅크 선택 어드레스(BA<2:0>)의 MSB(BA<2>)를 제1출력 단자(0)를 통하여 뱅크 어드레스 디코더(39)로 출력할 수 있다. 또한, 제2선택 신호(SEL2)가 제2상태일 때 제1선택 회로(33)는 뱅크 선택 어드레스(BA<2:0>)의 MSB(BA<2>)를 제2출력 단자(1)를 통하여 칩 선택 회로(41)로 출력할 수 있다.

뱅크 어드레스 디코더(39)는 칩 선택 회로(41)로부터 출력된 활성화된 인에이블 신호(LatEn)에 응답하여 어드레스 버퍼(20)로부터 출력된 뱅크 어드레스 (BA<2:0>)의 일부(BA<1:0>), 다수의 제1선택 신호들(SEL1), 및 제1선택 회로(33)의 출력 신호(BA<2>)에 응답하여 메모리 셀 어레이(50)의 다수의 뱅크들(예컨대, A BANK-H BANK) 중에서 하나의 뱅크를 인에이블시키거나 또는 적어도 두 개의 뱅크를 인에이블시키기 위한 뱅크 인에이블 신호(FA-FH)를 로우 디코더(70)로 출력한다. 뱅크 어드레스 선택 회로(39)의 구조와 동작은 도 7과 도 8을 참조하여 상세히 설명될 것이다.

칩 선택 회로(41)는 칩 아이디를 프로그램할 수 있다. 예컨대, 본 명세서에서 칩 아이디는 2비트 또는 3비트로 설정될 수 있다. 칩 선택 회로(41)는 프로그램된 칩 아이디와 동일한 어드레스, 예컨대 BA<2>, RA<14>, 및 RA<15>로 구성된 어드레스가 입력될 때 어드레스 버퍼(20), 뱅크 어드레스 디코더(39), 및 데이터 버퍼(80)를 동작시키기 위한 인에이블 신호(LatEn)를 발생한다.

멀티플렉서로 구현될 수 있는 제4선택 회로(43)는 퓨즈 박스(31)로부터 출력된 제5선택 신호(SEL5)에 응답하여 전원 전압(VDD) 또는 컬러 어드레스의 제2부분(CA<11>)을 컬럼 디코더(60)로 출력한다.

메모리 셀 어레이(50)는 다수의 메모리 셀들을 포함한다. 상기 다수의 메모리 셀들 각각은 휘발성 메모리 또는 불휘발성(non-volatile) 메모리로 구현될 수 있다. 상기 휘발성 메모리는 DRAM일 수 있고, 상기 불휘발성 메모리는 플레쉬 메모리, MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), ReRAM(Resistive RAM), 또는 PRAM(Phase-change RAM)일 수 있다.

도 6을 참조하면, 적어도 하나의 반도체 칩이 적층된 제1반도체 장치가 1GB, 2GB, 또는 4GB 덴시티를 갖는 반도체 장치로서 사용될 때의 컬럼 어드레스(CA<9:0>)와 제2반도체 장치가 8GB 덴시티를 갖는 반도체 장치로서 사용될 때의 컬럼 어드레스(CA<9:0> 및 CA<11>)는 서로 다르다.

컬럼 디코더(60)는 컬러 어드레스에 응답하여 메모리 셀 어레이(50)에 구현된 적어도 하나의 컬럼, 예컨대 비트 라인을 인에이블시킨다.

로우 디코더(70)는 어드레스 버퍼(20)로부터 출력되는 로우 어드레스와 뱅크 어드레스 디코더(39)로부터 출력된 뱅크 인에이블 신호(FA-FH)를 디코딩하여 메모리 셀 어레이(50)에 구현된 적어도 하나의 로우, 예컨대 워드 라인을 인에이블시킨다.

따라서, 메모리 셀 어레이(50)에 구현된 적어도 하나의 메모리 셀은 컬럼 디코더(60)로부터 출력된 신호들과 로우 디코더(70)로부터 출력된 신호들에 따라 선택된다. 따라서, 기입 명령에 따라 기입 데이터가 메모리 셀 어레이(50)에 기입되고, 독출 명령에 따라 메모리 셀 어레이(50)로부터 데이터가 독출된다.

데이터 버퍼(80)는 칩 선택 회로(41)로부터 출력된 인에이블 신호(LatEn)와 데이터 마스크 입력 신호들(DM<7:0>)에 응답하여 데이터 버스를 통하여 외부 장치와 다른 반도체 칩(예컨대, 12) 중에서 적어도 하나와 데이터(DQ<63:0>)를 주고 받을 수 있다.

도 6은 도 5에 도시된 반도체 칩의 어드레스 할당의 예를 나타낸다. 도 6은 도 1에 도시된 각 반도체 칩(11-18)이 1GB일 때, 반도체 장치가 하나의 반도체 칩을 포함하는 경우, 적층된 두 개의 반도체 칩들을 포함하는 경우, 적층된 4개의 반도체 칩들을 포함하는 경우, 및 적층된 8개의 반도체 칩들을 포함하는 각각의 경우의 입출력 데이터 버스의 폭(IO Width), 뱅크 선택 어드레스(Bank Adr/Stack), 로우 어드레스(Row Adr/Stack), 컬럼 어드레스(Column Adr/Stack), 칩 선택 어드레스(Chip ID), 및 페이지 사이즈의 크기(Page Size)를 예시적으로 나타낸다.

도 7은 도 5에 도시된 선택 신호 발생 회로와 뱅크 어드레스 디코더를 포함하는 프로그램가능한 페이지 사이즈 컨트롤러의 회로도를 나타내고, 도 8은 도 3에 도시된 뱅크들 각각의 동작을 제어하기 위한 선택 신호 발생 회로의 퓨즈 옵션을 나타낸다.

도 7과 도 8을 참조하면, 선택 신호 발생 회로(31)는 다수의 퓨즈 유닛들을 포함하고, 뱅크 어드레스 디코더(39)는 다수의 뱅크 어드레스 디코더 유닛들(110-180)을 포함한다.

상기 다수의 퓨즈 유닛들 각각의 구조는 서로 동일하다. 도 7에 도시된 바와 같이, 각 퓨즈 유닛(31-1)의 입력 신호(V_INT)는 일정한 시간 동안 제2레벨(예컨대, 하이 레벨)을 유지한 후 상기 일정 시간이 경과된 후 제1레벨(예컨대, 로우 레벨)로 천이하는 신호이다.

입력 신호(V_INT)가 하이 레벨일 때 노드(N)의 전압은 NMOSFET에 의하여 로우 레벨로 된다. 상기 로우 레벨은 래치에 의하여 유지된다.

퓨즈(F)가 절단된 때, 입력 신호(V_INT)가 하이 레벨에서 로우 레벨로 천이하면 노드(N)의 전압은 래치에 의하여 로우 레벨을 유지한다. 따라서, 퓨즈 유닛(31-1)은 하이 레벨의 선택 신호를 출력한다.

그러나, 퓨즈(F)가 절단되지 않은 때, 입력 신호(V_INT)가 하이 레벨에서 로우 레벨로 천이하면 노드(N)의 전압은 하이 레벨로 되고 래치에 의하여 하이 레벨을 유지한다. 따라서, 퓨즈 유닛(31-1)은 로우 레벨의 선택 신호를 출력한다.

즉, 다수의 퓨즈 유닛들 각각은 퓨즈의 절단 여부에 상응하는 각각의 선택 신호를 발생한다.

도 8에는 다수의 퓨즈 유닛들 각각의 퓨즈가 절단된 경우 뱅크 선택 어드레 스(BA<2:0>)를 구성하는 각 비트의 레벨에 따라 선택되는 각 뱅크가 도시되어 있다. 이때, 다수의 퓨즈 유닛들 각각은 하이 레벨을 갖는 출력 신호를 발생한다. 따라서, 각 뱅크 어드레스 디코더 유닛(110-180)의 각 선택 회로(115)는 뱅크 선택 어드레스(BA<2:0>)의 MSB(BA<2>)를 바이패스한다.

예컨대, 뱅크 선택 어드레스(BA<2:0>)가 111일 때, A BANK를 인에이블시키기 위한 A 뱅크 인에이블 신호(FA)만 하이 레벨로 되고 나머지 뱅크들(B BANK-H BANK) 각각을 인에이블시키기 위한 각 뱅크 인에이블 신호(FB-FH)는 로우 레벨로 된다. 또한, 뱅크 선택 어드레스(BA<2:0>)가 111일 때, H BANK를 인에이블시키기 위한 H 뱅크 인에이블 신호(FH)만 하이 레벨로 되고 나머지 뱅크들(A BANK- G BANK) 각각을 인에이블시키기 위한 각 선택 신호(FB-FH)는 로우 레벨로 된다.

또한, 도 8에는 다수의 퓨즈 유닛들 각각의 퓨즈가 절단되지 않은 경우 뱅크 선택 어드레스의 나머지 일부(BA<1:0>)를 구성하는 각 비트의 레벨에 따라 선택되는 두 개의 뱅크들이 도시되어 있다.

이때, 다수의 퓨즈 유닛들 각각은 로우 레벨을 갖는 출력 신호를 발생한다. 따라서, 각 뱅크 어드레스 디코더 유닛(110-180)의 각 선택 회로(115)는 제1입력단(0)을 통하여 입력된 전원 전압(VDD), 즉 하이 레벨을 갖는 신호를 출력한다.

예컨대, 뱅크 선택 어드레스(BA<1:0>)가 '11'일 때, A BANK와 H BANK를 인에이블시키기 위한 각 뱅크 인에이블 신호들(FA와 FH)이 하이 레벨로 되고 나머지 뱅크들(B BANK-G BANK) 각각을 인에이블시키기 위한 각 뱅크 인에이블 신호(FB-FG)는 로우 레벨로 된다. 또한, 뱅크 선택 어드레스(BA<1:0>)가 '01'일 때, B BANK와 G BANK를 인에이블시키기 위한 각 뱅크 인에이블 신호들(FB와 FG)이 발생한다.

도 9는 도 5에 도시된 칩 선택 회로의 회로도를 나타낸다. 도 9를 참조하면, 칩 선택 회로(41)는 뱅크 선택 어드레스의 일부(BA<2>) 및 로우 어드레스의 일부(RA<14>와 RA<15>)에 따라 해당 반도체 칩을 활성화시키기 위한 인에이블 신호(LatEn)를 발생한다.

칩 선택 회로(41)는 다수의 배타 논리합 게이트들(201, 203, 및 205), 논리곱 게이트(207), 래치 회로(209), 리셋 회로(215), 인버터(217), 및 퓨즈 박스(220)를 포함한다.

제1배타 논리합 게이트(201)는 뱅크 선택 어드레스의 일부(BA<2>)와 퓨즈 박스 회로(221)의 출력 신호를 배타 논리합한다. 제2배타 논리합 게이트(203)는 로우 어드레스의 제1부분(RA<14>)와 퓨즈 박스 회로(223)의 출력 신호를 배타 논리합한다. 제3배타 논리합 게이트(205)는 로우 어드레스의 제2부분(RA<15>)와 퓨즈 박스 회로(225)의 출력 신호를 배타 논리합한다.

논리곱 게이트(207)는 각 배타 논리합 게이트(201, 203, 및 205)의 출력 신호를 논리곱한다. 래치 회로(209)는 논리곱 게이트(207)의 출력 신호를 래치한다. 리셋 회로(215)는 리셋 신호(RST)에 응답하여 논리곱 게이트(207)의 출력 신호를 초기화한다. 즉, 리셋 회로(215)는 리셋 신호(RST)에 응답하여 논리곱 게이트(207)의 출력 신호를 접지 레벨, 즉 로우 레벨로 초기화한다.

인버터(217)는 래치 회로(209)의 출력 신호를 반전하여 인에이블 신호(LatEn)를 발생한다.

도 1에 도시된 각 반도체 칩(11-18)에 구현된 각 퓨즈 박스(220)는 각 반도체 칩(11-18)의 칩 아이디를 프로그램한다.

설명의 편의를 위하여, 칩 선택 어드레스(BA<2>RA<14>RA<15>)는 뱅크 선택 어드레스의 일부(BA<2>)와 로우 어드레스의 일부(RA<14>와 RA<15>)의 순서로 구성된다고 가정한다.

예컨대, 제1반도체 칩(11)의 칩 아이디가 '000'이고 제1반도체 칩(11)에 구현된 퓨즈 박스(220)의 각 퓨즈 회로(221, 223, 및 225)의 각 퓨즈가 절단되고, 각 반도체 칩(11-18)의 칩 선택 회로(41)로 입력되는 칩 선택 어드레스 (BA<2>RA<14>RA<15>)가 '000'일 때, 제1반도체 칩(11)의 칩 선택 회로(41)는 하이 레벨을 갖는 인에이블 신호(LatEn)를 발생한다. 따라서, 제1반도체 칩(11)만이 활성화된다.

또한, 제2반도체 칩(11)의 칩 아이디가 '001'이고 제2반도체 칩(12)에 구현된 퓨즈 박스(220)의 각 퓨즈 회로(221와 223)의 퓨즈는 절단되고 퓨즈 회로(225)의 퓨즈는 절단되지 않고, 각 반도체 칩(11-18)의 칩 선택 회로(41)로 칩 선택 어드레스(BA<2>RA<14>RA<15>)가 '001'일 때, 제2반도체 칩(12)의 칩 선택 회로 (41)만이 하이 레벨을 갖는 인에이블 신호(LatEn)를 발생한다. 따라서, 제2반도체 칩(12)만이 활성화된다.

그리고, 제8반도체 칩(18)의 칩 아이디가 '111'이고 제8반도체 칩(18)에 구현된 퓨즈 박스(220)의 각 퓨즈 회로(221, 223, 및 225)의 퓨즈는 절단되고, 각 반도체 칩(11-18)의 칩 선택 회로(41)로 칩 선택 어드레스(BA<2>RA<14>RA<15>)가 '111'일 때, 제8반도체 칩(18)의 칩 선택 회로(41)만이 하이 레벨을 갖는 인에이블 신호(LatEn)를 발생한다. 따라서, 제8반도체 칩(18)만이 활성화된다.

표 1은 각 반도체 칩(11-18)의 칩 아이디, 칩 선택 어드레스 (BA<2>RA<14>RA<15>), 및 각 퓨즈 회로(221, 223, 및 225)의 각 퓨즈의 상태를 나타내다. 따라서, 각 반도체 칩(11-18)의 각 칩 선택 회로(41)는 칩 선택 어드레스(BA<2>RA<14>RA<15>)에 따라 제1레벨 또는 제2레벨을 갖는 인에이블 신호(LatEn)를 발생한다.

[표1]

반도체 칩	칩 아이디	BA<2>	RA<14>	RA<15>	221의 퓨즈	223의 퓨즈	225의 퓨즈
제1반도체칩	000	0	0	0	cut	cut	cut
제2반도체칩	001	0	0	1	cut	cut	uncut
제3반도체칩	010	0	1	0	cut	uncut	cut
제4반도체칩	011	0	1	1	cut	uncut	uncut
제5반도체칩	100	1	0	0	uncut	cut	cut
제6반도체칩	101	1	0	1	uncut	cut	uncut
제7반도체칩	110	1	1	0	uncut	uncut	cut
제8반도체칩	111	1	1	1	uncut	uncut	uncut

도 10은 도 5에 도시된 퓨즈 박스의 퓨즈 옵션을 나타낸다. 도 5와 도 10을 참조하면, 선택 신호 발생 회로(31)에 구현된 각 퓨즈 회로(31-1)의 퓨즈(F)의 절단 여부에 따라 1GB 덴시티(density)의 반도체 칩을 원하는 수 많큼 적층하여 원하는 데시티를 갖는 반도체 장치를 구현할 수 있다.

예컨대, 1GB 덴시티를 갖는 반도체 칩을 4개 적층하여, 4GB 덴시티를 갖는 반도체 장치를 구현하고자 하는 경우 각 선택 회로(33과 43)를 제어하기 위한 각 퓨즈 회로의 퓨즈를 절단하지 않고 각 선택 회로(35와 37)를 제어하기 위한 퓨즈를 절단한다. 따라서, 각 선택 신호(SEL2와 SEL5)는 제1레벨을 갖고 각 선택 신 호(SEL3과 SEL4)는 제1레벨을 갖는다.

또한, 1GB 덴시티를 갖는 반도체 칩을 8개 적층하여, 8GB 덴시티를 갖는 반도체 장치를 구현하고자 하는 경우, 각 선택 회로(33, 35, 37, 및 43)를 제어하기 위한 각 퓨즈 회로의 퓨즈를 절단하면, 각 선택 신호(SEL2, SEL3, SEL4과 SEL5)는 제2레벨을 갖는다.

도 11은 도 4에 도시된 스킴을 구현하기 위한 반도체 칩의 내부 구조를 나타내고, 도 12는 도 11에 도시된 반도체 칩의 어드레스 할당의 예를 나타낸다.

도 11은 다수의 반도체 칩들을 적층하여 도 4에 도시된 스킴과 같은 형태로 원하는 덴시티를 갖는 반도체 장치를 구현하기 위한 반도체 칩의 내부 구조를 나타낸다. 도 11에 도시된 반도체 칩(11)의 구조는 프로그램 가능한 페이지 사이즈 컨트롤러(30')를 제외하고 도 5에 도시된 반도체 칩의 구조와 동일 또는 유사한다.

따라서, 프로그램 가능한 페이지 사이즈 컨트롤러(30')는 선택 신호 발생 회로(31), 다수의 선택 회로들(35와 37), 뱅크 선택 어드레스 디코더(39), 및 칩 선택 회로(41')를 포함한다.

멀티플렉서로 구현될 수 있는 제2선택 회로(35)는 제3선택 신호(SEL3)에 응답하여 전원 전압(VDD) 또는 로우 어드레스의 제1부분(RA<14>)을 칩 선택 회로(41')로 출력한다.

멀티플렉서로 구현될 수 있는 제3선택 회로(37)는 제4선택 신호(SEL4)에 응답하여 전원 전압(VDD) 또는 로우 어드레스의 제2부분(RA<15>)을 칩 선택 회로(41')로 출력한다.

멀티플렉서로 구현될 수 있는 제5선택 회로(43)는 제5선택 신호(SEL5)에 응답하여 전원 전압(VDD) 또는 컬럼 어드레스의 일부분(CA<11>)을 컬럼 디코더(60)로 출력한다.

뱅크 선택 어드레스 디코더(39)는 어드레스 버퍼(20)로부터 출력된 뱅크 선택 어드레스(BA<2:0>)를 디코딩하여 다수의 뱅크들 중에서 어느 하나의 뱅크를 활성화시키기 위한 신호를 로우 디코더(70)로 출력한다.

칩 선택 회로(41')는 각 선택 회로(35와 37)로부터 출력된 신호에 응답하여 어드레스 버퍼(20)의 동작과 뱅크 선택 어드레스 디코더(39)의 동작을 제어할 수 있는 인에이블 신호(LatEn)를 출력한다. 칩 선택 회로(41')의 동작은 도 13을 참조하여 상세히 설명될 것이다.

도 12는 도 11에 도시된 반도체 칩의 어드레스 할당의 예를 나타낸다. 도 12를 도 1에 도시된 각 반도체 칩(11-18)이 1GB일 때 반도체 장치(10)가 하나의 반도체 칩을 포함하는 경우, 적층된 두 개의 반도체 칩들을 포함하는 경우, 적층된 4개의 반도체 칩들을 포함하는 경우, 및 적층된 8개의 반도체 칩들을 포함하는 각각의 경우의 입출력 데이터 버스의 폭(IO Width), 뱅크 선택 어드레스(Bank Adr/Stack), 로우 어드레스(Row Adr/Stack), 컬럼 어드레스(Column Adr/Stack), 칩 선택 어드레스(Chip ID), 및 페이지 사이즈의 크기(Page Size)를 예시적으로 나타낸다.

예컨대, 로우 어드레스의 일부(RA<14>RA<15>)가 '00'일 때 제1반도체 칩(11)과 제2반도체 칩(12)가 선택되고, 로우 어드레스의 일부(RA<14>RA<15>)가 '01'일 때 제3반도체 칩(13)과 제4반도체 칩(14)가 선택되고, 로우 어드레스의 일부 (RA<14>RA<15>)가 '10'일 때 제5반도체 칩(15)과 제6반도체 칩(16)가 선택되고, 로우 어드레스의 일부(RA<14>RA<15>)가 '11'일 때 제7반도체 칩(17)과 제8반도체 칩(18)가 선택될 수 있다.

또한, 각 뱅크(A BANK-H BANK)는 뱅크 선택 어드레스(BA<2:0>)에 응답하여 선택될 수 있다. 예컨대, 뱅크 선택 어드레스(BA<2:0>)가 '000', '001', '010', '011', '100', '101', '110, 및 '111'인 경우 A BANK, B BANK, C BANK, D BANK, E BANK, F BANK, G BANK, 및 H BANK가 선택될 수 있다.

따라서, 로우 어드레스의 일부(RA<14>RA<15>)가 '00'이고 뱅크 선택 어드레스(BA<2:0>)가 '000'일 때, 제1반도체 칩(11)의 A BANK와 제2반도체 칩(12)의 A BANK가 동시에 선택될 수 있다. 따라서, 반도체 장치의 페이지 사이즈는 2KB가 된다.

실시 예에 따라, 로우 어드레스의 일부(RA<14>RA<15>)가 '00'이고 뱅크 선택 어드레스(BA<2:0>)가 '000'일 때, 제1반도체 칩(11)의 A BANK와 제2반도체 칩(12)의 H BANK가 동시에 선택될 수 있다. 따라서, 반도체 장치의 페이지 사이즈는 2KB가 된다.

도 13은 도 11에 도시된 칩 선택 회로의 회로도를 나타낸다. 도 13을 참조하면, 칩 선택 회로(41')는 로우 어드레스의 제1부분(RA<14>)과 로우 어드레스의 제2부분(RA<15>)에 따라 인에이블 신호(LatEn)를 발생한다. 즉, 칩 선택 회로(41')는 자신의 칩 아이디와 로우 어드레스의 제1부분(RA<14>)과 로우 어드레스의 제2부분(RA<15>)이 일치하는 경우 활성화된 인에이블 신호(LatEn)을 발생한다.

칩 선택 회로(41')는 다수의 배타 논리합 게이트들(203, 및 205), 논리곱 게이트(207), 래치 회로(209), 리셋 회로(215), 인버터(217), 및 퓨즈 박스(220)를 포함한다.

배타 논리합 게이트(203)는 로우 어드레스의 제1부분(RA<14>)와 퓨즈 박스 회로(223)의 출력 신호를 배타 논리합한다. 배타 논리합 게이트(205)는 로우 어드레스의 제2부분(RA<15>)와 퓨즈 박스 회로(225)의 출력 신호를 배타 논리합한다.

논리곱 게이트(207)는 각 배타 논리합 게이트(203, 및 205)의 출력 신호를 논리곱한다. 두 개의 인버터들(211과 213)을 포함하는 래치 회로(209)는 논리곱 게이트(207)의 출력 신호를 래치한다. 리셋 회로(215)는 리셋 신호(RST)에 응답하여 논리곱 게이트(207)의 출력 신호를 초기화한다. 즉, 리셋 회로(215)는 리셋 신호(RST)에 응답하여 논리곱 게이트(207)의 출력 신호를 접지 레벨, 즉 로우 레벨로 초기화한다.

인버터(217)는 래치 회로(209)의 출력 신호를 반전하여 인에이블 신호 (LatEn)를 발생한다.

도 1에 도시된 각 반도체 칩(11-18)에 구현된 각 퓨즈 박스(도 13의 220)는 각 반도체 칩(11-18)의 칩 아이디를 프로그램한다.

설명의 편의를 위하여, 칩 선택 어드레스는 로우 어드레스의 일부(RA<14>와 RA<15>)의 순서로 구성된다고 가정한다.

예컨대, 제1반도체 칩(11)과 제2반도체 칩(12)의 칩 아이디가 '00'이고 제1반도체 칩(11)과 제2반도체 칩(12) 각각에 구현된 퓨즈 박스(도 13의 220)의 각 퓨 즈 회로(223, 및 225)의 각 퓨즈가 절단되고, 각 반도체 칩(11-18)의 칩 선택 회로(41')로 입력되는 칩 선택 어드레스(RA<14>RA<15>)가 '00'일 때, 제1반도체 칩(11)과 제2반도체 칩(12) 각각에 구현된 칩 선택 회로(41')만이 하이 레벨을 갖는 인에이블 신호(LatEn)를 발생한다. 따라서, 제1반도체 칩(11)과 제2반도체 칩(12)만이 활성화된다.

또한, 제7반도체 칩(17)과 제8반도체 칩(18) 각각의 칩 아이디가 '11'이고 제7반도체 칩(12)과 제8반도체 칩(18) 각각에 구현된 퓨즈 박스(도 13의 220)의 각 퓨즈 회로(223과 225)의 퓨즈는 절단되지 않고, 각 반도체 칩(11-18)의 칩 선택 회로(41')로 입력되는 칩 선택 어드레스(RA<14>RA<15>)가 '11'일 때, 제7반도체 칩(17)과 제8반도체 칩(18) 각각의 칩 선택 회로(41')는 하이 레벨을 갖는 인에이블 신호(LatEn)를 발생한다. 따라서, 제7반도체 칩(17)과 제8반도체 칩(18)만이 활성화된다.

표 2은 각 반도체 칩(11-18)의 칩 아이디, 칩 선택 어드레스 (RA<14>RA<15>), 및 각 퓨즈 회로(223 및 225)의 각 퓨즈의 상태를 나타내다. 따라서, 각 반도체 칩(11-18)의 각 칩 선택 회로(41')는 칩 선택 어드레스 (RA<14>RA<15>)에 따라 제1레벨 또는 제2레벨을 갖는 인에이블 신호(LatEn)를 발생한다.

[표2]

반도체 칩	칩 아이디	RA<14>	RA<15>	223의 퓨즈	225의 퓨즈
제1반도체칩	00	0	0	cut	cut
제2반도체칩	00	0	1	cut	uncut
제3반도체칩	01	1	0	uncut	cut
제4반도체칩	01	1	1	uncut	uncut
제5반도체칩	10	0	0	cut	cut
제6반도체칩	10	0	1	cut	uncut
제7반도체칩	11	1	0	uncut	cut
제8반도체칩	11	1	1	uncut	uncut

도 14는 도 11에 도시된 퓨즈 박스의 퓨즈 옵션을 나타낸다. 도 11과 도 14를 참조하면, 선택 신호 발생 회로(31)에 구현된 각 퓨즈 회로의 퓨즈의 절단 여부에 따라 1GB 덴시티(density)의 반도체 칩을 원하는 수 많큼 적층하여 원하는 데시티를 갖는 반도체 장치를 구현할 수 있다.

예컨대, 1GB 덴시티를 갖는 반도체 칩을 4개 적층하여, 4GB 덴시티를 갖는 반도체 장치를 구현하고자 하는 경우, 각 선택 회로(35과 37)를 제어하기 위한 각 퓨즈 회로의 퓨즈를 절단하고 선택 회로(43)를 제어하기 위한 퓨즈를 절단하지 않는다.

도 15는 도 1에 도시된 반도체 장치(10)를 포함하는 반도체 시스템의 블락도를 나타낸다. 도 15를 참조하면, 컴퓨터, 노트북 컴퓨터, 이동 통신 장치, 이미지 촬상 장치, 또는 자동 항법 시스템과 같은 반도체 시스템은 반도체 장치(10) 및 프로세서(300)를 포함한다.

프로세서(300)는 반도체 장치(10)에 데이터를 기입하기 위한 기입 동작과 반도체 장치(10)로부터 독출 데이터를 독출하기 위한 독출 동작을 제어한다.

반도체 시스템은 반도체 장치(10), 프로세서(300), 및 제1인터페이스(330)를 포함할 수 있다. 프로세서(300)는 입출력 장치와 같은 제1인터페이스(330)를 통하여 외부 장치로부터 입력된 데이터를 반도체 장치(10)에 기입하는 기입 동작을 제어하거나 상기 외부 장치가 요구하는 독출 데이터를 반도체 장치(10)로부터 독출하여 상기 외부 장치로 전송하는 것을 제어한다.

반도체 시스템은 반도체 장치(10), 프로세서(300), 및 이미지 센서(320)를 포함할 수 있다. 이미지 센서(320)는 광학 영상을 전기적인 신호, 즉 이미지 신호로 변환하는 동작을 수행한다. 프로세서(300)는 이미지 센서(320)로부터 출력된 이미지 신호를 처리하여 반도체 장치(10)에 기입하는 동작을 제어할 수 있다.

또한, 반도체 시스템은 입출력 장치와 같은 제1인터페이스를 통하여 반도체 장치(10)에 저장된 이미지 신호를 외부 장치, 예컨대 프린터로 전송하는 것을 제어할 수 있다. 반도체 시스템은 무선 인터페이스와 같은 제2인터페이스를 더 포함할 수 있다. 프로세서(300)는 시스템 버스(310)에 접속된 제2인터페이스를 통하여 무선으로 외부 무선 통신 장치와 데이터를 주고받을 수 있다.

도 5와 도 11은 본 발명의 개념에 따른 반도체 칩의 코아(core) 구조를 나타낸다. 도 1에 도시된 각 반도체 칩(11-18)은 1KB 페이지 사이즈를 갖는다. 그러나, 도 3을 참조하여 설명한 스킴 또는 도 4를 참조하여 설명한 스킴을 적용할 경우, 8개의 반도체 칩들(11-18)이 적층된 반도체 장치(10)의 페이지 사이즈는 2KB로 설정 될 수 있다. 제1동작 모드에서 반도체 장치의 페이지 사이즈는 1KB이고, 제2동작모드에서 반도체 장치의 페이지 사이즈는 2KB이다.

본 명세서에서 예시된 어드레스와 퓨즈의 절단 옵션은 설명의 편의를 위한 것으로 본 발명의 개념에 따른 실시 예에 예시된 어드레스와 퓨즈의 절단 옵션에 한정되는 것을 아니다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 본 발명의 실시 예에 따른 8개의 반도체 칩들이 적층된 반도체 장치의 개략적인 구조를 나타낸다.

도 2는 도 1에 도시된 8개의 반도체 칩들 각각의 뱅크들을 나타낸다.

도 4는 본 발명의 다른 실시 예에 따른 적층되는 반도체 칩의 수에 따라 반도체 장치의 페이지 사이즈를 변경할 수 있는 스킴을 나타낸다.

도 5는 도 3에 도시된 스킴을 구현하기 위한 반도체 칩의 내부 구조를 나타낸다.

도 6은 도 5에 도시된 반도체 칩의 어드레스 할당의 예를 나타낸다.

도 7은 도 5에 도시된 선택 신호 발생 회로와 뱅크 어드레스 디코더를 포함하는 프로그램가능한 페이지 사이즈 컨트롤러의 회로도를 나타낸다.

도 8은 도 3에 도시된 뱅크들 각각의 동작을 제어하기 위한 선택 신호 발생 회로의 퓨즈 옵션을 나타낸다.

도 9는 도 5에 도시된 칩 선택 회로의 회로도를 나타낸다.

도 10은 도 9에 도시된 퓨즈 박스의 퓨즈 옵션을 나타낸다.

도 11은 도 4에 도시된 스킴을 구현하기 위한 반도체 칩의 내부 구조를 나타 낸다.

도 12는 도 11에 도시된 반도체 칩의 어드레스 할당의 예를 나타낸다.

도 13은 도 11에 도시된 칩 선택 회로의 회로도를 나타낸다.

도 14는 도 13에 도시된 퓨즈 박스의 퓨즈 옵션을 나타낸다.

도 15는 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 블락도를 나타낸다.

Claims

다수의 뱅크들을 포함하는 메모리 셀 어레이; 및

뱅크 선택 어드레스의 일부와 전원 전압 중의 어느 하나, 및 상기 뱅크 선택 어드레스의 나머지 일부를 디코딩하여 상기 다수의 뱅크들 중에서 하나의 인에이블을 제어하거나 또는 적어도 두 개의 인에이블을 제어하는 페이지 사이즈 컨트롤러를 포함하는 반도체 장치.
제1항에 있어서, 상기 반도체 장치는,

상기 뱅크 선택 어드레스의 일부와 로우 어드레스의 일부를 포함하는 칩 선택 어드레스와 상기 반도체 장치의 아이디가 일치할 때 상기 페이지 사이즈 컨트롤러를 인에이블시키기 위한 인에이블 신호를 생성하는 칩 선택 회로를 더 포함하는 반도체 장치.
제1항에 있어서, 상기 페이지 사이즈 컨트롤러는,

다수의 선택 신호들을 발생하기 위한 선택 신호 발생 회로;

각각이 상기 다수의 선택 신호들 중에서 대응되는 선택 신호에 따라 상기 뱅크 선택 어드레스의 일부 또는 상기 전원 전압을 출력하기 위한 다수의 선택 회로들; 및

각각이 상기 다수의 선택 회로들 중에서 대응되는 선택 회로의 출력 신호와 상기 뱅크 선택 어드레스의 나머지 일부를 수신하여 디코딩하고 상기 다수의 뱅크들 중에서 대응되는 뱅크를 인에이블시키기 위한 뱅크 인에이블 신호를 발생하는 다수의 디코딩 유닛들을 포함하는 반도체 장치.
다수의 뱅크들을 포함하는 메모리 셀 어레이; 및

제1동작 모드에서 로우 어드레스의 일부를 칩 선택 아이디로 사용하고 뱅크 선택 어드레스에 기초하여 상기 다수의 뱅크들 중에서 하나를 인에이블시키고, 제2동작 모드에서 상기 뱅크 선택 어드레스의 일부와 상기 로우 어드레스의 일부를 상기 칩 선택 아이디로 사용하고 상기 뱅크 선택 어드레스의 나머지 일부에 기초하여 상기 다수의 뱅크들 중에서 적어도 두 개를 인에이블시키는 페이지 사이즈 컨트롤러를 포함하는 반도체 장치.
제4항에 있어서, 상기 페이지 사이즈 컨트롤러는,

상기 뱅크 어드레스의 일부를 수신하는 디멀티플렉서;

상기 제1모드에서 상기 디멀티플렉서로부터 출력된 상기 뱅크 어드레스의 일부와 상기 뱅크 어드레스의 나머지 일부에 기초하여 상기 다수의 메모리 뱅크들 중에서 상기 어느 하나를 인에이블시키고 상기 제2모드에서 상기 뱅크 어드레스의 나머지 일부에 기초하여 상기 다수의 뱅크들 중에서 적어도 두 개의 뱅크들을 인에이블시키는 뱅크 어드레스 디코더; 및

상기 제1모드에서 상기 칩 아이디에 해당하는 상기 로우 어드레스의 일부가 입력될 때 상기 뱅크 어드레스 디코더를 인에이블시키고, 상기 제2모드에서 상기 칩 아이디에 해당하는 상기 뱅크 선택 어드레스의 일부와 상기 로우 어드레스의 일부가 입력될 때 상기 뱅크 어드레스 디코더를 인에이블시키는 칩 선택 회로를 포함하는 반도체 장치.
각각이 다수의 뱅크들을 포함하며 서로 적층된 다수의 반도체 칩들을 포함하며,

상기 다수의 반도체 칩들 각각은,

뱅크 선택 어드레스의 일부와 로우 어드레스의 일부를 포함하는 칩 선택 어드레스에 기초하여 상기 다수의 반도체 칩들 중에서 하나의 반도체 칩을 선택하고, 상기 뱅크 선택 어드레스의 나머지 일부에 기초하여, 선택된 반도체 칩에 구현된 상기 다수의 뱅크들 중에서 적어도 두 개의 뱅크들의 활성화를 제어하여 페이지 사이즈를 증가시키는 페이지 사이즈 컨트롤러를 포함하는 반도체 장치.
제6항에 있어서, 상기 페이지 사이즈 컨트롤러는,

프로그램된 상기 다수의 반도체 칩들 각각의 칩 아이디와 상기 칩 선택 어드레스를 비교하고 비교 결과에 따라 인에이블 신호를 발생하기 위한 칩 선택 회로 및

상기 인에이블 신호에 응답하여 동작이 제어되고, 상기 뱅크 선택 어드레스의 나머지 일부에 기초하여 상기 적어도 두 개의 뱅크들의 활성화를 제어하기 위하 여 적어도 두 개의 뱅크 인에이블 신호를 발생하는 뱅크 어드레스 디코더를 포함하는 반도체 장치.
각각이 다수의 뱅크들을 포함하며 서로 적층된 다수의 반도체 칩들을 포함하며,

상기 다수의 반도체 칩들 각각은,

로우 어드레스의 일부에 기초하여 상기 다수의 반도체 칩들 중에서 적어도 두 개의 반도체 칩들을 선택하고, 뱅크 선택 어드레스에 기초하여, 선택된 적어도 두 개의 반도체 칩들 각각에 구현된 상기 다수의 뱅크들 중에서 하나의 뱅크의 활성화를 제어하는 페이지 사이즈 컨트롤러를 포함하는 반도체 장치.
제8항에 있어서, 상기 페이지 사이즈 컨트롤러는,

프로그램된 상기 다수의 반도체 칩들 각각의 아이디와 상기 로우 어드레스의 일부가 일치할 때, 상기 페이지 사이즈 컨트롤러를 인에이블시키기 위한 인에이블 신호를 발생하는 칩 선택 회로를 더 포함하는 반도체 장치.