JP2004348939A - 不揮発性強誘電体レジスタを利用した入出力バイト制御装置 - Google Patents

Abstract

【課題】本発明は不揮発性強誘電体レジスタを利用した入出力バイト制御装置に関し、特に不揮発性強誘電体レジスタを利用して入出力されるデータのバイト大きさを選択的に制御し、多様なメモリと互換性が維持できるようにする技術を開示する。
【解決手段】このような本発明は、入出力されるデータのバイトを選択的に活性化させワーイドバイトを有するＳＲＡＭ（Static Random Access Memory）、及び固定された入出力バイトを有するフラッシュメモリとの互換性を維持することができ、不揮発性強誘電体レジスタを利用してソフトウェア的な方法でプログラムを変更することができるようにする。
【選択図】図１

Description

本発明は、不揮発性強誘電体レジスタを利用した入出力バイト制御装置に関し、特に不揮発性強誘電体レジスタを利用してメモリ素子の入出力バイトの大きさをプログラム命令に従い変更できるようにする技術を開示する。

一般に、不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はディラム（ＤＲＡＭ：Dynamic Random Access Memory）ほどのデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。

このようなＦｅＲＡＭは、ディラムと殆ど類似の構造を有する記憶素子であり、キャパシタの材料に高い残留分極特性を有する強誘電体を用いる。ＦｅＲＡＭは、このような残留分極特性により電界を除去してもデータが消失されない。

前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された大韓民国出願番号第2002-85533号に開示されたことがある。したがって、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳しい説明は省略する。

一方、従来のメモリ装置は一つのアドレスによりアクセスされる数ビット又は数バイト単位のデータを、全てデータ入出力バッファを介し入／出力する。さらに、メモリ装置はこれら数ビット又は数バイト単位のデータを、全てシステムバスによりロードする。

ところが、従来ノメモリ装置でデータ入出力のため実際に必要なバイト大きさが数ビット、又は数バイトのうち一部のビットに過ぎない場合、実際に用いられる一部ビットを除いた残りのビット等は不要なバスを駆動するのに用いられることになる。従って、従来のメモリ装置は不要なバスの駆動に用いられるビット等により、全体的なシステムバスの帯域幅が浪費される問題点がある。

さらに、従来のメモリ装置はメモリ入出力データのバイト幅が一定に固定されている。ところが、一般にメモリチップはシステムの構成上、メモリの種類に従い多様なデータ入出力バスの大きさを有する。

従って、従来のメモリ装置を多様なシステムに適用する場合、システム別にデータ入出力バイトの大きさを効率的に活用することができない問題点がある。さらに、入出力データの幅が相違した各々のメモリ装置が互いに互換性を維持するため、別途のインタフェース装置を備えなければならない問題点がある。
USP 6,314,016 USP 6,301,145 USP 6,067,244

本発明は前記のような問題点を解決するため案出されたものであり、次のような目的を有する。

第一、不揮発性強誘電体レジスタを利用して入出力データのバイト大きさを選択的に制御し、ＳＲＡＭ及びフラッシュメモリのような各種メモリと互換性を維持できるようにすることにその目的がある。

第二、前述した入出力データのバイト大きさを制御することにおいて、不揮発性強誘電体レジスタを利用してソフトウェア的な方法でプログラム変更が可能にすることにその目的がある。

本発明の不揮発性強誘電体レジスタを利用した入出力バイト制御装置は、不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い複数の制御信号を出力する入出力バイト制御部；及び複数の制御信号に従い上位バイト領域及び下位バイト領域に区分されたパッドアレイと、共通データバスの間に可変するバイト大きさを有する入出力データを中継するバイト切替えスイッチング手段を備えることを特徴とする。

さらに、本発明は、複数のセルアレイブロックと連結された共通データバス部に入出力されるデータを制御する共通データバス制御部；選択イネーブル信号の状態に従い、下位バイトバスと上位バイトバスのうち何れか一つを下位バイト入出力バスに選択的に連結されるバイト切替えスイッチング部；下位バイト入出力バスと連結された下位バイト入出力バッファと、上記バイトバスと連結された上位バイト入出力バッファを備える入出力バッファ；下位バイト入出力バッファのデータを入出力するための下位バイトパッドアレイと、上位バイト入出力バッファのデータを入出力するための上位バイトパッドアレイを備えるパッドアレイ部；及び不揮発性強誘電体レジスタにプログラムされたコードに従い、パッドアレイ部のバイト大きさを選択的に活性化させるための各種制御信号等を出力する入出力バイト制御部を備えることを特徴とする。

本発明に係る不揮発性強誘電体レジスタを利用した入出力バイト制御装置は、揮発性のＳＲＡＭと不揮発性のフラッシュメモリの特性を同時に具現することができるメモリ装置である。本発明に適用される不揮発性強誘電体メモリセルは、一つの単一チップに前述のＳＲＡＭとフラッシュメモリの特性を同時に具現することができるようにする。即ち、本発明がＳＲＡＭに適用される場合は、ワイドバイトを用いて複数のバイトバスが選択的に活性化制御される。さらに、本発明がフラッシュメモリに適用される場合、一つの単一バイトバスを利用してデータを入出力することができる。

本発明は次のような効果を提供する。

第一、本発明は多様なシステムの要求に適するよう、データ入出力の大きさを効率的に変更することが可能である。

即ち、本発明に適用される不揮発性強誘電体メモリセルは、一つの単一チップに揮発性のＳＲＡＭと不揮発性のフラッシュメモリの特性が同時に具現できるようにする。若し、本発明がＳＲＡＭに適用される場合、ワーイドバイトを用いて複数のバイトバスが選択的に活性化制御される。さらに、本発明がフラッシュメモリに適用される場合、一つの単一バイトバスを利用してデータを入出力することができる。

第二、一つの単一チップで多様なメモリの特性を同時に具現することができるため、全体的なレイアウトを減少させることができると共に、これに伴うチップ価格を低減させることができるようにする。

第三、前述した入出力データのバイト大きさを制御することにおいて、不揮発性強誘電体レジスタを利用して命令信号に従いプログラム変更が可能になるようにする効果を提供する。

図１は、本発明に係る不揮発性強誘電体レジスタを利用した入出力バイト制御装置のセルアレイの関連構成図である。

本発明は共通データバス制御部３０、バイト切替えスイッチング部５０、入出力（Input/Output）バッファ８０、パッドアレイ部９０及び入出力バイト制御部１００を備える。

そして、本発明が適用される複数のセルアレイ１０各々は、メインビットラインプルアップ制御部１１、セルアレイブロック１２及びカラム選択制御部１３を備え、共通データバス２０と共通に連結される。

ここで、共通データバス制御部３０は、入力力バイト制御部１００から印加される上位バイト最下位アドレスＡ＿ＬＳＢ＿ＵＢと、下位バイト最下位アドレスＡ＿ＬＳＢ＿ＬＢに従い共通データバス部２０に入出力されるデータを制御する。

即ち、下位バイト最下位アドレスＡ＿ＬＳＢ＿ＬＢと上位バイト最下位アドレスＡ＿ＬＳＢ＿ＵＢはライトモード時、上位バイト又は下位バイトの活性化時期を調節してメモリセルに無効な上位バイトデータが記録されるのを防止することができるようにする。

共通データバス制御部３０は、下位バイトバス４０を介してバイト切替えスイッチング部５０と連結される。そして、共通データバス制御部３０は、上位バイトバス６０を介してバイト切替えスイッチング部５０、入出力バッファ８０と連結される。

さらに、バイト切替えスイッチング部５０は、入出力バイト制御部１００から印加される選択イネーブル信号ＳＥＬ＿ＥＮに従い、上位バイトバス６０と下位バイトバス４０のうち何れか一つを選択する。

入出力バッファ８０は、下位バイト入出力バッファ８１と上位バイト入出力バッファ８２を備える。ここで、下位バイト入出力バッファ８１は、入出力バイト制御部１００から印加される下位バイト出力イネーブル信号ＬＢ＿ＤＯＵＴ＿ＥＮと下位バイト入力イネーブル信号ＬＢ＿ＤＩＮ＿ＥＮに従い、下位バイト入出力バス７０にデータを選択的に入出力する。

そして、上位バイト入出力バッファ８２は、入出力バイト制御部１００から印加されるパッド切替え信号ＤＱ１５＿ＢＵＦ、上位バイト出力イネーブル信号ＵＢ＿ＤＯＵＴ＿ＥＮ及び上位バイト入力イネーブル信号ＵＢ＿ＤＩＮ＿ＥＮに従い、上位バイトバス６０にデータを選択的に入出力する。

パッドアレイ部９０は、下位バイトパッドアレイ９１と上位バイトパッドアレイ９２を備える。ここで、下位バイトパッドアレイ９１は下位バイト入出力バッファ９１と対応して連結され、上位バイトパッドアレイ９２は上位バイト入出力バッファ８２と対応して連結される。上位バイトパッドアレイ９２は上位バイトを選択的に活性化するためのパッド信号ＤＱ＿１５ＰＡＤを、入出力バイト制御部１００と相互交換する。

入出力バイト制御部１００は、チップイネーブル信号ＣＥＢ，データ出力制御信号ＤＯＵＴ＿ＣＯＮ、データ入力制御信号ＤＩＮ＿ＣＯＮ，バイトパッド信号／ＢＹＴＥ＿ＰＡＤ、下位バイトパッド信号／ＬＢ＿ＰＡＤ及び上位バイトパッド信号／ＵＢ＿ＰＡＤに従い上位／下位バイトを選択的に活性化するための各種制御信号等を出力する。

このような構成を有する本発明は、フラッシュメモリに適用される場合、バイトパッド信号／ＢＹＴＥ＿ＰＡＤを用い上位バイトを下位バイトに切替えて用いることができるようにする。さらに、本発明がＳＲＡＭに適用される場合は、下位バイトパッド信号／ＬＢ＿ＰＡＤ又は上位バイトパッド信号／ＵＢ＿ＰＡＤを用い、上位バイト又は下位バイトを選択して用いることができるようになる。

図２ａ及び図２ｂは、図１の入出力バッファ８０及びパッドアレイ部９０に関する詳細構成図である。

図２ａをみれば、下位バイトパッドアレイ９１は下位バイト入出力バッファ８１と対応して連結される。若し、本発明に適用される入出力データ（８ビット）のバイト大きさが２バイト（１６ビット）とすれば、＜０＞から＜７＞までの入出力データは下位バイトに該当する。従って、下位バイトパッドアレイ９１は、八つのデータ入出力ピンＤＱ＿０〜ＤＱ＿７を備える。

下位バイト入出力バッファ８１は、下位バイト出力イネーブル信号ＬＢ＿ＤＯＵＴ＿ＥＮと下位バイト入力イネーブル信号ＬＢ＿ＤＩＮ＿ＥＮに従い、データ入出力ピンＤＱ＿０〜ＤＱ＿７から印加されるデータをバッファリングして入出力する。

さらに、図２ｂをみれば、上位バイトパッドアレイ９２は上位バイト入出力バッファ８２と対応して連結される。若し、本発明に適用される入出力データのバイト大きさが２バイト（１６ビット）とすれば、＜８＞から＜１５＞までの入出力データは上位バイトに該当する。従って、上位バイトパッドアレイ９２は、八つのデータ入出力ピンＤＱ＿８〜ＤＱ＿１５を備える。

上位バイト入出力バッファ８２は、上位バイト出力イネーブル信号ＵＢ＿ＤＯＵＴ＿ＥＮと上位バイト入力イネーブル信号ＵＢ＿ＤＩＮ＿ＥＮに従い、データ入出力ピンＤＱ＿８〜ＤＱ＿１５から印加されるデータをバッファリングして入出力する。

即ち、２バイトデータの入出力時下位バイト入出力バッファ８１と上位バイト入出力バッファ８２が全て動作し、データ入出力ピンＤＱ＿０〜ＤＱ＿１５から入出力される２バイト（１６ビット）のデータを全てアドレスに用いることになる。さらに、単一バイト（１バイト）データの入出力時下位バイト入出力バッファ８１、又は上位バイト入出力バッファ８２のうち何れか一つが動作することになる。従って、データ入出力ピンＤＱ＿０〜ＤＱ＿７から印加される指定された下位バイト（８ビット）をアドレスに用いるか、データ入出力ピンＤＱ＿８〜ＤＱ＿１５から印加される指定された上位バイト（８ビット）をアドレスに用いる。

この時、上位バイトパッドアレイ９２の中でデータ入出力ピンＤＱ＿１５は、上位又は下位アドレスを選択するため用いられる。上位バイトパッドアレイ９２の中でデータ入出力ピンＤＱ＿１５から印加される最下位ビットのパッド信号ＤＱ＿１５ＰＡＤは、入出力バイト制御部１００内部に備えられたパッド切替えスイッチング部１３０に入出力される。ここで、パッド信号ＤＱ＿１５ＰＡＤは、上位バイトを選択的に活性化するためアドレスを指定する。

パッド切替えスイッチング部１３０は、バイトイネーブル信号ＢＹＴＥ＿ＥＮに従い上位バイトパット及び下位バイトパッドをスイッチング制御し、パッド切替え信号ＤＱ１５＿ＢＵＦを上位バイト入出力バッファ８２に出力する。この時、パッド切替えスイッチング部１３０はバイトイネーブル信号ＢＹＴＥ＿ＥＮが活性化される場合、パッド切替え信号ＤＱ１５＿ＢＵＦを上位バイト入出力バッファ８２に出力する。その反面、パッド切替えスイッチング部１３０はバイトイネーブル信号ＢＹＴＥ＿ＥＮが非活性化される場合、最下位アドレスＡ＿ＬＳＢを後述する最下位アドレスデコーダ１４０に出力する。

図３は、図１の入出力バイト制御部１００に関する詳細構成図である。

入出力バイト制御部１００は、ＦｅＲＡＭレジスタ１１０、バイト活性化の制御部１２０、パッド切替えスイッチング部１３０、最下位アドレスデコーダ１４０、下位バイト制御信号発生部１５０、上位バイト制御信号発生部１６０、データ出力バッファ部１７０、データ入力バッファ部１８０及びバイト切替え選択信号発生部１９０を備える。

ここで、ＦｅＲＡＭレジスタ１１０はメモリ素子の特性に従い入出力データのバイト大きさを制御するための命令信号等をコーディングし、レジスタ制御信号ＲＥを出力する。バイト活性化制御部１２０はレジスタ制御信号ＲＥ、チップイネーブル信号ＣＥＢ及びバイトパッド信号／ＢＹＴＥ＿ＰＡＤに従い、バイトイネーブル信号ＢＹＴＥ＿ＥＮの状態を制御する。

パッド切替えスイッチング部１３０は、バイトイネーブル信号ＢＹＴＥ＿ＥＮに従い上位バイトパットアレイ９２から印加されるパッド信号ＤＱ＿１５ＰＡＤを、パッド切替え信号ＤＱ１５＿ＢＵＦ又は最下位アドレスＡ＿ＬＳＢとして出力する。最下位アドレスデコーダ１４０は、チップイネーブル信号ＣＥＢ、最下位アドレスＡ＿ＬＳＢ及びバイトイネーブル信号ＢＹＴＥ＿ＥＮに従い、下位バイト最下位アドレスＡ＿ＬＳＢ＿ＬＢ及び上位バイト最下位アドレスＡ＿ＬＳＢ＿ＵＢを出力する。

下位バイト制御信号発生部１５０は、チップイネーブル信号ＣＥＢと、下位バイトパッド信号／ＬＢ＿ＰＡＤに従い下位バイトイネーブル信号ＬＢ＿ＥＮを出力する。上位バイト制御信号発生部１６０は、チップイネーブル信号ＣＥＢ、上位バイトパッド信号／ＵＢ＿ＰＡＤに従い上位バイトイネーブル信号ＵＢ＿ＥＮを出力する。

データ出力バッファ部１７０は、下位バイトイネーブル信号ＬＢ＿ＥＮ，上位バイトイネーブル信号ＵＢ＿ＥＮ及びデータ出力制御信号ＤＯＵＴ＿ＣＯＮに従い、下位バイト出力イネーブル信号ＬＢ＿ＤＯＵＴ＿ＥＮと上位バイト出力イネーブル信号ＵＢ＿ＤＯＵＴ＿ＥＮを出力する。データ入力バッファ部１８０は、下位バイトイネーブル信号ＬＢ＿ＥＮ，上位バイトイネーブル信号ＵＢ＿ＥＮ及びデータ入力制御信号ＤＩＮ＿ＣＯＮに従い、下位バイト入力イネーブル信号ＬＢ＿ＤＩＮ＿ＥＮと上位バイト入力イネーブル信号ＵＢ＿ＤＩＮ＿ＥＮを出力する。

バイト切替え選択信号発生部１９０は、上位バイト最下位アドレスＡ＿ＬＳＢ＿ＵＢとバイトイネーブル信号ＢＹＴＥ＿ＥＮに従い、選択イネーブル信号ＳＥＬ＿ＥＮを出力する。

このような構成を有する入出力バイト制御部１００の各々の構成に対し、より詳しく検討してみれば次の通りである。

図４は、バイト活性化制御部１２０に関する詳細回路図である。

バイト活性化制御部１２０は、オアゲートＯＲ１、インバータＩＶ１、バイト活性化制御部１２１を備える。

ここで、オアゲートＯＲ１は、チップイネーブル信号ＣＥＢとバイトパッド信号／ＢＹＴＥ＿ＰＡＤをオア演算する。インバータＩＶ１は、オアゲートＯＲ１の出力を反転する。バイト活性化制御部１２１はレジスタ制御信号ＲＥとインバータＩＶ１の出力信号をアンド演算し、バイトイネーブル信号ＢＹＴＥ＿ＥＮを出力するアンドゲートＡＮＤ１を備える。

ここで、バイトイネーブル信号ＢＹＴＥ＿ＥＮは上位バイト、又は下位バイトのうち何れか一つの単位バイトだけ活性化される時、ハイレベルに出力される。この時、本発明は上位バイト、又は下位バイトを選択的に用いることができるＳＲＡＭに適用可能である。従って、入出力バイト制御部１００はバイトパッド信号／ＢＹＴＥ＿ＰＡＤを用いて上位バイト、又は下位バイトのうち何れか一つを選択することができるようになる。

また、バイトイネーブル信号ＢＹＴＥ＿ＥＮは、上位バイト及び下位バイトがモード活性化される時、ローレベルに出力される信号である。この時、本発明は、入出力データのバイト大きさが固定されたフラッシュ（Flash）メモリに適用可能である。従って、入出力バイト制御部１００は下位バイトパッド信号／ＬＢ＿ＰＡＤ及び上位バイトパッド信号／ＵＢ＿ＰＡＤを用い、上位バイトを下位バイトに切替えて用いることができるようになる。

従って、チップイネーブル信号ＣＥＢ及びバイトパッド信号／ＢＹＴＥ＿ＰＡＤがローであり、レジスタ制御信号ＲＥがハイの場合に、バイトイネーブル信号ＢＹＴＥ＿ＥＮがハイレベルに出力される。

図５は、パッド切替えスイッチ部１３０に関する詳細回路図である。

パッド切替えスイッチング部１３０は、インバータＩＶ２、プルアップ部１３１、１３２、伝送ゲートＴ１、Ｔ２を備える。

ここで、インバータＩＶ２は、バイトイネーブル信号ＢＹＴＥ＿ＥＮを反転して出力する。伝送ゲートＴ１、Ｔ２は、相互反対極性で連結され二つのうち何れか一つだけ選択的にターンオンされる。

さらに、プルアップ部１３１はバイトイネーブル信号ＢＹＴＥ＿ＥＮの非活性化時ターンオンされ、最下位アドレスＡ＿ＬＳＢの出力端を電源電圧ＶＣＣにプルアップさせるＰＭＯＳトランジスタＰ１を備える。プルアップ部１３２はバイトイネーブル信号ＢＹＴＥ＿ＥＮの活性化時ターンオンされ、パッド切替え信号ＤＱ１５＿ＢＵＦの出力端を電源電圧ＶＣＣにプルアップさせるＰＭＯＳトランジスタＰ２を備える。

即ち、伝送ゲートＴ１１はバイトイネーブル信号ＢＹＴＥ＿ＥＮの活性化時ターンオンされ、パッド信号ＤＱ＿１５ＰＡＤを最下位アドレスＡ＿ＬＳＢとして出力する。この時、プルアップ部１３１はターンオフ状態を維持し、プルアップ部１３２が活性化されフローティング状態にあるパッド切替え信号ＤＱ１５＿ＢＵＦの出力端子をハイ状態にプルアップさせる。

従って、前記パッド切替えスイッチング部１３０は、バイトイネーブル信号ＢＹＴＥ＿ＥＮの活性化時上位バイトのパッド信号ＤＱ＿１５ＰＡＤを最下位アドレスに割り当て、アドレス大きさに対応する全てのメモリ領域が使用可能になるようにする。

さらに、伝送ゲートＴ２はバイトイネーブル信号ＢＹＴＥ＿ＥＮの非活性化時ターンオンされ、パッド信号ＤＱ＿１５ＰＡＤをパッド切替え信号ＤＱ１５＿ＢＵＦとして出力する。この時、プルアップ部１３２はターンオフ状態を維持し、プルアップ部１３１が活性化されフローティング状態にある最下位アドレスＡ＿ＬＳＢの出力端子をハイ状態にプルアップさせる。

図６は、最下位アドレスデコーダ１４０に関する詳細回路図である。

最下位アドレスデコーダ１４０は、オアゲートＯＲ２、インバータＩＶ３及びロジック演算部１４１を備える。ここで、ロジック演算部１４１はアンドゲートＡＤＮ２、ＡＮＤ３を備える。

オアゲートＯＲ２は、チップイネーブル信号ＣＥＢと最下位アドレスＡ＿ＬＳＢをオア演算する。インバータＩＶ３は、オアゲートＯＲ２の出力信号を反転する。アンドゲートＡＮＤ２はオアゲートＯＲ２の出力信号とバイトイネーブル信号ＢＹＥ＿ＥＮをアンド演算し、下位バイト最下位アドレスＡ＿ＬＳＢ＿ＬＢを出力する。アンドゲートＡＤＮ３はインバータＩＶ３の出力信号とバイトイネーブル信号ＢＹＴＥ＿ＥＮをアンド演算し、上位バイト最下位アドレスＡ＿ＬＳＢ＿ＵＢを出力する。

ここで、下位バイト最下位アドレスＡ＿ＬＳＢ＿ＬＢは、下位バイトを活性化させるための信号である。また、上位バイト最下位アドレスＡ＿ＬＳＢ＿ＵＢは、上位バイトを活性化させるための信号である。

このような構成を有する最下位アドレスデコーダ１４０はバイトイネーブル信号ＢＹＴＥ＿ＥＮが非活性化される場合、下位バイト最下位アドレスＡ＿ＬＳＢ＿ＬＢと上位バイト最下位アドレスＡ＿ＬＳＢ＿ＵＢが全てローレベルとなる。その反面、バイトイネーブル信号ＢＹＴＥ＿ＥＮが活性化される場合、下位バイト最下位アドレスＡ＿ＬＳＢ＿ＬＢだけハイレベルとなる。

一方、前述したようにバイトイネーブル信号ＢＹＴＥ＿ＥＮは、上位バイト又は下位バイトの中で一つの単一バイトだけ活性化される時ハイレベルに出力される。そして、バイトイネーブル信号ＢＹＴＥ＿ＥＮは、上位バイト及び下位バイトが全て活性化される場合ローレベルに出力される。この時、バイトイネーブル信号ＢＹＴＥ＿ＥＮが非活性化状態となれば、各々の上位バイト又は下位バイト単位を独立的に制御しなければならない。

従って、上位バイト及び下位バイトが全て使用可能な状態の場合、下位バイトの活性化の可否を制御するための信号が下位バイトパッド信号／ＬＢ＿ＰＡＤであり、上位バイトの活性化の可否を制御するための信号が上位バイトパッド信号／ＵＢ＿ＰＡＤである。

図７は、下位バイト制御信号発生部１５０に関する詳細回路図である。

下位バイト制御信号発生部１５０は、オアゲートＯＲ３と、インバータＩＶ４を備える。ここで、オアゲートＯＲ３はチップイネーブル信号ＣＥＢと下位バイトパッド信号／ＬＢ＿ＰＡＤをオア演算する。インバータＩＶ４は、オアゲートＯＲ３出力を反転して最下位バイトに該当する下位バイトイネーブル信号ＬＢ＿ＥＮを出力する。下位バイトパッド信号／ＬＢ＿ＰＡＤは、バイトイネーブル信号ＢＹＴＥ＿ＥＮの制御を受けない。

従って、下位バイトパッド信号／ＬＢ＿ＰＡＤがローの場合、下位バイトイネーブル信号ＬＢ＿ＥＮがハイとなり最下位バイトが活性化される。その反面、下位バイトパッド信号／ＬＢ＿ＰＡＤがハイの場合、下位バイトイネーブル信号ＬＢ＿ＥＮがローとなり最下位バイトが非活性化される。

図８は、上位バイト制御信号発生部１６０に関する詳細回路図である。

上位バイト制御信号発生部１６０は、オアゲートＯＲ４、インバータＩＶ５、ＩＶ６及び上位バイト活性化制御部１６１を備える。

ここで、オアゲートＯＲ４は、チップイネーブル信号ＣＥＢと上位バイトパッド信号／ＵＢ＿ＰＡＤをオア演算する。インバータＩＶ５は、オアゲートＯＲ４の出力を反転する。インバータＩＶ６は、バイトイネーブル信号ＢＹＴＥ＿ＥＮを反転する。上位バイト活性化制御部１６１は、インバータＩＶ５、ＩＶ６の出力信号をアンド演算し上位バイトイネーブル信号ＵＢ＿ＥＮを出力する。

従って、バイトイネーブル信号ＢＹＴＥ＿ＥＮがハイの場合、上位バイトイネーブル信号ＵＢ＿ＥＮが非活性化される。その反面、バイトイネーブル信号ＢＹＴＥ＿ＥＮがローの場合、上位バイトパッド信号／ＵＢ＿ＰＡＤに従い、上位バイトイネーブル信号ＵＢ＿ＥＮの活性化の可否が決定される。

若し、上位バイトパッド信号／ＵＢ＿ＰＡＤがローであれば、上位バイトイネーブル信号ＵＢ＿ＥＮがハイとなり上位バイトが活性化される。その反面、上位バイトパッド信号／ＵＢ＿ＰＡＤがハイであれば、上位バイトイネーブル信号ＵＢ＿ＥＮがローとなり上位バイトが活性化される。

図９は、データ出力バッファ部１７０に関する詳細回路図である。

データ出力バッファ部１７０は、アンドゲートＡＮＤ５、ＡＮＤ６を備える。

ここで、アンドゲートＡＮＤ５は下位バイトイネーブル信号ＬＢ＿ＥＮとデータ出力制御信号ＤＯＵＴ＿ＣＯＮをアンド演算し、下位バイト出力イネーブル信号ＬＢ＿ＤＯＵＴ＿ＥＮを出力する。アンドゲートＡＮＤ６は上位バイトイネーブル信号ＵＢ＿ＥＮとデータ出力制御信号ＤＯＵＴ＿ＣＯＮをアンド演算し、上位バイト出力イネーブル信号ＵＢ＿ＤＯＵＴ＿ＥＮを出力する。

従って、データ出力バッファ部１７０は、上位バイトイネーブル信号ＵＢ＿ＥＮと下位バイトイネーブル信号ＬＢ＿ＥＮにより出力信号の活性化の可否が決定される。

図１０は、データ出力バッファ部１８０に関する詳細回路図である。

データ出力バッファ部１８０は、アンドゲートＡＮＤ７、ＡＮＤ８を備える。

ここで、アンドゲートＡＮＤ７は下位バイトイネーブル信号ＬＢ＿ＥＮとデータ入力制御信号ＤＩＮ＿ＣＯＮをアンド演算し、下位バイト入力イネーブル信号ＬＢ＿ＤＩＮ＿ＥＮを出力する。アンドゲートＡＮＤ８は上位バイトイネーブル信号ＵＢ＿ＥＮとデータ入力制御信号ＤＩＮ＿ＣＯＮをアンド演算し、上位バイト入力イネーブル信号ＵＢ＿ＤＩＮ＿ＥＮを出力する。

従って、データ入力バッファ部１８０は、上位バイトイネーブル信号ＵＢ＿ＥＮと下位バイトイネーブル信号ＬＢ＿ＥＮにより出力信号の活性化の可否が決定される。

図１１は、バイト切替え選択信号発生部１９０に関する詳細回路図である。

バイト切替え選択信号発生部１９０は、アンドゲートＡＮＤ９、遅延調整部１９１及び複数のインバータＩＶ９、ＩＶ１０を備える。ここで、遅延調整部１９１は、インバータＩＶ７、ＩＶ８を備える。

アンドゲートＡＮＤ９は、前述した最下位アドレスデコーダ１４０から印加される上位バイト最下位アドレスＡ＿ＬＳＢ＿ＵＢと、バイトイネーブル信号ＢＹＴＥ＿ＥＮをアンド演算する。インバータＩＶ７〜ＩＶ１０は、アンドゲートＡＮＤ９の出力信号を非反転遅延して選択イネーブル信号ＳＥＬ＿ＥＮを出力する。

図１２は、図１のバイト切替えスイッチング部５０及び関連回路に対する詳細構成図である。

バイト切替えスイッチング部５０は、下位バイト選択スイッチング部５１と上位バイト選択スイッチング部５２を備える。

ここで、下位バイト選択スイッチンブ部５１は、下位バイトバス４０を介し共通データバス制御部３０の下位バイト領域と連結される。そして、上位バイト選択スイッチング部５２は、上位バイトバス６０を介し共通データバス制御部３０と上位バイト入出力バッファ８２の上位バイト領域と連結される。さらに、下位バイト選択スイッチング部５１と上位バイト選択スイッチング部５２は、下位バイト入出力バス７０を介し下位バイト入出力バッファ８１に連結される。

ここで、下位バイト入出力バス７０は選択イネーブル信号ＳＥＬ＿ＥＮの制御に従い、下位バイト選択スイッチング部５１又は上位バイト選択スイッチング部５２と選択的に連結される。

図１３は、図１２のバイト切替えスイッチング部５０に関する詳細回路図である。

バイト切替えスイッチング部５０は、インバータＩＶ１１、下位バイト選択スイッチング部５１及び上位バイト選択スイッチング部５２を備える。

先ず、下位バイト選択スイッチンブ部５１は、複数の伝送ゲートＴ３、Ｔ５を備える。そして、上位バイト選択スイッチング部５２は、複数の伝送ゲートＴ４、Ｔ６を備える。

ここで、伝送ゲートＴ３、Ｔ５は極性が同一であり、選択イネーブル信号ＳＥＬ＿ＥＮの状態に従い下位バイトバス４０ＬＢ＿ＢＵＳ＜０：ｎ＞と、下位バイト入出力バス７０ＬＢ＿ＩＯ＜０：ｎ＞を選択的に連結する。

さらに、伝送ゲートＴ４、Ｔ６は伝送ゲートＴ３、Ｔ５と逆の極性を有し、選択イネーブル信号ＳＥＬ＿ＥＮの状態に従い上位バイトバス６０ＵＢ＿ＢＵＳ＜０：ｎ＞と、下位バイト入出力バス７０ＬＢ＿ＩＯ＜０：ｎ＞を選択的に連結する。

従って、選択イネーブル信号ＳＥＬ＿ＥＮのイネーブル時、上位バイト選択スイッチング部５２が活性化され、選択イネーブル信号ＳＥＬ＿ＥＮのディスエーブル時、下位バイト選択スイッチング部５１が活性化される。ここで、バイト切替えスイッチング部５０は、上位バイト又は下位バイトのうち何れか一つの単一バイトを下位バイト入出力バス７０に出力する。

一方、図１１の遅延調整部１９１は、バイトイネーブル信号ＢＹＴＥ＿ＥＮ又は上位バイト最下位アドレスＡ＿ＬＳＢ＿ＵＢを一定時間遅延して出力する。従って、下位バイト選択スイッチング部５１及び上位バイト選択スイッチング部５２のスイッチング切替え時点を調整することができる。

このようなバイト切替えスイッチング部５０の動作過程を、図１４のタイミング図を参照して説明すれば次の通りである。

先ず、図１４のタイミング図は、遅延調整部１９１が省略された場合の動作状態を示す。

バイトイネーブル信号ＢＹＴＥ＿ＥＮがハイ状態を維持し、上位バイト最下位アドレスＡ＿ＬＳＢ＿ＵＢが入力されると、これに従い選択イネーブル信号ＳＥＬ＿ＥＮが出力される。

次に、選択イネーブル信号ＳＥＬ＿ＥＮがイネーブルされた後、バスの遅延時間ほど遅延された後下位バイトバス４０ＬＢ＿ＢＵＳ＜０：ｎ＞が活性化される。そして、選択イネーブル信号ＳＥＬ＿ＥＮがイネーブルされた後、バスの遅延時間ほど遅延された後上位バイトバス６０ＵＢ＿ＢＵＳ＜０：ｎ＞が非活性化される。

ところが、上位バイト最下位アドレスＡ＿ＬＳＢ＿ＵＢの入力以後選択イネーブル信号ＳＥＬ＿ＥＮを滞りなく出力することになる場合、選択イネーブル信号ＳＥＬ＿ＥＮが上位バイトバス６０ＵＢ＿ＢＵＳ＜０：ｎ＞、又は下位バイトバス４０ＬＢ＿ＢＵＳ＜０：ｎ＞の活性化時点より先立ってイネーブルされる。

これに伴い、下位バイトバス４０及び上位バイトバス６０に残っている以前の無効データが、下位バイト入出力バス７０にショットパルス（Short pulse）形態で出力される。そして、上位バイトバス６０又は下位バイトバス４０の活性化時、有効データが下位バイト入出力バス７０に出力される。従って、下位バイト入出力バス７０に短いパルスノイズｓｐ１、ｓｐ２が発生する。

図１５はバイト切替えスイッチング部５０の遅延調整部１９１に対する動作を説明するためのタイミング図である。

図１５のタイミング図を見れば、選択イネーブル信号ＳＥＬ＿ＥＮは上位バイト最下位アドレスＡ＿ＬＳＢ＿ＥＮより遅延調整部１９１の遅延時間ほど遅くイネーブルされる。そして、下位バイトバス４０及び上位バイトバス６０は、選択イネーブル信号ＳＥＬ＿ＥＮの活性化時点より一定時間先に活性化される。従って、下位バイト入出力バス７０に短いパルスノイズが発生しないようになる。

一方、図１６は図３のＦｅＲＡＭレジスタ１１０に関する詳細回路図である。

ＦｅＲＡＭレジスタ１１０は、プログラム命令処理部２００、プログラムレジスタ制御部２１０、リセット回路部２２０及びプログラムレジスタアレイ２３０を備える。

ここで、プログラム命令処理部２００は、ライトイネーブル信号ＷＥＢ、チップイネーブル信号ＣＥＢ，出力イネーブル信号ＯＥＢ及びリセット信号ＲＥＳＥＴに従い、プログラム命令をコーディングして命令信号ＣＭＤを出力する。プログラムレジスタ制御部２１０は、命令信号ＣＭＤ、パワーアップ検出信号ＰＵＰ及び入力データＤＱ＿ｎを論理演算してライト制御信号ＥＮＷ、及びセルプレート信号ＣＰＬを出力する。

リセット回路部２２０はパワーアップの時、リセット信号ＲＥＳＥＴをプログラムレジスタ制御部２１０に出力する。プログラムレジスタアレイ２３０は、プルアップイネーブル信号ＥＮＰ、プルダウンイネーブル信号ＥＮＮ、ライト制御信号ＥＮＷ及びセルプレート信号ＣＰＬに従い、外部から入力されるデータＤ＿ｍ,／Ｄ＿ｍをプログラムしてレジスタ制御信号ＲＥ＿ｍ、ＲＥＢ＿ｍを出力する。

このような構成を有する本発明は、プログラム命令処理部２００で命令信号ＣＭＤが発生すると、プログラムレジスタ制御部２１０はプログラムレジスタアレイ２３０のプログラムのコンフィギュ（Configure）データを変更するか設定することになる。

一方、リセット回路部２２０は、パワーアップ時にリセット信号ＲＥＳＥＴを発生してプログラムレジスタ制御部２１０を活性化させる。この時、プログラムレジスタ制御部２１０から出力された制御信号等は、プログラムレジスタアレイ２３０の不揮発性データを初期化設定するためのレジスタ動作信号等である。

図１７は、図１６のプログラム命令処理部２００に関する詳細回路図である。

プログラム命令処理部２００は、命令制御部２０１と多重命令発生部２０５を備える。

先ず、命令制御部２０１は、論理部２０２、フリップフロップ部２０３及びオーバトグル（Over toggle）感知部２０４を備える。

ここで、論理部２０２はノアゲードＮＯＲ１、アンドゲートＡＮＤ９、ＡＮＤ１０及びインバータＩＶ１２を備える。ノアゲートＮＯＲ１は、ライトイネーブル信号ＷＥＢとチップイネーブル信号ＣＥＢをノア演算する。アンドゲートＡＮＤ９は、ノアゲートＮＯＲ１の出力信号と出力イネーブル信号ＯＥＢをアンド演算する。アンドゲートＡＮＤ１０は、ノアゲートＮＯＲ１の出力信号、インバータＩＶ１２により反転されたリセット信号ＲＥＳＥＴ及びオーバトグル感知部２０４の出力信号をアンド演算する。

また、フリップフロップ部２０３は複数のフリップフロップＦＦを備える。複数のフリップフロップＦＦは、ノアゲートＮＯＲ１の出力信号が入力されるデータ入力端子ｄと出力端子ｑが互いに直列に連結され、ノードＡを介し命令信号ＣＭＤを出力する。さらに、フリップフロップＦＦは入力端子ｃｐを介しアンドゲートＡＮＤ９からの活性化同期信号が入力され、リセット端子Ｒを介しアンドゲートＡＮＤ１０からのリセット信号が入力される。

ここで、フリップフロップＦＦの入力端子ｃｐにはチップイネーブル信号ＣＥＢ及びライトイネーブル信号ＷＥＢが、ローの状態で出力イネーブル信号ＯＥＢが入力される。また、フリップフロップＦＦのリセット端子Ｒは、チップイネーブル信号ＣＥＢ及びライトイネーブル信号ＷＥＢのうちいずれか一つがハイレベルとなれば、ロー信号が入力されてリセットされる。さらに、パワーアップ時にリセット信号ＲＥＳＥＴがハイの区間でフリップフロップＦＦがリセットされる。

オーバトグル感知部２０４は、ノードＡの出力信号と出力イネーブル信号ＯＥＢをナンド演算するナンドゲートＮＤ１を備える。オーバトグル感知部２０４は、出力イネーブル信号ＯＥＢがｎ回のトグル回数を超過しオーバトグルが発生する場合、フリップフロップ部２０３をリセットさせる。従って、各々のプログラム命令処理部２００のトグル回数は相違する値となるよう設定する。

さらに、多重命令発生部２０５は、論理部２０６及びフリップフロップ部２０７を備える。

ここで、論理部２０６はノアゲードＮＯＲ２、アンドゲートＡＮＤ１１、ＡＮＤ１２及びインバータＩＶ１３を備える。ノアゲートＮＯＲ２は、ライトイネーブル信号ＷＥＢ及びチップイネーブル信号ＣＥＢをノア演算する。アンドゲートＡＮＤ１１は、ノアゲートＮＯＲ２の出力信号と出力イネーブル信号ＯＥＢをアンド演算する。アンドゲートＡＮＤ１２は、ノアゲートＮＯＲ２の出力信号、及びインバータＩＶ１３により反転されたリセット信号ＲＥＳＥＴをアンド演算する。

また、フリップフロップ部２０７は複数のフリップフロップＦＦを備える。フリップフロップＦＦ（ｎ＋１）は、命令制御部２０１のフリップフロップＦＦ（２）から印加される出力信号が入力端子ｄに入力される。複数のフリップフロップＦＦの入力端子ｄと出力端子ｑは互いに直列に連結され、フリップフロップＦＦ（ｎ＋１）から出力されたハイパルスが次の端のフリップフロップに順次移動する。従って、フリップフロップＦＦは各々の連結ノードを介し、複数の命令信号の第１＿ＣＭＤ、第２＿ＣＭＤ、第ｍ＿ＣＭＤを順次出力する。

さらに、フリップフロップＦＦは入力端子ｃｐを介しアンドゲートＡＮＤ１１からの活性化同期信号が入力され、リセット端子Ｒを介しアンドゲートＡＮＤ１２からのリセット信号が入力される。

ここで、フリップフロップＦＦの入力端子ｃｐには、チップイネーブル信号ＣＥＢ及びライトイネーブル信号ＷＥＢが、ローの状態で出力イネーブル信号ＯＥＢが入力される。また、フリップフロップＦＦのリセット端子Ｒは、チップイネーブル信号ＣＥＢ又はライトイネーブル信号ＷＥＢのうちいずれか一つがハイレベルとなれば、ロー信号が入力されリセットされる。さらに、パワーアップ時にリセット信号ＲＥＳＥＴがハイの区間でフリップフロップＦＦがリセットされる。

図１８は、図１７のフリップフロップＦＦに関する詳細回路図である。

フリップフロップＦＦは伝送ゲートＴ７〜Ｔ１０、ナンドゲートＮＤ２、ＮＤ３及びインバータＩＶ１４〜ＩＶ１９を備える。ここで、インバータＩＶ１４は入力端子ｃｐの出力信号を反転し、インバータＩＶ１５はインバータＩＶ１４の出力信号を反転する。

伝送ゲートＴ７はノードＥ、Ｆの出力状態に応じてインバータＩＶ１６により反転された入力端子のｄの出力信号を選択的に出力する。ナンドゲートＮＤ２は、インバータＩＶ１７の出力信号とリセット端子Ｒの出力信号をナンド演算する。伝送ゲートＴ８は、ノードＥ、Ｆの出力状態に応じてナンドゲートＮＤ２の出力信号を選択的に出力する。

伝送ゲートＴ９はノードＥ、Ｆの出力状態に応じてインバータＩＶ１７の出力信号を選択的に出力する。ナンドゲートＮＤ３は、伝送ゲートＴ１０の出力信号とリセット端子Ｒの出力信号をナンド演算する。

伝送ゲートＴ１０はノードＥ、Ｆの出力状態に応じてインバータＩＶ１８の出力信号を選択的に出力する。インバータＩＶ１９は、ナンドゲートＮＤ３の出力信号を反転して出力信号ｑに出力する。

従って、入力端子ｄから入力されるデータは、入力端子ｃｐを介し入力される制御信号が一度トグルされるたびに右側に移動することになる。この時、リセト端子Ｒにロー信号が入力される場合、出力端子ｑにはロー信号が出力されフリップフロップＦＦがリセット状態となる。

図１９は、プログラム命令処理部２００の動作過程を説明するためのタイミング図である。

先ず、命令処理区間ではチップイネーブル信号ＣＥＢ、ライトイネーブル信号ＷＥＢがロー状態を維持する。また、出力イネーブル信号ＯＥＢがｎ回トグルする間には、命令信号ＣＭＤがディスエーブル状態を維持する。

以後、プログラマブル活性化区間に進入して出力イネーブル信号ＯＥＢがｎ回トグルすることになれば、フリップフロップＦＦ（ｎ＋１）から出力される命令信号第１＿ＣＭＤがハイにイネーブルされる。

以後、ｎ回目トグル以後にオーバトグル感知部２０４がオーバトグルを感知することになれば、ノードＡの出力信号がディスエーブルされる。この時、フリップフロップＦＦ（ｎ−１）の出力信号がフリップフロップＦＦ（ｎ＋１）に入力されるので、多重命令発生部２０５はオーバトグル感知部２０４の影響を受けない。

次に、ｎ＋１回目のトグルが発生すると命令信号第１＿ＣＭＤがディスエーブルされ、フリップフロップＦＦ（ｎ＋２）から出力される命令信号第２＿ＣＭＤがハイにイネーブルされる。

ここで、出力イネーブル信号ＯＥＢのトグル個数を調整する場合は、直列連結されたフリップフロップＦＦの個数を調整することになる。

図２０は、図１６のプログラムレジスタ制御部２１０に関する詳細回路図である。

プログラムレジスタ制御部２１０は、ｎ回目の命令信号ｎ＿ＣＭＤと入力データＤＱ＿ｎをアンド演算するアンドゲートＡＮＤ１１を備える。インバータＩＶ２０〜ＩＶ２２は、アンドゲートＡＮＤ１３の出力信号を反転遅延する。

ノアゲートＮＯＲ３は、アンドゲートＡＮＤ１３の出力信号と遅延部２１１の出力信号をノア演算する。インバータＩＶ２３、ＩＶ２４は、ノアゲートＮＯＲ３の出力信号を遅延してライト制御信号ＥＮＷを出力する。

ノアゲートＮＯＲ４は、ノアゲートＮＯＲ３の出力信号とパワーアップ検出信号ＰＵＰをノア演算する。インバータＩＶ２５〜ＩＶ２７は、ノアゲートＮＯＲ４の出力信号を反転遅延してセルプレート信号ＣＰＬを出力する。

ここで、パワーアップ検出信号ＰＵＰは初期のリセット時、レジスタに格納されたデータをリードした以後再びリセットをセットするための制御信号である。

ｎ番目の命令信号ｎ＿ＣＭＤがハイに発生化された以後、入力パッドを利用して入力データＤＱ＿ｎをトグルさせると、遅延部２１１の遅延時間ほどのパルス幅を有するライト制御信号ＥＮＷ及びセルプレート信号ＣＰＬが発生する。

図２１は、図１６のプログラムレジスタアレイ２３０に関する詳細回路図である。

プログラムレジスタアレイ２３０は、プルアップスイッチＰ３、プルアップ駆動部２３１、ライトイネーブル制御部２３２、強誘電体キャパシタ部２３３、プルダウン駆動部２３４及びプルダウンスイッチＮ５を備える。

ここで、プルアップスイッチＰ３は電源電圧端とプルアップ駆動部２３１の間に連結され、ゲート端子を介しプルアップイネーブル信号ＥＮＰを受信する。プルアップ駆動部２３１はプルアップスイッチＰ３とライトイネーブル制御部２３２の間に位置し、ノードＣＮ１、ＣＮ２の間にラッチ構造に連結されたＰＭＯＳトランジスタＰ４、Ｐ５を備える。

ライトイネーブル制御部２３２は、一対のデータ／Ｄ＿ｍ、Ｄ＿ｍ入力端子とノードＣＮ１、ＣＮ２の間に各々連結され、共通ゲート端子を介しライト制御信号ＥＮＷを受信するＮＭＯＳトランジスタＮ１、Ｎ２を備える。

強誘電体キャパシタ部２３３は、強誘電体キャパシタＦＣ１〜ＦＣ４を備える。強誘電体キャパシタＦＣ１は一端がノードＣＮ１と連結され、他の一端を介しセルプレート信号ＣＰＬが印加される。強誘電体キャパシタＦＣ２は一端がノードＣＮ２と連結され、他の一端を介しセルプレート信号ＣＰＬが印加される。

なお、強誘電体キャパシタＦＣ３はノードＣＮ１と接地電圧端の間に連結され、強誘電体キャパシタＦＣ４はノードＣＮ２と接地電圧端の間に連結される。ここで、強誘電体キャパシタＦＣ３、ＦＣ４は、ノードＣＮ１、ＣＮ２の両端のローディングレベル制御に従い選択的に追加されて用いられることもある。

さらに、プルダウン駆動部２３４は強誘電体キャパシタ部２３３とプルダウンスイッチＮ５との間に位置し、ノードＣＮ１、ＣＮ２の間にラッチ構造に連結されたＮＭＯＳトランジスタＮ３、Ｎ４を備える。プルダウンスイッチＮ５は、プルダウン駆動部２３４と接地電圧ＶＳＳの印加端の間に連結され、ゲート端子を介しプルダウンイネーブル信号ＥＮＮを受信する。さらに、プログラムレジスタアレイ２３０は、出力端を介しレジスタ制御信号ＲＥＢ＿ｍ、ＲＥ＿ｍを各々出力する。

一方、図２２は本発明のパワーアップモード時の動作タイミング図である。

先ず、パワーアップ以後Ｔ１区間で電圧が安定した電源電圧ＶＣＣレベルに至るとリセット信号ＲＥＳＥＴがディスエーブルされ、パワーアップ検出信号ＰＵＰがイネーブルされる。

以後、パワーアップ検出信号ＰＵＰのイネーブルに従い、セルプレート信号ＣＰＬがハイに遷移する。この時、プログラムレジスタアレイ２３０の強誘電体キャパシタＦＣ１、ＦＣ２に格納された電荷が、強誘電体キャパシタＦＣ３、ＦＣ４のキャパシタンスロードによりセル両端のノード、即ちＣＮ１とＣＮ２に電圧差を発生させる。

セル両端のノードに充分電圧差が発生するＴ２区間に進入すると、プルダウンイネーブル信号ＥＮＮがハイにイネーブルされ、プルアップイネーブル信号ＥＮＰがローにディスエーブルされ両端のノードＣＮ１、ＣＮ２のデータを増幅することになる。

以後、Ｔ３区間に進入してセル両端のノードＣＮ１、ＣＮ２のデータ増幅が完了すると、パワーアップ検出信号ＰＵＰ及びセルプレート信号ＣＰＬを再びローに遷移させる。従って、破壊された強誘電体キャパシタＦＣ１、又は強誘電体キャパシタＦＣ２のハイデータを再び復旧することになる。この時、ライト制御信号ＥＮＷはロー状態を維持し、外部データが再びライトされることを防止する。

図２３は、本発明のプログラム動作時ｎ回目の命令信号ｎ＿ＣＭＤがハイに活性化された以後、プログラムレジスタに新しいデータをセットするための動作タイミング図を示す。

先ず、ｎ回目の命令信号ｎ＿ＣＭＤがハイにイネーブルされた後一定時間が過ぎると、新しいデータＤ＿ｍ、／Ｄ＿ｍが入力される。また、データ入／出力パッドから印加される入力データＤＱ＿ｎがハイからローにディスエーブルされると、プログラムサイクルが開始されてレジスタに新しいデータをライトするためのライト制御信号ＥＮＷ、及びセルプレート信号ＣＰＬがハイに遷移する。この時、プルダウンイネーブル信号ＥＮＮはハイ状態を維持し、プルアップイネーブル信号ＥＮＰはロー状態を維持する。

従って、プログラムレジスタ制御部２１０にｎ回目の命令信号ｎ＿ＣＭＤがハイに入力される場合、プログラム命令処理部２００からの信号流入が遮断され、これ以上制御命令が入力されない状態でプログラム動作を行うことができるようになる。

本発明に係る不揮発性強誘電体レジスタを利用した入出力バイト制御装置の構成図である。 図１の入出力バッファ及びパッドアレイ部に関する詳細構成図である。 図１の入出力バッファ及びパッドアレイ部に関する詳細構成図である。 図１の入出力バイト制御部に関する詳細構成図である。 図３のバイト活性化制御部に関する詳細回路図である。 図３のパッド切替えスイッチング部に関する詳細回路図である。 図３の最下位アドレスデコーダに関する詳細回路図である。 図３の下位バイト制御信号発生部に関する詳細回路図である。 図３の上位バイト制御信号発生部に関する詳細回路図である。 図３のデータ出力バッファ部に関する詳細回路図である。 図３のデータ入力バッファ部に関する詳細回路図である。 図３のバイト切替え選択信号発生部に関する詳細回路図である。 図１のバイト切替えスイッチング部に関する詳細構成図である。 図１２のバイト切替えスイッチング部に関する詳細回路図である。 図１３のバイト切替えスイッチング部に関する動作タイミング図である。 図１３のバイト切替えスイッチング部に関する動作タイミング図である。 図３のＦｅＲＡＭレジスタに関する詳細構成図である。 図１６のプログラム命令処理部の詳細構成図である。 図１７のフリップフロップに関する詳細回路図である。 図１７のプログラム命令処理部に関する動作タイミング図である。 図１６のプログラムレジスタ制御部に関する詳細回路図である。 図１６のプログラムレジスタアレイに関する詳細回路図である。 図３のＦｅＲＡＭレジスタに関するパワーアップモード時の動作タイミング図である。 図３のＦｅＲＡＭレジスタに関するプログラム時の動作タイミング図である。

符号の説明

１０…セルアレイ
１１…メインビットラインプルアップ制御部
１２…セルアレイブロック
１３…カラム選択制御部
２０…共通デーババス
３０…共通データバス制御部
４０…下位バイトバス
５０…バイト切替えスイッチング部
５１…下位バイト選択スイッチング部
５２…上位バイト選択スイッチング部
６０…上位バイトバス
８０…入出力バッファ
８１…下位バイト入出力バッファ
８２…上位バイト入出力バッファ
９０…パッドアレイ部
９１…下位バイトパッドアレイ
９２…上位バイトパッドアレイ
１００…入出力バイト制御部
１１０…ＦｅＲＡＭレジスタ
１２０…バイト活性化の制御部
１２１…バイト活性化制御部
１３０…パッド切替えスイッチング部
１３１、１３２…プルアップ部
１４０…最下位アドレスデコーダ
１４１…ロジック演算部
１５０…下位バイト制御信号発生部
１６０…上位バイト制御信号発生部
１６１…上位バイト活性化制御部
１７０…データ出力バッファ部
１８０…データ入力バッファ部
１９０…バイト切替え選択信号発生部
１９１…遅延調整部
２００…プログラム命令処理部
２０１…命令制御部
２０２…論理部
２０３…フリップフロップ部
２０４…感知部
２０５…多重命令発生部
２０６…論理部
２０７…フリップフロップ部
２１０…プログラムレジスタ制御部
２２０…リセット回路部
２３０…プログラムレジスタアレイ
２３１…プルアップ駆動部
２３２…ライトイネーブル制御部
２３３…強誘電体キャパシタ部
２３４…プルダウン駆動部

Claims (20)

1. 不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、複数の制御信号を出力する入出力バイト制御部；及び
   前記複数の制御信号に従い、上位バイト領域及び下位イバイト領域に区分されたパッドアレイと、共通データバイトの間に可変するバイト大きさを有する入出力データを中継するバイト切替えスイッチング手段を備えることを特徴とする不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
2. 複数のセルアレイブロックと連結された共通データバス部に入出力されるデータを制御する共通データバス制御部；
   選択イネーブル信号の状態に従い、下位バイトバスと上位バイトバスのうち何れか一つを下位バイト入出力バスに選択的に連結させるバイト切替えスイッチング部；
   前記下位バイト入出力バスと連結された下位バイト入出力バッファ、前記上位バイトバスと連結された上位バイト入出力バッファを備える入出力バッファ；
   前記下位バイト入出力バッファのデータを入出力するための下位バイトパッドアレイと、前記上位バイト入出力バッファのデータを入出力するための上位バイトパッドアレイを備えるパッドアレイ部；及び
   不揮発性強誘電体レジスタにプログラムされたコードに従い、前記パッドアレイ部のバイト大きさを選択的に活性化させるための各種制御信号等を出力する入出力バイト制御部を備えることを特徴とする不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
3. 前記共通データバス制御部は
   ライトモード時、上位バイト最下位アドレス及び前記下位バイト最下位アドレスに従い、上位バイト又は下位バイトの活性化時期を調節してメモリセルに無効した上位バイトデータが記録されるのを防止することを特徴とする請求項２記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
4. 前記入出力バイト制御部は、
   メモリ素子の特性に従い、入出力データのバイト大きさを制御するための命令信号等をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタ；
   前記レジスタ制御信号と全てのバイト領域を活性化するためのバイトパッド信号に従い、単一バイトの活性化時イネーブルされるバイトイネーブル信号の状態を制御するバイト活性化制御部；
   前記バイトイネーブル信号の状態に従い、前記上位バイトパッドアレイから印加されるパッド信号をパッド切替え信号、又は最下位アドレスとして出力するパッド切替えスイッチング部；
   前記バイトイネーブル信号の活性化時、前記最下位アドレスに従い下位バイト最下位アドレス及び上位バイト最下位アドレスを出力する最下位アドレスデコーダ；
   下位バイトパッド信号に従い、下位バイト領域を活性化するための下位バイトイネーブル信号を出力する下位バイト制御信号発生部；
   上位バイトパッド信号に従い、上位バイト領域を活性化するための上位バイトイネーブル信号を出力する上位バイト制御信号発生部；
   データ出力制御信号の活性化時、前記下位バイトイネーブル信号と前記上位バイトイネーブル信号の状態に従い、前記パッドアレイ部のデータ出力を制御するための下位バイト出力イネーブル信号と上位バイト出力イネーブル信号を出力するデータ出力バッファ部；
   データ入力制御信号の活性化時、前記下位バイトイネーブル信号と前記上位バイトイネーブル信号の状態に従い、前記パッドアレイ部のデータ入力を制御するための下位バイト入力イネーブル信号と上位バイト入力イネーブル信号を出力するデータ入力バッファ部；及び
   前記バイトイネーブル信号の活性化時、前記上位バイト最下位アドレスの状態に従い、前記選択イネーブル信号を出力するバイト切替え選択信号発生部を備えることを特徴とする請求項２記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
5. 前記入出力バイト制御部は
   前記バイトイネーブル信号の活性化時、前記下位パッド信号又は上位バイトパッド信号に従い上位バイト、又は下位バイトのうち何れか一つを選択して用い、前記バイトイネーブル信号の非活性化時、前記パッド信号に従い上位バイトを下位バイトに切替えて用いることを特徴とする請求項４記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
6. 前記バイト活性化制御部は
   前記レジスタ制御信号の活性化時、チップイネーブル信号及び前記バイトパッド信号が全て非活性化される場合、前記バイトイネーブル信号を活性化させることを特徴とする請求項４記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
7. 前記パッド切替えスイッチング部は
   前記バイトイネーブル信号の活性化時にターンオンされ、前記パッド信号を前記最下位アドレスに割り当てて前記最下位アドレスデコーダに出力する第１スイッチング手段；
   前記バイトイネーブル信号の非活性化時にターンオンされ、前記パッド信号を前記パッド切替え信号に割り当てて前記上位バイト入出力バッファに出力する第２スイッチング手段；
   前記第１スイッチング手段のターンオン時に活性化され、前記パッド切替え信号の出力端子をハイ状態にプルアップさせる第１プルアップ部；及び
   前記第２スイッチング手段のターンオン時に活性化され、前記最下位アドレスの出力端子をハイ状態にプルアップさせる第２プルアップ部を備えることを特徴とする請求項４記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
8. 前記最下位アドレスデコーダは
   チップイネーブル信号と前記最下位アドレスのうち何れか一つが活性化状態の場合、前記バイトイネーブル信号の非活性化時、前記下位バイト最下位アドレスと前記上位バイト最下位アドレスを全て非活性化させ、前記バイトイネーブル信号の活性化時、前記下位バイト最下位アドレスのみイネーブルさせることを特徴とする請求項４記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
9. 前記下位バイト制御信号発生部は
   チップイネーブル信号と前記下位バイトパッド信号の非活性化時、前記下位バイトイネーブル信号を活性化させることを特徴とする請求項４記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
10. 前記上位バイト制御信号発生部は
    前記バイトイネーブル信号の非活性化時、前記上位バイトイネーブル信号を非活性化させ、前記バイトイネーブル信号の活性化時、前記上位バイトパッド信号に従い前記上位バイトイネーブル信号の活性化の可否を制御することを特徴とする請求項４記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
11. 前記データ出力バッファは
    前記データ出力制御信号の活性化時、前記下位バイトイネーブル信号の状態に従い前記下位バイト出力イネーブル信号の活性化の可否を制御し、前記上位バイトイネーブル信号の状態に従い前記上位バイト出力イネーブル信号の活性化の可否を制御することを特徴とする請求項４記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
12. 前記データ入力バッファは
    前記データ入力制御信号の活性化時、前記下位バイトイネーブル信号の状態に従い前記下位バイト入力イネーブル信号の活性化の可否を制御し、前記上位バイトイネーブル信号の状態に従い前記上位バイト入力イネーブル信号の活性化可否を制御することを特徴とする請求項４記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
13. 前記バイト切替え選択信号発生部は
    前記上位バイト最下位アドレスと前記バイトイネーブル信号をアンド演算するアンドゲート；
    前記アンドゲートの出力を一定時間遅延する遅延調整部；及び
    前記遅延調整部の出力を遅延し前記選択イネーブル信号を出力するインバータ部を備えることを特徴とする請求項４記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
14. 前記不揮発性強誘電体レジスタは
    ライトイネーブル信号、チップイネーブル信号、出力イネーブル信号及びリセット信号に従い、プログラム命令をコーディングするための複数の多重命令信号を順次出力するプログラム命令処理部；
    前記複数の多重命令信号及びパワーアップ検出信号に従い、入力データを制御してライト制御信号及びセルプレート信号を出力するプログラムレジスタ制御部；
    不揮発性強誘電体キャパシタを備え、前記ライト制御信号及び前記セルプレート信号に従い前記レジスタ制御信号を出力するプログラムレジスタアレイ；及び
    パワーアップ時、前記リセット信号を前記プログラムレジスタ制御部に出力するリセット回路部を備えることを特徴とする請求項４記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
15. 前記プログラム命令処理部は
    前記ライトイネーブル信号及び前記チップイネーブル信号の活性化時、前記出力イネーブル信号に同期して命令制御信号を発生する命令制御部；及び
    前記ライトイネーブル信号及び前記チップイネーブル信号の活性化時、前記出力イネーブル信号に同期して前記命令制御信号をフリップフロップし、前記複数の多重命令信号を順次出力する多重命令発生部を備えることを特徴とする請求項１４記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
16. 前記命令制御部は
    前記ライトイネーブル信号、前記チップイネーブル信号、前記出力イネーブル信号及び前記リセット信号を論理演算する第１論理部；
    前記出力イネーブル信号に同期し、前記第１論理部の出力信号のトグルを順次フリップフロップさせ前記命令制御信号を出力する第１フリップフロップ部；及び
    前記命令制御信号と前記出力イネーブル信号の論理演算に従い、前記出力イネーブル信号のオーバトグルを感知するオーバトグル感知部を備えることを特徴とする請求項１５記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
17. 前記多重命令発生部は
    前記ライトイネーブル信号、前記チップイネーブル信号、前記出力イネーブル信号及び前記リセット信号を論理演算する第２論理部；及び
    前記第２論理部の出力信号に同期し、前記出力イネーブル信号のｎ回目のトグル時から前記命令制御信号をフリップフロップさせ、前記複数の多重命令信号を順次出力する第２フリップフロップ部を備えることを特徴とする請求項１５記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
18. 前記プログラムレジスタ制御部は
    前記複数の多重命令信号のうち何れか一つと入力データをアンド演算するアンドゲート；
    前記アンドゲートの出力を非反転遅延する第１遅延部；
    前記アンドゲートの出力信号と、前記第１遅延部の出力信号をノア演算する第１ノアゲート；
    前記第１ノアゲートの出力を遅延し、前記ライト制御信号を出力する第２遅延部；
    前記第１ノアゲートの出力信号と、前記パワーアップ検出信号をノア演算する第２ノアゲート；及び
    前記第２ノアゲートの出力信号を反転遅延し、前記セルプレート信号を出力する第３遅延部を備えることを特徴とする請求項１４記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
19. 前記プログラムレジスタアレイは
    前記プルアップイネーブル信号の活性化時、電源電圧をプルアップさせるプルアップスイッチ；
    セルの両端ノードにラッチ構造に連結され、前記プルアップスイッチから印加される電源電圧を駆動するプルアップ駆動部；
    一対のデータ入力端子と前記セルの両端ノードの間に各々連結され、共通ゲート端子を介し前記ライト制御信号を受信するライトイネーブル制御部；
    前記セルプレート信号に従い、前記セルの両端ノードに電圧差を発生させる強誘電体キャパシタ部；
    前記プルダウンイネーブル信号のイネーブル時、接地電圧をプルダウンさせるプルダウンスイッチ；及び
    前記セルの両端ノードにラッチ構造に連結され、前記プルダウンスイッチから印加される接地電圧を駆動するプルダウン駆動部を備えることを特徴とする請求項１４記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
20. 前記バイト切替えスイッチング部は
    前記選択イネーブル信号の非活性化時、前記下位バイトバスと前記下位バイト入出力バスを連結させる下位バイト選択スイッチング部；及び
    前記選択イネーブル信号の活性化時、前記上位バイトバスと前記下位バイト入出力バスを連結させる上位バイト選択スイッチング部を備えることを特徴とする請求項２記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置。
    
    

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