JPH097390A

JPH097390A - 不揮発性半導体記憶装置

Info

Publication number: JPH097390A
Application number: JP15201395A
Authority: JP
Inventors: Katsumi Fukumoto; 克巳福本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-06-19
Filing date: 1995-06-19
Publication date: 1997-01-10
Anticipated expiration: 2015-07-04
Also published as: US6006313A; JP3059076B2

Abstract

(57)【要約】【目的】導体の製造工程の最終段階などにおいて第１
ＣＡＭ回路９にＣＡＭデータを書き込み、アドレス切換
回路３によって外部アドレスＡ17〜Ａ-1の一部を固定化
することにより、メモリセルの領域の一部を無効にし不
良メモリセルを含む半導体チップを良品として再生す
る。【構成】ＣＡＭデータを不揮発性記憶できるフラッシ
ュメモリを備えた第１ＣＡＭ回路９と、この第１ＣＡＭ
回路９に設定されたＣＡＭデータに基づいて内部アドレ
スＩＮＴ17〜ＩＮＴ-1の一部の信号レベルを固定すると
共に、外部アドレスＡ17〜Ａ-1と内部アドレスＩＮＴ17
〜ＩＮＴ-1との対応関係を切り換えるアドレス切換回路
３とを備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的にデータの書き
換えが可能な不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】従来、ユーザ側でデータの書き換えが可
能な不揮発性半導体記憶装置としては、ＦＡＭＯＳ[Flo
ating gate Avalanche injection Metal Oxide Semicon
ductor]構造などのセルトランジスタを用いたＥＰＲＯ
Ｍ[Erasable Programmable Read-Only Memory]がある。
このＥＰＲＯＭは、プログラマ（ライタ）と称される書
き込み装置を用いてデータの書き込みを行うことがで
き、紫外線の照射により全メモリセルのデータを一括し
て消去することができる。そして、このＥＰＲＯＭは、
メモリセル面積の小さい１トランジスタ／１セル構造が
可能であるため、大容量の集積化が容易でビット単価が
安いという利点を有する。しかし、消去の際の紫外線照
射のために高価な石英ガラス付きのセラミックパッケー
ジを用いる必要があるので、チップ単価があまり安くな
らないだけでなく、データの書き込みには専用の書き込
み装置を用いるので、チップの脱着が可能なソケットを
介してシステムに装着しなければならず、この書き込み
の際のチップの脱着の手間が面倒であり実装コストも高
くなるという欠点があった。

【０００３】一方、電気的に書き換えが可能となる不揮
発性半導体記憶装置としては、ＦＮ[Fowler-Nordheim]
トンネル電流を利用するＦＬＯＴＯＸ[Floating gate T
unnelOxide]構造などの浮遊ゲートを備えたセルトラン
ジスタを用いたＥＥＰＲＯＭ[Electrically EPROM]があ
る。このＥＥＰＲＯＭは、システムに装着したままで電
気的にデータの書き込みと消去が可能となる利点を有す
る。しかし、各メモリセルには選択トランジスタが必要
となるので、このメモリセル面積がＥＰＲＯＭの１．５
〜２倍程度の大きさとなるため、ビット単価が高くなり
大容量化に適さないという欠点があった。

【０００４】そこで、上記ＥＰＲＯＭとＥＥＰＲＯＭの
利点を兼ね備えた不揮発性半導体記憶装置として、フラ
ッシュメモリが従来から開発されている。このフラッシ
ュメモリのメモリセルは、例えば米国特許５２４９１５
８号などにおいて開示されているように、図２２に示す
ようなＭＯＳ[Metal Oxide Semiconductor]・ＦＥＴ[Fi
eld Effect Transistor]構造のセルトランジスタの制御
ゲート９１の下層にゲート酸化膜で絶縁された浮遊ゲー
ト（floating gate）９２を設けたものであり、選択ト
ランジスタを省略して１トランジスタ／１セル構造を実
現することにより、ＥＰＲＯＭと同程度の安いビット単
価を得て大容量化に適したものとしている。しかも、電
気的なデータの書き込みと消去が可能であるため、安価
なプラスチックパッケージが利用でき、チップの脱着の
手間もなくすことができる。ただし、データの消去は、
チップ単位またはチップ内を複数の消去ブロックに分割
した場合にはこの消去ブロック単位となる。

【０００５】上記フラッシュメモリのセルトランジスタ
にデータを書き込む際には、制御ゲート９１に１２Ｖ程
度の高電圧を印加すると共にソース９３を接地（０Ｖ）
し、ドレイン９４に７Ｖ程度の電圧を印加する。する
と、ドレイン９４とソース９３の間に大きな電流が流
れ、これによってドレイン接合近傍に発生した高エネル
ギーのホットエレクトロンが浮遊ゲート９２内に注入さ
れて、この浮遊ゲート９２に電子が蓄積される。したが
って、データが書き込まれたセルトランジスタは、制御
ゲート９１から見たしきい値電圧が高くなり、これによ
って例えば“１”のデータを記憶することができる。な
お、このようにホットエレクトロンを用いて浮遊ゲート
９２に電子を注入する方式では、書き込み時に各セルト
ランジスタに１ｍＡ程度の大きな電流を供給する必要が
生じる。そこで、通常のＥＥＰＲＯＭと同様に、ＦＮト
ンネル電流を利用して電子の注入を行うことにより、書
き込み時に必要となる電流を低減させるようにしたフラ
ッシュメモリも開発されている。

【０００６】データの消去の際には、ソース９３に１２
Ｖ程度の高電圧を印加すると共に制御ゲート９１を接地
する。すると、浮遊ゲート９２とソース９３の間に高電
界が発生し、この浮遊ゲート９２に蓄積された電子が薄
いゲート酸化膜を介してトンネル電流により引き抜かれ
るので、セルトランジスタのしきい値電圧が低下して記
憶していたデータが消去される。ただし、フラッシュメ
モリのセルトランジスタは選択トランジスタが省略され
ているので、浮遊ゲート９２から電子が過剰に引き抜か
れる過剰消去が発生すると、セルトランジスタのしきい
値電圧が負電圧となりリーク電流が流れるようになっ
て、同一ビット線上のセルトランジスタへのアクセスが
妨害される致命的な不良となる。したがって、データの
消去を行う場合には、この過剰消去を防止するための対
策を講じる必要がある。

【０００７】なお、上記消去方法では、ソース９３に高
電圧を印加するので、ソース接合の耐電圧を高める必要
上ソース電極側が微細化し難くなると共に、ソース接合
近傍に発生したホットホールの一部がゲート酸化膜中に
トラップされてセルトランジスタの信頼性が低下すると
いう欠点が生じる。そこで、ソース９３に電源電圧ＶCC
（通常は約５Ｖ）を印加すると共に制御ゲート９１に−
１０Ｖ程度の負電圧を印加し、浮遊ゲート９２に蓄積さ
れた電子をトンネル電流により引き抜くことにより消去
を行う方法（負ゲート消去）もある。この負ゲート消去
によれば、ソース９３に印加される電圧が低下するの
で、ソース接合の耐電圧を低くすることができ、セルト
ランジスタのゲート長を短縮することができるという利
点がある。また、ソース９３に高電圧を印加する上記消
去方法では、消去時に流れるバンド間トンネル電流がチ
ップ全体で数ｍＡに達するので、通常の電流供給能力の
小さい昇圧回路ではこの高電圧を供給することができ
ず、消去用の高電圧Ｖppを外部の電源から供給する必要
があった。しかし、負ゲート消去を用いた場合には、ソ
ース９３には電源電圧ＶCC（５Ｖや３Ｖ）を印加すれば
よいので、フラッシュメモリにこの電源電圧ＶCCのみを
供給する単一電源化を比較的容易に可能にすることがで
きる。

【０００８】データの読み出しの際には、ソース９３を
接地（０Ｖ）してドレイン９４に１Ｖ程度の低電圧を印
加すると共に、制御ゲート９１に電源電圧ＶCC（通常は
約５Ｖ）を印加する。すると、浮遊ゲート９２に電子が
蓄積されていない場合にはしきい値電圧が低いためにセ
ルトランジスタが導通してドレイン９４とソース９３の
間にドレイン電流が流れるが、上記書き込みが行われて
浮遊ゲート９２に電子が蓄積されている場合にはしきい
値電圧が高くなってセルトランジスタが遮断されたまま
になるので、ドレイン９４とソース９３の間にほとんど
ドレイン電流が流れない。したがって、このドレイン電
流の大小を検出することにより、セルトランジスタに記
憶された“０”または“１”のデータを読み出すことが
できる。なお、この読み出しの際にドレイン９４に印加
する電圧を１Ｖ程度の低電圧とするのは、高い電圧の印
加により寄生的な弱い書き込み（ソフトライト）が発生
するのを防止するためである。

【０００９】上記フラッシュメモリのセルトランジスタ
は、書き込みをドレイン接合側で行い、消去をソース接
合側で行うので、素子設計上のこれらの接合プロファイ
ルをそれぞれの動作に応じて最適化することが望まし
い。即ち、ドレイン接合は、書き込み効率を高めるため
に電界集中型プロファイルを用いると共に、ソース接合
は、消去の際の高電圧を印加可能にするために電界緩和
型プロファイルを用いて、ドレイン接合側とソース接合
側が非対称構造となるようにする。

【００１０】上記フラッシュメモリは、ＲＡＭ[Random
Access Memory]などと異なり、データの書き込みや読み
出しの他に、ブロック消去やチップ一括消去および状態
レジスタの読み出しなどの多数の動作状態を備えてい
る。したがって、これらの各動作状態を外部から送られ
て来るチップイネーブル信号ＣＥバーやライトイネーブ
ル信号ＷＥバーなどの制御信号の組み合わせで指定しよ
うとすると、従来のＥＰＲＯＭやＥＥＰＲＯＭの制御信
号以外にさらに新たな制御信号を定め、それぞれの制御
信号ごとに入力端子を設けなければならないために使い
難いデバイスとなる。そこで、実際に実用化されている
フラッシュメモリは、米国特許５０５３９９０号に開示
されているように、制御信号の組み合わせではなく、デ
ータやアドレスの組み合わせをコマンドとし、これによ
り各動作状態を指定するコマンド方式が主流になってい
る。このようなフラッシュメモリでは、外部から入力さ
れたコマンドの種類をコマンドステートマシン（ＣＳ
Ｍ）が判定し、このコマンドに応じてライトステートマ
シン（ＷＳＭ，自動消去／書き込み制御回路）がそれぞ
れの動作を実行することになる。

【００１１】不揮発性半導体記憶装置としては、上記の
ような浮遊ゲートを用いたＥＥＰＲＯＭやフラッシュメ
モリの他に強誘電体薄膜を用いたものもある。このよう
な不揮発性半導体記憶装置としては、ＤＲＡＭ[Dynamic
RAM]のキャパシタに介在する誘電体として強誘電体薄
膜を用いたものと、セルトランジスタのゲート酸化膜と
して強誘電体薄膜を用いたものが開発されている。

【００１２】上記不揮発性半導体記憶装置は、極めて精
細な半導体プロセスにより製造されるので、ある程度の
割り合いでメモリセルに不良が発生するのはやむを得な
い。しかし、このような不良メモリセルが発見された場
合に、その半導体チップを直ちに廃棄処分としたので
は、製造上の歩留り向上を図ることが困難となる。とこ
ろで、ＤＲＡＭやＳＲＡＭ[Static RAM]などでは、本来
のメモリセル以外に予備のメモリセルを設けておき、不
良メモリセルが発見された場合にレーザトリミングなど
によってヒューズを切り換えることにより、この不良メ
モリセルを予備のメモリセルで代替させるようにして歩
留りの向上を図る冗長回路構成が採用されている。そこ
で、不揮発性半導体記憶装置においても、レーザトリミ
ングなどによって切り換えを行うヒューズの代わりに、
電気的に書き込み可能な不揮発性のメモリセルによるＣ
ＡＭ[Content Addressable Memory]回路を用いた冗長回
路構成の発明が従来から提案されていた（米国特許５２
６７２１３号，米国特許５３７９２４９号など）。

【００１３】ＣＡＭ回路は、図２３に示すように、Ｐチ
ャンネルのＭＯＳ・ＦＥＴ９５とＮチャンネルのＭＯＳ
・ＦＥＴ９６とフラッシュメモリのセルトランジスタ９
７からなる直列回路を一対、電源ＶCCと接地との間に接
続し、双方のＭＯＳ・ＦＥＴ９５，９５のゲートを互い
に他方のＭＯＳ・ＦＥＴ９５，９５のドレインに接続す
ると共に、ＭＯＳ・ＦＥＴ９６，９６のゲートに約２Ｖ
のバイアス電圧を印加するようにした不揮発性記憶回路
を必要となるビット数分だけ備えたものである。このＣ
ＡＭ回路は、セルトランジスタ９７，９７の制御ゲート
に例えば１２Ｖの高電圧Ｖppを印加して、ＣＡＭプログ
ラム回路９８により双方のセルトランジスタ９７，９７
のドレインにいずれか一方が７Ｖで他方が０Ｖとなる相
補なプログラム電圧を印加することにより、これらのセ
ルトランジスタ９７，９７に１ビットのＣＡＭデータを
不揮発性記憶させることができる。また、セルトランジ
スタ９７，９７の制御ゲートに電源電圧ＶCCを印加すれ
ば、記憶内容に応じて一方のＭＯＳ・ＦＥＴ９５のソー
ス電位が電源電圧ＶCCまたは接地電圧となるので、これ
をインバータ９９を介して１ビットのＣＡＭデータとし
て読み出すことができる。そして、このようにして読み
出したＣＡＭデータに基づいてスイッチ回路を制御する
ことにより、本来のメモリセルと予備のメモリセルとの
切り換えを行うことができる。

【００１４】上記ＣＡＭ回路を用いた不揮発性半導体記
憶装置では、例えば４Ｍビットのメモリ容量を有する場
合に、本来のメモリセルを４Ｍビット分形成すると共
に、これに加えて適当な数の予備のメモリセルも形成す
る。そして、パッケージに実装する前の検査で不良メモ
リセルを発見した場合には、これに応じたＣＡＭデータ
をＣＡＭ回路に設定することにより、この不良メモリセ
ルを行アドレスまたは列アドレスの単位で予備のメモリ
セルと代替する。したがって、このようにメモリセルの
代替を行った場合にも、メモリ容量はもとの４Ｍビット
のままとなり、不良メモリセルが発見されなかったもの
と同じ製品となる。

【００１５】また、上記ＣＡＭ回路と同様に不揮発性の
メモリセルに記憶されたデータに基づいて不揮発性半導
体記憶装置のビット構成や動作モードを切り換える発明
も従来から提案されている（特開平６−１３１８７９号
公報）。

【００１６】さらに、マスクＲＯＭにデータの書き込む
際のマスクパターンを利用して読み出し専用の半導体記
憶装置の機能を変更する発明も従来から提案されている
（特開平２−６３１６２号公報）。

【００１７】

【発明が解決しようとする課題】ところが、ＣＡＭ回路
を用いた従来の不揮発性半導体記憶装置は、不良メモリ
セルが発生しなかった場合に、予備のメモリセルのメモ
リ容量が利用されずに無駄になるので、回路規模が拡大
した分だけ製造コストがアップするという問題があっ
た。特に、このような冗長回路構成は、製品の初期ロッ
トの不良率が高いあいだは大いに活用されるが、製造が
安定化して不良率が低下したり、生産技術の向上により
さらに不良率を低減させたような場合に無駄が多くな
り、製品のコストダウンを阻害する要因になるおそれが
あった。

【００１８】また、特開平６−１３１８７９号公報や特
開平２−６３１６２号公報に開示された発明は、半導体
記憶装置のビット構成や動作モードなどの機能を変更す
るものにすぎず、不良メモリセルに対応するものではな
かった。しかも、特開平２−６３１６２号公報に開示さ
れた発明は、マスクＲＯＭにのみ適用されるものであっ
た。

【００１９】本発明は、上記従来の問題を解決するもの
で、半導体の製造工程の最終段階などにおいてＣＡＭデ
ータを設定することにより不良メモリセルを含む一部の
領域を無効にして良品として再生することができる不揮
発性半導体記憶装置を提供することを目的とする。

【００２０】従来の半導体記憶装置は、３年〜４年の周
期で世代交代が行われ、例えば４Ｍビット品が主流とな
る世代では、これよりもメモリ容量の少ない２Ｍビット
品や１Ｍビット品は、旧世代の製品であるとして商品価
値が著しく低下していた。このため、本来の４Ｍビット
品を不良メモリセルを除いて２Ｍビット品や１Ｍビット
品として再生したとしても十分に活用され得ず、従来
は、製造段階でメモリ容量の少ない製品を区別して管理
する手間の方が大きくなっていた。しかしながら、最近
のように半導体記憶装置が大幅に大容量化すると、数世
代前の製品に対する需要も比較的大きくなって来たの
で、不良メモリセルを含む領域を無効にすることにより
メモリ容量を減少させて製品を再生しても、十分に活用
することが可能となり、しかも、従来は廃棄していた半
導体チップを再生使用するので、コスト的にも有利なも
のとなる。

【００２１】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、電気的にデータの書き換えが可能な不揮発
性半導体記憶装置において、外部から電気的に書き込ま
れたＣＡＭデータを不揮発性記憶することができるＣＡ
Ｍデータ設定手段と、該ＣＡＭデータ設定手段に設定さ
れたＣＡＭデータに基づいて、外部から入力される外部
アドレスに対応する内部アドレスの一部の信号レベルを
固定するアドレス固定手段と、該ＣＡＭデータ設定手段
に設定されたＣＡＭデータに基づいて、外部から入力さ
れる外部アドレスの一部と内部アドレスの一部との対応
関係を切り換えるアドレス切換手段とを備えており、そ
のことにより上記目的が達成される。

【００２２】また、好ましくは、本発明の不揮発性半導
体記憶装置におけるＣＡＭデータ設定手段に設定された
ＣＡＭデータに基づいて、外部から入力される外部信号
の一部に対応する内部信号の信号レベルを固定する信号
固定手段が設けられた。

【００２３】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における前記ＣＡＭデータ設定手段に設定
されたＣＡＭデータに基づいて、外部から外部信号を入
力する入力バッファの出力線の一部または全部と内部信
号線の一部または全部との接続関係を切り換える信号切
換手段が設けられた。

【００２４】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるＣＡＭデータ設定手段に設定され
たＣＡＭデータに基づいて、外部から入力される外部信
号の一部の入力バッファを非活性化状態にする入力バッ
ファ非活性化手段が設けられた。

【００２５】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における不揮発性半導体記憶装置がアドレ
スカウンタによってカウントされたカウントアドレスを
用いて消去ベリファイを行う自動消去／書き込み制御手
段を備えたものであり、かつ、前記ＣＡＭデータ設定手
段に設定されたＣＡＭデータに基づいて、該アドレスカ
ウンタの各桁をカウントするカウンタの桁の一部の信号
レベルを固定すると共に、該信号レベルを固定されたカ
ウンタの桁を挟んで並ぶ両側のカウンタ同士を桁を連続
させて接続するアドレスカウンタ変更手段が設けられ
た。

【００２６】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における不揮発性半導体記憶装置がアドレ
スカウンタによってカウントされたカウントアドレスを
用いて消去ベリファイを行う自動消去／書き込み制御手
段を備えたものであり、かつ、前記ＣＡＭデータ設定手
段に設定されたＣＡＭデータに基づいて、該アドレスカ
ウンタが出力するカウント値の一部とカウントアドレス
の一部との対応関係を切り換えると共に、該カウント値
に対応するカウントアドレスの一部の信号レベルを固定
するカウントアドレス変換手段と、外部から入力される
外部アドレスをカウント値の初期値として該アドレスカ
ウンタに入力する初期値入力手段とが設けられた。

【００２７】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における不揮発性半導体記憶装置がアドレ
スカウンタによってカウントされたカウントアドレスを
用いて消去ベリファイを行う自動消去／書き込み制御手
段を備えたものであり、かつ、前記ＣＡＭデータ設定手
段に設定されたＣＡＭデータに基づいて、該アドレスカ
ウンタが出力するカウント値の一部とカウントアドレス
の一部との対応関係を切り換えると共に、該カウント値
に対応するカウントアドレスの一部の信号レベルを固定
するカウントアドレス変換手段と、内部アドレスについ
てカウントアドレス変換手段の逆変換を施してカウント
値の初期値として該アドレスカウンタに入力する初期値
入力手段とが設けられた。

【００２８】さらに、好ましくは、本発明の不揮発性半
導体記憶装置における不揮発性半導体記憶装置がメモリ
セルアレイを一定サイズごとの消去ブロックに分割した
ものであり、かつ、前記ＣＡＭデータ設定手段に設定さ
れたＣＡＭデータに基づいて、該消去ブロックのサイズ
を切り換える消去ブロックサイズ切換手段が設けられ
た。

【００２９】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるアドレスカウンタの最大アドレス
サイズを切り換える最大アドレスサイズ切換手段が設け
られた。

【００３０】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるＣＡＭデータ設定手段に設定され
たＣＡＭデータを外部に読み出すＣＡＭデータ読出手段
が設けられた。

【００３１】

【作用】上記構成により、アドレス固定手段が外部アド
レスに対応する内部アドレスの各ビットのうちＮビット
の信号レベルを固定すると、全メモリセルのうちの２^N
分の１の領域へのアクセスのみが可能となり、残りの領
域は無効となる。したがって、半導体の製造工程の最終
段階で、メモリセルの一部に不良が発見された場合に、
無効となる領域に全ての不良メモリセルが含まれるよう
に内部アドレスのビットを選択して、これらのビットの
信号レベルを固定すれば、メモリ容量は２^N分の１に減
少するが、正常なメモリセルのみからなる良品の不揮発
性半導体記憶装置として再生することができる。

【００３２】ただし、固定するビットが最上位ビットか
ら連続した１または２以上のビットである場合以外は、
固定したビットに対応する外部アドレスのビットを、本
来より上位の外部アドレスと対応する内部アドレスのビ
ットに対応させなければ、この外部アドレスが不連続と
なる。そこで、アドレス切換手段がこの外部アドレスと
内部アドレスとの対応関係を切り換えることにより、上
記のようにメモリ容量が２^N分の１に減少した不揮発性
半導体記憶装置に対して連続した外部アドレスによりア
クセスを行うことができるようになる。

【００３３】ＣＡＭデータ設定手段には、通常は半導体
の製造工程の最終段階で、外部から電気的にＣＡＭデー
タを書き込むことにより、いずれの領域を無効にするか
を定める。また、このＣＡＭデータが書き換え可能であ
れば、設定を変更することもできる。このＣＡＭデータ
は、不揮発性半導体記憶装置のメモリセルと同様の構成
のメモリセルに不揮発性記憶させることができる。

【００３４】また、上記構成により、信号固定手段が外
部から入力されるアドレス信号以外の信号に対応する内
部信号の信号レベルを固定すれば、不揮発性半導体記憶
装置のビット構成や動作モードなどを、この信号によっ
て変更可能ないずれかに固定することができるので、例
えばパッケージに実装する直前に製品の種類を変更する
ことができるようになる。

【００３５】なお、この信号固定手段は、外部アドレス
に対応する内部アドレスを固定する場合には、アドレス
固定手段と同じものとなるので、これらは一体化するこ
ともできる。

【００３６】さらに、上記構成により、信号切換手段が
入力バッファの出力線と内部信号線との接続関係を切り
換えると、半導体チップ上の電極パッドの配置を変更す
ることができるので、ピン配置が異なる任意のパッケー
ジへの実装を可能にし、また、ワイヤボンディングなど
の工程を変更する必要もなくなる。

【００３７】なお、この信号切換手段は、外部アドレス
と内部アドレスの対応関係を切り換える場合には、アド
レス切換手段と同じものとなるので、これらは一体化す
ることもできる。

【００３８】さらに、上記構成により、アドレス固定手
段や信号固定手段が内部信号の信号レベルを固定するこ
とにより無効となった外部信号について、入力バッファ
非活性化手段がこの外部信号の入力バッファを非活性化
状態にすれば、この入力バッファでの不要な電力消費を
なくすことができる。また、同じ内部信号に対応する電
極パッドが半導体チップ上の異なる位置に複数配置され
ている場合に、これらの電極パッドをメタル配線などで
接続せずに、信号切換手段によって実装に必要な電極パ
ッドのみを接続するようにして、残りの電極パッドを切
り離しこれらの入力バッファを非活性化状態にすれば、
複数の入力バッファによって入力容量が増加するような
こともなくなる。

【００３９】さらに、上記構成により、アドレスカウン
タ変更手段がアドレスカウンタの一部の桁の信号レベル
を固定したり、残りの桁を連続化させると、アドレス固
定手段やアドレス切換手段による内部アドレスの変換と
同様に、このアドレスカウンタのカウントアドレスを変
換することができる。

【００４０】ここで、アドレスカウンタによって消去ベ
リファイを行う不揮発性半導体記憶装置の場合には、ア
ドレス切換手段によって外部アドレスと内部アドレスと
の対応関係が変更されると、このアドレスカウンタのカ
ウントアドレスと内部アドレスとの対応関係も相違する
ようになり、消去ベリファイを正しく実行できなくな
る。しかし、上記のように、アドレスカウンタ変更手段
がカウントアドレスと内部アドレスとの対応関係が正し
くなるようにアドレスカウンタの構成を変更すれば、ア
ドレスカウンタによって消去ベリファイを行う自動消去
／書き込み制御手段を備えた不揮発性半導体記憶装置に
も本発明を実施することができるようになる。

【００４１】さらに、上記構成により、カウントアドレ
ス変換手段がアドレスカウンタのカウント値に対してア
ドレス固定手段やアドレス切換手段と同じ変換を行え
ば、アドレスカウンタ自体の構成を変更しなくても消去
ベリファイを正しく実行できるようになる。ただし、こ
のアドレスカウンタのカウント値の初期値は、内部アド
レスをそのまま入力することはできないので、ここでは
初期値入力手段がアドレス固定手段やアドレス切換手段
で変換される前の外部アドレスを入力するようにしてい
る。

【００４２】さらに、上記構成により、初期値入力手段
が内部アドレスをカウントアドレス変換手段の逆変換に
よりカウント値の初期値としてアドレスカウンタに入力
することもできる。

【００４３】さらに、上記構成により、例えば半導体の
製造工程の最終段階で、消去ブロックサイズ切換手段が
消去ブロックのサイズを切り換えることができる。

【００４４】さらに、上記構成により、不揮発性半導体
記憶装置のメモリ容量が減少した場合に、最大アドレス
サイズ切換手段がアドレスカウンタの最大アドレスサイ
ズを減少させることができる。

【００４５】さらに、上記構成により、ＣＡＭデータ読
出手段がＣＡＭデータ設定手段に設定されたＣＡＭデー
タを外部に読み出すことができるので、このＣＡＭデー
タの書き込み後にも当該不揮発性半導体記憶装置がどの
ような構成に変更されたかを確実に知ることができ、製
造工程の管理を容易にすることができる。

【００４６】

【実施例】以下、本発明の実施例について説明する。

【００４７】図１〜図１５は本発明の第１実施例を示す
ものであって、図１は不揮発性半導体記憶装置の構成を
示すブロック図、図２は第１ＣＡＭ回路のＣＡＭ制御信
号ＳＭを生成する論理回路のブロック図、図３は第１Ｃ
ＡＭ回路のＣＡＭ制御信号ＳＭＰを生成する論理回路の
ブロック図、図４はアドレス切換回路の機能を示す概念
図、図５はアドレス切換回路の構成を示すブロック図、
図６は不揮発性半導体記憶装置の２Ｍビット時における
第１のメモリマップ、図７は不揮発性半導体記憶装置の
２Ｍビット時における第２のメモリマップ、図８は不揮
発性半導体記憶装置の２Ｍビット時における第３のメモ
リマップ、図９は不揮発性半導体記憶装置の１Ｍビット
時における第１のメモリマップ、図１０は不揮発性半導
体記憶装置の１Ｍビット時における第２のメモリマッ
プ、図１１は不揮発性半導体記憶装置の１Ｍビット時に
おける第３のメモリマップ、図１２はアドレスバッファ
の部分構成を示すブロック図、図１３は不揮発性半導体
記憶装置の第１のパッケージを示す平面図、図１４は不
揮発性半導体記憶装置の第２のパッケージを示す平面
図、図１５は不揮発性半導体記憶装置の第３のパッケー
ジを示す平面図である。本実施例は、自動消去／書き込
み制御回路が設けられていない不揮発性ＲＡＭやＥＰＲ
ＯＭなどの不揮発性半導体記憶装置について説明する。
また、この不揮発性半導体記憶装置は、バイト信号ＢＹ
ＴＥバーによって８ビット構成と１６ビット構成を切り
換えることができる４Ｍビットのメモリ容量のものとす
る。したがって、８ビット構成の場合には、１９ビット
の外部アドレスＡ17〜Ａ-1によってアクセスが行われ
（２¹⁹×８ビット＝４Ｍビット）、１６ビット構成の場
合には、１８ビットの外部アドレスＡ17〜Ａ0によって
アクセスが行われる（２¹⁸×１６ビット＝４Ｍビッ
ト）。

【００４８】この不揮発性半導体記憶装置は、図１に示
すように、４Ｍビットのメモリセルアレイと行および列
デコーダとセンスアンプからなるメモリ部１を備えてい
る。このメモリ部１は、８ビット構成時には８個のメモ
リセルに対して同時にデータＤ0〜Ｄ7の入出力を行い、
１６ビット構成時には１６個のメモリセルに対して同時
にデータＤ0〜Ｄ16の入出力を行うようになっている。
これらのメモリセルを指定するための外部アドレスＡ17
〜Ａ-1は、アドレスバッファ２を介して入力され、アド
レス切換回路３によって内部アドレスＩＮＴ17〜ＩＮＴ
-1に変換されてからメモリ部１に送られるようになって
いる。また、制御信号であるチップイネーブル信号ＣＥ
バーとリセット信号ＲＰバーとバイト信号ＢＹＴＥバー
とアウトプットイネーブル信号ＯＥバーとライトイネー
ブル信号ＷＥバーは、それぞれ入力バッファ４〜８を介
してメモリ部１に入力されるようになっている。

【００４９】上記不揮発性半導体記憶装置には、第１Ｃ
ＡＭ回路９と第２ＣＡＭ回路１０が設けられている。こ
れら第１ＣＡＭ回路９と第２ＣＡＭ回路１０は、それぞ
れ図２３に示したような不揮発性記憶回路を適宜ビット
数分備え、外部からの電気的な書き込みによって任意の
ＣＡＭデータを設定すると共に、この設定の変更ができ
るようになっている。そして、これらの第１ＣＡＭ回路
９と第２ＣＡＭ回路１０は、設定されたＣＡＭデータに
基づいてアドレス切換回路３にＣＡＭ制御信号を送るこ
とにより、内部アドレスＩＮＴ17〜ＩＮＴ-1の一部の信
号レベルを固定したり、外部アドレスＡ17〜Ａ-1と内部
アドレスＩＮＴ17〜ＩＮＴ-1との対応関係を切り換える
ことができる。また、これらの第１ＣＡＭ回路９と第２
ＣＡＭ回路１０は、設定されたＣＡＭデータに基づいて
アドレスバッファ２にＣＡＭ制御信号を送ることによ
り、外部アドレスＡ17〜Ａ-1を入力する入力バッファの
一部を非活性化状態（disable）とすることができる。
以下、これら第１ＣＡＭ回路９と第２ＣＡＭ回路１０に
ついて詳細に説明する。

【００５０】上記第１ＣＡＭ回路９は、外部アドレスＡ
17〜Ａ-1の上位３ビット（Ａ17，Ａ16，Ａ15）を用いて
不良メモリセルを含む領域を無効にするためのＣＡＭ回
路であり、ＣＡＭデータの設定により４Ｍビットのメモ
リ容量を２Ｍビットまたは１Ｍビットに減少させる。こ
の第１ＣＡＭ回路９に設定されるＣＡＭデータは、表１
に示すように、３ビットのＣＡＭデータＵＳ0〜ＵＳ2と
３ビットのＣＡＭデータＦＸ0〜ＦＸ2の合計６ビットか
らなる。

【００５１】

【表１】

【００５２】ＣＡＭデータの設定操作を行わない場合
（既定値の場合）には、ＣＡＭデータＵＳ0〜ＵＳ2の値
が全て“０”となり、不揮発性半導体記憶装置のメモリ
容量は本来の４Ｍビットとなる。また、（１）〜（３）
で示す３パターンのＣＡＭデータのいずれかに設定され
た場合には、ＣＡＭデータＵＳ0〜ＵＳ2のいずれか１ビ
ットの値が“１”となり、後に説明するようにメモリ容
量が半分の２Ｍビットとなる。さらに、（４）〜（６）
で示す３パターンのＣＡＭデータのいずれかに設定され
た場合には、ＣＡＭデータＵＳ0〜ＵＳ2のいずれか２ビ
ットの値が“１”となり、後に説明するようにメモリ容
量が４分の１の１Ｍビットとなる。ＣＡＭデータＦＸ0
〜ＦＸ2は、これら（１）〜（６）の６パターンのＣＡ
Ｍデータにおいて、必要なビットを後に説明するように
“０”または“１”に設定する。

【００５３】第１ＣＡＭ回路９は、上記のＣＡＭデータ
のＣＡＭデータＵＳ0〜ＵＳ2に基づいて内部の論理回路
により９ビットのＣＡＭ制御信号ＳＭ1〜ＳＭ12と２ビ
ットのＣＡＭ制御信号ＳＭＰ1，ＳＭＰ2を生成すると共
に、ＣＡＭデータＦＸ0〜ＦＸ2をそのままＣＡＭ制御信
号ＦＸ0〜ＦＸ2として、アドレス切換回路３にはＣＡＭ
制御信号ＳＭ1〜ＳＭ12とＣＡＭ制御信号ＦＸ0〜ＦＸ2
を送り、アドレスバッファ２にはＣＡＭ制御信号ＳＭＰ
1，ＳＭＰ2を送る。ＣＡＭ制御信号ＳＭ1〜ＳＭ12を生
成する論理回路は、図２に示すようなＡＮＤ回路２１と
ＮＯＲ回路２２とＥＸ−ＯＲ（排他的論理和）回路２３
とＮＯＴ回路２４とからなり、これによってＣＡＭデー
タＵＳ0〜ＵＳ2は表２の真理値表に示すような９ビット
のＣＡＭ制御信号ＳＭ1〜ＳＭ12に変換される。

【００５４】

【表２】

【００５５】また、ＣＡＭ制御信号ＳＭＰ1，ＳＭＰ2を
生成する論理回路は、図３に示すようなＡＮＤ回路３１
とＮＯＲ回路３２とからなり、これによってＣＡＭデー
タＵＳ0〜ＵＳ2は表３の真理値表に示すような２ビット
のＣＡＭ制御信号ＳＭＰ1，ＳＭＰ2に変換される。

【００５６】

【表３】

【００５７】図１に示すアドレス切換回路３は、図４に
示すように、アドレスバッファ２を介してに入力される
外部アドレスＡ17〜Ａ-1の上位３ビット（Ａ17〜Ａ15）
と内部アドレスＩＮＴ17〜ＩＮＴ-1の上位３ビット（Ｉ
ＮＴ17〜ＩＮＴ15）との対応関係を、上記第１ＣＡＭ回
路９から送られて来るＣＡＭ制御信号ＳＭ1〜ＳＭ12と
ＣＡＭ制御信号ＦＸ0〜ＦＸ2に基づいて切り換えるよう
になっている。なお、ここでは、外部アドレスＡ17〜Ａ
-1と内部アドレスＩＮＴ17〜ＩＮＴ-1の他のビットは添
え字が一致するもの同士がそのまま接続されるものとす
る。図４に示すＣＡＭ制御信号ＳＭ1〜ＳＭ12は、この
値が“１”である場合に、ここを通る経路を介して外部
アドレスＡ17〜Ａ15またはＣＡＭ制御信号ＦＸ0〜ＦＸ2
と内部アドレスＩＮＴ17〜ＩＮＴ15とが接続されること
を意味する。即ち、より具体的には、例えば図５に示す
ように、外部アドレスＡ17〜Ａ15およびＣＡＭ制御信号
ＦＸ0〜ＦＸ2と内部アドレスＩＮＴ17〜ＩＮＴ15とは、
それぞれスリーステータスバッファ４１と通常のインバ
ータからなるバッファ４２とを介して接続され、ＣＡＭ
制御信号ＳＭ1〜ＳＭ12は、それぞれ各スリーステータ
スバッファ４１の制御端子に入力されるようになってい
る。スリーステータスバッファ４１は、制御端子の入力
がＨレベル（“１”）の場合に入力をそのまま反転して
出力し、制御端子の入力がＬレベル（“０”）の場合に
出力をハイインピーダンス状態とする回路である。

【００５８】上記構成により、第１ＣＡＭ回路９のＣＡ
Ｍデータが設定操作を行われない既定値の場合には、表
１および表２から、ＣＡＭ制御信号ＳＭ1，ＳＭ6，ＳＭ
11の値のみが“１”となり、図４および図５に示すよう
に、外部アドレスＡ17〜Ａ15と内部アドレスＩＮＴ17〜
ＩＮＴ15の添え字が一致するもの同士がそのまま接続さ
れる。即ち、外部アドレスＡ17〜Ａ-1は、そのまま内部
アドレスＩＮＴ17〜ＩＮＴ-1に対応付けられて、１９ビ
ットまたは１８ビットのアドレスによる４Ｍビットの全
てのメモリセルへのアクセスが可能となる。

【００５９】しかし、第１ＣＡＭ回路９に表１に示した
（１）のパターンのＣＡＭデータが設定された場合に
は、表２に示すようにＣＡＭ制御信号ＳＭ1，ＳＭ6，Ｓ
Ｍ12の値のみが“１”となり、図４および図５に示すよ
うに、外部アドレスＡ16，Ａ15と内部アドレスＩＮＴ1
6，ＩＮＴ15とはそのまま接続されるが、内部アドレス
ＩＮＴ17はＣＡＭ制御信号ＦＸ2に接続されることにな
る。したがって、この場合には、最上位の外部アドレス
Ａ17が無効となり、１ビット少ないアドレスでメモリセ
ルへのアクセスが行われるので、アクセス可能なメモリ
容量は２Ｍビットに減少する。また、図６に示すよう
に、４Ｍビットの全メモリ領域は、ＣＡＭ制御信号ＦＸ
2の値に応じて、この値が“０”の場合には下位２Ｍビ
ットの領域Ａのみが有効となり、“１”の場合には上位
２Ｍビットの領域Ｂのみが有効となる。このため、不良
メモリセルが、これら領域Ａまたは領域Ｂのいずれかの
みに存在する場合に、この不良メモリセルが存在しない
側の領域Ａまたは領域Ｂが有効となるようにＣＡＭ制御
信号ＦＸ2の値を設定すれば、メモリ容量は半減するが
正常なメモリセルのみからなる良品の不揮発性半導体記
憶装置として再生することができる。

【００６０】また、第１ＣＡＭ回路９に（２）のパター
ンのＣＡＭデータが設定された場合には、表２に示すよ
うにＣＡＭ制御信号ＳＭ1，ＳＭ8，ＳＭ10の値のみが
“１”となり、図４および図５に示すように、外部アド
レスＡ15と内部アドレスＩＮＴ15とはそのまま接続され
るが、外部アドレスＡ16は内部アドレスＩＮＴ17に接続
され、内部アドレスＩＮＴ16はＣＡＭ制御信号ＦＸ1に
接続されることになる。したがって、この場合にも、外
部アドレスＡ16を内部アドレスＩＮＴ17に接続して外部
アドレスＡ16〜Ａ-1を連続化することにより最上位の外
部アドレスＡ17が無効となり、アクセス可能なメモリ容
量は２Ｍビットに減少する。また、図７に示すように、
４Ｍビットの全メモリ領域は、ＣＡＭ制御信号ＦＸ1の
値に応じて、この値が“０”の場合には１Ｍビットずつ
２箇所の領域Ａのみが有効となり、“１”の場合には１
Ｍビットずつ２箇所の領域Ｂのみが有効となる。そし
て、この場合にも、不良メモリセルが存在しない側の領
域Ａまたは領域Ｂが有効となるようにＣＡＭ制御信号Ｆ
Ｘ1の値を設定すれば、メモリ容量は半減するが正常な
メモリセルのみからなる良品の不揮発性半導体記憶装置
として再生することができる。

【００６１】さらに、第１ＣＡＭ回路９に（３）のパタ
ーンのＣＡＭデータが設定された場合には、表２に示す
ようにＣＡＭ制御信号ＳＭ4，ＳＭ5，ＳＭ10の値のみが
“１”となり、図４および図５に示すように、外部アド
レスＡ15が内部アドレスＩＮＴ16に接続されると共に、
外部アドレスＡ16が内部アドレスＩＮＴ17に接続され、
内部アドレスＩＮＴ15はＣＡＭ制御信号ＦＸ0に接続さ
れることになる。したがって、この場合にも、外部アド
レスＡ16〜Ａ-1を連続化することにより最上位の外部ア
ドレスＡ17が無効となり、アクセス可能なメモリ容量は
２Ｍビットに減少する。また、図８に示すように、４Ｍ
ビットの全メモリ領域は、ＣＡＭ制御信号ＦＸ0の値に
応じて、この値が“０”の場合には０．５Ｍビットずつ
４箇所の領域Ａのみが有効となり、“１”の場合には
０．５Ｍビットずつ４箇所の領域Ｂのみが有効となる。
そして、この場合にも、不良メモリセルが存在しない側
の領域Ａまたは領域Ｂが有効となるようにＣＡＭ制御信
号ＦＸ0の値を設定すれば、メモリ容量は半減するが正
常なメモリセルのみからなる良品の不揮発性半導体記憶
装置として再生することができる。

【００６２】上記（１）〜（３）のパターンのＣＡＭデ
ータは、いずれもメモリ容量を２Ｍビットに半減させる
ことにより、不良メモリセルを含む領域を無効にするも
のである。そして、全ての不良メモリセルが図６〜図８
に示した領域Ａまたは領域Ｂのいずれか一方にのみ存在
するように、これらのパターンのいずれかを選択する。
また、ＣＡＭ制御信号ＦＸ0〜ＦＸ2は、不良メモリセル
を含まない側の領域Ａまたは領域Ｂが有効となるような
値に設定する。

【００６３】第１ＣＡＭ回路９に表１に示した（４）の
パターンのＣＡＭデータが設定された場合には、表２に
示すようにＣＡＭ制御信号ＳＭ1，ＳＭ8，ＳＭ12の値の
みが“１”となり、図４および図５に示すように、外部
アドレスＡ15と内部アドレスＩＮＴ15とはそのまま接続
されるが、内部アドレスＩＮＴ16，ＩＮＴ17はそれぞれ
ＣＡＭ制御信号ＦＸ1，ＦＸ2に接続されることになる。
したがって、この場合には、上位２ビットの外部アドレ
スＡ17，Ａ16が無効となり、２ビット少ないアドレスで
メモリセルへのアクセスが行われるので、アクセス可能
なメモリ容量は１Ｍビットに減少する。また、図９に示
すように、４Ｍビットの全メモリ領域は、ＣＡＭ制御信
号ＦＸ1，ＦＸ2の値の組み合わせに応じて、１Ｍビット
ずつの領域Ａ〜Ｄのいずれかのみが有効となる。このた
め、不良メモリセルが、これら４箇所の領域Ａ〜Ｄのい
ずれか３箇所にまで存在したとしても、残り１箇所の領
域Ａ〜Ｄが有効となるようにＣＡＭ制御信号ＦＸ1，Ｆ
Ｘ2の値を設定すれば、メモリ容量は４分の１に減少す
るが正常なメモリセルのみからなる良品の不揮発性半導
体記憶装置として再生することができる。

【００６４】また、第１ＣＡＭ回路９に（５）のパター
ンのＣＡＭデータが設定された場合には、表２に示すよ
うにＣＡＭ制御信号ＳＭ4，ＳＭ5，ＳＭ12の値のみが
“１”となり、図４および図５に示すように、外部アド
レスＡ15と内部アドレスＩＮＴ16とが接続され、内部ア
ドレスＩＮＴ15，ＩＮＴ17はそれぞれＣＡＭ制御信号Ｆ
Ｘ0，ＦＸ2に接続されることになる。したがって、この
場合にも、外部アドレスＡ15〜Ａ-1を連続化することに
より上位２ビットの外部アドレスＡ17，Ａ16が無効とな
り、アクセス可能なメモリ容量は１Ｍビットに減少す
る。また、図１０に示すように、４Ｍビットの全メモリ
領域は、ＣＡＭ制御信号ＦＸ0，ＦＸ2の値の組み合わせ
に応じて、０．５Ｍビットで２箇所ずつの領域Ａ〜Ｄの
いずれかのみが有効となる。そして、この場合にも、不
良メモリセルが存在しないいずれかの領域Ａ〜Ｄが有効
となるようにＣＡＭ制御信号ＦＸ0，ＦＸ2の値を設定す
れば、メモリ容量は４分の１に減少するが正常なメモリ
セルのみからなる良品の不揮発性半導体記憶装置として
再生することができる。

【００６５】さらに、第１ＣＡＭ回路９に（６）のパタ
ーンのＣＡＭデータが設定された場合には、表２に示す
ようにＣＡＭ制御信号ＳＭ4，ＳＭ8，ＳＭ9の値のみが
“１”となり、図４および図５に示すように、外部アド
レスＡ15が内部アドレスＩＮＴ17に接続され、内部アド
レスＩＮＴ15，ＩＮＴ16はＣＡＭ制御信号ＦＸ0，ＦＸ1
に接続されることになる。したがって、この場合にも、
外部アドレスＡ15〜Ａ-1を連続化することにより上位２
ビットの外部アドレスＡ17，Ａ16が無効となり、アクセ
ス可能なメモリ容量は１Ｍビットに減少する。また、図
１１に示すように、４Ｍビットの全メモリ領域は、ＣＡ
Ｍ制御信号ＦＸ0，ＦＸ1の値の組み合わせに応じて、
０．５Ｍビットで２箇所ずつの領域Ａ〜Ｄのいずれかの
みが有効となる。そして、この場合にも、不良メモリセ
ルが存在しないいずれかの領域Ａ〜Ｄが有効となるよう
にＣＡＭ制御信号ＦＸ0，ＦＸ1の値を設定すれば、メモ
リ容量は４分の１に減少するが正常なメモリセルのみか
らなる良品の不揮発性半導体記憶装置として再生するこ
とができる。

【００６６】上記（４）〜（６）のパターンのＣＡＭデ
ータは、いずれもメモリ容量を４分の１の１Ｍビットに
減少させることにより、不良メモリセルを含む領域を無
効にするものである。そして、不良メモリセルが図９〜
図１１に示した領域Ａ〜Ｄのうちの少なくとも１つに存
在しないように、これらのパターンを選択する。また、
ＣＡＭ制御信号ＦＸ0〜ＦＸ2は、不良メモリセルを含ま
ない領域Ａ〜Ｄのいずれかが有効となるような値に設定
する。

【００６７】図１に示すアドレスバッファ２は、図１２
に示すような入力バッファ２ａが１９個設けられ、これ
らの入力バッファ２ａを介して外部アドレスＡ17〜Ａ-1
の各ビットが入力されるようになっている。また、各入
力バッファ２ａのイネーブル端子には、図１に示した入
力バッファ４を介して入力された内部チップイネーブル
信号ＣＥが入力され、この内部チップイネーブル信号Ｃ
Ｅがアクティブ（ここではＨレベル）となった場合にの
みこれらの入力バッファ２ａが動作を行うようになって
いる。

【００６８】ただし、上位２ビットの外部アドレスＡ1
7，Ａ16を入力する入力バッファ２ａには、図１２に示
すように、この内部チップイネーブル信号ＣＥがＡＮＤ
回路２ｂの一方の入力端子を介してイネーブル端子に入
力される。そして、ＡＮＤ回路２ｂの他方の入力には、
上記第１ＣＡＭ回路９からのＣＡＭ制御信号ＳＭＰ1，
ＳＭＰ2が入力される。即ち、外部アドレスＡ17を入力
する入力バッファ２ａのＡＮＤ回路２ｂにはＣＡＭ制御
信号ＳＭＰ1が入力され、外部アドレスＡ16を入力する
入力バッファ２ａのＡＮＤ回路２ｂにはＣＡＭ制御信号
ＳＭＰ2が入力される。

【００６９】上記構成により、第１ＣＡＭ回路９のＣＡ
Ｍデータが設定操作を行われない既定値の場合には、表
１および表３から、ＣＡＭ制御信号ＳＭＰ1，ＳＭＰ2の
値が共に“１”となり、外部アドレスＡ17，Ａ16を入力
する入力バッファ２ａは、内部チップイネーブル信号Ｃ
Ｅに制御されて入力動作を行う。しかし、第１ＣＡＭ回
路９に表１に示した（１）〜（３）のパターンのＣＡＭ
データが設定された場合には、表３に示すようにＣＡＭ
制御信号ＳＭＰ1の値が“０”となるので、外部アドレ
スＡ17を入力する入力バッファ２ａは、内部チップイネ
ーブル信号ＣＥにかかわらず常に動作を行わない非活性
化状態となる。したがって、最上位の外部アドレスＡ17
を無効にするこれら（１）〜（３）のパターンのＣＡＭ
データの場合には、この外部アドレスＡ17を入力するた
めの入力バッファ２ａも非活性化状態として、無駄な電
力を消費しないようにしている。また、第１ＣＡＭ回路
９に表１に示した（４）〜（６）のパターンのＣＡＭデ
ータが設定された場合には、表３に示すようにＣＡＭ制
御信号ＳＭＰ1，ＳＭＰ2の値が共に“０”となるので、
外部アドレスＡ17，Ａ16を入力する２個の入力バッファ
２ａが非活性化状態となる。したがって、上位２ビット
の外部アドレスＡ17，Ａ16を無効にするこれら（４）〜
（６）のパターンのＣＡＭデータの場合には、この外部
アドレスＡ17，Ａ16を入力するための２個の入力バッフ
ァ２ａも非活性化状態として消費電力の無駄をさらに低
減させるようにしている。

【００７０】図１に示した第２ＣＡＭ回路１０は、上記
第１ＣＡＭ回路９とほぼ同様の構成のＣＡＭ回路であ
り、ＣＡＭデータを設定して、このＣＡＭデータに基づ
いてアドレス切換回路３とアドレスバッファ２にＣＡＭ
制御信号を送るようになっている。そして、アドレス切
換回路３には、図４および図５と同様に、この第２ＣＡ
Ｍ回路１０から送られて来るＣＡＭ制御信号に基づい
て、外部アドレスＡ17〜Ａ-1の適宜ビットと内部アドレ
スＩＮＴ17〜ＩＮＴ-1の適宜ビットとの対応関係を切り
換えるための回路が設けられ、アドレスバッファ２に
は、図１２と同様に、この第２ＣＡＭ回路１０から送ら
れて来るＣＡＭ制御信号に基づいて、外部アドレスＡ17
〜Ａ-1の適宜ビットを入力する入力バッファ２ａを非活
性化状態とするための回路が設けられている。また、こ
の第２ＣＡＭ回路１０は、図１に示すように、設定され
たＣＡＭデータに基づいてＡＮＤ回路１１の一方の入力
端子に１ビットのＣＡＭ制御信号ＳＰを送るようになっ
ている。ＡＮＤ回路１１の他方の入力端子には、電源電
圧ＶCCが入力され、このＡＮＤ回路１１の出力は、バイ
ト信号ＢＹＴＥバーを入力するための入力バッファ６の
イネーブル端子に入力される。したがって、第２ＣＡＭ
回路１０がこのＡＮＤ回路１１にＬレベルのＣＡＭ制御
信号ＳＰを送ると、入力バッファ６を非活性化状態とす
ることができる。

【００７１】ここで、本実施例の不揮発性半導体記憶装
置の半導体チップを実装するパッケージの一例を図１３
に示す。このパッケージ５１は、５６本のピンを備えた
ものであり、これらのピンには、外部アドレスＡ17〜Ａ
-1を入力するための１９本のピンＡ17〜Ａ-1や、データ
Ｄ0〜Ｄ15を入出力するための１６本のピンＤＯ0〜ＤＯ
15の他に、バイト信号ＢＹＴＥバーを入力するためのピ
ンＢＹＴＥバーやリセット信号ＲＰバーを入力するため
のピンＲＰバー、レディ信号Ｒｅａｄｙ／Ｂｕｓｙバー
を出力するためのピンＲｅａｄｙ／Ｂｕｓｙバーなどを
備えている。バイト信号ＢＹＴＥバーは、上記のように
８ビットと１６ビットのビット構成を切り換えるための
信号であり、Ｌレベルの場合に８ビット構成となり、Ｈ
レベルの場合に１６ビット構成となる。リセット信号Ｒ
Ｐバーは、不揮発性半導体記憶装置の内部回路をリセッ
トするための信号である。レディ信号Ｒｅａｄｙ／Ｂｕ
ｓｙバーは、Ｈレベルの場合に不揮発性半導体記憶装置
が待機中（Ｒｅａｄｙ）であり、Ｌレベルの場合に動作
中（Ｂｕｓｙ）であることを示す。

【００７２】また、図１４に示す他のパッケージ５２
は、４０本のピンを備えたものであり、バイト信号ＢＹ
ＴＥバーを入力するためのピンＢＹＴＥバーが設けられ
ていないので、外部アドレスＡ17〜Ａ-1を入力するため
の１９本のピンＡ18〜Ａ0は、添え字が１ずつずれてい
る。また、ビット構成も８ビットに限定されるので、８
本のピンＤＯ0〜ＤＯ7から８ビットのデータＤ0〜Ｄ7の
みを入出力する。さらに、図１５に示す他のパッケージ
５３は、４４本のピンを備えたものであり、ピン構成は
パッケージ５１の場合と同じである。ただし、例えば外
部アドレスＡ0を入力するためのピンＡ0は、パッケージ
５１では右側にあるのに対して、このパッケージ５３で
は左側に移動しピン配置が相違している。

【００７３】本実施例の不揮発性半導体記憶装置を上記
パッケージ５１に実装する場合には、ビット構成を切り
換え可能にする必要があるので、ＣＡＭ制御信号ＳＰが
ＨレベルとなるようなＣＡＭデータを第２ＣＡＭ回路１
０に設定することにより、入力バッファ６を常に活性化
状態とし、バイト信号ＢＹＴＥバーの入力を受け付ける
ようにする。また、上記パッケージ５２に実装する場合
には、ビット構成を８ビットに限定する必要があるの
で、ＣＡＭ制御信号ＳＰがＬレベルとなるようなＣＡＭ
データを第２ＣＡＭ回路１０に設定することにより、入
力バッファ６を非活性化状態とすると共に、この入力バ
ッファ６の出力である内部バイト信号ＢＹＴＥバーを常
にＬレベルにして内部で８ビット構成に固定する。

【００７４】また、本実施例の不揮発性半導体記憶装置
を上記パッケージ５３に実装する場合には、パッケージ
５１とはピン配置が大きく相違するので、ワイヤボンデ
ィングなどによる接続が難くなる場合がある。そこで、
第２ＣＡＭ回路１０からアドレス切換回路３にＣＡＭ制
御信号を送れば、外部アドレスＡ17〜Ａ-1と内部アドレ
スＩＮＴ17〜ＩＮＴ-1との対応関係を変更して半導体チ
ップ上の電極パッドの配置を変えることができる。ま
た、この第２ＣＡＭ回路１０によれば、外部アドレスＡ
17〜Ａ-1に限らず、データＤ0〜Ｄ15や制御信号につい
ても同様の措置が可能となる。さらに、このように異な
るパッケージに実装を行う半導体チップには、予め同じ
内部信号の信号線に繋がる電極パッドを複数設けてお
き、パッケージに応じてワイヤボンディングを行う電極
パッドを選択できるようにする場合がある。そして、本
実施例の不揮発性半導体記憶装置では、これらの電極パ
ッド間をメタル配線などで接続することなく、第２ＣＡ
Ｍ回路１０からのＣＡＭ制御信号によって実装の際に必
要となる電極パッドのみを内部信号線に接続し、他の電
極パッドは切り離すようにする。すると、複数の電極パ
ッドが接続されたままの場合に、これらに設けられた複
数の入力バッファが動作することにより入力容量が増大
するという欠点を解消することができる。

【００７５】なお、第２ＣＡＭ回路１０などのＣＡＭデ
ータは、パッケージへの実装の直前まで何度でも書き換
えが可能となるので、出荷直前の時点までのユーザのニ
ーズに的確に対応した製品構成を図ることが容易に可能
となる。

【００７６】また、第２ＣＡＭ回路１０でのＣＡＭデー
タの設定についても、第１ＣＡＭ回路９の場合と同様
に、設定操作を行わない場合の既定値を定めておけば、
後に種々のＣＡＭデータを設定する不揮発性半導体記憶
装置について、同じ検査装置や治具を用いて共通に検査
を行うことができるようになる。このような既定値は、
設定の時点で最もユーザのニーズに対応した品種にして
おくことが好ましい。ＣＡＭデータの既定値は、例えば
図２３に示すいずれのＭＯＳ・ＦＥＴ９５，９５のドレ
インに出力用のインバータ９９を接続するかによって容
易に変更することができる。又は、インバータ９９をバ
ッファに置きかえることにより変更できる。

【００７７】図１６は本発明の第２実施例を示すもので
あって、図１６は不揮発性半導体記憶装置におけるメモ
リ部の構成を示すブロック図である。なお、図１に示し
た第１実施例と同様の機能を有する構成部材には同じ番
号を付記して説明を省略する。

【００７８】本実施例は、自動消去／書き込み制御回路
が設けられたフラッシュメモリなどの不揮発性半導体記
憶装置について説明する。ただし、外部アドレスＡ17〜
Ａ-1やチップイネーブル信号ＣＥバーなどの制御信号の
入力回路は、第１実施例の場合と同様の構成であると
し、第１ＣＡＭ回路９や第２ＣＡＭ回路１０による信号
の切り換えや信号レベルの固定化が行われているものと
する。

【００７９】この不揮発性半導体記憶装置のメモリ部１
は、図１６に示すように、メモリセルアレイがＮ＋１個
の消去ブロック１ａに分割されている。自動消去／書き
込み制御回路１ｂは、これらの消去ブロック１ａ内のメ
モリセルにデータを書き込むための書き込み動作や、こ
のメモリセルのデータを消去ブロック１ａ単位で消去す
るための消去動作などを実行する回路であり、内部アド
レスカウンタ１ｃを備えている。また、行デコーダ／セ
ンスアンプ１ｄや列デコーダ１ｅは、内部アドレスＩＮ
Ｔ17〜ＩＮＴ-1に基づいて消去ブロック１ａ内のメモリ
セルを特定し、ブロック選択回路１ｆは、消去を行う消
去ブロック１ａを特定する。

【００８０】上記不揮発性半導体記憶装置のメモリセル
に用いられるフラッシュメモリは、１度の消去動作で完
全にデータの消去を行おうとすると、前述のように浮遊
ゲートから電子が過剰に引き抜かれる過剰消去が発生す
るおそれがある。そこで、消去の対象となる消去ブロッ
ク内のモメリセルに対して、まず消去前書き込みを行っ
てから弱い消去動作を繰り返し、この消去動作のたびに
消去ブロック内の全メモリセルの読み出しを行って、こ
れらの全メモリセルが所定のレベルまで消去できたかど
うかを確認する消去ベリファイ（verify,検証）を行
う。そして、この消去ベリファイで完全に消去されたこ
とが確認されるまで消去動作を繰り返すことにより、過
剰消去にならないような必要最小限の消去を行うことが
できる。

【００８１】ところで、上記消去ベリファイは、通常は
自動消去／書き込み制御回路１ｂ内の内部アドレスカウ
ンタ１ｃが消去ブロック１ａの先頭アドレスを初期値と
してカウントを行うことにより、読み出しアドレスを順
次生成するようにしている。しかしながら、上記第１Ｃ
ＡＭ回路９などによって内部アドレスＩＮＴ17〜ＩＮＴ
-1の途中のビットの信号レベルを固定すると、メモリセ
ルの有効な領域が一定間隔で分断されて連続しなくな
り、この内部アドレスカウンタ１ｃがアドレスを連続的
にカウントすることにより、無効な領域のアドレスを生
成するおそれが生じる。このような不都合を回避するに
は、内部アドレスカウンタ１ｃについても、内部アドレ
スＩＮＴの固定化されたビットに対応する桁の出力を固
定すると共に、固定された桁を挟んで並ぶ両側のカウン
タ同士を接続することにより、下位桁からのキャリーオ
ーバーをこの固定した桁を飛ばして上位桁に送るよう
に、ＣＡＭ回路を用いて回路構成を変更すればよい。た
だし、このような回路構成の変更を行うには、内部アド
レスカウンタ１ｃを新たに設計し直す必要があり、従来
からの通常の内部アドレスカウンタ１ｃを用いることが
できない。

【００８２】そこで、本実施例では、図１６に示すよう
に、自動消去／書き込み制御回路１ｂ内に内部アドレス
カウンタ１ｃが出力するカウント値を変換するカウント
アドレス変換回路１ｇを設ける。このカウントアドレス
変換回路１ｇは、上記アドレス切換回路３と同様の回路
であり、第１ＣＡＭ回路９からのＣＡＭ制御信号ＳＭ1
〜ＳＭ12とＣＡＭ制御信号ＦＸ0〜ＦＸ2によって同様の
切り換えを行うことにより内部カウントアドレスを生成
する。したがって、このカウントアドレス変換回路１ｇ
から出力された内部カウントアドレスは、内部アドレス
ＩＮＴ17〜ＩＮＴ-1に対応するものとなるので、これを
用いて消去ベリファイを実行すれば上記不都合を回避す
ることができる。

【００８３】また、この場合、内部アドレスカウンタ１
ｃは、連続化された外部アドレスＡ17〜Ａ-1をカウント
することになるので、カウント値の初期値も上記アドレ
スバッファ２から出力される外部アドレスＡ17〜Ａ-1を
入力すればよい。

【００８４】図１７〜図２０は本発明の第３実施例を示
すものであって、図１７は不揮発性半導体記憶装置にお
けるメモリ部の構成を示すブロック図、図１８は第３Ｃ
ＡＭ回路の構成を示すブロック図、図１９は逆変換回路
の機能を示す概念図、図２０は逆変換回路の構成を示す
ブロック図である。なお、図１に示した第１実施例およ
び図１６に示した第２実施例と同様の機能を有する構成
部材には同じ番号を付記して説明を省略する。

【００８５】本実施例は、図１６に示した第２実施例の
ものと同じ自動消去／書き込み制御回路が設けられたフ
ラッシュメモリなどの不揮発性半導体記憶装置について
説明する。ただし、本実施例の不揮発性半導体記憶装置
は、図１７に示すように、内部アドレスカウンタ１ｃに
カウント値の初期値として入力するアドレスとして、内
部アドレスＩＮＴ17〜ＩＮＴ-1を逆変換回路１２で逆変
換した逆変換アドレスＩＮ17〜ＩＮ-1Ｔを用いる。ま
た、この逆変換回路１２には、第３ＣＡＭ回路１３から
ＣＡＭ制御信号ＳＮが送られて来るようになっている。

【００８６】第３ＣＡＭ回路１３は、上記第１ＣＡＭ回
路９に設定されたＣＡＭデータのＣＡＭデータＵＳ0〜
ＵＳ2を参照して５ビットのＣＡＭ制御信号ＳＮ1〜ＳＮ
6を生成する論理回路である。即ち、この第３ＣＡＭ回
路１３は、図１８に示すようなＡＮＤ回路６１とＯＲ回
路６２とＮＯＲ回路６３とＮＯＴ回路６４とからなり、
これによってＣＡＭデータＵＳ0〜ＵＳ2は表４の真理値
表に示すような５ビットのＣＡＭ制御信号ＳＮ1〜ＳＮ6
に変換される。

【００８７】

【表４】

【００８８】逆変換回路１２は、図１９に示すように、
内部アドレスＩＮＴ17〜ＩＮＴ-1の上位３ビット（ＩＮ
Ｔ17〜ＩＮＴ15）と逆変換アドレスＩＮ17〜ＩＮ-1の上
位３ビット（ＩＮ17〜ＩＮ15）との対応関係を、第３Ｃ
ＡＭ回路１３から送られて来るＣＡＭ制御信号ＳＮ1〜
ＳＮ5に基づいて切り換えるものである。即ち、より具
体的には、例えば図２０に示すように、内部アドレスＩ
ＮＴ17〜ＩＮＴ15と逆変換アドレスＩＮ17〜ＩＮ15と
は、それぞれスリーステータスバッファ７１と通常のイ
ンバータからなるバッファ７２とを介して接続され、Ｃ
ＡＭ制御信号ＳＮ1〜ＳＮ5は、それぞれ各スリーステー
タスバッファ７１の制御端子に入力されるようになって
いる。なお、他のビットについては添え字が同じアドレ
ス同士がそのまま接続される。

【００８９】上記構成により、第１ＣＡＭ回路９のＣＡ
Ｍデータが設定操作を行われない既定値の場合には、表
１および表４から、ＣＡＭ制御信号ＳＮ1，ＳＮ5の値の
みが“１”となり、図１９および図２０に示すように、
内部アドレスＩＮＴ17〜ＩＮＴ15と逆変換アドレスＩＮ
17〜ＩＮ15の添え字が一致するもの同士がそのまま接続
される。また、第１ＣＡＭ回路９に表１に示した（１）
のパターンのＣＡＭデータが設定された場合にも、表４
に示すようにＣＡＭ制御信号ＳＮ1，ＳＮ5の値のみが
“１”となり既定値の場合と同じになる。この場合は、
最上位の内部アドレスＩＮＴ17のみが固定化されるの
で、内部アドレスカウンタ１ｃは通常どおりに使用する
ことができ、特に逆変換の必要がない。

【００９０】しかし、第１ＣＡＭ回路９に（２）のパタ
ーンのＣＡＭデータが設定された場合には、表４に示す
ようにＣＡＭ制御信号ＳＮ1，ＳＮ6の値のみが“１”と
なり、図１９および図２０に示すように、内部アドレス
ＩＮＴ15と逆変換アドレスＩＮ15はそのまま接続される
が、内部アドレスＩＮＴ17は逆変換アドレスＩＮ16に接
続され、固定化された内部アドレスＩＮＴ16は無視され
る。また、第１ＣＡＭ回路９に（３）のパターンのＣＡ
Ｍデータが設定された場合には、表４に示すようにＣＡ
Ｍ制御信号ＳＮ2，ＳＮ6の値のみが“１”となり、図１
９および図２０に示すように、内部アドレスＩＮＴ16が
逆変換アドレスＩＮ15に接続されると共に、内部アドレ
スＩＮＴ17が逆変換アドレスＩＮ16に接続され、固定化
された内部アドレスＩＮＴ15は無視される。

【００９１】さらに、第１ＣＡＭ回路９に表１に示した
（４）のパターンのＣＡＭデータが設定された場合に
は、表４に示すようにＣＡＭ制御信号ＳＮ1，ＳＮ6の値
のみが“１”となり、図１９および図２０に示すよう
に、内部アドレスＩＮＴ15と逆変換アドレスＩＮ15とは
そのまま接続されるが、内部アドレスＩＮＴ17が逆変換
アドレスＩＮ16に接続される。ただし、この場合には、
上位２ビットの内部アドレスＩＮＴ16，ＩＮＴ17が固定
化されるので、実質的な逆変換は行っていない。また、
第１ＣＡＭ回路９に（５）のパターンのＣＡＭデータが
設定された場合には、表４に示すようにＣＡＭ制御信号
ＳＮ2，ＳＮ6の値のみが“１”となり、図１９および図
２０に示すように、内部アドレスＩＮＴ16と逆変換アド
レスＩＮ15とが接続されると共に、内部アドレスＩＮＴ
17が逆変換アドレスＩＮ16に接続される。したがって、
固定化された内部アドレスＩＮＴ15は無視され、逆変換
アドレスＩＮ16は固定化された内部アドレスＩＮＴ17の
値に設定される。さらに、第１ＣＡＭ回路９に（６）の
パターンのＣＡＭデータが設定された場合には、表４に
示すようにＣＡＭ制御信号ＳＮ3，ＳＮ6の値のみが
“１”となり、図１９および図２０に示すように、内部
アドレスＩＮＴ17が逆変換アドレスＩＮ15，ＩＮ16に接
続される。この場合には、内部アドレスＩＮＴ15，ＩＮ
Ｔ16が固定化されるので、逆変換アドレスＩＮ15，ＩＮ
16に内部アドレスＩＮＴ17の値を供給している。

【００９２】上記逆変換アドレスＩＮ17〜ＩＮ-1は、少
なくともカウントに影響する部分については、外部アド
レスＡ17〜Ａ-1に対応するものとなるので、この逆変換
アドレスＩＮ17〜ＩＮ-1を内部アドレスカウンタ１ｃに
初期値として入力すれば、第２実施例の場合と同様に正
確な内部カウントアドレスを生成することができるよう
になる。また、本実施例では、実際に不揮発性半導体記
憶装置の内部で使用する内部アドレスＩＮＴ17〜ＩＮＴ
-1を用いて逆変換アドレスＩＮ17〜ＩＮ-1を生成するの
で使い勝手がよくなる。

【００９３】また、本実施例で用いるフラッシュメモリ
などでは、消去動作を消去ブロック１ａ単位で行うの
で、この消去ブロック１ａのサイズを例えば１６ｋバイ
トと３２ｋバイトの２種類用意しておき、この消去ブロ
ックサイズをＣＡＭ回路の１ビットのＣＡＭデータによ
って変更できるようにしてもよい。

【００９４】この場合、消去ブロックサイズが変更され
ると、内部アドレスカウンタ１ｃのカウント終了のカウ
ント数も変更する必要がある。このため、上記１ビット
のＣＡＭデータがＬレベルであれば、内部アドレスカウ
ンタ１ｃが１６ｋバイト分のカウントを行った後にカウ
ントを終了し１６ｋバイト分の消去ベリファイを完了さ
せると共に、このＣＡＭデータがＨレベルの場合には、
内部アドレスカウンタ１ｃが３２ｋバイト分のカウント
を行った後にカウントを終了し３２ｋバイト分の消去ベ
リファイを完了させるようにする。

【００９５】上記の場合、内部アドレスカウンタ１ｃ
は、実際には３２ｋバイト分以上のカウントを行うもの
であってもよい。ただし、ＣＡＭデータがＬレベルの場
合には、１６ｋバイト分のカウントが終了すると、カウ
ント終了信号を自動消去／書き込み制御回路１ｂに送り
次の消去動作を開始させ、ＣＡＭデータがＨレベルの場
合には、３２ｋバイト分のカウントが終了すると、カウ
ント終了信号を自動消去／書き込み制御回路１ｂに送り
次の消去動作を開始させるようにする。

【００９６】図２１は本発明の第４実施例を示すもので
あって、不揮発性半導体記憶装置の出力回路の構成を示
すブロック図である。なお、図１、図１６および図１７
に示した各実施例と同様の機能を有する構成部材には同
じ番号を付記して説明を省略する。

【００９７】本実施例は、第１実施例〜第３実施例のい
ずれの不揮発性半導体記憶装置についても実施可能とな
るものであり、メモリ部１のメモリセルから読み出した
データを、図２１に示すように、２個のスリーステータ
スバッファ８１，８２を用いて、第１ＣＡＭ回路９や第
２ＣＡＭ回路１０から読み出したＣＡＭデータと切り換
え、出力バッファ８３を介して出力用の電極パッドに出
力する回路が設けられている。スリーステータスバッフ
ァ８１の制御端子には、ＣＡＭデータ読出信号Ｂが入力
され、スリーステータスバッファ８２の制御端子には、
このＣＡＭデータ読出信号Ｂが反転して入力されるよう
になっている。また、ＣＡＭデータ読出信号Ｂは、外部
からの特殊なコマンドの入力や制御信号の特殊な組み合
わせによる入力があった場合にＨレベルとなり、通常時
はＬレベルとなる信号である。

【００９８】したがって、不揮発性半導体記憶装置をテ
ストモードなどの特殊なモードに切り換えれば、ＣＡＭ
データ読出信号ＢがＨレベルとなって、出力バッファ８
３からＣＡＭデータを外部に読み出すことができるの
で、メモリ容量の大きさやパッケージの種類などの情報
を知ることができる。そして、このようにＣＡＭデータ
を容易に読み出すことができれば、パッケージに製品品
番をマーキングする時などの煩雑になりがちな確認作業
を簡易化することができる。

【００９９】

【発明の効果】以上のように本発明の不揮発性半導体記
憶装置によれば、半導体の製造工程の最終段階などにお
いてＣＡＭデータ設定手段にＣＡＭデータを書き込むこ
とによりメモリセルの領域の一部を無効にし、不良メモ
リセルを含む半導体チップを良品として再生することが
できるようになる。しかも、このＣＡＭデータの設定に
より、機能の異なる製品やパッケージの異なる製品への
変更が容易になる。さらに、不要となった入力バッファ
を非活性化状態とすることにより、電力消費の無駄を排
除することができる。

【０１００】また、アドレスカウンタによって消去ベリ
ファイを行う自動消去／書き込み制御手段を備えた不揮
発性半導体記憶装置の場合にも、アドレスカウンタのカ
ウントアドレスを外部アドレスと内部アドレスの対応関
係の変更に対応させることができる。

【０１０１】さらに、設定されたＣＡＭデータを簡単に
読み出すことができるので、製造工程の管理が容易とな
る。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すものであって、不揮
発性半導体記憶装置の構成を示すブロック図である。

【図２】本発明の第１実施例を示すものであって、第１
ＣＡＭ回路のＣＡＭ制御信号ＳＭを生成する論理回路の
ブロック図である。

【図３】本発明の第１実施例を示すものであって、第１
ＣＡＭ回路のＣＡＭ制御信号ＳＭＰを生成する論理回路
のブロック図である。

【図４】本発明の第１実施例を示すものであって、アド
レス切換回路の機能を示す概念図である。

【図５】本発明の第１実施例を示すものであって、アド
レス切換回路の構成を示すブロック図である。

【図６】本発明の第１実施例を示すものであって、不揮
発性半導体記憶装置の２Ｍビット時における第１のメモ
リマップである。

【図７】本発明の第１実施例を示すものであって、不揮
発性半導体記憶装置の２Ｍビット時における第２のメモ
リマップである。

【図８】本発明の第１実施例を示すものであって、不揮
発性半導体記憶装置の２Ｍビット時における第３のメモ
リマップである。

【図９】本発明の第１実施例を示すものであって、不揮
発性半導体記憶装置の１Ｍビット時における第１のメモ
リマップである。

【図１０】本発明の第１実施例を示すものであって、不
揮発性半導体記憶装置の１Ｍビット時における第２のメ
モリマップである。

【図１１】本発明の第１実施例を示すものであって、不
揮発性半導体記憶装置の１Ｍビット時における第３のメ
モリマップである。

【図１２】本発明の第１実施例を示すものであって、ア
ドレスバッファの部分構成を示すブロック図である。

【図１３】本発明の第１実施例を示すものであって、不
揮発性半導体記憶装置の第１のパッケージを示す平面図
である。

【図１４】本発明の第１実施例を示すものであって、不
揮発性半導体記憶装置の第２のパッケージを示す平面図
である。

【図１５】本発明の第１実施例を示すものであって、不
揮発性半導体記憶装置の第３のパッケージを示す平面図
である。

【図１６】本発明の第２実施例を示すものであって、不
揮発性半導体記憶装置におけるメモリ部の構成を示すブ
ロック図である。

【図１７】本発明の第３実施例を示すものであって、不
揮発性半導体記憶装置におけるメモリ部の構成を示すブ
ロック図である。

【図１８】本発明の第３実施例を示すものであって、第
３ＣＡＭ回路の構成を示すブロック図である。

【図１９】本発明の第３実施例を示すものであって、逆
変換回路の機能を示す概念図である。

【図２０】本発明の第３実施例を示すものであって、逆
変換回路の構成を示すブロック図である。

【図２１】図２１は本発明の第４実施例を示すものであ
って、不揮発性半導体記憶装置の出力回路の構成を示す
ブロック図である。

【図２２】フラッシュメモリのメモリセルの構成を示す
回路図である。

【図２３】ＣＡＭ回路の構成を示す回路ブロック図であ
る。

【符号の説明】

１ａ消去ブロック１ｃ内部アドレスカウンタ１ｇカウントアドレス変換回路２アドレスバッファ３アドレス切換回路５入力バッファ９第１ＣＡＭ回路１０第２ＣＡＭ回路１２逆変換回路１３第３ＣＡＭ回路

Claims

【特許請求の範囲】

【請求項１】電気的にデータの書き換えが可能な不揮
発性半導体記憶装置において、外部から電気的に書き込まれたＣＡＭデータを不揮発性
記憶することができるＣＡＭデータ設定手段と、該ＣＡＭデータ設定手段に設定されたＣＡＭデータに基
づいて、外部から入力される外部アドレスに対応する内
部アドレスの一部の信号レベルを固定するアドレス固定
手段と、該ＣＡＭデータ設定手段に設定されたＣＡＭデータに基
づいて、外部から入力される外部アドレスの一部と内部
アドレスの一部との対応関係を切り換えるアドレス切換
手段とを備えた不揮発性半導体記憶装置。
【請求項２】前記ＣＡＭデータ設定手段に設定された
ＣＡＭデータに基づいて、外部から入力される外部信号
の一部に対応する内部信号の信号レベルを固定する信号
固定手段が設けられた請求項１記載の不揮発性半導体記
憶装置。
【請求項３】前記ＣＡＭデータ設定手段に設定された
ＣＡＭデータに基づいて、外部から外部信号を入力する
入力バッファの出力線の一部または全部と内部信号線の
一部または全部との接続関係を切り換える信号切換手段
が設けられた請求項１または請求項２記載の不揮発性半
導体記憶装置。
【請求項４】前記ＣＡＭデータ設定手段に設定された
ＣＡＭデータに基づいて、外部から入力される外部信号
の一部の入力バッファを非活性化状態にする入力バッフ
ァ非活性化手段が設けられた請求項１〜３のうちいずれ
かに記載の不揮発性半導体記憶装置。
【請求項５】前記不揮発性半導体記憶装置がアドレス
カウンタによってカウントされたカウントアドレスを用
いて消去ベリファイを行う自動消去／書き込み制御手段
を備えたものであり、かつ、前記ＣＡＭデータ設定手段に設定されたＣＡＭデータに
基づいて、該アドレスカウンタの各桁をカウントするカ
ウンタの桁の一部の信号レベルを固定すると共に、該信
号レベルを固定されたカウンタの桁を挟んで並ぶ両側の
カウンタ同士を桁を連続させて接続するアドレスカウン
タ変更手段が設けられた請求項１〜４のうちいずれかに
記載の不揮発性半導体記憶装置。
【請求項６】前記不揮発性半導体記憶装置がアドレス
カウンタによってカウントされたカウントアドレスを用
いて消去ベリファイを行う自動消去／書き込み制御手段
を備えたものであり、かつ、前記ＣＡＭデータ設定手段に設定されたＣＡＭデータに
基づいて、該アドレスカウンタが出力するカウント値の
一部とカウントアドレスの一部との対応関係を切り換え
ると共に、該カウント値に対応するカウントアドレスの
一部の信号レベルを固定するカウントアドレス変換手段
と、外部から入力される外部アドレスをカウント値の初期値
として該アドレスカウンタに入力する初期値入力手段と
が設けられた請求項１〜４のうちいずれかに記載の不揮
発性半導体記憶装置。
【請求項７】前記不揮発性半導体記憶装置がアドレス
カウンタによってカウントされたカウントアドレスを用
いて消去ベリファイを行う自動消去／書き込み制御手段
を備えたものであり、かつ、前記ＣＡＭデータ設定手段に設定されたＣＡＭデータに
基づいて、該アドレスカウンタが出力するカウント値の
一部とカウントアドレスの一部との対応関係を切り換え
ると共に、該カウント値に対応するカウントアドレスの
一部の信号レベルを固定するカウントアドレス変換手段
と、内部アドレスについてカウントアドレス変換手段の逆変
換を施してカウント値の初期値として該アドレスカウン
タに入力する初期値入力手段とが設けられた請求項１〜
４のうちいずれかに記載の不揮発性半導体記憶装置。
【請求項８】前記不揮発性半導体記憶装置がメモリセ
ルアレイを一定サイズごとの消去ブロックに分割したも
のであり、かつ、前記ＣＡＭデータ設定手段に設定されたＣＡＭデータに
基づいて、該消去ブロックのサイズを切り換える消去ブ
ロックサイズ切換手段が設けられた請求項１〜７のうち
いずれかに記載の不揮発性半導体記憶装置。
【請求項９】前記アドレスカウンタの最大アドレスサ
イズを切り換える最大アドレスサイズ切換手段が設けら
れた請求項５〜８のうちいずれかに記載の不揮発性半導
体記憶装置。
【請求項１０】前記ＣＡＭデータ設定手段に設定され
たＣＡＭデータを外部に読み出すＣＡＭデータ読出手段
が設けられた請求項１〜９のうちいずれかに記載の不揮
発性半導体記憶装置。