JP2006024342A - 不揮発性半導体記憶装置、不揮発性半導体記憶装置の書き込み方法、メモリカード及びicカード - Google Patents
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Abstract
【課題】大量のデータ処理を実現しつつ、セル面積の縮小を図る。
【解決手段】不揮発性半導体記憶装置は、第1のメモリセル1Mと、第1のメモリセル1Mへ書き込む第1のデータを転送する第1のスイッチ51Mと、第1のスイッチ51Mから出力された信号を保持するラッチ回路50Mと、ラッチ回路50Mから出力された信号を転送する第1のセレクタ33Mと、第1のセレクタ33Mから出力された信号を受ける第1のビット線BLと、第2のメモリセル1Sと、第2のメモリセル1Sへ書き込む第2のデータを転送する第2のスイッチ51Sと、第2のスイッチ51Sに接続された第2のセレクタ33Sと、第2のセレクタ33Sから出力された信号を受ける第2のビット線BLとを具備する。
【選択図】 図2
【解決手段】不揮発性半導体記憶装置は、第1のメモリセル1Mと、第1のメモリセル1Mへ書き込む第1のデータを転送する第1のスイッチ51Mと、第1のスイッチ51Mから出力された信号を保持するラッチ回路50Mと、ラッチ回路50Mから出力された信号を転送する第1のセレクタ33Mと、第1のセレクタ33Mから出力された信号を受ける第1のビット線BLと、第2のメモリセル1Sと、第2のメモリセル1Sへ書き込む第2のデータを転送する第2のスイッチ51Sと、第2のスイッチ51Sに接続された第2のセレクタ33Sと、第2のセレクタ33Sから出力された信号を受ける第2のビット線BLとを具備する。
【選択図】 図2
Description
本発明は、例えば、不揮発性半導体記憶装置、不揮発性半導体記憶装置の書き込み方法、メモリカード及びICカードに関する。
従来から、不揮発性の半導体メモリの一種として、電気的に一括又はブロック単位でデータの消去を行うことができるフラッシュメモリが提案されている。
このフラッシュメモリにおいて、ページ単位で書き込みを行う場合には、内部バスよりも多くのデータをメモリセルにセットする必要がある。例えば、内部バスが32ビットで、外部からのデータが32ビット×64ワード=2048ビットである場合、この2048ビットのデータは同一ワード線上にあり、このデータをメモリセルに一度に書き込まなければならない。このため、メモリセルにおける書き込み系回路には、多くのデータを保持するために、書き込み用のラッチ回路を備える必要があった(例えば、特許文献1の図2等参照)。しかし、書き込み用のラッチ回路を設けると、このラッチ回路の分だけセル面積が増大してしまう。
このように、従来の半導体記憶装置では、大量のデータ処理を実現しつつ、セル面積の縮小を図ることが困難であった。
特開平10−55688号公報
本発明は、大量のデータ処理を実現しつつ、セル面積の縮小を図ることが可能な不揮発性半導体記憶装置、不揮発性半導体記憶装置の書き込み方法、メモリカード及びICカードを提供する。
本発明は、前記課題を解決するために以下に示す手段を用いている。
本発明の第1の視点による不揮発性半導体記憶装置は、第1のメモリセルと、前記第1のメモリセルへ書き込む第1のデータを転送する第1のスイッチと、前記第1のスイッチから出力された信号を保持するラッチ回路と、前記ラッチ回路から出力された信号を転送する第1のセレクタと、前記第1のセレクタから出力された信号を受ける第1のビット線と、第2のメモリセルと、前記第2のメモリセルへ書き込む第2のデータを転送する第2のスイッチと、前記第2のスイッチに接続された第2のセレクタと、前記第2のセレクタから出力された信号を受ける第2のビット線とを具備することを特徴とする半導体記憶装置。
本発明の第2の視点による不揮発性半導体記憶装置の書き込み方法は、第1のメモリセルと第2のメモリセルとを有する不揮発性半導体装置の書き込み方法であって、前記第1のメモリセルの書き込み方法は、第1のデータを第1のスイッチが転送する工程と、前記第1のスイッチから出力された信号をラッチ回路が保持する工程と、前記ラッチ回路で保持された信号を前記第1のメモリセルに書き込む工程とを具備し、前記第2のメモリセルの書き込み方法は、第2のデータを第2のスイッチが転送する工程と、前記第2のスイッチから出力された信号をラッチせずに第2のメモリセルに直接書き込む工程とを具備する。
本発明によれば、大量のデータ処理を実現しつつ、セル面積の縮小を図ることが可能な不揮発性半導体記憶装置、不揮発性半導体記憶装置の書き込み方法、メモリカード及びICカードを提供できる。
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
[第1の実施形態]
(1)不揮発性半導体記憶装置の概要
図1は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の半導体チップの概略的なブロック図を示す。以下に、第1の実施形態に係る不揮発性半導体記憶装置の概要について説明する。
(1)不揮発性半導体記憶装置の概要
図1は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の半導体チップの概略的なブロック図を示す。以下に、第1の実施形態に係る不揮発性半導体記憶装置の概要について説明する。
図1に示すように、第1の実施形態に係る不揮発性半導体記憶装置の半導体チップは、第1の領域Aと第2の領域Bとを具備する。
前記第1の領域Aは、第1のメモリセルアレイ10M、第1の書き込み回路20M、第1の読み出し回路30M、デコーダ40aM,40bM,40cMを含むグループGPxy(x=1,2,3,…m、y=1,2,3,…n)を複数個有している。
前記第2の領域Bは、第2のメモリセルアレイ10S、第2の書き込み回路20S、第2の読み出し回路30S、デコーダ40aS,40bS,40cSを含むグループGPを有している。
前記第1の書き込み回路20M及び前記第1の読み出し回路30Mは、第1のメモリセルアレイ10Mのセルに対する書き込み及び読み出し動作に使用される。前記第2の書き込み回路20S及び前記第2の読み出し回路30Sは、第2のメモリセルアレイ10Sのセルに対する書き込み及び読み出し動作に使用される。前記デコーダ40aM,40aSは、第1及び第2のメモリセルアレイ10M,10Sのセルの選択にそれぞれ使用される。前記デコーダ40bM,40bSは、第1及び第2の書き込み回路20M,20Sの後述するライトセレクタ33M,33Sの選択にそれぞれ使用される。前記デコーダ40cM,40cSは、第1及び第2の読み出し回路30M,30Sの後述するリードセレクタ29M,29Sの選択にそれぞれ使用される。
図2(a)は、図1の半導体チップの第1の領域の1グループGPxyの概略的な回路図を示す。図2(b)は、図1の半導体チップの第2の領域の1グループGPの概略的な回路図を示す。以下に、第1及び第2の領域の1グループGPxy,GPの概要について説明する。
図2(a)及び(b)に示すように、第1のメモリセルアレイ10Mは、複数の第1のメモリセル1Mを有し、第2のメモリセルアレイ10Sは、複数の第2のメモリセル1Sを有する。ここで、複数の第1のメモリセル1Mの構成はそれぞれ同じであり、複数の第2のメモリセル1Sの構成はそれぞれ同じである。
第1の書き込み回路20Mは、ライトセレクタ33M、ライト禁止回路37M、ラッチ回路50M、書き込み用スイッチ51M、及びインバータ52Mを有する。一方、第2の書き込み回路20Sは、ライトセレクタ33S、ライト禁止回路37S、書き込み用スイッチ51S、及びインバータ52Sを有する。従って、第1の書き込み回路20Mはラッチ回路50Mを備えているが、第2の書き込み回路20Sはラッチ回路を備えていない。
第1の読み出し回路30Mは、センスアンプ回路27M、リードセレクタ29M、及びアイソレーショントランジスタ31Mを有する。同様に、第2の読み出し回路30Sは、センスアンプ回路27S、リードセレクタ29S、及びアイソレーショントランジスタ31Sを有する。
尚、図2(a)に示すように、それぞれのグループGPxyは、複数のブロック、例えば256個のブロックBK1乃至BK256を有する。それぞれのブロックBKa(a=1,2,3,…256)は、第1のメモリセルアレイ10M、第1の書き込み回路20M、第1の読み出し回路30Mを有する。ブロックBKa内の第1のメモリセルアレイ10Mは、それぞれ同じ回路構成を有している。ブロックBKa内の第1の書き込み回路20Mは、それぞれ同じ回路構成を有している。ブロックBKa内の第1の読み出し回路30Mは、それぞれ同じ回路構成を有している。
また、図2(b)に示すように、グループGPは、複数のブロック、例えば2個のブロックBK1及びBK2を有する。それぞれのブロックBKb(b=1,2)は、第2のメモリセルアレイ10S、第2の書き込み回路20S、第2の読み出し回路30Sを有する。ブロックBKb内の第2のメモリセルアレイ10Sは、それぞれ同じ回路構成を有している。ブロックBKb内の第2の書き込み回路20Sは、それぞれ同じ回路構成を有している。ブロックBKb内の第2の読み出し回路30Sは、それぞれ同じ回路構成を有している。
そして、1ブロックBKaは、例えば4本のビット線BLで構成され、1ブロックBKbは、例えば4本のビット線BLで構成される。このビット線BLは、グローバルビット線WGBL,ZGBLとローカルビット線LBLとを有し、2重ビット線構造となっている。ローカルビット線LBLはセル毎に使用され、グローバルビット線WGBL,ZGBLは複数のセルで共有して使用されている。
図2(a)に示すように、書き込み用グローバルビット線WGBLは書き込み回路20Mに接続され、読み出し用グローバルビット線ZGBLは読み出し回路30Mに接続され、ローカルビット線LBLはグローバルビット線WGBL,ZGBL及びメモリセル1Mに接続されている。書き込み用グローバルビット線WGBLは、書き込み端子Din上の書き込みデータを、ライトセレクタ33Mを介してメモリセル1Mに送る。読み出し用グローバルビット線ZGBLは、読み出しデータを、リードセレクタ29Mを介してセンスアンプ27Mに送る。
図2(b)に示すように、書き込み用グローバルビット線WGBLは書き込み回路20Sに接続され、読み出し用グローバルビット線ZGBLは読み出し回路30Sに接続され、ローカルビット線LBLはグローバルビット線WGBL,ZGBL及びメモリセル1Sに接続されている。書き込み用グローバルビット線WGBLは、書き込み端子Din上の書き込みデータを、ライトセレクタ33Sを介してメモリセル1Sに送る。読み出し用グローバルビット線ZGBLは、読み出しデータを、リードセレクタ29Sを介してセンスアンプ27Sに送る。
ここで、第1のメモリセルアレイ10Mは、例えば、256ブロックBK1乃至BK256を有し、合計で1024本のビット線BLを有する。第1のメモリセルアレイ10Mは、例えば16メガビットの記憶容量を有し、数十〜数百万個に及ぶメモリセル1Mを備える。
一方、第2のメモリセルアレイ10Sは、例えば、2ブロックBK1及びBK2を有し、合計で8本のビット線BLを有する。第2のメモリセルアレイ10Sは、数ビット(例えば30ビット)存在する。また、書き込み回路20Sにラッチ回路を備えないので、第2のメモリセルアレイ10Sには、書き込みデータが保持されずに、1ビット毎に直接書き込まれる。
また、第2のメモリセルアレイ10Sは、例えば、第1のメモリセルアレイ10Mよりも記憶容量が小さい。そして、第2のメモリセルアレイ10Sは、例えば、以下のように、(a)不良アドレス記憶回路や、(b)レジスタ回路として使用される。
まず、第2のメモリセルアレイ10Sが、(a)不良アドレス記憶回路として使用される場合について説明する。半導体チップには、通常使用するメモリセル(第1のメモリセルアレイ10M)とは別に、予備のリダンダントセルを備えることがある。これは、第1のメモリセルアレイ10Mのいくつかの第1のメモリセル1Mが不良になったとき、不良となったいくつかの第1のメモリセル1Mをリダンダントセルに置き換えるためであり、いわゆるリダンダンシ技術と呼ばれるものである。このリダンダンシ技術において、例えば、不良となったいくつかの第1のメモリセル1Mを特定するには、不良アドレスを特定しなければならない。これは、不良アドレスが不明であると、リダンダントセルへの置き換えができないためである。そこで、この不良アドレスが、第2のメモリセルアレイ10Sに記憶される。このように、本実施形態における第2のメモリセルアレイ10Sは、不良セルと置き換えるための置き換えセルとして使用するのではなく、不良となったいくつかの第1のメモリセル1Mのアドレスを記憶する不良アドレス記憶回路として使用する場合がある。
次に、第2のメモリセルアレイ10Sが、(b)レジスタ回路として使用される場合について説明する。レジスタ回路は、例えばマイクロプロセッサの内部に設けられ、データやアドレスを一時的に保存しておくために用いる小容量メモリである。例えば、マイクロプロセッサを構成するハードウエア機能毎に、特定の目的のために使用されるレジスタ回路がある。このレジスタ回路に格納されるデータの意味は、対応するハードウエア機能によって一意に決まる。本実施形態に係る不揮発性半導体記憶装置や例えばCPU(中央処理装置)などを搭載したLSI(Large-Scale Integration:大規模集積回路)において、本実施形態における第2のメモリセルアレイ10Sは、前記不揮発性半導体記憶装置以外の回路のデータ(例えば、前記CPUの演算途中の結果など)を一時的に記憶するなど、不揮発性半導体記憶装置以外のLSI内の機能を設定するレジスタ回路として使用する場合がある。尚、例えば、ユーザが、フラッシュマクロの書き込み禁止の設定を、レジスタ回路に記憶しておく場合がある。
(2)第1のメモリセル及びその周辺回路
図3は、本発明の第1の実施形態に係る2トランジスタ型の第1のメモリセル及びその周辺回路の構成図を示す。以下に、第1の実施形態に係る第1のメモリセル及びその周辺回路について説明する。但し、以下の説明を簡単にするために、一部の回路を省略している。
図3は、本発明の第1の実施形態に係る2トランジスタ型の第1のメモリセル及びその周辺回路の構成図を示す。以下に、第1の実施形態に係る第1のメモリセル及びその周辺回路について説明する。但し、以下の説明を簡単にするために、一部の回路を省略している。
図3に示すように、第1のメモリセル1Mの周辺には、センスアンプ回路27M、リードセレクタ29M、アイソレーショントランジスタ31M、ライトセレクタ33M、ライト禁止回路37M、ライトデコーダ39M、セレクトゲートデコーダ45M、ラッチ回路50M、書き込み用スイッチ51M、及びインバータ52Mが設けられている。
前記第1のメモリセル1Mは、2トランジスタ型のフラッシュメモリセルであり、選択トランジスタ3Mとこの選択トランジスタ3Mと直列接続されたセルトランジスタ5Mとを有する。
前記選択トランジスタ3Mは、通常のトランジスタである。この選択トランジスタ3Mにおいて、ソースはソース線SLiに接続され、ドレインはセルトランジスタ5Mのソースに接続され、ゲートはセレクトゲート線SGMiに接続される。
前記セルトランジスタ5Mは、浮遊ゲート(電荷蓄積層)FGと制御ゲートCGとを有する。このセルトランジスタ5Mにおいて、ドレインはローカルビット線LBLiに接続され、ゲートはワード線WLMiに接続される。
前記セレクトゲート線SGMiはセレクトゲートデコーダ45Mに接続され、前記ワード線WLMiはライトデコーダ39Mに接続される。
前記ローカルビット線LBLiは、リードセレクタ29Mの電流経路の一端に接続され、このリードセレクタ29Mの電流経路の他端は、読み出し用グローバルビット線ZGBLiに接続される。また、前記ローカルビット線LBLiは、ライトセレクタ33Mの電流経路の一端に接続され、このライトセレクタ33Mの電流経路の他端は、書き込み用グルーバルビット線WGBLiに接続される。さらに、前記ローカルビット線LBLiは、ライト禁止回路37Mの電流経路の一端に接続され、このライト禁止回路37Mの電流経路の他端は、インヒビット線IBLiに接続される。
前記読み出し用グローバルビット線ZGBLiは、アイソレーショントランジスタ31Mを介して、センスアンプ回路27Mに接続される。
前記書き込み用グローバルビット線WGBLiは、ラッチ回路50Mに接続される。このラッチ回路50Mは書き込み用スイッチ51Mに接続され、この書き込み用スイッチ51Mの一端はインバータ52Mの出力端に接続される。書き込み用スイッチ51Mは並列接続された2つのトランジスタ(例えばPMOSトランジスタとNMOSトランジスタ)で構成され、一方のトランジスタの電流経路の両端が他方のトランジスタの電流経路の両端に接続されている。
このような第1のメモリセル1Mの周辺回路において、前記リードセレクタ29Mのゲートには、読み出し用カラムセレクト信号ZHiが供給される。そして、読み出し動作時、読み出し用カラムセレクト信号ZHiが、例えば、“H”レベルとなったとき、リードセレクタ29Mはオンし、ローカルビット線LBLiは選択される。反対に、読み出し用カラムセレクト信号ZHiが、例えば、“L”レベルとなったとき、リードセレクタ29Mはオフし、ローカルビット線LBLiは非選択となる。
前記ライトセレクタ33Mのゲートには、書き込み用カラムセレクト信号WHiが供給される。そして、書き込み動作時、書き込み用カラムセレクト信号WHiが、例えば、“H”レベルとなったとき、ライトセレクタ33Mはオンし、ローカルビット線LBLiは選択される。反対に、書き込み用カラムセレクト信号WHiが、例えば、“L”レベルとなったとき、ライトセレクタ33Mはオフし、ローカルビット線LBLiは非選択となる。
前記ライト禁止回路37Mは、ライト禁止電圧PIiをローカルビット線LBLiに与える。ライト禁止回路37Mのゲートには、ライト禁止セレクト信号WPIiが供給される。書き込み動作時においてライトセレクタ33Mがオフした時、ライト禁止セレクト信号WPIiは、例えば、“H”レベルとなり、ライト禁止回路37Mをオンさせる。ライト禁止回路37Mがオンすることによって、非選択のローカルビット線LBLiには、ライト禁止電圧PIiが供給される。ライト禁止電圧PIiは、セルトランジスタ5Mのしきい値を変化させない電圧であれば良く、例えば、データ“1”を書き込む時の電圧と同じでよい。本例では、0Vである。
前記アイソレーショントランジスタ31Mは、高耐圧型トランジスタであり、そのゲートにはアイソレーション信号Diが供給される。そして、このアイソレーション信号Diは、高電圧を用いる動作の時、例えば、消去動作、及び書き込み動作の時に“L”レベルとなり、アイソレーショントランジスタ31Mをオフさせる。このように、アイソレーショントランジスタ31Mがオフすることで、センスアンプ回路27Mに高電圧が印加されることを防ぐ。
前記センスアンプ回路27Mは、第1のメモリセル1Mから読み出し用グローバルビット線ZGBLiに読み出されたデータを増幅する。
前記ラッチ回路50Mは、例えば2つのインバータで構成され、書き込み端子Din上の書き込みデータをラッチ(保持)する。この書き込みデータのラッチ回路50Mへの入力は、書き込み用スイッチ51Mをオン又はオフすることで制御される。この書き込み用スイッチ51Mは、活性化信号ACTを用いて制御され、書き込みデータを転送する。
前記セレクトゲートデコーダ45Mは、読み出し動作時、アドレス信号をデコードし、セレクトゲート線SGMiの選択/非選択を決定する。セレクトゲート線SGMiの電位が“H”レベルになると、セレクトゲート線SGMiが選択され、反対に、セレクトゲート線SGNiの電位が“L”レベルになると、セレクトゲート線SGMiは非選択となる。
前記ライトデコーダ39Mは、書き込み動作時、アドレス信号をデコードし、ワード線WLMiの選択/非選択を決定する。ワード線WLMiの電位が“H”レベル、例えば、書き込み電位VPP(例えば、12V)になると、ワード線WLMiが選択され、反対に、ワード線WLMiの電位が“L”レベル、例えば、0Vになると、ワード線WLMiは非選択となる。
(3)第2のメモリセル及びその周辺回路
図4は、本発明の第1の実施形態に係る2トランジスタ型の第2のメモリセル及びその周辺回路の構成図を示す。以下に、第1の実施形態に係る第2のメモリセル及びその周辺回路について説明する。但し、以下の説明を簡単にするために、一部の回路を省略している。
図4は、本発明の第1の実施形態に係る2トランジスタ型の第2のメモリセル及びその周辺回路の構成図を示す。以下に、第1の実施形態に係る第2のメモリセル及びその周辺回路について説明する。但し、以下の説明を簡単にするために、一部の回路を省略している。
図4に示すように、第2のメモリセル1Sの周辺には、センスアンプ回路27S、リードセレクタ29S、アイソレーショントランジスタ31S、ライトセレクタ33S、ライト禁止回路37S、ライトデコーダ39S、セレクトゲートデコーダ45S、書き込み用スイッチ51S、及びインバータ52Sが設けられている。
すなわち、第2のメモリセル1Sの周辺回路において、上記第1のメモリセル1Mの周辺回路と異なる点は、書き込み用のラッチ回路を設けない点である。従って、書き込み端子Din上のデータが入力される書き込み用スイッチ51Mは、書き込み用グローバルビット線WGBLjに直接接続されている。これらの点以外については、第2のメモリセル1S及びその周辺回路において、上記第1のメモリセル1M及びその周辺回路と同様の構成及び動作をするため、説明は省略する。
尚、上記第1のメモリセル1Mでは、ページ単位での大容量のデータ処理が要求されるが、第2のメモリセル1Sでは、ページ単位での書き込みは行わない。このため、第2のメモリセル1Sには、書き込み用のラッチ回路は必要とならない。
(4)読み出し動作/書き込み動作/消去動作
次に、読み出し動作/書き込み動作/消去動作の概略について説明する。尚、この説明では、第1及び第2のメモリセル1M,1Sの両方の動作を説明するため、参照符号における“M”や“S”等の記号は省略する。
次に、読み出し動作/書き込み動作/消去動作の概略について説明する。尚、この説明では、第1及び第2のメモリセル1M,1Sの両方の動作を説明するため、参照符号における“M”や“S”等の記号は省略する。
(読み出し動作)
図5(a)及び(b)は、本発明の第1の実施形態に係る読み出し動作を説明するための図である。
図5(a)及び(b)は、本発明の第1の実施形態に係る読み出し動作を説明するための図である。
データ読み出し時、データを読み出したいメモリセル1を選択する。メモリセル1は、セレクトゲート線SGの電位を制御することで選択する。例えば、図5(a)に示すように、セレクトゲート線SGの電位が“H”レベルになると選択トランジスタ3がオンし、そのメモリセル1は選択される。反対に、セレクトゲート線SGの電位が“L”であれば選択トランジスタ3はオフし、そのメモリセル1は非選択となる。
データ読み出し時、図5(a)に示すように、全てのワード線WLの電位Vwlは“L”レベル、例えば、0Vにされる。このとき、セルトランジスタ5のしきい値Vthcellがワード線WLの電位Vwl未満、例えば、“Vthcell<0V”であれば、セルトランジスタ5はオン状態となる(図5(b)参照)。反対に、しきい値Vthcellがワード線WLの電位Vwlを超える、例えば、“Vthcell>0V”であれば、セルトランジスタ5はオフ状態となる(図5(b)参照)。選択トランジスタ3がオンしたとき、ビット線BLとソース線SLとの間に流れる電流量は、セルトランジスタ5がオン状態であるかオフ状態であるかに応じて変化する。この変化を、例えばセンスアンプ回路27で検知し、読み出したデータが“1”であるか“0”であるかが判断される。
尚、ここでは、“Vthcell<0V”のときのデータを“1”とし、“Vthcell>0V”のときのデータを“0”とする。
(書き込み動作)
データ書き込み時、データを書き込みたいメモリセル1を選択する。メモリセル1は、ワード線WLの電位を制御することで選択する。例えば、ワード線WLの電位を書き込み電位VPP(例えば、12V)とすると、そのワード線WLに接続されたメモリセル1は選択される。反対に、ワード線WLの電位を“L”(例えば、0V)とすると、そのワード線WLに接続されたメモリセル1は非選択となる。
データ書き込み時、データを書き込みたいメモリセル1を選択する。メモリセル1は、ワード線WLの電位を制御することで選択する。例えば、ワード線WLの電位を書き込み電位VPP(例えば、12V)とすると、そのワード線WLに接続されたメモリセル1は選択される。反対に、ワード線WLの電位を“L”(例えば、0V)とすると、そのワード線WLに接続されたメモリセル1は非選択となる。
データ書き込み時、セレクトゲート線SGは、メモリセル1の選択には使用しない。データ書き込み時、全てのセレクトゲート線SGの電位は、負電位VBB、例えば、−8Vにされる。この結果、全ての選択トランジスタ3はオフ状態となる。
書き込みデータは、ビット線BLからメモリセル1に与えられる。書き込みデータが“1”であるときは、ビット線BLの電位は“1”レベル(例えば、0V)となり、セルトランジスタ5のドレインの電位は0Vとなる。書き込み選択されたメモリセル1のセルトランジスタ5のゲートの電位は12Vであるから、書き込み選択されたセルトランジスタ5のゲートの電位とドレイン及びチャネルの電位との電位差は12Vとなる。
反対に、書き込みデータが“0”であるときは、ビット線BLの電位は“0”レベル(例えば、−8V)となり、セルトランジスタ5のドレイン及びチャネルの電位は−8Vとなる。書き込み選択されたセルトランジスタ5のゲートの電位とドレイン及びチャネルの電位との電位差は、20Vとなる。
ここで、セルトランジスタ5の特性を、20Vの電位差ではFN(Fowler-Nordheim)トンネル電流が浮遊ゲートFGに向かって流れ、反対に、12Vの電位差では流れないように設定しておけば、“1”データと“0”データとを書き分けることができる。本例では、書き込みデータが“1”のとき、電子が浮遊ゲートFGに注入されないので、セルトランジスタ5は“Vthcell<0V”を保つ。反対に、書き込みデータが“0”のとき、電子が浮遊ゲートFGに注入されるので、セルトランジスタ5は“Vthcell>0V”となる。
尚、上述する書き込み動作において、第1の書き込み回路20Mはラッチ回路50Mを有する。このため、書き込みデータは、ラッチ回路50Mで一旦ラッチされた後、ライトセレクタ33Mによって転送され、第1のメモリセル1Mに書き込まれる。
一方、第2の書き込み回路20Sはラッチ回路を有しない。このため、書き込みデータは、ラッチされずに、ライトセレクタ33Sによって転送され、第2のメモリセル1Sに直接書き込まれる。ここで、書き込みデータは、第2のメモリセル1Sが選択されると、自動的にセットされる。すなわち、活性化信号ACTが書き込み回路(書き込み用スイッチ51M、インバータ52M)に入力される。
(消去動作)
データ消去時、データを消去したいメモリセル1を選択する。メモリセル1は、ワード線WLの電位を制御することで選択する。例えば、ワード線WLの電位を負電位VBB、例えば、−8Vとすると、そのワード線WLに接続されたメモリセル1は選択される。一方、ワード線WLをフローティングにすると、そのワード線WLに接続されたメモリセル1は非選択となる。
データ消去時、データを消去したいメモリセル1を選択する。メモリセル1は、ワード線WLの電位を制御することで選択する。例えば、ワード線WLの電位を負電位VBB、例えば、−8Vとすると、そのワード線WLに接続されたメモリセル1は選択される。一方、ワード線WLをフローティングにすると、そのワード線WLに接続されたメモリセル1は非選択となる。
データ消去時、セレクトゲート線SGは、メモリセル1の選択には使用しない。データ消去時、全てのセレクトゲート線SGは、フローティングにされる。
データ消去時、選択トランジスタ3、及びセルトランジスタ5が形成されるウェル領域の電位は、消去電位VEE、例えば、20Vとされる。消去選択されたセルトランジスタ5のゲート電位は−8Vであるから、消去選択されたセルトランジスタ5のゲートの電位とチャネル(ウェル領域)の電位との電位差は28Vとなる。
一方、非選択セルトランジスタ5のゲートはフローティングであるから、非選択セルトランジスタ5のゲート電位は、ウェル領域とのカップリングによってウェル領域と同じ20Vとなる。非選択セルトランジスタ5のゲートとチャネル(ウェル領域)との間には電位差が無い。
従って、28Vの電位差をゲートとチャネル(ウェル領域)との間に生じたセルトランジスタ5においては、ウェル領域に向かってFNトンネル電流が流れ、セルトランジスタ5は“Vthcell<0V”となる。データは“1”であり、データは消去されたことになる。ゲートとチャネル(ウェル領域)との間に電位差が無いセルトランジスタ5においては、FNトンネル電流が流れないので、データ“1”、又はデータ“0”を保つ。
以上のような本発明の第1の実施形態によれば、大容量が必要とされる第1のメモリセルアレイ10Mと小容量で十分な第2のメモリセルアレイ10Sとに分け、第1のメモリセルアレイ10Mの第1の書き込み回路20Mにはラッチ回路50Mを備えるが、第2のメモリセルアレイ10Sの第2の書き込み回路20Sには書き込み用のラッチ回路が備えない。このため、第1のメモリセルアレイ10Mでは、ラッチ回路50Mでデータを保持することで、ページ単位で書き込む場合等の大容量のデータ処理を実現しつつ、第2のメモリセルアレイ10Sでは、ラッチ回路を備えた場合と比べてセル面積を縮小することが可能である。さらに、第2のメモリセルアレイ10Sでは、ラッチ回路を設けた場合と比べて、消費電流を減少でき、書き込み速度も向上できる。
[第2の実施形態]
第2の実施形態は、第1及び第2のメモリセルアレイの双方に1トランジスタ型メモリセルを備えた例である。
第2の実施形態は、第1及び第2のメモリセルアレイの双方に1トランジスタ型メモリセルを備えた例である。
(1)第1及び第2のメモリセルとそれらの周辺回路
図6は、本発明の第2の実施形態に係る1トランジスタ型の第1のメモリセル及びその周辺回路の構成図を示す。図7は、本発明の第2の実施形態に係る1トランジスタ型の第2のメモリセル及びその周辺回路の構成図を示す。以下に、第2の実施形態に係る第1及び第2のメモリセルとそれらの周辺回路について説明する。
図6は、本発明の第2の実施形態に係る1トランジスタ型の第1のメモリセル及びその周辺回路の構成図を示す。図7は、本発明の第2の実施形態に係る1トランジスタ型の第2のメモリセル及びその周辺回路の構成図を示す。以下に、第2の実施形態に係る第1及び第2のメモリセルとそれらの周辺回路について説明する。
図6及び図7に示すように、第2の実施形態において、第1の実施形態と異なる点は、1トランジスタ型メモリセルである点、ライト禁止回路及びセレクトゲートデコーダを設けない点である。
具体的には、第2の実施形態のメモリセル1M,1Sは、1トランジスタ型のフラッシュメモリセルであり、選択トランジスタは設けずにセルトランジスタ5M,5Sで構成されている。このため、選択トランジスタを制御するセレクトゲートデコーダは設けなくてもよい。ここで、1トランジスタ型メモリセルは、浮遊ゲートFGに電子を注入するか否かでしきい値を変え、このしきい値の変化に応じて“0”か“1”かのデータを記憶する。
また、ローカルビット線LBLに接続するライト禁止回路を設けていない。これは、1トランジスタ型メモリセルの場合、書き込み時に、非選択メモリセルにおいて、メモリセルのドレインがフローティング状態になっても、誤書き込みが起こらないからである。
(2)読み出し動作
図8(a)及び(b)は、本発明の第2の実施形態に係る読み出し動作を説明するための図である。
図8(a)及び(b)は、本発明の第2の実施形態に係る読み出し動作を説明するための図である。
データ読み出し時、データを読み出したいメモリセル1は、ワード線WLを用いて選択される。図8(a)に示すように、選択されたワード線WLの電位Vwlは、所定の正電位、例えば3Vに設定し、非選択のワード線WLの電位Vwlは、“L”レベル、例えば0Vにされる。このとき、セルトランジスタ5のしきい値Vthcellがワード線WLの電位Vwl未満、例えば、“Vthcell<Vwl”であれば、セルトランジスタ5はオン状態となる(図8(b)参照)。反対に、しきい値Vthcellがワード線WLの電位Vwlを超える、例えば、“Vthcell>Vwl”であれば、セルトランジスタ5はオフ状態となる(図8(b)参照)。ここで、ビット線BLとソース線SLとの間に流れる電流量は、セルトランジスタ5がオン状態であるかオフ状態であるかに応じて変化する。この変化を、例えばセンスアンプ回路27で検知し、読み出したデータが“1”であるか“0”であるかが判断される。
尚、ここでは、“Vthcell<Vwl”のときのデータを“1”とし、“Vthcell>Vwl”のときのデータを“0”とする。
以上のような本発明の第2の実施形態によれば、上記第1の実施形態と同様の効果を得ることができる。
さらに、メモリセル1M,1Sを1トランジスタ型にすることで、セル面積をさらに縮小することが可能である。
[第3の実施形態]
第3の実施形態では、第1のメモリセルと第2のメモリセルとで異なるメモリセル構造にした例である。
第3の実施形態では、第1のメモリセルと第2のメモリセルとで異なるメモリセル構造にした例である。
すなわち、第1のメモリセル1Mは、大容量データを扱うため書き込み速度が要求されるので、1トランジスタ型に比べてデータ書き込み速度が速い2トランジスタ型を採用し、第2のメモリセル1Sは、小容量データを扱うため書き込み速度がそれほど要求されないので、2トランジスタ型に比べてレイアウト面積を縮小できる1トランジスタ型を採用する。
ここで、2トランジスタ型メモリセルが、1トランジスタ型メモリセルに比べてデータ書き込み速度が速いのは、次の理由による。
1トランジスタ型メモリセルは、通常、“1”データのしきい値分布、及び“0”データのしきい値分布を、それぞれ0V以上の正電位とする(図8(b)参照)。このため、“1”データのしきい値分布ΔVthcellは、“非選択ワード線電位(例えば、0V)<ΔVthcell<選択ワード線電位(例えば、3V)”の狭い範囲に厳密に調整しなければならない。このため、書き込みシーケンスにおいては、ベリファイ読み出しを繰り返し、“1”データのしきい値分布ΔVthcellを、上記狭い範囲内に追い込んでいく。具体的には、書き込みシーケンスは、次の3工程で構成される。
(1)プリプログラム工程(全てのメモリセルの浮遊ゲートに電荷を注入し、全てのメモリセルのデータを“0”に揃える)
(2)消去工程(全てのメモリセルの浮遊ゲートから電荷を抜き、全てのメモリセルのデータを“1”にする)
(3)プログラム工程(データ“0”を書き込むメモリセルの浮遊ゲートにのみ、電荷を注入する)
前記消去工程及び前記プログラム工程は、ベリファイ読み出しを行い、しきい値をベリファイしながら行う。これは、“1”データのしきい値分布を上記狭い範囲内に追い込んでいくためである。さらに、前記消去工程は、過消去(over erase)を回避するために、セルフコンバージェンスを行い、しきい値を、例えば、非選択ワード線電位においてオフするレベルまで戻す必要がある。このようなことから、1トランジスタ型メモリセルは、データ書き込みに時間がかかる。
(2)消去工程(全てのメモリセルの浮遊ゲートから電荷を抜き、全てのメモリセルのデータを“1”にする)
(3)プログラム工程(データ“0”を書き込むメモリセルの浮遊ゲートにのみ、電荷を注入する)
前記消去工程及び前記プログラム工程は、ベリファイ読み出しを行い、しきい値をベリファイしながら行う。これは、“1”データのしきい値分布を上記狭い範囲内に追い込んでいくためである。さらに、前記消去工程は、過消去(over erase)を回避するために、セルフコンバージェンスを行い、しきい値を、例えば、非選択ワード線電位においてオフするレベルまで戻す必要がある。このようなことから、1トランジスタ型メモリセルは、データ書き込みに時間がかかる。
これに対して、2トランジスタ型メモリセルの書き込みシーケンスは、次の2工程で構成される。
(1)消去工程
(2)プログラム工程
2トランジスタ型メモリセルは、メモリセルの選択及び非選択を、選択トランジスタが行う。従って、“1”データのしきい値分布は、読み出し時のワード線電位、例えば、0V以下の負電位とし、“0”データのしきい値分布は、読み出し時のワード線電位、例えば、0V以上の正電位とすればよい(図5(b)参照)。特に、“1”データのしきい値分布ΔVthcellは、1トランジスタ型メモリセルのように狭い範囲に厳密に調整する必要はなく、単純に、“ΔVthcell<読み出し時のワード線電位(例えば、0V)”にすればよい。このため、消去工程時の2トランジスタ型メモリセルのベリファイ読み出しは、メモリセルのしきい値が読み出し時のワード線電位以下になったか否かだけが判断されればよい。1トランジスタ型メモリセルのように、メモリセルのしきい値が選択ワード線電位以下になったこと、かつ、メモリセルのしきい値が非選択ワード線電位以上なったことの2つを判断する必要は無い。さらに、2トランジスタ型メモリセルは過消去も無いので、セルフコンバージェンスも実行しなくてよい。このようなことから、2トランジスタ型メモリセルは、1トランジスタ型メモリセルに比べてデータ書き込み速度が速い。
(2)プログラム工程
2トランジスタ型メモリセルは、メモリセルの選択及び非選択を、選択トランジスタが行う。従って、“1”データのしきい値分布は、読み出し時のワード線電位、例えば、0V以下の負電位とし、“0”データのしきい値分布は、読み出し時のワード線電位、例えば、0V以上の正電位とすればよい(図5(b)参照)。特に、“1”データのしきい値分布ΔVthcellは、1トランジスタ型メモリセルのように狭い範囲に厳密に調整する必要はなく、単純に、“ΔVthcell<読み出し時のワード線電位(例えば、0V)”にすればよい。このため、消去工程時の2トランジスタ型メモリセルのベリファイ読み出しは、メモリセルのしきい値が読み出し時のワード線電位以下になったか否かだけが判断されればよい。1トランジスタ型メモリセルのように、メモリセルのしきい値が選択ワード線電位以下になったこと、かつ、メモリセルのしきい値が非選択ワード線電位以上なったことの2つを判断する必要は無い。さらに、2トランジスタ型メモリセルは過消去も無いので、セルフコンバージェンスも実行しなくてよい。このようなことから、2トランジスタ型メモリセルは、1トランジスタ型メモリセルに比べてデータ書き込み速度が速い。
以上のような本発明の第3の実施形態によれば、上記第1の実施形態と同様の効果を得ることができる。
さらに、第1のメモリセル1Mにおいては、2トランジスタ型メモリセルを用いる。これにより、1トランジスタ型メモリセルを用いた場合よりもデータ書き込み速度を向上できる。また、データ書き込みの際、FNトンネル電流を用いて電子を浮遊ゲートに注入するので、大電流を必要としない。従って、1トランジスタ型メモリセルを用いた場合に比較して低消費電力化が可能である。
一方、第2のメモリセル1Sにおいては、1トランジスタ型メモリセルを用いることで、2トランジスタ型メモリセルを用いた場合よりもセル面積を縮小できる。
尚、上記第1乃至第3の実施形態における不揮発性半導体記憶装置は、図示した構成に限定されず、例えば次のように種々変更することが可能である。
(a)上記各実施形態では、多重ビット線構造である。すなわち、ローカルビット線LBLとグローバルビット線GBLとからなる2重ビット線構造としている。従って、ローカルビット線LBLは各セル内に配置され、グローバルビット線GBLは複数のセル(セルアレイ)に跨って配置されている。これは、複数のセルで1つのセンスアンプ27を共有することになり、セル面積を縮小することができるからである。
しかし、上記各実施形態では、2重ビット線構造に限定されず、例えば、グローバルビット線GBLを設けずにローカルビット線LBLをセンスアンプ27に接続することも可能である。
(b)上記各実施形態では、第1及び第2の書き込み回路20M,20Sの書き込み用スイッチ51は、同じ構成であり、PMOSトランジスタとNMOSトランジスタとを有する。これは、両者の構成を同じにすることで、簡易な製造プロセスを実現できるからである。
しかし、上記各実施形態では、第1及び第2の書き込み回路20M,20Sにおける書き込み用スイッチ51を同じ構成にすることに限定されず、異なる構成にすることも可能である。例えば、データを保持する等の書き込みの制御が厳しい第1の書き込み回路20Mでは、PMOSトランジスタとNMOSトランジスタとからなる2つのトランジスタでスイッチ51Mを形成し、データの保持が不要な第2の書き込み回路20Sでは、PMOSトランジスタ又はNMOSトランジスタの1つのトランジスタでスイッチ51Mを形成してもよい。
(c)上記各実施形態では、例えば第1の書き込み回路20Mの場合、書き込み用スイッチ51Mに、第1のメモリセル1Mに書き込まれる書き込みデータ信号と、書き込み用スイッチ51のオン/オフを制御する活性化信号ACTとが入力される。ここで、書き込みデータ信号及び活性化信号ACTは、別々の端子から入力され、別々の入力信号により生成される。
しかし、上記各実施形態では、書き込みデータ信号及び活性化信号ACTの入力方法は、上述の方法に限定されず、セルが1ビットか多ビットかによって入力方法を変えてもよい。すなわち、例えば第1の書き込み回路20Mの場合で説明すると、第1のメモリセルアレイ10Mが多ビットの場合は、図3に示すように、書き込みデータ信号及び活性化信号ACTは、別々の端子X,Yから別々の入力信号により生成する。一方、第1のメモリセルアレイ10Mが1ビットの場合は、図3の点Pを電気的に接続し、書き込みデータ信号及び活性化信号ACTを同じ端子Xから1つの入力信号により生成するようにしてもよい。
(d)上記各実施形態では、書き込み/読み出し動作時にアドレス信号をデコードするライトデコーダ39Mやセレクトゲートデコーダ45Mを用いたが、このような構成のデコーダに限定されない。
(e)以下に、上記各実施形態に係る不揮発性半導体記憶装置に関するアプリケーションについて説明する。
図9は、本発明の各実施形態に係る不揮発性半導体記憶装置を有するメモリカードの例を示す。
図9に示すように、メモリカード60は、前述の特徴を有する不揮発性半導体記憶装置100を有している。不揮発性半導体記憶装置100は、図示せぬ外部装置から所定の制御信号及びデータを受け取り、また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
信号線(DAT)、コマンドラインイネーブル信号線(CLE)、アドレスラインイネーブル信号線(ALE)、及びレディ/ビジー信号線(R/B)は、不揮発性半導体記憶装置100に接続される。前記信号線(DAT)は、データ信号、アドレス信号、又はコマンド信号を転送する。前記コマンドラインイネーブル信号線(CLE)は、信号線(DAT)にコマンド信号が転送されたことを示す信号を転送する。前記アドレスラインイネーブル信号線(ALE)は、信号線(DAT)にアドレス信号が転送されたことを示す信号を転送する。前記レディ/ビジー信号線(R/B)は、不揮発性半導体記憶装置100が動作可能か否かを示す信号を転送する。
図10は、本発明の各実施形態に係る不揮発性半導体記憶装置を有するメモリカードの別の例を示す。
図10に示すメモリカード60において、上記図9に示すメモリカード60と異なる点は、不揮発性半導体記憶装置100を制御し、図示せぬ外部装置と所定の信号を送受信するコントローラ70を有している点である。
コントローラ70は、インターフェース部(I/F)71、72、マイクロプロセッサ部(MPU)73、バッファRAM74、及び誤り訂正部(ECC)75を有している。前記インターフェース部(I/F)71は、図示せぬ外部装置から所定の信号を受信、又は前記外部装置へ所定の信号を出力する。前記インターフェース部(I/F)72は、不揮発性半導体記憶装置100と信号を送受信する。前記マイクロプロセッサ部(MPU)73は、前記外部装置から入力された論理アドレスを物理アドレスに変換するための所定の計算を行う。前記バッファRAM74は、データを一時的に記憶する。前記誤り訂正部(ECC)75は、誤り訂正符合を生成する。また、コマンド信号線(CMD)、クロック信号線(CLK)、及び信号線(DAT)は、メモリカード60に接続される。
尚、上記メモリカード60において、制御信号線の本数、信号線(DAT)のビット幅、又はコントローラ70の構成は、種々の変形が可能である。
図11は、本発明の各実施形態に係る不揮発性半導体記憶装置を有するメモリカードとカードフォルダの一例を示す。
図11に示すように、前記メモリカード60は、カードフォルダ80に挿入される。このカードフォルダ80は、図示せぬ電子装置に接続され、前記電子装置とメモリカード60との間のインターフェースとして機能する。尚、カードフォルダ80は、図10に示すコントローラ70の機能の一部を有していてもよい。
図12は、本発明の各実施形態に係る不揮発性半導体記憶装置を有するメモリカード又はカードフォルダが挿入された接続装置の一例を示す。
図12に示すように、メモリカード60又はメモリカード60が挿入されたカードフォルダ80が接続装置90に挿入される。この接続装置90は、接続配線92及びインターフェース回路93を介して、ボード91に接続される。ボード91は、CPU(中央処理装置)94及びバス95を有している。
図13は、本発明の各実施形態に係る不揮発性半導体記憶装置を有するメモリカード又はカードフォルダが挿入された接続装置をPC(パーソナルコンピュータ)に接続した例を示す。
図13に示すように、メモリカード60又はメモリカード60が挿入されたカードフォルダ80が接続装置90に挿入される。この接続装置90は、接続配線92を介して、PC(パーソナルコンピュータ)300に接続される。
図14及び図15は、本発明の各実施形態に係る不揮発性半導体記憶装置を有するICカードの一例を示す。
図14及び図15に示すように、IC(集積回路)カード500は、MPU(マイクロプロセッシングユニット)400及び接続端子600を有している。前記MPU400は、前記不揮発性半導体記憶装置100、ROM(読み出し専用メモリ)410、RAM(ランダムアクセスメモリ)420、CPU(中央処理装置)430を有している。前記CPU430は、演算部431及び制御部432を有している。前記接続端子600は、外部の電子装置に接続するための電極を有している。
ICカード500のMPU400は、接続端子600を介して、外部の電子装置に接続される。CPU430の制御部432は、不揮発性半導体記憶装置100、ROM410及びRAM420に接続されている。尚、MPU400は、例えば、接続端子600の裏側に配置される。
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
1…メモリセル、3…選択トランジスタ、5…セルトランジスタ、10…メモリセルアレイ、20…書き込み回路、27…センスアンプ、29…リードセレクタ、30…読み出し回路、31…アイソレーショントランジスタ、33…ライトセレクタ、37…ライト禁止回路、39…ライトデコーダ、40aM,40bM,40cM,40aS,40bS,40cS…デコーダ、45…セレクトゲートデコーダ、50…ラッチ回路、51…書き込み用スイッチ、52…インバータ、60…メモリカード、70…コントローラ、71,72…インターフェース部(I/F)、73…マイクロプロセッサ部(MPU)、74…バッファRAM、75…誤り訂正部(ECC)、80…カードフォルダ、90…接続装置、91…ボード、92…接続配線、93…インターフェース回路、94…CPU(中央処理装置)、95…バス、100…不揮発性半導体記憶装置、300…PC(パーソナルコンピュータ)、400…MPU、410…ROM(読み出し専用メモリ)、420…RAM(ランダムアクセスメモリ)、430…CPU(中央処理装置)、431…演算部、432…制御部、500…ICカード、600…接続端子、C…セル、LBL…ローカルビット線、WGBL…書き込み用グローバルビット線、ZGBL…読み出し用グローバルビット線、IBL…インヒビット線、SG…セレクトゲート線、WL…ワード線。
Claims (9)
- 第1のメモリセルと、
前記第1のメモリセルへ書き込む第1のデータを転送する第1のスイッチと、
前記第1のスイッチから出力された信号を保持するラッチ回路と、
前記ラッチ回路から出力された信号を転送する第1のセレクタと、
前記第1のセレクタから出力された信号を受ける第1のビット線と、
第2のメモリセルと、
前記第2のメモリセルへ書き込む第2のデータを転送する第2のスイッチと、
前記第2のスイッチに接続された第2のセレクタと、
前記第2のセレクタから出力された信号を受ける第2のビット線と
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記第2のメモリセルは、前記第1のメモリセルの不良アドレスを記憶する不良アドレス記憶回路又はLSIの機能を設定するレジスタ回路として使用することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記第1及び第2のメモリセルは2トランジスタ型セルである場合、前記第1及び第2のメモリセルは1トランジスタ型セルである場合、前記第1のメモリセルは前記2トランジスタ型セルでありかつ前記第2のメモリセルは前記1トランジスタ型セルである場合のいずれかであり、
前記2トランジスタ型セルは、選択トランジスタとこの選択トランジスタと直列接続されたセルトランジスタとで構成され、
前記1トランジスタ型セルは、セルトランジスタで構成される
ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記第1のビット線は、
前記第1のセレクタから出力された前記信号を受ける第1のグローバルビット線と、
前記第1のグローバルビット線及び前記第1のメモリセルに接続された第1のローカルビット線と
を有し、
前記第2のビット線は、
前記第2のセレクタから出力された前記信号を受ける第2のグローバルビット線と、
前記第2のグローバルビット線及び前記第2のメモリセルに接続された第2のローカルビット線と
を有することを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記第1のスイッチは、並列接続された2つのトランジスタで構成され、
前記第2のスイッチは、1つのトランジスタで構成される
ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 第1のメモリセルと第2のメモリセルとを有する不揮発性半導体装置の書き込み方法であって、
前記第1のメモリセルの書き込み方法は、
第1のデータを第1のスイッチが転送する工程と、
前記第1のスイッチから出力された信号をラッチ回路が保持する工程と、
前記ラッチ回路で保持された信号を前記第1のメモリセルに書き込む工程と
を具備し、
前記第2のメモリセルの書き込み方法は、
第2のデータを第2のスイッチが転送する工程と、
前記第2のスイッチから出力された信号をラッチせずに第2のメモリセルに直接書き込む工程と
を具備することを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 請求項1乃至5のいずれかに記載の前記不揮発性半導体記憶装置を含むことを特徴とするメモリカード。
- 前記不揮発性半導体記憶装置を制御するコントローラをさらに含むことを特徴とする請求項7に記載のメモリカード。
- 請求項1乃至5のいずれかに記載の前記不揮発性半導体記憶装置を含むことを特徴とするICカード。
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JP5580981B2 (ja) * | 2008-11-21 | 2014-08-27 | ラピスセミコンダクタ株式会社 | 半導体素子及び半導体装置 |
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09148544A (ja) * | 1995-11-24 | 1997-06-06 | Hitachi Ltd | 半導体装置 |
JP2000114499A (ja) * | 1998-09-30 | 2000-04-21 | Nec Corp | 不揮発性半導体記憶装置 |
JP2002358794A (ja) * | 2001-05-30 | 2002-12-13 | Sharp Corp | 不揮発性半導体記憶装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2976871B2 (ja) | 1996-02-07 | 1999-11-10 | 日本電気株式会社 | 半導体記憶装置 |
JPH10326493A (ja) | 1997-05-23 | 1998-12-08 | Ricoh Co Ltd | 複合化フラッシュメモリ装置 |
JP3863330B2 (ja) | 1999-09-28 | 2006-12-27 | 株式会社東芝 | 不揮発性半導体メモリ |
JP2004086952A (ja) * | 2002-08-23 | 2004-03-18 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
JP3908685B2 (ja) * | 2003-04-04 | 2007-04-25 | 株式会社東芝 | 磁気ランダムアクセスメモリおよびその書き込み方法 |
JP4381278B2 (ja) * | 2004-10-14 | 2009-12-09 | 株式会社東芝 | 不揮発性半導体記憶装置の制御方法 |
-
2005
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09148544A (ja) * | 1995-11-24 | 1997-06-06 | Hitachi Ltd | 半導体装置 |
JP2000114499A (ja) * | 1998-09-30 | 2000-04-21 | Nec Corp | 不揮発性半導体記憶装置 |
JP2002358794A (ja) * | 2001-05-30 | 2002-12-13 | Sharp Corp | 不揮発性半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
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US20050270817A1 (en) | 2005-12-08 |
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