JP5580981B2 - 半導体素子及び半導体装置 - Google Patents

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Description

本発明は、電源が外部から供給される電極を半導体素子の中央部に備えた、半導体素子及び半導体装置に関するものである。
一般に、半導体装置では、基板上に搭載された半導体素子を駆動させるための各種電源を、半導体装置に設けられた外部入力端子から、半導体素子に設けられた電極（電源パッド）に供給する。
近年、電源補強の観点から、半導体素子の中央部に電極を設けることが行われてきている。
例えば、特許文献１には、基板上に設けられた電源またはグランドを結ぶ接続用配線により、半導体素子の中央部に設けられた半導体素子表面バンプと、基板上に形成された配線パターンとが接続された半導体装置が記載されている。
特開２００６−０８０１６７号公報
しかしながら、上記特許文献１に記載の技術のように、単に、半導体素子の中央部に電源電極を設ける場合、電源電極を設けるための領域を別途半導体素子の中央部に設ける必要がある。しかし、半導体素子の中央部は一般に、ビットセルが搭載される領域であり、各種の素子、配線が密集しているため、電源電極用の領域を新たに設けようとすると、大がかりな設計変更が必要になる。
一方、半導体素子の中央部に搭載されている素子上に電源電極を設けるとなると、電源電極の下の素子への影響を考慮するため、素子の構造にあわせて、多様な設計ルールの確認等の信頼性テストが必要になり、多大な工数が必要とされる。
本発明は、上記課題を解消するためになされたもので、中央部に電源電極を備えた半導体素子の信頼性テストを容易に行うことができる半導体素子及び半導体装置を提供することを目的とする。
上記目的を達成するために、請求項１に記載の半導体素子は、同一回路を各々含む複数のビットセルと、電源が外部から供給される複数の電極と、を備え、前記複数の電極の各々が前記複数のビットセルに含まれる前記同一回路の上に積層されている。
請求項１の半導体素子は、複数のビットセルの各々に含まれる同一回路の上に、電源が外部から供給される複数の電極の各々が積層されている。このように、電源が外部から供給される複数の電極の各々において、電極の下部にあたる回路が、同一となるため、電極の下部にあたる回路への影響を考慮して行われる、設計ルールの確認等の信頼性テストを容易に行うことができる。
請求項２に記載の半導体素子は、請求項１に記載の半導体素子において、前記ビットセルは、表示装置を駆動するための駆動回路を含む。
請求項３に記載の半導体素子は、請求項１または請求項２に記載の半導体素子において、前記複数の電極の各々は、異なる複数の前記ビットセルに含まれる前記同一回路の上にそれぞれ積層されている。
請求項４に記載の半導体素子は、請求項１または請求項２に記載の半導体素子において、前記複数の電極の各々は、少なくとも２つの前記ビットセル各々に含まれる前記同一回路の上にまたがってそれぞれ積層されている。
請求項５に記載の半導体素子は、請求項１から請求項４のいずれか１項に記載の半導体素子において、前記複数の電極が積層された前記ビットセルの極性が同一である。
請求項６に記載の半導体素子は、請求項５に記載の半導体素子において、前記複数のビットセルは、極性が正である複数のビットセルと極性が負である複数のビットセルとが、交互に配置されており、前記複数の電極の各々は、いずれか一方の極性の前記ビットセルの各々に含まれる同一回路の上に積層されている。
請求項７に記載の半導体素子は、請求項５または請求項６に記載の半導体素子において、前記複数のビットセルは、極性が正のビットセルと極性が負のビットセルとによる所定のパターンの繰り返しにより形成されており、前記複数の電極の各々は、前記所定のパターン毎に、いずれか一方の極性の前記ビットセルの各々に含まれる同一回路の上に積層されている。
請求項８に記載の半導体素子は、請求項１から請求項７のいずれか１項に記載の半導体素子において、前記複数の電極は、異なる種類の電源が供給される電極を前記種類毎に複数含み、前記種類毎に、前記複数のビットセルに含まれる前記同一回路の上に前記複数の電極の各々が積層されている。
請求項９に記載の半導体素子は、請求項８に記載の半導体素子において、外縁部に設けられた異なる種類の電源が外部から供給される外部電源入力電極を、前記種類毎にさらに備え、前記種類毎に複数含まれる前記複数の電極の前記外縁部に沿った前記種類毎の配置順が、前記外部電源入力電極の前記外縁部に沿った前記種類毎の配置順と逆である。
請求項１０に記載の半導体装置は、請求項１から請求項９のいずれか１項に記載の半導体素子と、請求項１から請求項９のいずれか１項に記載の半導体素子と、前記半導体素子が搭載される基板と、前記基板上に形成された外部入力端子と、前記基板上に形成された外部出力端子と、前記基板上に搭載された前記半導体素子と前記外部入力端子とを接続する入力配線パターンと、前記基板上に搭載された前記半導体素子と前記外部出力端子とを接続する出力配線パターンと、前記半導体素子のビットセルに含まれる同一回路の上に積層されている複数の電極の各々と対応する複数の外部電源入力電極とを接続する、同一面上に非接触に配設されている複数の電源供給配線と、を備える。
請求項１１に記載の半導体装置は、請求項１０に記載の半導体装置において、前記基板は、フィルム基板である。
本発明によれば、中央部に電源電極を備えた半導体素子の設計ルールの確認等の信頼性テストを容易に行うことができる、という効果が得られる。
［第１の実施の形態］
以下、図面を参照して本発明の実施の形態を詳細に説明する。
まず、本実施の形態の半導体装置について詳細に説明する。図１は、本実施の形態の半導体装置の概略構成の一例を示す平面図である。なお、本実施の形態の半導体装置１０は、表示装置用ドライバとしてＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法により作製されたものである。
半導体装置１０は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとして構成された半導体素子１２（詳細後述）と、基板として機能するフィルムにより構成された絶縁性フィルム１４と、を備えて構成されている。半導体素子１２は、ビットセルや配線等（詳細後述）が形成される側の面が絶縁性フィルム１４に対向するように、フェイスダウン方式で絶縁性フィルム１４上に搭載されている。
絶縁性フィルム１４には、半導体素子１２が搭載される搭載領域及び搭載領域の外縁部に規定される非搭載領域が定義されている。なお、本実施の形態では、半導体素子１２が矩形であるため、搭載領域も半導体素子１２と同様に矩形の領域が定義されている。
絶縁性フィルム１４は、外部入力端子１６と外部出力端子１８とが非搭載領域上に形成されている。外部入力端子１６は、半導体素子１２の駆動を制御するタイミングコントローラ等の制御ＩＣからの信号や電源が入力される入力側アウターリードである。外部出力端子１８は、外部装置へ信号を出力する出力側アウターリードである。
また、絶縁性フィルム１４には、外部入力端子１６から半導体素子１２に信号や電源等を入力するための入力配線パターン２０と半導体素子１２から出力信号等を外部出力端子１８に出力するための出力配線パターン２２とが形成されている。半導体素子１２と入力配線パターン２０及び出力配線パターン２２とは、絶縁性フィルム１４の搭載領域上に設けられた接続ノード（図示省略）により、半導体素子１２に設けられた金属バンプ（電極）を介して電気的に接続されている。
さらに、半導体素子１２の搭載領域には、半導体素子１２に搭載された金属バンプ（電源電極）に電源を供給するための電源供給配線が形成されている（図２参照、詳細後述）
本実施の形態の半導体装置１０では、外部入力端子１６から入力された信号が、入力配線パターン２０により半導体素子１２に入力される。入力された信号は、半導体素子１２により所定の処理を施されて出力信号が生成され、出力される。出力された出力信号は、出力配線パターン２２により外部出力端子１８から外部装置に出力される。また、外部入力端子１６から入力された各種電源（詳細後述）が、入力配線パターン２０により半導体素子１２に入力（供給）され、入力（供給）された各種電源により半導体素子１２が駆動される。
次に、本実施の形態の半導体素子１２について詳細に説明する。図２は本実施の形態の半導体素子１２の概略構成の一例を示す平面図である。なお、図２には電源に関する構成を示しており、その他の記載は省略している。
本実施の形態の半導体素子１２は、図２中に示した線Ａ−Ａ‘を対称軸として素子及び配線の配置が左右対称に構成されている。一例として、ここでは、図２の右側に相当する領域を詳細に説明するが、左側の領域は右側の領域と左右対称の同一構成になっている。
本実施の形態の半導体素子１２は、半導体素子基板２３上に、ビットセル２４、ラダー回路２６、ビットセル２８、及びビットセル３０が形成されている。なお、ビットセル２４、ビットセル２８、及びビットセル３０は、多チャンネルのビットセル（詳細後述）である。
また、本実施の形態の半導体素子１２は、外部（外部入力端子１６）から、電圧値の異なる複数種類の電源が供給される。ここでは具体的一例として、ＶＤＭ１（第１電源）、ＶＤＭ２（第２電源）、ＶＤＤ（第３電源）、及びＶＳＳ（第４電源）の４種類の電源が供給される場合を示している。なお、電源の種類はこの４種類に限定されず、他の電源であってもよい。
本実施の形態の半導体素子１２には、これら４種類の電源が外部から供給されるための、第１外部電源入力電極３２、第２外部電源入力電極３４、第３外部電源入力電極３６、及び第４外部電源入力電極３８が半導体素子基板２３上の外部入力端子１６に対向する側の外縁部に沿って設けられている。なお、電源補強等のため、同種類の電源が供給される電極を複数設けることが好ましい。本実施の形態では、図２中の４種類の外部電源入力電極が各々１個ずつ示された位置に、具体的一例として第１電源が供給される第１外部電源電極３２、第２電源が供給される第２外部電源電極３４、第３電源が供給される第３外部電源電極３６、及び第４電源が供給される第４外部電源電極３８が各々、３個ずつ搭載されている。
なお、本実施の形態では、全ての外部電源入力電極及び内部電源電極は同じ素材及び大きさで形成されている。具体的一例としては、金属パッド上にＡｕバンプが形成されているものが挙げられるが、これに限らず、他の金属材質のバンプを用いても良い。また、外部電源入力電極及び内部電源電極の素材及び大きさはすべて同一でなくてもよい。
さらに、半導体素子１２の中央部付近（領域Ａ）に、第１内部電源電極４０Ａ、第２内部電源電極４２Ａ、第３内部電源電極４４Ａ、及び第４内部電源電極４６Ａが設けられている。図３に、領域Ａにおける各種内部電源電極の配置の具体的一例を示す。内部電源電極も外部電源電極と同様に、同種の電源が供給される電極を複数設けることが好ましい。
図３に示すように、本実施の形態は、第１内部電源電極４０Ａ、第２内部電源電極４２Ａ、第３内部電源電極４４Ａ、及び第４内部電源電極４６Ａが各々２個ずつ、半導体素子基板２３上に搭載されている（第１内部電源電極４０Ａ１、４０Ａ２、第２内部電源電極４２Ａ１、４２Ａ２、第３内部電源電極４４Ａ１、４４Ａ２、及び第４内部電源電極４６Ａ１、４６Ａ２）。なお、個々を区別せずに説明する場合は、それぞれ第１内部電源電極４０Ａ、第２内部電源電極４２Ａ、第３内部電源電極４４Ａ、及び第４内部電源電極４６Ａと総称し、区別する場合は１及び２の符号を付して称する。
第１外部電源電極３２と第１内部電源電極４０Ａとは絶縁性フィルム１４上に形成された第１電源供給配線３３で接続される。第２外部電源電極３４と第２内部電源電極４２Ａとは第２電源供給配線３５で接続される。第３外部電源電極３６と第３内部電源電極４４Ａとは第３電源供給配線３７で接続される。第４外部電源電極３８と第４内部電源電極４６Ａとは第４電源供給配線３９で接続される。
さらに、半導体素子１２の外縁部（領域Ｃ）に、第１内部電源電極４０Ｃ、第２内部電源電極４２Ｃ、第３内部電源電極４４Ｃ、及び第４内部電源電極４６Ｃが設けられている。図４に、領域Ｃにおける各種内部電源電極の配置の具体的一例を示す。
図４に示すように、本実施の形態は、第１内部電源電極４０Ｃ、第２内部電源電極４２Ｃ、第３内部電源電極４４Ｃ、及び第４内部電源電極４６Ｃが各々３個ずつ半導体素子基板２３上に搭載されている（第１内部電源電極４０Ｃ１、４０Ｃ２、４０Ｃ３、第２内部電源電極４２Ｃ１、４２Ｃ２、４２Ｃ３、第３内部電源電極４４Ｃ１、４４Ｃ２、４４Ｃ３、及び第４内部電源電極４６Ｃ１、４６Ｃ２、４６Ｃ３）。なお、個々を区別せずに説明する場合は、それぞれ第１内部電源電極４０Ｃ、第２内部電源電極４２Ｃ、第３内部電源電極４４Ｃ、及び第４内部電源電極４６Ｃと総称し、区別する場合は１、２及び３の符号を付して称する。
また、半導体素子１２のビットセルが搭載されている領域（領域Ｂ）に、第１内部電源電極４０Ｂ、第２内部電源電極４２Ｂ、第３内部電源電極４４Ｂ、及び第４内部電源電極４６Ｂが設けられている。図５に、領域Ｂにおける各種内部電源電極の配置の具体的一例を示す。
図５に示すように、本実施の形態は、第１内部電源電極４０Ｂ、第２内部電源電極４２Ｂ、及び第３内部電源電極４４Ｂが各々３個ずつ、第４内部電源電極４６Ａが２個、半導体素子基板３上に搭載されている（第１内部電源電極４０Ｂ１、４０Ｂ２、４０Ｂ３、４０Ｂ４、第２内部電源電極４２Ｂ１、４２Ｂ２、４２Ｂ３、４２Ｂ４、第３内部電源電極４４Ｂ１、４４Ｂ２、４４Ｂ３、４４Ｂ４、及び第４内部電源電極４６Ｂ１、４６Ｂ２）。なお、個々を区別せずに説明する場合は、それぞれ第１内部電源電極４０Ｂ、第２内部電源電極４２Ｂ、第３内部電源電極４４Ｂ、及び第４内部電源電極４６Ｂと総称し、区別する場合は１、２、３及び４の符号を付して称する。
本実施の形態の、第１内部電源電極４０Ｂ、第２内部電源電極４２Ｂ、及び第３内部電源電極４４Ｂは、ビットセル３０上に搭載されており、第４内部電源電極４６Ｂは、半導体素子基板２３上に搭載されている。
第１内部電源電極４０Ｂ、第２内部電源電極４２Ｂ、及び第３内部電源電極４４Ｂのビットセル３０上への搭載について詳細に説明する。
本実施の形態のビットセル３０は、多チャンネルのビットセルであり、チャンネル数分の同一パターンのビットセル３１により構成されている。本実施の形態では、具体的一例としてビットセル３０は３００チャンネルのビットセルである。すなわち、ビットセル３０は、３００個のビットセル３１（１ビットセルにつき１チャンネルの出力）により構成されている。
本実施の形態では、図４に示すように、１個のビットセル３１に１個の内部電源電極が搭載されており、同種の電源が供給される内部電源電極同士は、隣接するビットセル３１上に搭載されている。
本実施の形態のビットセル３１は、複数の機能及び回路を含んで構成されている。図６に本実施の形態のビットセル３１の概略構成の一例を示す機能ブロック図を示す。本実施の形態のビットセル３１は、図６に示すように具体的一例として、ラッチ回路５０、デコーダ５２、及び出力アンプ５４を備えて構成されている。入力された入力信号は、ラッチ回路５２でラッチされ、デコーダ３０でデコード（復号）され、出力アンプ５４で増幅され、出力信号として出力される。また、ラッチ回路５０、デコーダ５２、及び出力アンプ５４を駆動するための電源が第１内部電源電極４０（４０Ｂ）、第２内部電源電極４２（４２Ｂ）、第３内部電源電極４４（４４Ｂ）、及び第４内部電源電極４６（４６Ｂ）から供給される。
図７に、各内部電源電極のビットセル３１上への搭載例の具体的一例を示す。なお、図７には代表として、第３内部電源電極４４Ｂ１を示す。
図７に示した具体的一例では、デコーダ５２上に第３内部電源電極４４Ｂ１が搭載されている。すなわち、第３内部電源電極４４Ｂ１の下部は、ビットセル３１のラッチ回路５２である。第３内部電源電極４４Ｂ２、４４Ｂ３、４４Ｂ４も、図７と同様に、各々異なったビットセル３１上に搭載されている。すなわち、第３内部電源電極４４Ｂ１、４４Ｂ２、４４Ｂ３、４４Ｂ４の下部は全てデコーダ５２であり、同一構造である。
なお、図７では、第３内部電源電極４４Ｂ１は、デコーダ５２の上に搭載されている状態を示しているがこれに限らず、例えば、ラッチ回路５０及びデコーダ５２の上に搭載されていてもよい。この場合、第３内部電源電極４４Ｂ１の下部のラッチ回路５０の回路（素子）とデコーダ５２の回路（素子）とは同一でなくてよく、第３内部電源電極４４Ｂ１、４４Ｂ２、４４Ｂ３、４４Ｂ４の下部が全てラッチ回路５０及びデコーダ５２の同一の回路（素子）であればよい。
また、第３内部電源電極４４Ｂは、図８に示すように、複数のビットセル３１をまたぐように搭載されてもよい。この場合、第３内部電源電極４４Ｂ１の下部の一方のビットセル３１のデコーダ５２の回路（素子）と他方のビットセル３１のデコーダ５２の回路（素子）とは同一でなくてよく、第３内部電源電極４４Ｂ１、４４Ｂ２、４４Ｂ３、４４Ｂ４の下部が全て同一の回路（素子）であればよい。
このように本実施の形態では、第３内部電源電極４４Ｂ１、４４Ｂ２、４４Ｂ３、４４Ｂ４は、同一回路上、好ましくは同一機能、同一構造の回路上、より好ましくは同一素子上に搭載されている。
このように、第１内部電源電極４４Ｂ同士の下が同一の回路（素子）となっているため、当該回路への影響を考慮して行われる、設計ルールの確認等の信頼性テストを一つで済ませることができる。また、信頼性テストの結果、設計ルール上の問題等が生じていた場合でも、改修を検討する種類を一つで済ませることができる。従って、信頼性テストや改修等を短期間で行うことができる。
なお、第３内部電源電極４４Ｂについて詳細に説明したが、同様に、全ての第１内部電源電極４０Ｂの下部は同一の回路であり、全ての第２内部電源電極４２Ｂの下部も同一の回路である。
さらに、ビットセル３１上に搭載される全ての内部電源電極、すなわち、第１内部電源電極４０Ｂ、第２内部電源電極４２Ｂ、及び第内部電源電極４４Ｂの下部が同一の回路であることがより好ましい。
これにより、電源の種類にかかわらず、信頼性テストを行うことができるため、信頼性テストや改修等をより短期間で行うことができる。
本実施の形態では、第１内部電源電極４０Ａ、第１内部電源電極４０Ｂ、及び第１内部電源電極４０Ｃは絶縁性フィルム１４上に形成された第１電源供給配線３３で接続される。第２内部電源電極４２Ａ、第２内部電源電極４２Ｂ、及び第２内部電源電極４２Ｃは第２電源供給配線３５で接続される。第３内部電源電極４４Ａ、第３内部電源電極４４Ｂ、及び第３内部電源電極４４Ｃとは第３電源供給配線３７で接続される。第４内部電源電極４６Ａ、第４内部電源電極４６Ｂ、第４内部電源電極４６Ｃは第４電源供給配線３９で接続される。
異なる電源を供給する電源供給配線同士は、接触（交差）しないように形成されることが好ましい。本実施の形態では、絶縁性フィルム１４の半導体素子１２の搭載領域面上に第１電源供給配線３３、第２電源供給配線３５、第３電源供給配線３７、及び第４電源供給配線３９が形成される。
そのため本実施の形態では、第１外部電源入力電極３２、第２外部電源入力電極３４、第３外部電源入力電極３６、及び第４外部電源入力電極３８の、半導体素子基板２３の外縁に沿った配置順（半導体素子基板２３の長手方向順）と、第１内部電源電極４０Ｂ、第２内部電源電極４２Ｂ、第３内部電源電極４４Ｂ、及び第４内部電源電極４６Ｂの半導体素子基板２３の外縁に沿った配置順とが逆になっている。
このように本実施の形態では、４種類の外部電源入力電極の配置順と内部電源入力電極とを逆の順番で配置することにより、異なる電源を供給する電源供給配線同士が接触（交差）することを防止できる。
なお、本実施の形態では、同種の電源が供給される内部電源電極は、隣接するビットセル３１上に搭載されているがこれに限らず、所定の個数のビットセル３１を隔てて搭載されていてもよい。
また、本実施の形態で示した半導体素子基板２３上に搭載されたビットセル等の素子の数や種類、ビットセル３０のチャンネル数、ビットセル３１の構成、外部電源入力電極の数、内部電源電極の数等は具体的一例であり、その他の形態であってもよい。
また、半導体装置１０は、対象とする表示装置を特に限定していないが、当該表示装置として、液晶ディスプレイ装置、プラズマディステプレイ装置、及び有機ＥＬディスプレイ装置等の各種ディスプレイ装置に適用することができる。また、表示装置を駆動するための駆動回路を備えた半導体装置に限定されず、その他の機能を備えたビットセルを備えた半導体素子及び半導体装置であってもよい。
また、本実施の形態の半導体装置１０は、ＣＯＦ法により作製されたものであるがこれに限らず、その他の製造方法により作製されたものであってもよい。さらに、本実施の形態の半導体装置１０は、基板として絶縁性フィルム１４を基板として用いているがこれに限らず、その他の基板であってもよい。なお、絶縁性フィルム１４を基板として用いることで効率的な設定を行うことができる。
以上説明したように本実施の形態では、第１内部電源電極４０Ｂ１、４０Ｂ２、４０Ｂ３、４０Ｂ４同士、第２内部電源電極４２Ｂ１、４２Ｂ２、４２Ｂ３、４２Ｂ４同士、第３内部電源電極４４Ｂ１、４４Ｂ２、４４Ｂ３、４４Ｂ４は、ビットセル３１の同一機能、同一構造の回路（素子）上に搭載されている。さらに、これらビットセル３１上に搭載される全ての内部電源電極は、同一機能、同一構造の回路（素子）上に搭載されている。
これにより、内部電源電極同士の下が同一の回路（素子）となっているため、信頼性テストを一つで済ませることができる。また、信頼性テストの結果、問題等が生じていた場合に改修を検討する種類を一つで済ませることができる。従って、信頼性テストや改修等を短期間で行うことができる。
［第２の実施の形態］
本実施の形態では、極性（正、負）の異なる同種のビットセル上に内部電源電極を搭載した半導体素子について詳細に説明する。なお、本実施の形態は第１の実施の形態と略同一の構成であるため、同一の部分は同一符号を付し、詳細な説明は省略する。
半導体素子（ＩＣ）では、一般に、基準電圧に対して正（Ｈレベル）及び負（Ｌレベル）の電圧を扱う。そのため、デコーダや出力アンプ等、形成される素子（ビットセル）は、正用及び負用に設計されている。しかしながら、各々の出力において正用及び負用の両者を備える場合、片側が使用されない状況では、使用されない側に無駄が生じる。そのため、２出力で正用及び負用のデコーダ及び出力アンプを交互に入れ替えて使用する半導体素子がある。
図９に、正用（Ｈ用）及び負用（Ｌ用）のビットセルが形成された半導体素子の電源に関する部分の構成の具体的一例の平面図を示す。
図９に示すように、本実施の形態の半導体素子７０は、半導体素子基板２３上に４個の正用のビットセル７２Ｈ（７２Ｈ１、７２Ｈ２、７２Ｈ３、７２Ｈ４）が形成されている。また、負用のビットセル７２Ｌ（７２Ｌ１、７２Ｌ２、７２Ｌ３、７２Ｌ４）が形成されている。正用のビットセル７２Ｈと負用のビットセル７２Ｌとは、交互に配置されている。なお、正用のビットセル７２Ｈと、負用のビットセル７２Ｌとは、扱う電圧が異なるのみであり、機能、回路構造（素子）は同一である。
本実施の形態では、一例として第１の実施の形態と同様に、それぞれ電圧値の異なる電源が供給される、第１外部電源入力電極３２、第２外部電源入力電極３４、第３外部電源入力電極３６、及び第４外部電源入力電極３８が半導体素子基板２３上の外部入力端子１６に対向する側の外縁部に沿って設けられている。
また、第１の実施の形態と同様に、半導体素子７０の中央部付近に第１内部電源電極４０Ａ、第２内部電源電極４２Ａ、第３内部電源電極４４Ａ、及び第４内部電源電極４６Ａが設けられており、第１外部電源電極３２と第１内部電源電極４０Ａとは第１電源供給配線３３で接続され、第２外部電源電極３４と第２内部電源電極４２Ａとは第２電源供給配線３５で接続され、第３外部電源電極３６と第３内部電源電極４４Ａとは第３電源供給配線３７で接続され、第４外部電源電極３８と第４内部電源電極４６Ａとは第４電源供給配線３９で接続される。
さらに、半導体素子７０のビットセルが搭載されている領域に、第１内部電源電極４０Ｂ、第２内部電源電極４２Ｂ、第３内部電源電極４４Ｂ、及び第４内部電源電極４６Ｂが設けられている。
本実施の形態では、第１内部電源電極４０Ｂはビットセル７２Ｈ４上に搭載されており、第２内部電源電極４２Ｂはビットセル７２Ｈ３上に搭載されており、第３内部電源電極４４Ｂはビットセル７２Ｈ２上に搭載されており、第４内部電源電極４６Ｂはビットセル７２Ｈ１上に搭載されている。
本実施の形態は第１の実施の形態と同様に、第１内部電源電極４０Ｂ、第２内部電源電極４２Ｂ、第３内部電源電極４４Ｂ、及び第４内部電源電極４６Ｂは、同一回路（素子）上に搭載されている。さらに本実施の形態では、図９に示すように全て、極性が同一のビットセル上に搭載されている。
このように、第１内部電源電極４０Ｂ、第２内部電源電極４２Ｂ、第３内部電源電極４４Ｂ、及び第４内部電源電極４６Ｂは、極性が同一のビットセル上に搭載されており、各々の下が同一の回路（素子）となっているため、当該回路への影響を考慮して行われる、設計ルールの確認等の信頼性テストを一つで済ませることができる。また、信頼性テストの結果、設計ルール上の問題等が生じていた場合でも、改修を検討する種類を一つで済ませることができる。従って、信頼性テストや改修等を短期間で行うことができる。
なお、本実施の形態では、正用のビットセル７２Ｈと負用のビットセル７２Ｌとが交互に配置されているが、正用のビットセル７２Ｈ及び負用のビットセル７２Ｌの配置はこれに限らず、その他の配置（並び順）でもよい。その他の配置の具体的一例の平面図を図１０に示す。図１０に示したその他の例では、正用のビットセル７２Ｈと負用のビットセル７２Ｌとは、正用、負用、負用、正用の順番で繰り返し配置されている。すなわちこの例では、内部電源は３個おきのビットセル上に搭載されている。なお、図１０には、第３及び第４の２種類の電源のみを示し、第１及び第２電源に関しては記載を省略しているが、第１及び第２は、第３及び第４と同様に繰り返し配置されている。
なお本実施の形態では、正用のビットセル７２Ｈ上に内部電源を搭載した場合について詳細に説明したが、負用のビットセル７２Ｌ上に内部電源を搭載した場合も同様に、内部電源電極を負用のビットセル７２Ｌ上のみに搭載することにより、同様の効果が得られる。
以上説明したように本実施の形態では、半導体素子７０の極性の異なる正用のビットセル７２Ｈ及び負用のビットセル７２Ｌ上に内部電源電極を搭載する場合において、第１の実施の形態に加えてさらに、同極性のビットセル７２（ビットセル７２Ｈまたは、ビットセル７２Ｌの一方のみ）に搭載されている。
これにより、内部電源電極同士の下が同一の回路（素子）となっているため、信頼性テストを一つで済ませることができる。また、信頼性テストの結果、問題等が生じていた場合に改修を検討する種類を一つで済ませることができる。従って、信頼性テストや改修等を短期間で行うことができる。
本発明の第１の実施の形態に係る半導体装置の概略構成の一例を示す平面図である。 本発明の第１の実施の形態に係る半導体素子の電源に関する部分の構成の具体的一例を示す平面図である。 本発明の第１の実施の形態に係る半導体素子の領域Ａにおける各種内部電源電極の配置の具体的一例を示す平面図である。 本発明の第１の実施の形態に係る半導体素子の領域Ｃにおける各種内部電源電極の配置の具体的一例を示す平面図である。 本発明の第１の実施の形態に係る半導体素子の領域Ｂにおける各種内部電源電極の配置の具体的一例を示す平面図である。 本発明の第１の実施の形態のビットセルの概略構成の一例を示す機能ブロック図である。 本発明の第１の実施の形態の内部電源電極のビットセル上への搭載例の具体的一例を示す図である。 本発明の第１の実施の形態の内部電源電極の複数のビットセルをまたいで搭載される場合の搭載例の具体的一例を示す図である。 本発明の第２の実施の形態に係る正用（Ｈ用）及び負用（Ｌ用）のビットセルを搭載した半導体素子の電源に関する部分の構成の具体的一例を示す平面図である。 本発明の第２の実施の形態に係る正用（Ｈ用）及び負用（Ｌ用）のビットセルを搭載した半導体素子の電源に関する部分の構成のその他の具体的一例を示す平面図である。
符号の説明
１０ 半導体装置
１２ 半導体素子
１４ 絶縁性フィルム
１６ 外部入力端子
１８ 外部出力端子
２０ 入力配線パターン
２２ 出力配線パターン
３０ ビットセル
３２ 第１外部電源入力電極
３３ 第１電源供給配線
３４ 第２外部電源入力電極
３５ 第２電源供給配線
３６ 第３外部電源入力電極
３７ 第３電源供給配線
３８ 第４外部電源入力電極
３９ 第４電源供給配線
４０Ａ、Ｂ、Ｃ 第１内部電源電極
４２Ａ、Ｂ、Ｃ 第２内部電源電極
４４Ａ、Ｂ、Ｃ 第３内部電源電極
４６Ａ、Ｂ、Ｃ 第４内部電源電極
７０ 半導体素子
７２Ｈ 正用ビットセル
７２Ｌ 負用ビットセル

Claims (11)

  1. 同一回路を各々含む複数のビットセルと、
    電源が外部から供給される複数の電極と、
    を備え、
    前記複数の電極の各々が前記複数のビットセルに含まれる前記同一回路の上に積層された、
    半導体素子。
  2. 前記ビットセルは、表示装置を駆動するための駆動回路を含む、
    請求項１に記載の半導体素子。
  3. 前記複数の電極の各々は、異なる複数の前記ビットセルに含まれる前記同一回路の上にそれぞれ積層されている、
    請求項１または請求項２に記載の半導体素子。
  4. 前記複数の電極の各々は、少なくとも２つの前記ビットセル各々に含まれる前記同一回路の上にまたがってそれぞれ積層されている、
    請求項１または請求項２に記載の半導体素子。
  5. 前記複数の電極が積層された前記ビットセルの極性が同一である、
    請求項１から請求項４のいずれか１項に記載の半導体素子。
  6. 前記複数のビットセルは、極性が正である複数のビットセルと極性が負である複数のビットセルとが、交互に配置されており、
    前記複数の電極の各々は、いずれか一方の極性の前記ビットセルの各々に含まれる同一回路の上に積層されている、
    請求項５に記載の半導体素子。
  7. 前記複数のビットセルは、極性が正のビットセルと極性が負のビットセルとによる所定のパターンの繰り返しにより形成されており、前記複数の電極の各々は、前記所定のパターン毎に、いずれか一方の極性の前記ビットセルの各々に含まれる同一回路の上に積層されている、
    請求項５または請求項６に記載の半導体素子。
  8. 前記複数の電極は、異なる種類の電源が供給される電極を前記種類毎に複数含み、
    前記種類毎に、前記複数のビットセルに含まれる前記同一回路の上に前記複数の電極の各々が積層された、
    請求項１から請求項７のいずれか１項に記載の半導体素子。
  9. 外縁部に設けられた異なる種類の電源が外部から供給される外部電源入力電極を、前記種類毎にさらに備え、
    前記種類毎に複数含まれる前記複数の電極の前記外縁部に沿った前記種類毎の配置順が、前記外部電源入力電極の前記外縁部に沿った前記種類毎の配置順と逆である、
    請求項８に記載の半導体素子。
  10. 請求項１から請求項９のいずれか１項に記載の半導体素子と、
    前記半導体素子が搭載される基板と、
    前記基板上に形成された外部入力端子と、
    前記基板上に形成された外部出力端子と、
    前記基板上に搭載された前記半導体素子と前記外部入力端子とを接続する入力配線パターンと、
    前記基板上に搭載された前記半導体素子と前記外部出力端子とを接続する出力配線パターンと、
    前記半導体素子のビットセルに含まれる同一回路の上に積層されている複数の電極の各々と対応する複数の外部電源入力電極とを接続する、同一面上に非接触に配設されている複数の電源供給配線と、
    を備えた半導体装置。
  11. 前記基板は、フィルム基板である、
    請求項１０に記載の半導体装置。
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