JP2006229186A - 半導体集積回路およびその製造方法 - Google Patents

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Abstract

【課題】電極パッドの狭パッド化を行わずに小型化を可能とする半導体集積回路を提供する。
【解決手段】集積回路領域１ａと、この集積回路領域１ａと外部とを電気的に接続するための素子形成領域をそれぞれ有する複数のＩ／Ｏセル６とを具備した半導体集積回路１であって、上記各Ｉ／Ｏセル６の素子形成領域上に、入出力信号用電極パッド３、電源用電極パッド４およびＧＮＤ用電極パッド５を配置したものである。
【選択図】図２

Description

本発明は、半導体集積回路およびその製造方法に関するものである。
図９および図１０に基づき従来の半導体集積回路について説明する。
図９は半導体集積回路の一般的な構成を示す図で、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ’断面図、（ｃ）は（ｂ）のＥ部の拡大図である。
図９は５層配線構造の半導体集積回路を示しており、また以下の説明において、入出力回路の素子形成領域の外側に設けられていた入出力信号用の電極パッドを入出力回路の素子形成領域上に設けた構造を、素子上パッド構造、略してＰＯＥ（Ｐａｄ Ｏｎ Ｅｌｅｍｅｎｔ）構造ともいう。
まず、図９（ａ）〜（ｃ）に基づき、５層配線構造で且つＰＯＥ構造を有するの半導体集積回路の電極部における一般的な構成について、簡単に説明しておく。
すなわち、図９（ａ）〜（ｃ）において、５１は半導体集積回路（半導体チップともいう）、５２はＰＯＥ構造を有する電極パッドである。５８はＰＳｉＮなどの第１の保護膜、５９はポリイミドなどの第２の保護膜、６３は層間絶縁膜、６５はシリコン基板である。
ＰＯＥ構造を有する電極パッド５２は、最上層のパッドメタル６０と、その１つ下の配線層に形成された下層パッドメタル６１と、これら両パッドメタル６０，６１間を接続するビア６２とからなる積層ビア構造を有している。なお、この積層ビア構造は、ワイヤーボンドなどのボンディング工程で生じるクレタリングを抑制するのに効果がある。
そして、上記電極パッド５２の下方には、電源供給のための第１の電源層メタル６８が形成され、さらにその下層には入出力信号回路内への信号供給のための最下層メタル５７が形成されており、また電極パッド５２と最下層メタル５７とは、引出し部メタル６４のスタック構造により電気的に接続されている。
次に、上記の一般的な説明を踏まえて、従来の電極パッド構造を有する半導体集積回路を、図１０に基づき説明する。図１０は、図９（ａ）のＦ部に対応する拡大平面図である。
従来のＰＯＥ構造を有する半導体集積回路は、図１０に示すように、電源用電極パッド５４は電源セル６６上に、ＧＮＤ用電極パッド５５はＧＮＤセル６７上に形成され、また各Ｉ／Ｏセル５６の素子形成領域（入出力回路領域である）上には入出力信号用電極パッド５３が形成されている。
このような電極パッドをセルの素子形成領域上に配置した構造が、チップサイズの縮小を目的として、既に提案されている。
例えば、ロジック回路やドライバ回路の上に層間絶縁膜を設け、そしてその上に、入力パッドまたは出力パッドを形成した半導体集積回路が提案されている（例えば、特許文献１参照）。
特開平６−２４４２３５号公報
しかしながら、上述した従来の半導体集積回路では、拡散プロセスの微細化に伴い、半導体素子本来の機能を担う能動素子領域が小型化されて、チップサイズが電極パッドの領域に律束される傾向にある。
ところで、半導体集積回路の低電圧化に伴い、信号の安定化などのために、入出力信号用のＩ／Ｏセル数に対する電源およびＧＮＤ数が増加する傾向にあり、したがって電源およびＧＮＤ用のセル数が増加するため、より一層、チップサイズが電極パッドの領域に律束する傾向となる。
このような半導体集積回路に対し、従来では電極パッド間のピッチを狭くして当該電極パッドを小型化することで、電極パッド領域を縮小し、半導体集積回路の小型化を実現してきた。
このような、狭パッド化による電極パッドの小型化に伴い、電極パッド上へのワイヤーやバンプの形成および封止樹脂による成型などの組立作業が非常に困難になってきているという問題点があった。
そこで、本発明は、上記従来の問題点を解決するもので、拡散プロセスの微細化および半導体集積回路の低電圧化に伴ってチップサイズが電極パッド領域に律束している場合でも、電極パッドの狭パッド化を行わずに小型化を可能とし、さらに組立作業の容易性や生産性を向上し得る半導体集積回路およびその製造方法を提供することを目的とする。
上記課題を解決するために、本発明の請求項１に係る半導体集積回路は、集積回路領域と、この集積回路領域と外部とを電気的に接続するための素子形成領域をそれぞれ有する複数のＩ／Ｏセルとを具備した半導体集積回路であって、
上記各Ｉ／Ｏセルの素子形成領域上に、入出力信号用電極パッド、電源用電極パッドおよびＧＮＤ用電極パッドを配置したものである。
また、請求項２に係る半導体集積回路は、集積回路領域と、この集積回路領域と外部とを電気的に接続するための素子形成領域をそれぞれ有する複数のＩ／Ｏセルとを具備した半導体集積回路であって、
上記各Ｉ／Ｏセルの素子形成領域上に、１つ以上の入出力信号用電極パッドと、電源用電極パッドまたはＧＮＤ用電極パッドのいずれかを配置したものである。
また、請求項３に係る半導体集積回路は、集積回路領域と、この集積回路領域と外部とを電気的に接続するための素子形成領域をそれぞれ有する複数のＩ／Ｏセルとを具備した半導体集積回路であって、
隣接する２つのＩ／Ｏセルの素子形成領域に跨って、１つ以上の入出力信号用電極パッドと、電源用電極パッドまたはＧＮＤ用電極パッドのいずれかを配置したものである。
また、請求項４に係る半導体集積回路は、集積回路領域と、この集積回路領域と外部とを電気的に接続するための素子形成領域をそれぞれ有する複数のＩ／Ｏセルとを具備した半導体集積回路であって、
隣接する２つのＩ／Ｏセルの素子形成領域に跨って、１つ以上の入出力信号用電極パッドを配置するとともに、
これら２つのＩ／Ｏセル同士に１つ以上の入出力信号用電極パッドが配置されてなるＩ／Ｏセルの組を、隣接する２組における４つのＩ／Ｏセルの素子形成領域上に跨って電源用電極パッドまたはＧＮＤ用電極パッドのいずれかを配置したものである。
また、請求項５に係る半導体集積回路は、集積回路領域と、この集積回路領域と外部とを電気的に接続するための素子形成領域をそれぞれ有するとともに所定幅で且つ所定長さの複数のＩ／Ｏセルとを具備した半導体集積回路であって、
隣接する２つのＩ／Ｏセルの素子形成領域上にそれぞれ跨り且つ当該Ｉ／Ｏセルの長さ方向において内側から外側に向かって順次配置された内側位置および外側位置の２つの入出力信号用電極パッドと、この中間位置の入出力信号用電極パッドの外側の上記Ｉ／Ｏセルの素子形成領域に配置される電源用電極パッドまたはＧＮＤ用電極パッドとを具備し、
さらに内側位置の入出力信号用電極パッドにおけるＩ／Ｏセルでの幅方向の一端側を所定幅でもって中間位置の入出力信号電極パッドまで延設するとともに、中間位置の入出力信号用電極パッドにおけるＩ／Ｏセルでの幅方向の他端側を所定幅でもって外側位置の電源用電極パッドまたはＧＮＤ用電極パッドまで延設したものである。
また、請求項６に係る半導体集積回路は、集積回路領域と、この集積回路領域と外部とを電気的に接続するための素子形成領域をそれぞれ有するとともに所定幅で且つ所定長さの複数のＩ／Ｏセルとを具備した半導体集積回路であって、
隣接する２つのＩ／Ｏセルの素子形成領域上にそれぞれ跨り且つ当該Ｉ／Ｏセルの長さ方向において内側から外側に向かって順次配置された内側位置および外側位置の２つの入出力信号用電極パッドと、この中間位置の入出力信号用電極パッドの外側の上記Ｉ／Ｏセルの素子形成領域上に配置される電源用電極パッドまたはＧＮＤ用電極パッドとを具備し、
さらに上記内側位置の入出力信号用電極パッドにおけるＩ／Ｏセルでの幅方向の一端側および中間位置の入出力信号用電極パッドにおけるＩ／Ｏセルでの幅方向の他端側をそれぞれ所定幅でもって外側位置の電源用電極パッドまたはＧＮＤ用電極パッドまで延設したものである。
さらに、請求項７に係る半導体集積回路の製造方法は、集積回路領域およびＩ／Ｏセル領域を形成する工程と、所定位置にビアを形成する工程と、上記ビア上に入出力信号用電極パッドを形成する工程と、上記集積回路領域上に保護膜を形成する工程とを具備する半導体集積回路の製造方法において、
上記Ｉ／Ｏセル領域上に、各入出力用電極パッドに加えて、電源用電極パッドおよび／またはＧＮＤ用電極パッドを形成する工程を具備した方法である。
また、請求項８に係る半導体集積回路の製造方法は、請求項７に記載の製造方法において、
入出力信号用電極パッド、電源用電極パッドおよびＧＮＤ用電極パッドを隣接するＩ／Ｏセル領域上に跨って形成する工程を具備した方法である。
また、請求項９に係る半導体集積回路の製造方法は、請求項８に記載の製造方法において、
電源用電極パッドおよびＧＮＤ用電極パッドを３つ以上のＩ／Ｏセル領域上に跨って形成する工程を具備した方法である。
さらに、請求項１０に係る半導体集積回路の製造方法は、請求項８または９に記載の製造方法において、
Ｉ／Ｏセル領域上に内側から外側に向かって、複数の入出力信号用電極パッドを順次形成するとともに、これら入出力信号用電極パッドの外側位置に電源用電極パッドまたはＧＮＤ用電極パッドを形成する工程を具備し、
且つ上記入出力信号用電極パッドを形成する際に、最も内側に位置する入出力用電極パッドにおけるＩ／Ｏセル領域での幅方向における一端側、および中間に位置する入出力信号用電極パッドにおけるＩ／Ｏセル領域の幅方向における他端側を、最も外側に位置する電源用またはＧＮＤ用の電極パッド側に延設するようにした方法である。
上記各半導体集積回路およびその製造方法によると、拡散プロセスの微細化および半導体集積回路の低電圧化に伴い、チップサイズが電極パッド領域に律束している場合でも、電源用およびＧＮＤ用の電極パッドを入出力信号用のＩ／Ｏセルの素子形成領域上に配置して、電源用およびＧＮＤ用のセル領域を無くすようにしたので、電極パッドの小型化および電極パッド間の狭ピッチ化を行わずに、半導体集積回路の小型化を実現することができる。
また、各入出力信号用のＩ／Ｏセルの素子形成領域上に電源用またはＧＮＤ用の電極パッドを配置することで、入出力信号用のＩ／Ｏセル数に対する電源およびＧＮＤ数を格段に拡大することが可能となり、入出力信号用のＩ／Ｏセルに対し、安定した電源或いはＧＮＤの供給が可能になる。
さらに、各入出力信号用のＩ／Ｏセルに電源またはＧＮＤ用の電極パッドを配置することで、ワイヤーボンディングにより組み立てを行う際に、ワイヤーの接続を行うための電源またはＧＮＤの接続本数・接続電極パッド位置を任意に選択することが可能となり、したがって組立作業の自由度が向上し、安定した生産を行うことが可能となる。
［実施の形態］
以下、本発明の実施の形態に係る半導体集積回路およびその製造方法について、図面を参照しながら説明する。
図１は実施の形態に係る半導体集積回路の構成を説明する図で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図、（ｃ）は（ｂ）のＢ部の拡大図である。
図１は５層配線構造の半導体集積回路を示しており、また以下の説明において、入出力回路の素子形成領域の外側に設けられていた入出力信号用の電極パッドを入出力回路の素子形成領域上に設けた構造を、素子上パッド構造、略してＰＯＥ（Ｐａｄ Ｏｎ Ｅｌｅｍｅｎｔ）構造ともいう。
まず、図１（ａ）〜（ｃ）に基づき、５層配線構造で且つＰＯＥ構造を有するの半導体集積回路の電極部における一般的な構成について、簡単に説明しておく。
すなわち、図１（ａ）〜（ｃ）において、１は半導体集積回路（半導体チップともいう）、２はＰＯＥ構造を有する電極パッドである。８はＰＳｉＮなどの第１の保護膜、９はポリイミドなどの第２の保護膜、１３は層間絶縁膜、１５はシリコン基板である。
ＰＯＥ構造を有する電極パッド２は、最上層のパッドメタル１０と、その１つ下の配線層に形成された下層パッドメタル１１と、これら両パッドメタル１０，１１間を接続するビア１２とからなる積層ビア構造を有している。なお、この積層ビア構造は、ワイヤーボンドなどのボンディング工程で生じるクレタリングを抑制するのに効果がある。
そして、上記電極パッド２の下方には、電源供給のための第１の電源層メタル１８が形成され、さらにその下層には入出力信号回路内への信号供給のための最下層メタル７が形成されており、また電極パッド２と最下層メタル７とは、引出し部メタル１４のスタック構造により電気的に接続されている。
次に、上記の一般的な説明を踏まえて、本発明に係る電極パッド構造を有する具体的な半導体集積回路を、図２に基づき説明する。図２は、図１（ａ）のＣ部に対応する拡大平面図である。
本発明の要旨は、図２に示すように、入出力信号用のＩ／Ｏセル６の素子形成領域上に、入出力信号用電極パッド３の他に電源用およびＧＮＤ用の電極パッド４，５を配置したことにある。なお、これら各電極パッド３，４，５については、上述した電極パッド２と同じ構造を有している。
すなわち、上記半導体集積回路１は、集積回路領域１ａと、この集積回路領域１ａの周囲に配置された複数のＩ／Ｏセル６と、これらＩ／Ｏセル６の素子形成領域上に配置される入出力信号用電極パッド３並びに電源用およびＧＮＤ用の電極パッド４，５とから構成されており、またこれら各Ｉ／Ｏセル６の平面視形状は、外側に向かって延びる矩形状（短冊状）にされている。正確に言えば、各Ｉ／Ｏセル６は、所定幅でもって正方形状の集積回路領域１ａの各辺（側縁部）から直角方向で所定長さでもって外側に突出するように形成されている。なお、図２に示されたＩ／Ｏセル部分は、図１（ａ）のＣ部の位置に相当するものである。
このように、半導体集積回路１に電源用およびＧＮＤ用のＩ／Ｏセルを設けることなく、入出力信号用のＩ／Ｏセル６の素子形成領域上に、入出力信号用電極パッド３とともに電源用およびＧＮＤ用の電極パッド４，５を配置（併設）することにより、半導体装置に必要となるセル数を減らすことができ、したがって半導体集積回路１の小型化を実現することができる。
また、全ての入出力信号用Ｉ／Ｏセル６から電源およびＧＮＤを供給することができるので、結果的に、電源用またはＧＮＤ用の専用セルを設ける場合に比べて電源およびＧＮＤの供給源が増加することになり、安定した電源またはＧＮＤの供給が可能となる。
さらに、組立工程のワイヤーボンディングにおいて、電源およびＧＮＤの供給源に対する選択の範囲が拡がるので、電源またはＧＮＤの接続本数・接続電極パッドの位置を任意に選択することが可能となり、組立作業の自由度が増すとともに安定した生産を行うことが可能となる。
ところで、上記実施の形態においては、１つのＩ／Ｏセル６に入出力信号用，電源用およびＧＮＤ用の電極パッド３，４，５をそれぞれ１つずつ配置（併設）したが、図３に示すように、１つのＩ／Ｏセル６に１つ以上の入出力信号用電極パッド３と、電源用またはＧＮＤ用のいずれか１つの電極パッド４，５を配置した場合でも、上記実施の形態と同様の効果が得られる。なお、入出力信号用電極パッド３の配置個数は任意に選択することができる。
図３に示す構成を、具体的に説明すると、或るＩ／Ｏセル６（６Ａ）には、内側から外側に向かって、順次、２つの入出力信号用電極パッド３（３Ａ），３（３Ｂ）および１つの電源用電極パッド４が配置され、そしてこれに隣接するＩ／Ｏセル６（６Ｂ）には、やはり、内側から外側に向かって、順次、２つの入出力信号用電極パッド３（３Ａ），３（３Ｂ）およびＧＮＤ用電極パッド５が配置されたものである。つまり、各Ｉ／Ｏセル６の内側には入出力信号用電極パッド３が１つまたは２つ以上配置されるとともに、その最も外側に、電源用電極パッド４とＧＮＤ用電極パッド５とが交互に配置されたものである。なお、１つのＩ／Ｏセルに２つの入出力信号用電極パッドが配置される場合、その一方がＷ／Ｂ用で、他方がプローブ用にされている。このように分けることにより、Ｗ／Ｂ側の接続性の向上を図ることができる。
また、図４に示すように、隣接する一対のＩ／Ｏセル６（６Ａ），６（６Ｂ）同士間に少なくとも１つの、具体的には２つの入出力信号用電極パッド３と電源用電極パッド４またはＧＮＤ用電極パッド５のいずれかを配置（併設）してもよい。この場合、例えば、一方の入出力信号用電極パッド３Ａが一方のＩ／Ｏセル６Ａに接続されるとともに、他方の入出力信号用電極パッド３Ｂが他方のＩ／Ｏセル６Ｂに接続される。
この構成によると、隣接する一対のＩ／Ｏセル６Ａ，６Ｂ同士間（領域上）に跨って電極パッド３，４，５をそれぞれ形成することができるため、各電極パッドを大きい矩形状の面積にすることができる。すなわち、検査時のプローブ接触位置とワイヤーまたはバンプとの接続位置を区別することができるため、プローブ跡によるワイヤーの接続不良またはバンプの形成不良を防ぐことができる。
勿論、この場合も、入出力信号用のＩ／Ｏセル６の素子形成領域上に、入出力信号用電極パッド３に加えて電源用およびＧＮＤ用の電極パッド４，５を配置（併設）することができるため、半導体装置に必要となるセル数を減らすことができ、したがって半導体集積回路の小型化を実現することができる。
また、図５に示すように、電源用またはＧＮＤ用電極パッド４，５を、３つ以上、例えば４つのＩ／Ｏセル６（６Ａ〜６Ｄ）同士に跨って形成することで、隣接する一対のＩ／Ｏセル６Ａ，６Ｂ同士に跨って電極パッド４，５を形成する場合よりも、Ｉ／Ｏセル数に対するワイヤー本数の接続割合を増やすことができ、延いては、電源およびＧＮＤに対する安定した接続が得られる。
また、図６に示すように、隣接する一対のＩ／Ｏセル６（６Ａ），６（６Ｂ）同士間に亘って、且つ内側位置および中間位置に２つの入出力信号用電極パッド３（３Ａ），３（３Ｂ）を配置するとともに、外側位置に電源用電極パッド４またはＧＮＤ用電極パッド５のいずれかを配置したものにおいて、さらに内側位置の入出力信号用電極パッド３ＡのＩ／Ｏセル６の幅方向での一端側を小さい幅でもって中間位置の入出力信号用電極パッド３Ｂと同じ位置（正確には、パッドの外側縁位置）まで延設するとともに、中間位置の入出力信号用電極パッド３ＢのＩ／Ｏセル６の幅方向での他端側を小さい幅でもって外側位置の電源用電極パッド４またはＧＮＤ用電極パッド５と同じ位置（正確には、パッドの外側縁位置）まで延設したものである。勿論、外側位置の電源用電極パッド４またはＧＮＤ用電極パッド５の幅（Ｉ／Ｏセルの幅方向である）は少し狭くなる。
この構成によると、各入出力信号用電極パッド３Ａ，３Ｂの延設部３ａ，３ｂをプローブ用電極領域とすることにより、下層の配線領域にダメージを与えやすいプローブ用電極領域を当該アクティブ領域から離し、内側位置の入出力信号用電極パッド３Ａを半導体集積回路１のアクティブ領域上に形成することで、さらにＩ／Ｏセル６の長さを短くすることができるので、半導体集積回路の小型化を図ることができる。
さらに、図７に示すように、隣接する一対のＩ／Ｏセル６（６Ａ），６（６Ｂ）同士間に亘って、且つ内側位置および中間位置に２つの入出力信号用電極パッド３（３Ａ），３（３Ｂ）が配置されるとともに、外側位置に電源用電極パッド４またはＧＮＤ用電極パッド５のいずれかを配置したものにおいて、さらに内側位置の入出力信号用電極パッド３ＡのＩ／Ｏセル６の幅方向での一端側を小さい幅でもって外側位置の電源用電極パッド４またはＧＮＤ用電極パッド５と同じ位置（正確には、パッドの外側縁位置）まで延設するとともに、中間位置の入出力信号用電極パッド３ＢのＩ／Ｏセル６の幅方向での他端側を小さい幅でもって外側位置の電源用電極パッド４またはＧＮＤ用電極パッド５と同じ位置（正確には、パッドの外側縁位置）まで延設したものである。勿論、外側位置の電源用電極パッド４またはＧＮＤ用電極パッド５の幅（Ｉ／Ｏセルの幅方向である）は、狭くなる。
この構成によると、各入出力信号用電極パッド３Ａ，３Ｂを半導体集積回路１のアクティブ領域上に形成することで、Ｉ／Ｏセル６の長さをさらに短くすることができるので、半導体集積回路の小型化を図ることができる。
次に、上記半導体集積回路、特にＩ／Ｏセル部分の製造方法について、図面を参照しながら説明する。
図８は本実施の形態における半導体集積回路の製造方法を説明するための断面図で、（ａ）は入出力回路形成工程を、（ｂ）は積層ビア形成工程を、（ｃ）は電極パッド形成工程を、（ｄ）は保護膜形成工程を、それぞれ説明するためのものである。
まず、図８（ａ）に示すように、シリコン基板１５上に、トランジスタや配線などを例えばＣＶＤ（化学気相堆積）法、エッチング法、イオン注入法、露光技術法などを用いて入出力信号回路を（Ｉ／Ｏセルの素子部である）形成する。
その際に、形成された入出力信号回路と外部との電気的接続を可能にするために、引出し部メタル１４を介して電気的接続がなされたパッドメタル１１を最上層に形成する。
次に、図８（ｂ）に示すように、上記パッドメタル１１上にワイヤーボンドなどのボンディング工程で生じるクレタリングを抑制するために、ビア１２を形成して積層ビア構造を得る。この積層ビア構造は、例えばエッチング法やスパッタ法、メッキ法などの技術を用いて、ビアホールの形成およびビアの埋め込みを行うことにより得られる。
次に、この積層ビア構造を形成した後に、図８（ｃ）に示すように、例えばＣＶＤ（化学気相堆積）法やスパッタ法などを用いて、アルミニウムなどの金属で形成された電極パッド１０を積層ビア１２上に形成する。
そして、その際に、図２または図３に示したように、入出力信号用に形成された電極パッド３と同一のＩ／Ｏセル６の素子形成領域上に、電源用電極パッド４またはＧＮＤ用電極パッド５を同時に形成したり、また図４に示したように、隣接したＩ／Ｏセル６，６同士に跨って入出力信号用電極パッド３、電源用およびＧＮＤ用電極パッド４，５を形成したり、また図５に示したように、電源用およびＧＮＤ用電極パッ４，５ドを３つ以上のＩ／Ｏセル６，６，６同士に跨って形成したり、また図６または図７に示すように、入出力信号用電極パッド３に所定幅の延設部３ａ，３ｂを外側に向かって延設してプローブ用電極領域を形成する。
そして、上述したように、所定の電極パッドが形成されると、図８（ｄ）に示すように、例えばＣＶＤ（化学気相堆積）法やエッチング法などを用いて、半導体集積回路上に第１の保護膜８および第２の保護膜９を形成することにより、半導体集積回路１が得られる。なお、図８中、７は最下層メタルで、１３は層間絶縁膜である。
本発明の半導体集積回路は、拡散プロセスの微細化および半導体集積回路の低電圧化に伴い、チップサイズが電極パッド領域に律束している場合でも、チップサイズの小型化や電源およびＧＮＤの安定供給、さらにはＷ／Ｂによる電極パッドへの接続を行う場合、安定して生産を行うことができ、電源およびＧＮＤの入力と、信号の入出力を行うＩ／Ｏセルを有する半導体集積回路に有用である。
本発明の実施の形態に係る半導体集積回路の概略構成を示す図で、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図、（ｃ）は（ｂ）のＢ部拡大図である。 図１（ａ）のＣ部に対応するＩ／Ｏセル部の拡大平面図である。 同半導体集積回路の変形例に係るＩ／Ｏセル部の拡大平面図である。 同半導体集積回路の変形例に係るＩ／Ｏセル部の拡大平面図である。 同半導体集積回路の変形例に係るＩ／Ｏセル部の拡大平面図である。 同半導体集積回路の変形例に係るＩ／Ｏセル部の拡大平面図である。 同半導体集積回路の変形例に係るＩ／Ｏセル部の拡大平面図である。 本発明の半導体集積回路の製造方法を説明する断面図で、（ａ）は入出力回路形成工程を示し、（ｂ）は積層ビア形成工程を示し、（ｃ）は電極パッド形成工程を示し、（ｄ）は保護膜形成工程を示す。 従来例の半導体集積回路の概略構成を示す図で、（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ’断面図、（ｃ）は（ｂ）のＥ部拡大図である。 図９（ａ）のＦ部に対応するＩ／Ｏセル部の拡大平面図である。
符号の説明
１ 半導体集積回路
１ａ 集積回路領域
３ 入出力信号用電極パッド
４ 電源用電極パッド
５ ＧＮＤ用電極パッド
６ Ｉ／０セル
７ 最下層メタル
８ 第１の保護膜
９ 第２の保護膜
１０ パッドメタル
１１ パッドメタル
１２ ビア
１３ 層間絶縁膜
１４ 引出し部メタル
１５ シリコン基板
１８ 第１の電源層メタル

Claims (10)

  1. 集積回路領域と、この集積回路領域と外部とを電気的に接続するための素子形成領域をそれぞれ有する複数のＩ／Ｏセルとを具備した半導体集積回路であって、
    上記各Ｉ／Ｏセルの素子形成領域上に、入出力信号用電極パッド、電源用電極パッドおよびＧＮＤ用電極パッドを配置したことを特徴とする半導体集積回路。
  2. 集積回路領域と、この集積回路領域と外部とを電気的に接続するための素子形成領域をそれぞれ有する複数のＩ／Ｏセルとを具備した半導体集積回路であって、
    上記各Ｉ／Ｏセルの素子形成領域上に、１つ以上の入出力信号用電極パッドと、電源用電極パッドまたはＧＮＤ用電極パッドのいずれかを配置したことを特徴とする半導体集積回路。
  3. 集積回路領域と、この集積回路領域と外部とを電気的に接続するための素子形成領域をそれぞれ有する複数のＩ／Ｏセルとを具備した半導体集積回路であって、
    隣接する２つのＩ／Ｏセルの素子形成領域に跨って、１つ以上の入出力信号用電極パッドと、電源用電極パッドまたはＧＮＤ用電極パッドのいずれかを配置したことを特徴とする半導体集積回路。
  4. 集積回路領域と、この集積回路領域と外部とを電気的に接続するための素子形成領域をそれぞれ有する複数のＩ／Ｏセルとを具備した半導体集積回路であって、
    隣接する２つのＩ／Ｏセルの素子形成領域に跨って、１つ以上の入出力信号用電極パッドを配置するとともに、
    これら２つのＩ／Ｏセル同士に１つ以上の入出力信号用電極パッドが配置されてなるＩ／Ｏセルの組を、隣接する２組における４つのＩ／Ｏセルの素子形成領域上に跨って電源用電極パッドまたはＧＮＤ用電極パッドのいずれかを配置したことを特徴とする半導体集積回路。
  5. 集積回路領域と、この集積回路領域と外部とを電気的に接続するための素子形成領域をそれぞれ有するとともに所定幅で且つ所定長さの複数のＩ／Ｏセルとを具備した半導体集積回路であって、
    隣接する２つのＩ／Ｏセルの素子形成領域上にそれぞれ跨り且つ当該Ｉ／Ｏセルの長さ方向において内側から外側に向かって順次配置された内側位置および外側位置の２つの入出力信号用電極パッドと、この中間位置の入出力信号用電極パッドの外側の上記Ｉ／Ｏセルの素子形成領域に配置される電源用電極パッドまたはＧＮＤ用電極パッドとを具備し、
    さらに内側位置の入出力信号用電極パッドにおけるＩ／Ｏセルでの幅方向の一端側を所定幅でもって中間位置の入出力信号電極パッドまで延設するとともに、中間位置の入出力信号用電極パッドにおけるＩ／Ｏセルでの幅方向の他端側を所定幅でもって外側位置の電源用電極パッドまたはＧＮＤ用電極パッドまで延設したことを特徴とする半導体集積回路。
  6. 集積回路領域と、この集積回路領域と外部とを電気的に接続するための素子形成領域をそれぞれ有するとともに所定幅で且つ所定長さの複数のＩ／Ｏセルとを具備した半導体集積回路であって、
    隣接する２つのＩ／Ｏセルの素子形成領域上にそれぞれ跨り且つ当該Ｉ／Ｏセルの長さ方向において内側から外側に向かって順次配置された内側位置および外側位置の２つの入出力信号用電極パッドと、この中間位置の入出力信号用電極パッドの外側の上記Ｉ／Ｏセルの素子形成領域上に配置される電源用電極パッドまたはＧＮＤ用電極パッドとを具備し、
    さらに上記内側位置の入出力信号用電極パッドにおけるＩ／Ｏセルでの幅方向の一端側および中間位置の入出力信号用電極パッドにおけるＩ／Ｏセルでの幅方向の他端側をそれぞれ所定幅でもって外側位置の電源用電極パッドまたはＧＮＤ用電極パッドまで延設したことを特徴とする半導体集積回路。
  7. 集積回路領域およびＩ／Ｏセル領域を形成する工程と、所定位置にビアを形成する工程と、上記ビア上に入出力信号用電極パッドを形成する工程と、上記集積回路領域上に保護膜を形成する工程とを具備する半導体集積回路の製造方法において、
    上記Ｉ／Ｏセル領域上に、各入出力用電極パッドに加えて、電源用電極パッドおよび／またはＧＮＤ用電極パッドを形成する工程を具備したことを特徴とする半導体集積回路の製造方法。
  8. 請求項７に記載の半導体集積回路の製造方法において、
    入出力信号用電極パッド、電源用電極パッドおよびＧＮＤ用電極パッドを隣接するＩ／Ｏセル領域上に跨って形成する工程を具備したことを特徴とする半導体集積回路の製造方法。
  9. 請求項８に記載の半導体集積回路の製造方法において、
    電源用電極パッドおよびＧＮＤ用電極パッドを３つ以上のＩ／Ｏセル領域上に跨って形成する工程を具備したことを特徴とする半導体集積回路の製造方法。
  10. 請求項８または９に記載の半導体集積回路の製造方法において、
    Ｉ／Ｏセル領域上に内側から外側に向かって、複数の入出力信号用電極パッドを順次形成するとともに、これら入出力信号用電極パッドの外側位置に電源用電極パッドまたはＧＮＤ用電極パッドを形成する工程を具備し、
    且つ上記入出力信号用電極パッドを形成する際に、最も内側に位置する入出力用電極パッドにおけるＩ／Ｏセル領域での幅方向における一端側、および中間に位置する入出力信号用電極パッドにおけるＩ／Ｏセル領域の幅方向における他端側を最も外側に位置する電源用またはＧＮＤ用の電極パッド側に延設するようにしたことを特徴とする半導体集積回路の製造方法。
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