JP2010003953A - 半導体集積回路 - Google Patents

Abstract

【課題】チップ面積を有効に使用することができる半導体集積回路を構成する。
【解決手段】半導体基板（２）の縁に沿って構成される複数のボンディングパッド（５）（６）（７）と、複数のボンディングパッド（５）（６）（７）の下に、縁に沿って配置される複数のＩ／Ｏセル（３）と、複数の上層配線（１３）を有する上層配線メッシュ（２４）と、半導体基板（２）に構成されるコア領域（４）とを具備する半導体集積回路（１）を構成する。ここにおいて、コア領域（４）の面積は、半導体基板の表面に平行な面において、上層配線メッシュ（２４）が占める面積よりも広い。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特にボンディングワイヤを介してリード電極に接続される半導体集積回路に関する。

現在普及しているＩＣチップは、論理回路や記憶回路などを有するコア領域と、そのコア領域の周辺に設けられたＩ／Ｏ領域とを備えている。Ｉ／Ｏ領域には、そのＩＣチップとリードフレーム側に供えられたリード電極とを接続するためのボンディングパッドが備えられている。半導体集積回路に対する微細化技術の進歩に伴って、そのＩ／Ｏ領域を縮小する技術が知られている（例えば、特許文献１、２参照。）。

特許文献１（特開２００７−３０５８２２号公報）には、コア領域への電源供給のための接続パッド不足を防止し、ＩＯセルのセル幅を小さくすることなく全ての接続パッドに同一接続方法が適用できるようにした半導体集積回路に関する技術が記載されている。その特許文献１に記載の技術では、ＩＯ領域のＩＯセル上に、接続パッドの二つの列をずらせて配置し、コア領域の一辺に沿うコア電源配線上にも接続パッドを配置し、それらの接続パッドのそれぞれのパッドピッチを、ＩＯセルのセルピッチに対して、
パッドピッチ＝２×セルピッチ
とし、且つ、接続パッド全体のパッドピッチを、
パッドピッチ／３（＝２×セルピッチ／３）
として、２個のＩＯセル当り３個の接続パッドを配置している。

また、特許文献２（特開２００７−０５９８６７号公報）には、Ｉ／Ｏ領域を縮小することによって、半導体集積回路の面積を縮小するための技術が記載されている。その特許文献２に記載の技術では、Ｉ／Ｏ領域に形成されたパッドメタルの一部を露出させた状態で、その半導体集積回路全面に層間膜を備えている。そして、アクティブ領域（コア領域）の層間膜上に電極パッドを備えている。そのパッドメタルとその電極パッドとは、接続ビアによって電気的に接続されている。そして、その電極パッドを露出させた状態で、その半導体集積回路全面に保護膜が構成されている。特許文献２は、このような構成によって、そのＩ／Ｏ領域を、その電極パッドよりも小さくする技術を開示している。

特開２００７−３０５８２２号公報 特開２００７−０５９８６７号公報

半導体技術の進歩に伴う素子の微細化に対応して、Ｉ／Ｏ領域のＩ／Ｏセルも微細化されてきている。Ｉ／Ｏセルの微細化に対し、ボンディングパッドの縮小化は困難であり、そのため、ボンディングパッドの占める領域がＩＣチップ全体の縮小化を妨げる要因になることがある。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記の課題を解決するために、半導体基板（２）の縁に沿って構成される複数のボンディングパッド（５）（６）（７）と、前記複数のボンディングパッド（５）（６）（７）の下に、前記縁に沿って配置される複数のＩ／Ｏセル（３）と、複数の上層配線（１３）を有する上層配線メッシュ（２４）と、前記半導体基板（２）に構成されるコア領域（４）とを具備する半導体集積回路（１）を構成する。ここにおいて、前記コア領域（４）の面積は、前記半導体基板の表面に平行な面において、前記上層配線メッシュ（２４）が占める面積よりも広い。

本発明によると、ボンディングパッドの縮小化に依存することなく、Ｉ／Ｏセルの微細化に対応して相対的に増加したチップ面積を有効に使用することができる半導体集積回路を構成することができる。換言すると、ＩＣチップに配置されるボンディングパッドが占有する面積に依存することなく、内部セルを配置するための適切な面積を確保することができる。

以下に、図面を参照して本発明を実施するための形態について説明を行う。図１は、本実施形態の半導体集積回路（ＩＣチップ）１の構成を例示する平面図である。本実施形態の半導体集積回路１は、ウェハ基板をダイシングしたチップ基板（以下、半導体基板２と記載する）に構成されている。半導体基板２は、チップ周辺部のＩ／Ｏ領域２１に配置される複数のＩ／Ｏセル３と、複数の論理セル（図示されず）や複数の記憶セル（図示されず）とを含む内部コア領域４とを備えている。

Ｉ／Ｏセル３または内部コア領域４の上には、複数のボンディングパッドが配置されている。その複数のボンディングパッドは、第１パッド列２６と第２パッド列２７とに沿って配置されている。第１パッド列２６には、複数の信号用ボンディングパッド５が構成されている。第２パッド列２７には、複数の信号用ボンディングパッド５と、少なくとも１つの第１電源用ボンディングパッド６と、少なくとも１つの第２電源用ボンディングパッド７とが構成されている。

内部コア領域４の上には、第１電源リング８と、第２電源リング９とが構成されている。第１電源リング８は、第１電源用ボンディングパッド６に接続されている。第２電源リング９は、第２電源用ボンディングパッド７に接続されている。内部コア領域４に配置される論理セルや記憶セルなどの回路素子は、第１電源リング８または第２電源リング９を介して供給される電力に応答して動作する。

図２は、半導体集積回路１の詳細な構成を例示する平面図である。図２に示されているように、信号用ボンディングパッド５、第１電源用ボンディングパッド６および第２電源用ボンディングパッド７は、信号用接続コンタクト１９を介してＩ／Ｏセル３に接続されている。第１電源用ボンディングパッド６は、第１電源リング接続配線１５を介して第１電源リング８に接続されている。また、第１電源用ボンディングパッド６は、第１拡張リング接続コンタクト１７を介して第１拡張電源リング１１に接続されている。第２電源用ボンディングパッド７は、第２電源リング接続配線１６を介して第２電源リング９に接続されている。また、第２電源用ボンディングパッド７は、第２拡張リング接続コンタクト１８を介して第２電源リング９に接続されている。

内部コア領域４は、基本コア領域２２と拡張コア領域２３とを含んでいる。基本コア領域２２には、第１方向に延伸する複数の上層配線１３が配置されている。また、その基本コア領域２２には、その第１方向に直角な第２方向に延伸する複数の上層配線１３が配置されている。基本コア領域２２においては、その上層配線１３の下に、複数の下層配線１４が配置されている。

本実施形態の半導体集積回路１において、拡張コア領域２３には、信号用ボンディングパッド５、第１電源用ボンディングパッド６および第２電源用ボンディングパッド７が配置され、それらの下に第１拡張電源リング１１と第２拡張電源リング１２が配置されている。また、拡張コア領域２３において、第１拡張電源リング１１または第２拡張電源リング１２の下に、複数の下層配線１４が配置されている。

図３は、本実施形態の半導体集積回路１の断面を例示する断面図である。図３は、半導体集積回路１を、上述の図２の線分Ａ−Ａで示される位置で切断した断面の構成を例示している。図３に示されているように、半導体集積回路１は、半導体基板２に構成されたＩ／Ｏセル３と、半導体基板２に構成された内部コア領域４とを含んでいる。Ｉ／Ｏセル３と内部コア領域４には、所定の回路素子（図示されず）が構成されている。本実施形態においては、本願発明の理解を容易にするために、その回路素子の詳細な構成に関する説明、および、図面への記載を省略する。

図３を参照すると、内部コア領域４は、基本コア領域２２と拡張コア領域２３とに対応して構成されている。拡張コア領域２３において、内部コア領域４の上層には複数の配線層に対応する下層配線１４が配置されている。また、本実施形態の半導体集積回路１は、上層配線メッシュ２４と、下層配線メッシュ２５とを含んでいる。上層配線メッシュ２４には、複数の上層配線１３が配置されている。その複数の上層配線１３は、複数の配線層の各々に配置されている。また、上層配線メッシュ２４には、第１電源用ボンディングパッド６と、第１電源リング８と、第２電源リング９とが配置されている。

下層配線メッシュ２５には、複数の下層配線１４が配置されている。その複数の下層配線１４は、複数の配線層の各々に配置されている。また、下層配線メッシュ２５には、第１拡張電源リング１１と第２拡張電源リング１２とが配置されている。Ａ−Ａ断面において、第１電源用ボンディングパッド６は、第１拡張リング接続コンタクト１７を介して第１拡張電源リング１１に接続されている。また、第１電源用ボンディングパッド６は、第１電源リング接続配線１５介して第１電源リング８に接続されている。

図４は、本実施形態の半導体集積回路１の断面を例示する断面図である。図４は、半導体集積回路１を、上述の図２の線分Ｂ−Ｂで示される位置で切断した断面の構成を例示している。図４を参照すると、Ｂ−Ｂ断面において、第２電源用ボンディングパッド７は、第２拡張リング接続コンタクト１８を介して第２拡張電源リング１２に接続されている。また、第２電源用ボンディングパッド７は、第２電源リング接続配線１６を介して第２電源リング９に接続されている。

図５は、本実施形態の半導体集積回路１の断面を例示する断面図である。図５は、半導体集積回路１を、上述の図２の線分Ｃ−Ｃで示される位置で切断した断面の構成を例示している。図５を参照すると、Ｃ−Ｃ断面において、半導体集積回路１には、信号用ボンディングパッド５が構成されている。また、信号用ボンディングパッド５は、信号用接続コンタクト１９を介してＩ／Ｏセル３に接続される。

上述のように、本実施形態の半導体集積回路１には、基本コア領域２２と、下層配線１４と、複数のボンディングパッド（信号用ボンディングパッド５、第１電源用ボンディングパッド６、および第２電源用ボンディングパッド７）が構成されている。これによって、実質的に信号用ボンディングパッド５、第１電源用ボンディングパッド６、および第２電源用ボンディングパッド７の下層に、内部コア領域４を構成することが可能となり、チップ面積をより有効に活用することができる。また、本実施形態の半導体集積回路１において、第１拡張電源リング１１は、第１拡張リング接続コンタクト１７を介して第１電源用ボンディングパッド６に接続され、第２拡張電源リング１２は、第２拡張リング接続コンタクト１８を介して第２電源用ボンディングパッド７に接続されている。

このように、第１電源用ボンディングパッド６または第２電源用ボンディングパッド７は、直接的に第１拡張電源リング１１または第２拡張電源リング１２に接続されている。そのため、第１拡張電源リング１１または第２拡張電源リング１２は、第１電源用ボンディングパッド６や第２電源用ボンディングパッド７から供給される電源を、直接的にその下の下層配線１４に供給することができる。これによって、基本コア領域２２に備えられた回路素子に対し、電源供給能力を向上させることができる。

図１は、本実施形態の半導体集積回路１の構成を例示する平面図である。 図２は、本実施形態の半導体集積回路１の構成を例示する平面図である。 図３は、本実施形態の半導体集積回路１の構成を例示する断面図である。 図４は、本実施形態の半導体集積回路１の構成を例示する断面図である。 図５は、本実施形態の半導体集積回路１の構成を例示する断面図である。

符号の説明

１…半導体集積回路（ＩＣチップ）
２…半導体基板
３…Ｉ／Ｏセル
４…内部コア領域
５…信号用ボンディングパッド
６…第１電源用ボンディングパッド
７…第２電源用ボンディングパッド
８…第１電源リング
９…第２電源リング
１１…第１拡張電源リング
１２…第２拡張電源リング
１３…上層配線
１４…下層配線
１５…第１電源リング接続配線
１６…第２電源リング接続配線
１７…第１拡張リング接続コンタクト
１８…第２拡張リング接続コンタクト
１９…信号用接続コンタクト
２１…Ｉ／Ｏ領域
２２…基本コア領域
２３…拡張コア領域
２４…上層配線メッシュ
２５…下層配線メッシュ
２６…第１パッド列
２７…第２パッド列

Claims (12)

1. 半導体基板の縁に沿って設けられる複数のボンディングパッドと、
   前記複数のボンディングパッドの下に、前記縁に沿って配置される複数のＩ／Ｏセルと、
   複数の上層配線を有する上層配線メッシュと、
   前記半導体基板に設けられるコア領域と
   を具備し、
   前記コア領域の面積は、
   前記半導体基板の表面に平行な面において、前記上層配線メッシュが占める面積よりも広い
   半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記ボンディングパッドの厚さは、
   前記上層配線メッシュの配線層の厚さに等しい
   半導体集積回路。
3. 請求項２に記載の半導体集積回路において、さらに、
   前記半導体基板と前記上層配線メッシュとの間の層に構成される下層配線メッシュを具備し、
   前記下層配線メッシュの少なくとも１つの配線層は、
   前記コア領域に対応して構成される
   半導体集積回路。
4. 請求項３に記載の半導体集積回路において、
   前記上層配線メッシュは、
   上層環状電源配線を備え、
   前記下層配線メッシュは、
   前記ボンディングパッドの下に構成される下層環状電源配線を備える
   半導体集積回路。
5. 請求項４に記載の半導体集積回路において、
   前記ボンディングパッドは、
   電源供給用パッドと、
   前記複数のＩ／Ｏセルの少なくとも１つに信号を供給する信号供給用パッドと
   を備え、
   前記電源供給用パッドは、
   ビアコンタクトを介して前記下層環状電源配線に接続され、前記上層配線メッシュ内の配線パターンを介して前記上層環状電源配線に接続される
   半導体集積回路。
6. 請求項５に記載の半導体集積回路において、
   前記ボンディングパッドは、
   前記Ｉ／Ｏセルが形成される半導体基板の縁に沿って配置され、前記電源供給用パッドと前記信号供給用パッドを含む第１パッド群と、
   前記第１パッド群が配置される列と異なる列に配置され、前記第１パッド群と前記縁との間に構成される第２パッド群と
   を備える
   半導体集積回路。
7. 請求項６に記載の半導体集積回路において、
   前記第１パッド群は、
   前記Ｉ／Ｏ領域と前記下層配線メッシュとの各々の少なくとも一部を覆うように配置される
   半導体集積回路。
8. 半導体基板に形成される複数のＩ／Ｏセルが配置されるＩ／Ｏ領域と、
   前記半導体基板に形成され、前記Ｉ／Ｏ領域に囲まれるコア領域と、
   ＩＣチップの周縁に沿って配置される複数のボンディングパッドと、
   前記ボンディングパッドと同じ層に構成され、前記ボンディングパッドに囲まれた領域に配置される上層配線メッシュと、
   前記上層配線メッシュと前記半導体基板との間に配置される下層配線メッシュと
   を具備し、
   前記下層配線メッシュは、
   前記上層配線メッシュと前記コア領域との間に構成される第１下層配線メッシュと、
   前記前記ボンディングパッドと前記コア領域との間に構成される第２下層配線メッシュとを備える
   半導体集積回路。
9. 請求項８に記載の半導体集積回路において、
   前記上層配線メッシュは、
   上層環状電源配線を含み、
   前記第２下層配線メッシュは、
   前記ボンディングパッドの下に構成される下層環状電源配線を含み、
   前記コア領域は、
   前記上層環状電源配線と前記下層環状電源配線との各々を介して供給される電力に基づいて動作する論理セルを含む
   半導体集積回路。
10. 請求項９に記載の半導体集積回路において、
    前記ボンディングパッドは、
    電源供給用パッドと、
    前記Ｉ／Ｏセルに信号を供給する信号供給用パッドと
    を備え、
    前記電源供給用パッドは、
    ビアコンタクトを介して前記下層環状電源配線に接続され、配線パターンを介して前記上層環状電源配線に接続される
    半導体集積回路。
11. Ｉ／Ｏセルが配置されるＩ／Ｏ領域と、
    論理セルが配置されるコア領域と、
    前記Ｉ／Ｏ領域と前記コア領域との間に構成され、他の論理セルが配置される拡張コア領域と
    を具備し、
    前記Ｉ／Ｏ領域は、
    前記Ｉ／Ｏセルの上に構成され、前記Ｉ／Ｏセルに信号を供給する第１ボンディングパッドを備え、
    前記コア領域は、
    上層配線メッシュと、
    前記上層配線メッシュの下に構成される下層配線メッシュと、
    を備え、
    前記拡張コア領域は、
    前記上層配線メッシュと同じ層に構成される第２ボンディングパッドと、
    前記第２ボンディングパッドの下に位置し、前記下層配線メッシュと同じ層で前記下層配線メッシュに接続する拡張下層配線メッシュと、
    前記拡張下層配線メッシュの下の拡張論理セル領域に配置される拡張論理セルを含む
    を備える
    半導体集積回路。
12. 請求項１１に記載の半導体集積回路において、
    前記ボンディングパッドは、
    前記Ｉ／Ｏセルに信号を供給する信号供給用パッドと、
    電源供給用パッドと
    を備え、
    前記電源供給用パッドは、
    前記上層配線メッシュに設けられた上層環状電源配線に、配線パターンを介して接続され、
    前記ボンディングパッドの下の前記下層配線メッシュに設けられた下層環状電源配線に、ビアコンタクトを介して接続される
    半導体集積回路。

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