CN101615605B - 半导体集成电路 - Google Patents

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Abstract

本发明提供一种半导体集成电路(1)，用于形成能够有效利用芯片面积的半导体集成电路，所述半导体集成电路(1)包括：多个接合焊盘(5、6、7)，所述多个接合焊盘沿着半导体衬底(2)的边缘设置；多个I/O单元(3)，所述多个I/O单元在所述多个接合焊盘(5、6、7)下沿着所述边缘布置；上层布线网(24)，所述上层布线网包括多条上层布线(13)；以及核心区(4)，所述核心区形成在所述半导体衬底(2)上。在所述半导体集成电路(1)中，在与所述半导体衬底(2)的表面平行的平面中，所述核心区(4)具有比所述上层布线网(24)所占的面积大的面积。

Description

半导体集成电路
技术领域
本发明涉及一种半导体集成电路，更具体地，涉及一种通过接合布线连接到引线电极(lead electrode)的半导体集成电路。
背景技术
当前可用的IC芯片包括具有逻辑电路和存储电路的核心区，和设置在核心区的外围的I/O区。I/O区设置有接合焊盘，该接合焊盘用于连接IC芯片和设置在引线框架侧的引线电极。在公知的技术中，伴随着半导体集成电路的小型化技术的进展，I/O区被做得更小(例如，参见JP2007-305822A和JP2007-059867A)。
JP2007-305822A描述了与半导体集成电路相关的技术，在该技术中，防止了用于向核心区提供功率的连接焊盘的不足，使得可以对所有的连接焊盘应用相同的连接方法，而不增大I/O单元的单元宽度。在JP2007-305822A中描述的技术中，两行连接焊盘以偏移的方式布置在I/O区的I/O单元上，并且连接焊盘也布置在沿着核心区的侧面布置的核心电源布线上。这些连接焊盘之中的每个焊盘节距相对于I/O单元的单元节距被设置为：焊盘节距＝2×单元节距，并且全部连接焊盘的焊盘节距被设置为：焊盘节距/3＝(2×单元节距/3)，由此每两个I/O单元布置了三个连接焊盘。
另外，JP2007-059867A描述了一种通过减小I/O区的尺寸来减小半导体集成电路的面积的技术。在JP2007-059867A中描述的技术中，在半导体集成电路的整个表面上设置层间膜，同时保持I/O区上形成的焊盘金属的部分被暴露的状态。另外，在有源区(核心区)的层间膜上设置电极焊盘。焊盘金属和电极焊盘通过连接通孔彼此电连接。然后，在暴露电极焊盘的情况下，在半导体集成电路的整个表面上形成保护膜。JP2007-059867A公开了一种采用这样的结构使I/O区比电极焊盘更小的技术。
与伴随着半导体技术进展的器件小型化相对应，I/O区的I/O单元也被小型化。与I/O单元的小型化相比，难以将接合焊盘做小，由此接合焊盘所占的区域会变成阻碍整个IC芯片的尺寸减小的原因。
发明内容
下文中，利用“具体实施方式”部分中使用的标号来描述用于解决问题的方式。给出这些标号以阐明“权利要求”部分和“具体实施方式”部分的描述之间的对应关系。注意的是，这些标号不应该被用于解释“权利要求”部分中描述的本发明的技术范围。
为了解决上述问题，提供了一种半导体集成电路1，该半导体集成电路1包括：多个接合焊盘5、6、7，所述多个接合焊盘沿着半导体衬底2的边缘形成；多个I/O单元3，所述多个I/O单元在所述多个接合焊盘5、6、7下沿着所述边缘布置；上层布线网24，所述上层布线网包括多条上层布线13；以及核心区4，所述核心区形成在所述半导体衬底2上。在所述半导体集成电路1中，在与所述半导体衬底2的表面平行的平面中，所述核心区4具有比所述上层布线网24所占的面积大的面积；所述多个结合焊盘5、6、7具有等于包括布线层13的上层布线网24的厚度。
为了解决上述问题，从另一角度，提供一种半导体集成电路，包括：
I/O区，所述I/O区包括布置在其中的I/O单元；
核心区，所述核心区包括布置在其中的逻辑单元；
扩张核心区，所述扩张核心区形成在所述I/O区和所述核心区之间，并包括布置在其中的另外的逻辑单元，其中：
所述I/O区包括形成在所述I/O单元上的第一接合焊盘，用于向所述I/O单元提供信号；
所述核心区包括：
上层布线网；以及
下层布线网，所述下层布线网形成在所述上层布线网下；并且
所述扩张核心区包括：
第二接合焊盘，所述第二接合焊盘与所述上层布线网形成在相同的层中；
扩张下层布线网，所述扩张下层布线网位于所述第二接合焊盘下，并且在与所述下层布线网相同的层中，连接到所述下层布线网；以及
扩张逻辑单元，所述扩张逻辑单元布置在形成在所述扩张下层布线网下的扩张逻辑单元区中。
根据本发明，可以构造能够有效使用与I/O单元的小型化相对应而相对增大的芯片面积的半导体集成电路，而不依赖接合焊盘的尺寸的减小。换言之，可以确保用于布置内部单元的适当面积，而不依赖布置在IC芯片上的接合焊盘所占的面积。
附图说明
在附图中：
图1是示出了根据本发明的实施例的半导体集成电路的结构的平面图；
图2是示出了根据本发明的实施例的半导体集成电路的结构的平面图；
图3是示出了根据本发明的实施例的半导体集成电路的结构的截面图；
图4是示出了根据本发明的实施例的半导体集成电路的结构的截面图；以及
图5是示出了根据本发明的实施例的半导体集成电路的结构的截面图。
具体实施方式
下文中，参照附图对本发明的实施例进行描述。图1是示出了根据该实施例的半导体集成电路(IC芯片)的结构的平面图。根据该实施例的半导体集成电路1形成在通过划片晶圆衬底而得到的芯片衬底(下文中被称作半导体衬底2)上。半导体衬底2包括多个I/O单元3和内部核心区4，其中，I/O单元3布置在芯片的外围部分中的I/O区21中，内部核心区4包括多个逻辑单元(未示出)和多个存储单元(未示出)。
在I/O单元3或内部核心区4上布置多个接合焊盘。多个接合焊盘沿着第一焊盘行26和第二焊盘行27布置。在第一焊盘行26上形成多个用于信号的接合焊盘5。在第二焊盘行27上，形成多个用于信号的接合焊盘5、至少一个用于电源的第一接合焊盘6和至少一个用于电源的第二接合焊盘7。
在内部核心区4上形成第一电源环8和第二电源环9。第一电源环8连接到用于电源的第一接合焊盘6。第二电源环9连接到用于电源的第二接合焊盘7。布置在内部核心区4中的诸如逻辑单元和存储单元的电路器件响应于通过第一电源环8和第二电源环9提供的电功率来操作。
图2是详细示出了半导体集成电路1的结构的平面图。如图2中所示，用于信号的接合焊盘5、用于电源的第一接合焊盘6和用于电源的第二接合焊盘7通过用于信号的连接接触件19连接到I/O单元3。用于电源的第一接合焊盘6通过第一电源环连接布线15连接到第一电源环8。另外，用于电源的第一接合焊盘6通过第一扩张环连接接触件17连接到第一扩张电源环11。用于电源的第二接合焊盘7通过第二电源环连接布线16连接到第二电源环9。另外，用于电源的第二接合焊盘7通过第二扩张环连接接触件18连接到第二扩张电源环12。
内部核心区4包括主核心区22和扩张核心区23。沿着第一方向延伸的多条上层布线13布置在主核心区22上。除此之外，在主核心区22上，布置了沿着与第一方向正交的第二方向延伸的多条上层布线13。在主核心区22中，多条下层布线14布置在上层布线13下面。
在根据该实施例的半导体集成电路1中，扩张核心区23包括布置在其中的用于信号的接合焊盘5、用于电源的第一接合焊盘6和用于电源的第二接合焊盘7，并且第一扩张电源环11和第二扩张电源环12布置在用于信号的接合焊盘5、用于电源的第一接合焊盘6和用于电源的第二接合焊盘7的下面。另外，在扩张核心区23中，多条下层布线14布置在第一扩张电源环11或第二扩张电源环12的下面。
图3是示出了该实施例的半导体集成电路1的截面的截面图。图3示出了在由上述的图2的线段A-A表示的位置处切割的半导体集成电路1的截面的结构。如图3中所示，半导体集成电路1包括形成在半导体衬底2上的I/O单元3和内部核心区4。在I/O单元3和内部核心区4上形成预定的电路器件(未示出)。在该实施例中，出于有助于理解本发明的目的，省略了对电路器件的详细结构的描述和详细结构在附图中的图示。
参照图3，内部核心区4被形成为与主核心区22和扩张核心区23相对应。在扩张核心区23中，与多个布线层对应的下层布线14布置在内部核心区4的上方。另外，该实施例的半导体集成电路1包括上层布线网24和下层布线网25。多条上层布线13布置在上层布线网24中。多条上层布线13布置在对应的布线层中。另外，上层布线网24包括布置在其中的用于电源的第一接合焊盘6、第一电源环8和第二电源环9。
多条下层布线14布置在下层布线网25中。多条下层布线14布置在对应的布线层中。另外，下层布线网25包括布置在其中的第一扩张电源环11和第二扩张电源环12。在线段A-A的截面处，用于电源的第一接合焊盘6通过第一扩张环连接接触件17连接到第一扩张电源环11。另外，用于电源的第一接合焊盘6通过第一电源环连接布线15连接到第一电源环8。
图4是示出了该实施例的半导体集成电路1的截面的截面图。图4示出了在由上述的图2的线段B-B表示的位置处切割的半导体集成电路1的截面的结构。参照图4，在线段B-B的截面处，用于电源的第二接合焊盘7通过第二扩张环连接接触件18连接到第二扩张电源环12。另外，用于电源的第二接合焊盘7通过第二电源环连接布线16连接到第二电源环9。
图5是示出了该实施例的半导体集成电路1的截面的截面图。图5示出了在由上述的图2的线段C-C表示的位置处切割的半导体集成电路1的截面的结构。参照图5，在线段C-C的截面处，用于信号的接合焊盘5形成在半导体集成电路1中。用于信号的接合焊盘5通过用于信号的连接接触件19连接到I/O单元3。
如上所述，在该实施例的半导体集成电路1中，形成了主核心区22、下层布线14和多个接合焊盘(用于信号的接合焊盘5、用于电源的第一接合焊盘6和用于电源的第二接合焊盘7)。采用这样的结构，内部核心区4可以基本上形成在用于信号的接合焊盘5、用于电源的第一接合焊盘6和用于电源的第二接合焊盘7的下面，由此可以更有效地利用芯片的面积。另外，在该实施例的半导体集成电路1中，第一扩张电源环11通过第一扩张环连接接触件17连接到用于电源的第一接合焊盘6，第二扩张电源环12通过第二扩张环连接接触件18连接到用于电源的第二接合焊盘7。
如上所述，用于电源的第一接合焊盘6或用于电源的第二接合焊盘7直接连接到第一扩张电源环11或第二扩张电源环12。因此，第一扩张电源环11或第二扩张电源环12可以向设置在它们下面的下层布线14直接提供从用于电源的第一接合焊盘6或用于电源的第二接合焊盘7提供的功率。采用这样的结构，可以相对于主核心区22中设置的电路器件提高电源性能。

Claims (8)

1.一种半导体集成电路，包括：
多个接合焊盘，所述多个接合焊盘沿着半导体衬底的边缘设置；
多个I/O单元，所述多个I/O单元在所述多个接合焊盘下沿着所述边缘布置；
上层布线网，所述上层布线网包括多条上层布线；
核心区，所述核心区形成在所述半导体衬底上，其中，在与所述半导体衬底的表面平行的平面中，所述核心区具有比所述上层布线网所占的面积大的面积；以及，
下层布线网，所述下层布线网形成在所述半导体衬底和所述上层布线网之间，
其中，包括在所述下层布线网中的至少一个布线层被形成为与所述核心区相对应。
2.根据权利要求1所述的半导体集成电路，其中：
所述上层布线网包括上层环形电源布线；以及
所述下层布线网包括形成在所述多个接合焊盘下面的下层环形电源布线。
3.根据权利要求2所述的半导体集成电路，其中：
所述多个接合焊盘包括：
电源焊盘；以及
信号提供焊盘，所述信号提供焊盘用于向所述多个I/O单元中的至少一个提供信号；并且
所述电源焊盘通过连接接触件连接到所述下层环形电源布线，并通过所述上层布线网中的布线图案连接到所述上层环形电源布线。
4.根据权利要求3所述的半导体集成电路，其中，所述多个接合焊盘包括：
第一焊盘组，所述第一焊盘组沿着在其上形成有所述多个I/O单元的所述半导体衬底的边缘布置，所述第一焊盘组包括所述电源焊盘和所述信号提供焊盘；以及
第二焊盘组，所述第二焊盘组在与布置有所述第一焊盘组的行不同的行中布置，所述第二焊盘组形成在所述第一焊盘组和所述边缘之间。
5.根据权利要求4所述的半导体集成电路，其中，所述第一焊盘组被布置成覆盖I/O区的至少一部分和所述下层布线网的至少一部分，其中在所述I/O区中布置有所述I/O单元。
6.一种半导体集成电路，包括：
I/O区，所述I/O区形成在半导体衬底上，并包括布置在其上的多个I/O单元；
核心区，所述核心区形成在所述半导体衬底上，并被所述I/O区环绕；
多个接合焊盘，所述多个接合焊盘沿着半导体集成电路的外围边缘布置；
上层布线网，所述上层布线网与所述多个接合焊盘形成在相同的层中，并布置在由所述多个接合焊盘环绕的区域中；以及
下层布线网，所述下层布线网布置在所述上层布线网和所述半导体衬底之间，
其中，所述下层布线网包括：
第一下层布线网，所述第一下层布线网形成在所述上层布线网和所述核心区之间；以及
第二下层布线网，所述第二下层布线网形成在所述多个接合焊盘和所述核心区之间。
7.根据权利要求6所述的半导体集成电路，其中：
所述上层布线网包括上层环形电源布线；
第二下层布线网包括形成在所述多个接合焊盘下的下层环形电源布线；并且
所述核心区包括逻辑单元，所述逻辑单元根据通过所述上层环形电源布线和所述下层环形电源布线提供的电功率来操作。
8.根据权利要求7所述的半导体集成电路，其中，
所述多个接合焊盘包括：
电源焊盘；以及
信号提供焊盘，所述信号提供焊盘用于向所述多个I/O单元提供信号；并且
所述电源焊盘通过连接接触件连接到所述下层环形电源布线，并通过布线图案连接到所述上层环形电源布线。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5513902B2 (ja) 2010-01-12 2014-06-04 カヤバ工業株式会社 トルクセンサ
JP5498896B2 (ja) * 2010-08-26 2014-05-21 ルネサスエレクトロニクス株式会社 半導体チップ
JP5727288B2 (ja) * 2011-04-28 2015-06-03 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム
CN102545827B (zh) * 2012-01-04 2015-09-09 华为技术有限公司 薄膜体声波谐振器、通信器件和射频模块
JP2014033109A (ja) * 2012-08-03 2014-02-20 Renesas Electronics Corp 半導体チップ
US9929095B2 (en) * 2014-11-06 2018-03-27 Qualcomm Incorporated IO power bus mesh structure design

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059867A (ja) * 2005-07-26 2007-03-08 Matsushita Electric Ind Co Ltd 半導体装置
JP2007305822A (ja) * 2006-05-12 2007-11-22 Kawasaki Microelectronics Kk 半導体集積回路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0183339U (zh) * 1987-11-24 1989-06-02
JP2002016069A (ja) * 2000-06-29 2002-01-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4460227B2 (ja) * 2003-03-10 2010-05-12 富士通マイクロエレクトロニクス株式会社 半導体集積回路
US6717270B1 (en) * 2003-04-09 2004-04-06 Motorola, Inc. Integrated circuit die I/O cells
JP4428514B2 (ja) * 2004-03-30 2010-03-10 株式会社ルネサステクノロジ 半導体集積回路装置
CN100421241C (zh) * 2005-01-18 2008-09-24 松下电器产业株式会社 半导体集成电路
JP5264135B2 (ja) * 2006-11-09 2013-08-14 パナソニック株式会社 半導体集積回路及びマルチチップモジュール
JP5147234B2 (ja) * 2006-12-28 2013-02-20 パナソニック株式会社 半導体集積回路装置
US7554133B1 (en) * 2008-05-13 2009-06-30 Lsi Corporation Pad current splitting

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059867A (ja) * 2005-07-26 2007-03-08 Matsushita Electric Ind Co Ltd 半導体装置
JP2007305822A (ja) * 2006-05-12 2007-11-22 Kawasaki Microelectronics Kk 半導体集積回路

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