JP4460227B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4460227B2 JP4460227B2 JP2003063843A JP2003063843A JP4460227B2 JP 4460227 B2 JP4460227 B2 JP 4460227B2 JP 2003063843 A JP2003063843 A JP 2003063843A JP 2003063843 A JP2003063843 A JP 2003063843A JP 4460227 B2 JP4460227 B2 JP 4460227B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply wiring
- mesh
- power
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 57
- 230000002093 peripheral effect Effects 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 18
- 238000000034 method Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 8
- 238000000926 separation method Methods 0.000 description 7
- 238000013461 design Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体集積回路の配線構造に関し、詳しくは半導体集積回路の電源配線の配線構造に関する。
【従来の技術】
半導体集積回路の電源配線は、通常、メッシュ状又はそれに準じた配線構造を有する。半導体集積回路のＩ／Ｏセルがチップ外周部に配置され、外部のパッドからＩ／Ｏセルを介して供給される電源が、内部にメッシュ状に広がる電源配線網に供給される。半導体集積回路の内部各点において、内部のセルが電源配線網から電流を受け取り消費する。半導体集積回路の内部各点において電流が消費されることにより、チップの中心部に向かって電源配線網における電圧ドロップが大きくなる。即ち、半導体集積回路の周辺部では電源配線網上の電圧が高く、中心に向かうにつれて電源配線上の電圧が低くなる。
【０００２】
これを避けるため従来技術においては、電源配線を太くしたり、電源外部から電源供給するＩ／Ｏセルの数を増やしたりすることで、電源配線網上における電源ドロップを抑制している。
【０００３】
また別の従来技術には、櫛目状の電源配線において、空間的に不均一な電流の消費により生じる電源電圧の不均一を避けるために、櫛目状の電源配線と直交する方向に電源配線を設けるものがある（特許文献１）。
【０００４】
【特許文献１】
特開昭５８−１６４２４２号公報
【発明が解決しようとする課題】
チップ中心部に向かい電源ドロップが発生すると、中心付近に配置されるセルは、本来の能力に応じた性能を発揮することができない。上記のように電源配線を太くしたり電源Ｉ／Ｏセルの数を増やしても、電源ドロップを効果的に低減することは困難である。また所望の集積度及び所望のチップサイズを実現するためには、電源配線を太くしたり電源Ｉ／Ｏセルの数を増やすことには限界がある。
【０００５】
以上を鑑みて、本発明は、電源配線においてチップ内の部分領域における電圧ドロップを効果的に低減する電源配線構造を有した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体集積回路は、電源供給元の位置から第１の距離内にある第１の領域に該電源供給元からの電源を供給する第１のメッシュ状電源配線と、該電源供給元の位置から第１の距離よりも遠い距離にある第２の領域に該電源を供給する第２のメッシュ状電源配線と、第１のメッシュ状電源配線に接続されることなく、該電源供給元の位置から該第２のメッシュ状電源配線へ該電源を直接に供給する電源供給経路を含み、該第１の領域と該第２の領域との境界において該第１のメッシュ状電源配線と該第２のメッシュ状電源配線とは分離されていることを特徴とする。
【０００７】
上記半導体集積回路においては、電源配線を分離することで、１つの電源網がセルに電源を供給する電源供給範囲を減らすことができる。これにより、電源網１つあたりからの電流消費量を抑制し、大元の基幹電源配線から遠い位置における電源ドロップを低減することができる。即ち例えば、中心付近のみを電源供給範囲とするメッシュ状電源配線に独立して電源を供給することで、チップ中心部での電源ドロップを抑制することができる。
【発明の実施の形態】
以下に、本発明を添付の図面を用いて詳細に説明する。
【０００８】
図１は、本発明による半導体集積回路における電源配線構造の第１の実施例を示す図である。
【０００９】
図１の半導体集積回路１０は、複数のＩ／Ｏセル１２、チップリング１３、第１のメッシュ状電源配線１４、第２のメッシュ状電源配線１５、及び直接電源供給配線１６を含む。複数のＩ／Ｏセル１２は、通常、半導体集積回路１０のチップの周辺部に配置される。各Ｉ／Ｏセル１２はバッファ等の回路を含み、チップ外部とチップ内部との間において、信号について信号レベルの変換機能を提供したりする。Ｉ／Ｏセル１２のうち電源供給に関連する電源Ｉ／Ｏセルは、チップリング１３とパッドとの間に存在するアルミ配線で構成された区画であり、ここに静電破壊防止のための回路が設けられている場合もある。
【００１０】
チップリング１３は、外周部にリング状に設けられる基幹電源配線であり、チップ内部の電源配線には、基本的にこのチップリング１３を介して電源を供給する。
【００１１】
本発明においては、半導体集積回路内部の電源配線を複数に分離する。図１においては、チップ外周部近くに設けられる外側のメッシュ状電源配線１４と、チップ中心部付近に設けられる内側のメッシュ状電源配線１５とに分離されている。メッシュ状電源配線１４は、対応するチップ部位（チップ外周部付近）に存在する各セルに接続され、それらのセルに電源を供給する。メッシュ状電源配線１５は、対応するチップ部位（チップ中心部付近）に存在する各セルに接続され、それらのセルに電源を供給する。
【００１２】
メッシュ状電源配線１４にはチップリング１３から直接に電源が供給され、メッシュ状電源配線１５には、チップリング１３から直接電源供給配線１６を介して電源が供給される。メッシュ状電源配線１５に直接に電源を供給する直接電源供給配線１６は、半導体集積回路１０内部の各セルには直接には接続されておらず、メッシュ状電源配線１５を介してのみセルに電源を供給する。またメッシュ状電源配線１４とメッシュ状電源配線１５とは、その境界部分において互いに接続されていない。
【００１３】
図２は、図１の丸で囲む部分について電源配線を拡大して示す図である。
【００１４】
図２に示されるように、メッシュ状電源配線１４とメッシュ状電源配線１５とは、実際には電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの配線対から構成される。横方向に延展する電源配線と縦方向に延展する電源配線とは、互いに異なる配線層に設けられており、コンタクト２０により接続される。また直接電源供給配線１６も同様に電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの配線対から構成され、メッシュ状電源配線１４の縦及び横の配線とは異なる配線層に設けられる。
【００１５】
メッシュ状電源配線１５は、直接電源供給配線１６とコンタクト２１を介して接続され、図１に示すようにチップリング１３から電源を供給される。メッシュ状電源配線１５とメッシュ状電源配線１４とは、隣接する境界位置においては互いに接続されていない。但し双方共にチップリング１３に接続されているので、チップリング１３まで戻れば互いに接続されていることになる。
【００１６】
このように本発明においては、電源配線を分離することで、１つの電源網がセルに電源を供給する電源供給範囲を減らすことができる。これにより、電源網１つあたりからの電流消費量を抑制し、大元の基幹電源配線から遠い位置における電源ドロップを低減することができる。即ち図１の例においては、中心付近のみを電源供給範囲とするメッシュ状電源配線１５にチップリング１３から直接電源供給配線１６を介して電源を供給することで、チップ中心部での電源ドロップを抑制することができる。
【００１７】
図１の例においては、電源供給の大元となるチップリング１３を外周部に配置し、電源配線を中心部付近と外周部付近の２つに分離している。しかし分離する形態は中心部と外周部とに限られず、例えばチップ左半分と右半分とに分離してもよい。特に、電源供給の大元となる基幹電源配線がチップの左側（又は右側）一方に設けられているような場合を想定すると、電源配線をチップ左半分と右半分とに分離する効果は大きい。このように本発明は、電源配線を分離する形態について特定の形態に限定されるものではなく、種々の形態を適用することが可能である。また分離する数も２つに限られるものではなく、３つ又はそれ以上に分離してよい。
【００１８】
図３は、電源配線を中心部、内周部、及び外周部の３つに分離した場合の構成の一例を示す。図３において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００１９】
メッシュ状電源配線１４Ａは、外周部に最も近い部位の電源網であり、メッシュ状電源配線１５Ａは外周部に２番目に近い部位の電源網である。またメッシュ状電源配線１７は中心部付近の電源網である。メッシュ状電源配線１４Ａにはチップリング１３から直接に電源が供給され、メッシュ状電源配線１５Ａには、チップリング１３から直接電源供給配線１６Ａを介して電源が供給される。またメッシュ状電源配線１７には、チップリング１３から直接電源供給配線１８を介して電源が供給される。
【００２０】
直接電源供給配線１６Ａは、半導体集積回路１０内部の各セルには直接には接続されておらず、メッシュ状電源配線１５Ａを介してのみセルに電源を供給する。また直接電源供給配線１８は、半導体集積回路１０内部の各セルには直接には接続されておらず、メッシュ状電源配線１７を介してのみセルに電源を供給する。メッシュ状電源配線１４Ａ、メッシュ状電源配線１５Ａ、メッシュ状電源配線１７は、その境界部分において互いに接続されていない。
【００２１】
図４は、本発明による半導体集積回路における電源配線構造の第１の実施例の変形例を示す図である。図４において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００２２】
図４においては、メッシュ状電源配線１５への電源供給は、チップリング１３からではなく、直接に電源パッド３１から供給される。即ち、チップリング１３には、電源パッド３１からＩ／Ｏセル１２を介して電源が供給されるが、メッシュ状電源配線１５には、Ｉ／Ｏセル１２及びチップリング１３を介することなく電源を供給する。具体的には、Ｉ／Ｏセル１２上に電源パターン１２Ｂ及び電源パターン３０を互いに導通するように作成する。この電源パターン１２Ｂを電源パッド３１に接続し、電源パターン３０から直接電源供給配線１６Ｂを介してメッシュ状電源配線１５に電源を供給する。
【００２３】
このような構成とすることで、メッシュ状電源配線１４には電源パッド３１からＩ／Ｏセル１２を介して電源を供給し、メッシュ状電源配線１５には電源パッド３１から電源パターン１２Ｂを介して電源を供給し、両電源経路を完全に分離することが可能となる。従って、図４に示す例においては、図１の場合と比較して更に電源分離の効果を高めることができる。
【００２４】
図５は、本発明による半導体集積回路の構造の一実施例を示す図である。
【００２５】
電源は電源配線を介して伝播するだけでなく、半導体基板を介しても伝播する。従って、半導体基板を３ウェル構造にしてメッシュ状電源配線１４及びメッシュ状電源配線１５間で基板構造を分離すると、更に電源分離の効果を高めることができる。図５においては、Ｐ型基板４１にＮ型ウェル４５及びＰ型ウェル４４を形成し、それぞれのウェルに対してＰＭＯＳトランジスタ４６Ａ及びＮＭＯＳトランジスタ４６Ｂを形成する。更にＰ型基板４１にＮ型ウェル４２を形成し、このＮ型ウェル４２内にＰ型ウェル４３を形成する。これらのウェルに対して、ＰＭＯＳトランジスタ４７Ａ及びＮＭＯＳトランジスタ４７Ｂを形成する。
【００２６】
ＰＭＯＳトランジスタ４６Ａ及びＮＭＯＳトランジスタ４６Ｂは、ビア４８を介してメッシュ状電源配線１４の電源配線４９から電源を供給される。またＰＭＯＳトランジスタ４７Ａ及びＮＭＯＳトランジスタ４７Ｂは、ビア４８を介してメッシュ状電源配線１５の電源配線４９から電源を供給される。ここでメッシュ状電源配線１４とメッシュ状電源配線１５とは、図１に示されるように分離された電源網である。
【００２７】
このように図５の構造では、メッシュ状電源配線１４側のセルのトランジスタ４６Ａ及び４６Ｂと、メッシュ状電源配線１５側のセルのトランジスタ４７Ａ及び４７Ｂとが、３ウェル構造により分離されるので、基板を伝わる電流が分離され電源分離の効果を更に高めることができる。
【００２８】
図６は、本発明による半導体集積回路における電源配線構造の第２の実施例を示す図である。図６において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００２９】
図１の第１の実施例において、チップ内部で分離されたメッシュ状電源配線１５への電源供給は、チップリング１３から直接電源供給配線１６を介して行われる。それに対して図６の第２の実施例においては、チップ内部で分離されたメッシュ状電源配線１５への電源供給は、チップリング１３からワイヤボンディング５１を介して行われる。ここで電源供給のためのワイヤーの構成は、メッシュ状電源配線１５の部位で消費される電流量を供給するのに十分な太さ及び本数となるように設定される。
【００３０】
上記のように第２の実施例においては、チップ内部で分離されたメッシュ状電源配線への電源供給はワイヤボンディングを介して行うので、第１の実施例の場合と比較して配線層の数を減らすことができる。
【００３１】
図７は、本発明による半導体集積回路における電源配線構造の第２の実施例の変形例を示す図である。図７において、図４及び図６と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３２】
図７の構成においては、チップ内部で分離されたメッシュ状電源配線１５への電源供給は、Ｉ／Ｏセル１２上に形成された電源パターン１２Ｂ及び電源パターン３０からワイヤボンディング５１を介して行われる。メッシュ状電源配線１４への電源供給については図４の場合と同様である。
【００３３】
このような構成とすることで、メッシュ状電源配線１４には電源パッドからＩ／Ｏセル１２を介して電源を供給し、メッシュ状電源配線１５には電源パッドから電源パターン１２Ｂを介して電源を供給し、両電源経路を完全に分離することが可能となる。従って、図６の場合と比較して更に電源分離の効果を高めることができる。
【００３４】
図８は、本発明による半導体集積回路における電源配線構造の第３の実施例を示す図である。図８において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３５】
図１の第１の実施例において、チップ内部で分離されたメッシュ状電源配線１５への電源供給は、チップリング１３から直接電源供給配線１６を介して行われる。それに対して図８の第３の実施例においては、チップ内部で分離されたメッシュ状電源配線１５への電源供給は、バンプ５３を介して行われる。バンプ５３は、メッシュ状電源配線１５の部位で消費される電流量を供給するのに十分な個数が形成される。
【００３６】
図９は、図８の半導体チップ１０Ｅを実装したときの様子を示す図である。図９に示されるように、バンプ５３がメッシュ状電源配線１５上に形成された半導体チップ１０Ｅは、パッケージ６０の電源配線にバンプ５３が接続するように、パッケージ６０に搭載される。これにより第３の実施例においては、半導体チップ１０Ｅの外部から直接にメッシュ状電源配線１５に電源を供給することが可能となる。
【００３７】
この第３の実施例においては、チップ内部で分離されたメッシュ状電源配線への電源供給はバンプを介して行うので、第１の実施例の場合と比較して配線層の数を減らすことができる。また電源供給経路をメッシュ状電源配線１４とメッシュ状電源配線１５とで完全に分離することが可能となり、十分な電源分離の効果を得ることが可能となる。
【００３８】
図１０は、本発明による電源配線レイアウト生成方法を示すフローチャートである。
【００３９】
図１０のステップＳ１において、コア領域、即ち電源網を発生させる領域の面積を算出する。
【００４０】
ステップＳ２において、電源配線網を分割する個数である電源分割数ｎを指定する。
【００４１】
ステップＳ３において、ｎ個に分割した電源に対し、電源領域面積の比を指定する。即ち、各電源配線領域面積をＮ１乃至Ｎｎとして、これらの比をａ：ｂ：・・・：ｎのように指定する。
【００４２】
ステップＳ４において、第１の領域Ｎ１の面積Ｓ１を算出する。これは総面積をＳとし、第１の領域Ｎ１の全体に対する面積の比率に基づいて計算する。
【００４３】
ステップＳ５において、領域Ｎ１の電源網を発生する。図１０のフローチャートの例では、面積Ｓ１を有する正方形の一辺の長さを√Ｓ１で算出し、原点を中心としたこの正方形の頂点４点の座標を求めて電源配線を発生させている。
【００４４】
ステップＳ６において、第ｎの領域Ｎｎの面積Ｓｎを算出する。これは総面積をＳとし、第ｎの領域Ｎｎの全体に対する面積の比率に基づいて計算する。なお図１０の例では、第１の領域乃至第ｎの領域は最内周から最外周に対応し、外側の領域に対してはその内側の全ての領域の面積を含む形で面積を求めている。
【００４５】
ステップＳ７において、領域Ｎｎの電源網を発生する。
【００４６】
上記Ｓ６乃至Ｓ７の動作を、例えば内側から順次Ｎ２乃至Ｎｎに対して実行することで、各領域に対して電源網を発生する。以上で処理を終了する。
【００４７】
上記説明では分離数と面積比とを指定することでコア領域を分離して電源網を発生する処理としたが、所望の面積を指定して、この面積となるようにコア領域を分離して電源網を発生するようにしてもよい。
【００４８】
図１１は、階層レイアウト時の処理について説明する図である。
【００４９】
階層設計手法においては、セル領域及びマクロを含む機能ごとに分割されたレイアウト領域であるブロック７１乃至７３が回路中に存在する。このブロック７１乃至７３は、それぞれ回路全体（トップレベル）の設計者とは別の設計者が設計し、回路全体の設計者はこのブロックをブラックボックスとして扱い回路設計を行う。つまり設計時におけるブロックの扱いはマクロと同様となる。
【００５０】
このような場合に本発明による電源網分割を行った場合、階層設計手法を適用するためには、まずメッシュ状電源配線１４及びメッシュ状電源配線１５からなる電源網をトップレベルにおいて発生される。その後、トップレベル以下のレベルにおいてブロック７１乃至７３についてセルのレイアウト設計する際には、図１２に示されるように、既に発生されているメッシュ状電源配線１４及び１５をブロック７１乃至７３の各々の内部でそのまま用いる。これにより、ブロック７１乃至７３の各々の内部において、セルのレイアウト設計を実行する。
【００５１】
この際、分割された電源網（この例ではメッシュ状電源配線１４及びメッシュ状電源配線１５）の境界領域には、セルやマクロが重なって配置されることがないように設計することが好ましい。異なる分割電源網ではそれぞれの電源ドロップの度合いが異なるので、分割電源網の間では電源電圧が異なることになる。セルやマクロを境界領域に配置してしまうと、例えば１つのセルやマクロが異なる分割電源網から電源電圧を受け取ることで、セルやマクロ内での電源電圧に大きなバラツキが生じる可能性がある。
【００５２】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００５３】
なお本発明は、以下の内容を含むものである。
（付記１）第１の領域に所定の電源を供給する第１のメッシュ状電源配線と、
該第１の領域と異なる第２の領域に該所定の電源と同一の電源を供給する第２のメッシュ状電源配線
を含み、該第１の領域と該第２の領域との境界において該第１のメッシュ状電源配線と該第２のメッシュ状電源配線とは分離されていることを特徴とする半導体集積回路。
（付記２）該第１の領域は該半導体集積回路の外周部に位置し該第２の領域は該半導体集積回路の中心部に位置することを特徴とする付記１記載の半導体集積回路。
（付記３）該第１のメッシュ状電源配線に該所定の電源を供給するチップリングと、
該チップリングから直接に該第２のメッシュ状電源配線に該所定の電源を供給する電源供給配線
を更に含むことを特徴とする付記２記載の半導体集積回路。
（付記４）Ｉ／Ｏセルと、
第１の電源パッドと、
第２の電源パッド
を更に含み、該第１のメッシュ状電源配線には該第１の電源パッドから該Ｉ／Ｏセルを介して該所定の電源が供給され、該第２のメッシュ状電源配線には該第２の電源パッドからＩ／Ｏセルを介さず直接に該所定の電源と同一の電源が供給されることを特徴とする付記１記載の半導体集積回路。
（付記５）該第１の領域と該第２の領域とは３ウェル構造により基板電流が分離されることを特徴とする付記１記載の半導体集積回路。
（付記６）該第１のメッシュ状電源配線に該所定の電源を供給するチップリングと、
該第２のメッシュ状電源配線に該所定の電源と同一の電源を供給するボンディングワイヤ
を更に含むことを特徴とする付記２記載の半導体集積回路。
（付記７）Ｉ／Ｏセルと、
第１の電源パッドと、
第２の電源パッド
を更に含み、該第１のメッシュ状電源配線には該第１の電源パッドから該Ｉ／Ｏセル及び該チップリングを介して該所定の電源が供給され、該第２のメッシュ状電源配線に接続される該ボンディングワイヤはＩ／Ｏセルを介さず該第２の電源パッドに接続されることを特徴とする付記６記載の半導体集積回路。
（付記８）該第１のメッシュ状電源配線に該所定の電源を供給するチップリングと、
該第２のメッシュ状電源配線上に形成され外部電源と直接に接触するバンプ
を更に含むことを特徴とする付記２記載の半導体集積回路。
（付記９）基幹電源配線と、
該基幹電源配線に接続され該基幹電源配線から第１の距離内にある第１の領域に電源を供給する第１の電源配線と、
該基幹電源配線から第１の距離よりも遠い距離にある第２の領域に該電源を供給する第２の電源配線と、
該第１の電源配線を介さずに該第２の電源配線に該電源を供給する電源供給経路
を含むことを特徴とする半導体集積回路。
（付記１０）該第１の領域は該半導体集積回路の外周部に位置し、該第２の領域は該半導体集積回路の中心部に位置し、該基幹電源配線はチップリングであることを特徴とする付記９記載の半導体集積回路。
（付記１１）電源を分割する個数を決定し、
該分割された電源をそれぞれ供給する分割領域の面積比を決定し、
該個数及び該面積比に応じて分割された電源配線網を生成する
各段階を含むことを特徴とする電源配線レイアウト生成方法。
（付記１２）該電源配線網を生成する段階は、
階層レイアウトの第１の階層で該電源配線網を生成し、
該第１の階層以下の階層において、該第１の階層で生成された該電源配線網をそのまま使用する
各段階を含むことを特徴とする付記１１記載の電源配線レイアウト生成方法。
（付記１３）セル及びマクロを配置する段階を更に含み、該セル及びマクロは該分割された電源配線網の境界部分には配置しないことを特徴とする付記１１記載の電源配線レイアウト生成方法。
（付記１４）分割された電源をそれぞれ供給する分割領域の面積を決定し、
該面積に応じて分割された電源配線網を生成する
各段階を含むことを特徴とする電源配線レイアウト生成方法。
（付記１５）該電源配線網を生成する段階は、
階層レイアウトの第１の階層で該電源配線網を生成し、
該第１の階層以下の階層において、該第１の階層で生成された該電源配線網をそのまま使用する
各段階を含むことを特徴とする付記１４記載の電源配線レイアウト生成方法。
（付記１６）セル及びマクロを配置する段階を更に含み、該セル及びマクロは該分割された電源配線網の境界部分には配置しないことを特徴とする付記１４記載の電源配線レイアウト生成方法。
（付記１７）電源を分割する個数を決定し、
該分割された電源をそれぞれ供給する分割領域の面積比を決定し、
該個数及び該面積比に応じて分割された電源配線網を生成する
各段階をコンピュータに実行させることを特徴とする電源配線レイアウト生成方法のプログラム。
（付記１８）分割された電源をそれぞれ供給する分割領域の面積を決定し、
該面積に応じて分割された電源配線網を生成する
各段階をコンピュータに実行させることを特徴とする電源配線レイアウト生成方法のプログラム。
【発明の効果】
上記半導体集積回路においては、電源配線を分離することで、１つの電源網がセルに電源を供給する電源供給範囲を減らすことができる。これにより、電源網１つあたりからの電流消費量を抑制し、大元の基幹電源配線から遠い位置における電源ドロップを低減することができる。
【００５４】
従って、電源Ｉ／Ｏを追加したり電源配線を追加したりする必要がなくなり、チップサイズの縮小や開発期間の短縮などの効果を得ることができる。
【図面の簡単な説明】
【図１】本発明による半導体集積回路における電源配線構造の第１の実施例を示す図である。
【図２】図１の丸で囲む部分について電源配線を拡大して示す図である。
【図３】電源配線を中心部、内周部、及び外周部の３つに分離した場合の構成の一例を示す図である。
【図４】本発明による半導体集積回路における電源配線構造の第１の実施例の変形例を示す図である。
【図５】本発明による半導体集積回路の構造の一実施例を示す図である。
【図６】本発明による半導体集積回路における電源配線構造の第２の実施例を示す図である。
【図７】本発明による半導体集積回路における電源配線構造の第２の実施例の変形例を示す図である。
【図８】本発明による半導体集積回路における電源配線構造の第３の実施例を示す図である。
【図９】図８の半導体チップを実装したときの様子を示す図である。
【図１０】本発明による電源配線レイアウト生成方法を示すフローチャートである。
【図１１】階層レイアウト時の処理について説明する図である。
【図１２】階層レイアウト時の処理について説明する図である。
【符号の説明】
１２ Ｉ／Ｏセル
１３ チップリング
１４ 第１のメッシュ状電源配線
１５ 第２のメッシュ状電源配線
１６ 直接電源供給配線
【発明の属する技術分野】
本発明は、一般に半導体集積回路の配線構造に関し、詳しくは半導体集積回路の電源配線の配線構造に関する。
【従来の技術】
半導体集積回路の電源配線は、通常、メッシュ状又はそれに準じた配線構造を有する。半導体集積回路のＩ／Ｏセルがチップ外周部に配置され、外部のパッドからＩ／Ｏセルを介して供給される電源が、内部にメッシュ状に広がる電源配線網に供給される。半導体集積回路の内部各点において、内部のセルが電源配線網から電流を受け取り消費する。半導体集積回路の内部各点において電流が消費されることにより、チップの中心部に向かって電源配線網における電圧ドロップが大きくなる。即ち、半導体集積回路の周辺部では電源配線網上の電圧が高く、中心に向かうにつれて電源配線上の電圧が低くなる。
【０００２】
これを避けるため従来技術においては、電源配線を太くしたり、電源外部から電源供給するＩ／Ｏセルの数を増やしたりすることで、電源配線網上における電源ドロップを抑制している。
【０００３】
また別の従来技術には、櫛目状の電源配線において、空間的に不均一な電流の消費により生じる電源電圧の不均一を避けるために、櫛目状の電源配線と直交する方向に電源配線を設けるものがある（特許文献１）。
【０００４】
【特許文献１】
特開昭５８−１６４２４２号公報
【発明が解決しようとする課題】
チップ中心部に向かい電源ドロップが発生すると、中心付近に配置されるセルは、本来の能力に応じた性能を発揮することができない。上記のように電源配線を太くしたり電源Ｉ／Ｏセルの数を増やしても、電源ドロップを効果的に低減することは困難である。また所望の集積度及び所望のチップサイズを実現するためには、電源配線を太くしたり電源Ｉ／Ｏセルの数を増やすことには限界がある。
【０００５】
以上を鑑みて、本発明は、電源配線においてチップ内の部分領域における電圧ドロップを効果的に低減する電源配線構造を有した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体集積回路は、電源供給元の位置から第１の距離内にある第１の領域に該電源供給元からの電源を供給する第１のメッシュ状電源配線と、該電源供給元の位置から第１の距離よりも遠い距離にある第２の領域に該電源を供給する第２のメッシュ状電源配線と、第１のメッシュ状電源配線に接続されることなく、該電源供給元の位置から該第２のメッシュ状電源配線へ該電源を直接に供給する電源供給経路を含み、該第１の領域と該第２の領域との境界において該第１のメッシュ状電源配線と該第２のメッシュ状電源配線とは分離されていることを特徴とする。
【０００７】
上記半導体集積回路においては、電源配線を分離することで、１つの電源網がセルに電源を供給する電源供給範囲を減らすことができる。これにより、電源網１つあたりからの電流消費量を抑制し、大元の基幹電源配線から遠い位置における電源ドロップを低減することができる。即ち例えば、中心付近のみを電源供給範囲とするメッシュ状電源配線に独立して電源を供給することで、チップ中心部での電源ドロップを抑制することができる。
【発明の実施の形態】
以下に、本発明を添付の図面を用いて詳細に説明する。
【０００８】
図１は、本発明による半導体集積回路における電源配線構造の第１の実施例を示す図である。
【０００９】
図１の半導体集積回路１０は、複数のＩ／Ｏセル１２、チップリング１３、第１のメッシュ状電源配線１４、第２のメッシュ状電源配線１５、及び直接電源供給配線１６を含む。複数のＩ／Ｏセル１２は、通常、半導体集積回路１０のチップの周辺部に配置される。各Ｉ／Ｏセル１２はバッファ等の回路を含み、チップ外部とチップ内部との間において、信号について信号レベルの変換機能を提供したりする。Ｉ／Ｏセル１２のうち電源供給に関連する電源Ｉ／Ｏセルは、チップリング１３とパッドとの間に存在するアルミ配線で構成された区画であり、ここに静電破壊防止のための回路が設けられている場合もある。
【００１０】
チップリング１３は、外周部にリング状に設けられる基幹電源配線であり、チップ内部の電源配線には、基本的にこのチップリング１３を介して電源を供給する。
【００１１】
本発明においては、半導体集積回路内部の電源配線を複数に分離する。図１においては、チップ外周部近くに設けられる外側のメッシュ状電源配線１４と、チップ中心部付近に設けられる内側のメッシュ状電源配線１５とに分離されている。メッシュ状電源配線１４は、対応するチップ部位（チップ外周部付近）に存在する各セルに接続され、それらのセルに電源を供給する。メッシュ状電源配線１５は、対応するチップ部位（チップ中心部付近）に存在する各セルに接続され、それらのセルに電源を供給する。
【００１２】
メッシュ状電源配線１４にはチップリング１３から直接に電源が供給され、メッシュ状電源配線１５には、チップリング１３から直接電源供給配線１６を介して電源が供給される。メッシュ状電源配線１５に直接に電源を供給する直接電源供給配線１６は、半導体集積回路１０内部の各セルには直接には接続されておらず、メッシュ状電源配線１５を介してのみセルに電源を供給する。またメッシュ状電源配線１４とメッシュ状電源配線１５とは、その境界部分において互いに接続されていない。
【００１３】
図２は、図１の丸で囲む部分について電源配線を拡大して示す図である。
【００１４】
図２に示されるように、メッシュ状電源配線１４とメッシュ状電源配線１５とは、実際には電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの配線対から構成される。横方向に延展する電源配線と縦方向に延展する電源配線とは、互いに異なる配線層に設けられており、コンタクト２０により接続される。また直接電源供給配線１６も同様に電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの配線対から構成され、メッシュ状電源配線１４の縦及び横の配線とは異なる配線層に設けられる。
【００１５】
メッシュ状電源配線１５は、直接電源供給配線１６とコンタクト２１を介して接続され、図１に示すようにチップリング１３から電源を供給される。メッシュ状電源配線１５とメッシュ状電源配線１４とは、隣接する境界位置においては互いに接続されていない。但し双方共にチップリング１３に接続されているので、チップリング１３まで戻れば互いに接続されていることになる。
【００１６】
このように本発明においては、電源配線を分離することで、１つの電源網がセルに電源を供給する電源供給範囲を減らすことができる。これにより、電源網１つあたりからの電流消費量を抑制し、大元の基幹電源配線から遠い位置における電源ドロップを低減することができる。即ち図１の例においては、中心付近のみを電源供給範囲とするメッシュ状電源配線１５にチップリング１３から直接電源供給配線１６を介して電源を供給することで、チップ中心部での電源ドロップを抑制することができる。
【００１７】
図１の例においては、電源供給の大元となるチップリング１３を外周部に配置し、電源配線を中心部付近と外周部付近の２つに分離している。しかし分離する形態は中心部と外周部とに限られず、例えばチップ左半分と右半分とに分離してもよい。特に、電源供給の大元となる基幹電源配線がチップの左側（又は右側）一方に設けられているような場合を想定すると、電源配線をチップ左半分と右半分とに分離する効果は大きい。このように本発明は、電源配線を分離する形態について特定の形態に限定されるものではなく、種々の形態を適用することが可能である。また分離する数も２つに限られるものではなく、３つ又はそれ以上に分離してよい。
【００１８】
図３は、電源配線を中心部、内周部、及び外周部の３つに分離した場合の構成の一例を示す。図３において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００１９】
メッシュ状電源配線１４Ａは、外周部に最も近い部位の電源網であり、メッシュ状電源配線１５Ａは外周部に２番目に近い部位の電源網である。またメッシュ状電源配線１７は中心部付近の電源網である。メッシュ状電源配線１４Ａにはチップリング１３から直接に電源が供給され、メッシュ状電源配線１５Ａには、チップリング１３から直接電源供給配線１６Ａを介して電源が供給される。またメッシュ状電源配線１７には、チップリング１３から直接電源供給配線１８を介して電源が供給される。
【００２０】
直接電源供給配線１６Ａは、半導体集積回路１０内部の各セルには直接には接続されておらず、メッシュ状電源配線１５Ａを介してのみセルに電源を供給する。また直接電源供給配線１８は、半導体集積回路１０内部の各セルには直接には接続されておらず、メッシュ状電源配線１７を介してのみセルに電源を供給する。メッシュ状電源配線１４Ａ、メッシュ状電源配線１５Ａ、メッシュ状電源配線１７は、その境界部分において互いに接続されていない。
【００２１】
図４は、本発明による半導体集積回路における電源配線構造の第１の実施例の変形例を示す図である。図４において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００２２】
図４においては、メッシュ状電源配線１５への電源供給は、チップリング１３からではなく、直接に電源パッド３１から供給される。即ち、チップリング１３には、電源パッド３１からＩ／Ｏセル１２を介して電源が供給されるが、メッシュ状電源配線１５には、Ｉ／Ｏセル１２及びチップリング１３を介することなく電源を供給する。具体的には、Ｉ／Ｏセル１２上に電源パターン１２Ｂ及び電源パターン３０を互いに導通するように作成する。この電源パターン１２Ｂを電源パッド３１に接続し、電源パターン３０から直接電源供給配線１６Ｂを介してメッシュ状電源配線１５に電源を供給する。
【００２３】
このような構成とすることで、メッシュ状電源配線１４には電源パッド３１からＩ／Ｏセル１２を介して電源を供給し、メッシュ状電源配線１５には電源パッド３１から電源パターン１２Ｂを介して電源を供給し、両電源経路を完全に分離することが可能となる。従って、図４に示す例においては、図１の場合と比較して更に電源分離の効果を高めることができる。
【００２４】
図５は、本発明による半導体集積回路の構造の一実施例を示す図である。
【００２５】
電源は電源配線を介して伝播するだけでなく、半導体基板を介しても伝播する。従って、半導体基板を３ウェル構造にしてメッシュ状電源配線１４及びメッシュ状電源配線１５間で基板構造を分離すると、更に電源分離の効果を高めることができる。図５においては、Ｐ型基板４１にＮ型ウェル４５及びＰ型ウェル４４を形成し、それぞれのウェルに対してＰＭＯＳトランジスタ４６Ａ及びＮＭＯＳトランジスタ４６Ｂを形成する。更にＰ型基板４１にＮ型ウェル４２を形成し、このＮ型ウェル４２内にＰ型ウェル４３を形成する。これらのウェルに対して、ＰＭＯＳトランジスタ４７Ａ及びＮＭＯＳトランジスタ４７Ｂを形成する。
【００２６】
ＰＭＯＳトランジスタ４６Ａ及びＮＭＯＳトランジスタ４６Ｂは、ビア４８を介してメッシュ状電源配線１４の電源配線４９から電源を供給される。またＰＭＯＳトランジスタ４７Ａ及びＮＭＯＳトランジスタ４７Ｂは、ビア４８を介してメッシュ状電源配線１５の電源配線４９から電源を供給される。ここでメッシュ状電源配線１４とメッシュ状電源配線１５とは、図１に示されるように分離された電源網である。
【００２７】
このように図５の構造では、メッシュ状電源配線１４側のセルのトランジスタ４６Ａ及び４６Ｂと、メッシュ状電源配線１５側のセルのトランジスタ４７Ａ及び４７Ｂとが、３ウェル構造により分離されるので、基板を伝わる電流が分離され電源分離の効果を更に高めることができる。
【００２８】
図６は、本発明による半導体集積回路における電源配線構造の第２の実施例を示す図である。図６において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００２９】
図１の第１の実施例において、チップ内部で分離されたメッシュ状電源配線１５への電源供給は、チップリング１３から直接電源供給配線１６を介して行われる。それに対して図６の第２の実施例においては、チップ内部で分離されたメッシュ状電源配線１５への電源供給は、チップリング１３からワイヤボンディング５１を介して行われる。ここで電源供給のためのワイヤーの構成は、メッシュ状電源配線１５の部位で消費される電流量を供給するのに十分な太さ及び本数となるように設定される。
【００３０】
上記のように第２の実施例においては、チップ内部で分離されたメッシュ状電源配線への電源供給はワイヤボンディングを介して行うので、第１の実施例の場合と比較して配線層の数を減らすことができる。
【００３１】
図７は、本発明による半導体集積回路における電源配線構造の第２の実施例の変形例を示す図である。図７において、図４及び図６と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３２】
図７の構成においては、チップ内部で分離されたメッシュ状電源配線１５への電源供給は、Ｉ／Ｏセル１２上に形成された電源パターン１２Ｂ及び電源パターン３０からワイヤボンディング５１を介して行われる。メッシュ状電源配線１４への電源供給については図４の場合と同様である。
【００３３】
このような構成とすることで、メッシュ状電源配線１４には電源パッドからＩ／Ｏセル１２を介して電源を供給し、メッシュ状電源配線１５には電源パッドから電源パターン１２Ｂを介して電源を供給し、両電源経路を完全に分離することが可能となる。従って、図６の場合と比較して更に電源分離の効果を高めることができる。
【００３４】
図８は、本発明による半導体集積回路における電源配線構造の第３の実施例を示す図である。図８において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３５】
図１の第１の実施例において、チップ内部で分離されたメッシュ状電源配線１５への電源供給は、チップリング１３から直接電源供給配線１６を介して行われる。それに対して図８の第３の実施例においては、チップ内部で分離されたメッシュ状電源配線１５への電源供給は、バンプ５３を介して行われる。バンプ５３は、メッシュ状電源配線１５の部位で消費される電流量を供給するのに十分な個数が形成される。
【００３６】
図９は、図８の半導体チップ１０Ｅを実装したときの様子を示す図である。図９に示されるように、バンプ５３がメッシュ状電源配線１５上に形成された半導体チップ１０Ｅは、パッケージ６０の電源配線にバンプ５３が接続するように、パッケージ６０に搭載される。これにより第３の実施例においては、半導体チップ１０Ｅの外部から直接にメッシュ状電源配線１５に電源を供給することが可能となる。
【００３７】
この第３の実施例においては、チップ内部で分離されたメッシュ状電源配線への電源供給はバンプを介して行うので、第１の実施例の場合と比較して配線層の数を減らすことができる。また電源供給経路をメッシュ状電源配線１４とメッシュ状電源配線１５とで完全に分離することが可能となり、十分な電源分離の効果を得ることが可能となる。
【００３８】
図１０は、本発明による電源配線レイアウト生成方法を示すフローチャートである。
【００３９】
図１０のステップＳ１において、コア領域、即ち電源網を発生させる領域の面積を算出する。
【００４０】
ステップＳ２において、電源配線網を分割する個数である電源分割数ｎを指定する。
【００４１】
ステップＳ３において、ｎ個に分割した電源に対し、電源領域面積の比を指定する。即ち、各電源配線領域面積をＮ１乃至Ｎｎとして、これらの比をａ：ｂ：・・・：ｎのように指定する。
【００４２】
ステップＳ４において、第１の領域Ｎ１の面積Ｓ１を算出する。これは総面積をＳとし、第１の領域Ｎ１の全体に対する面積の比率に基づいて計算する。
【００４３】
ステップＳ５において、領域Ｎ１の電源網を発生する。図１０のフローチャートの例では、面積Ｓ１を有する正方形の一辺の長さを√Ｓ１で算出し、原点を中心としたこの正方形の頂点４点の座標を求めて電源配線を発生させている。
【００４４】
ステップＳ６において、第ｎの領域Ｎｎの面積Ｓｎを算出する。これは総面積をＳとし、第ｎの領域Ｎｎの全体に対する面積の比率に基づいて計算する。なお図１０の例では、第１の領域乃至第ｎの領域は最内周から最外周に対応し、外側の領域に対してはその内側の全ての領域の面積を含む形で面積を求めている。
【００４５】
ステップＳ７において、領域Ｎｎの電源網を発生する。
【００４６】
上記Ｓ６乃至Ｓ７の動作を、例えば内側から順次Ｎ２乃至Ｎｎに対して実行することで、各領域に対して電源網を発生する。以上で処理を終了する。
【００４７】
上記説明では分離数と面積比とを指定することでコア領域を分離して電源網を発生する処理としたが、所望の面積を指定して、この面積となるようにコア領域を分離して電源網を発生するようにしてもよい。
【００４８】
図１１は、階層レイアウト時の処理について説明する図である。
【００４９】
階層設計手法においては、セル領域及びマクロを含む機能ごとに分割されたレイアウト領域であるブロック７１乃至７３が回路中に存在する。このブロック７１乃至７３は、それぞれ回路全体（トップレベル）の設計者とは別の設計者が設計し、回路全体の設計者はこのブロックをブラックボックスとして扱い回路設計を行う。つまり設計時におけるブロックの扱いはマクロと同様となる。
【００５０】
このような場合に本発明による電源網分割を行った場合、階層設計手法を適用するためには、まずメッシュ状電源配線１４及びメッシュ状電源配線１５からなる電源網をトップレベルにおいて発生される。その後、トップレベル以下のレベルにおいてブロック７１乃至７３についてセルのレイアウト設計する際には、図１２に示されるように、既に発生されているメッシュ状電源配線１４及び１５をブロック７１乃至７３の各々の内部でそのまま用いる。これにより、ブロック７１乃至７３の各々の内部において、セルのレイアウト設計を実行する。
【００５１】
この際、分割された電源網（この例ではメッシュ状電源配線１４及びメッシュ状電源配線１５）の境界領域には、セルやマクロが重なって配置されることがないように設計することが好ましい。異なる分割電源網ではそれぞれの電源ドロップの度合いが異なるので、分割電源網の間では電源電圧が異なることになる。セルやマクロを境界領域に配置してしまうと、例えば１つのセルやマクロが異なる分割電源網から電源電圧を受け取ることで、セルやマクロ内での電源電圧に大きなバラツキが生じる可能性がある。
【００５２】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００５３】
なお本発明は、以下の内容を含むものである。
（付記１）第１の領域に所定の電源を供給する第１のメッシュ状電源配線と、
該第１の領域と異なる第２の領域に該所定の電源と同一の電源を供給する第２のメッシュ状電源配線
を含み、該第１の領域と該第２の領域との境界において該第１のメッシュ状電源配線と該第２のメッシュ状電源配線とは分離されていることを特徴とする半導体集積回路。
（付記２）該第１の領域は該半導体集積回路の外周部に位置し該第２の領域は該半導体集積回路の中心部に位置することを特徴とする付記１記載の半導体集積回路。
（付記３）該第１のメッシュ状電源配線に該所定の電源を供給するチップリングと、
該チップリングから直接に該第２のメッシュ状電源配線に該所定の電源を供給する電源供給配線
を更に含むことを特徴とする付記２記載の半導体集積回路。
（付記４）Ｉ／Ｏセルと、
第１の電源パッドと、
第２の電源パッド
を更に含み、該第１のメッシュ状電源配線には該第１の電源パッドから該Ｉ／Ｏセルを介して該所定の電源が供給され、該第２のメッシュ状電源配線には該第２の電源パッドからＩ／Ｏセルを介さず直接に該所定の電源と同一の電源が供給されることを特徴とする付記１記載の半導体集積回路。
（付記５）該第１の領域と該第２の領域とは３ウェル構造により基板電流が分離されることを特徴とする付記１記載の半導体集積回路。
（付記６）該第１のメッシュ状電源配線に該所定の電源を供給するチップリングと、
該第２のメッシュ状電源配線に該所定の電源と同一の電源を供給するボンディングワイヤ
を更に含むことを特徴とする付記２記載の半導体集積回路。
（付記７）Ｉ／Ｏセルと、
第１の電源パッドと、
第２の電源パッド
を更に含み、該第１のメッシュ状電源配線には該第１の電源パッドから該Ｉ／Ｏセル及び該チップリングを介して該所定の電源が供給され、該第２のメッシュ状電源配線に接続される該ボンディングワイヤはＩ／Ｏセルを介さず該第２の電源パッドに接続されることを特徴とする付記６記載の半導体集積回路。
（付記８）該第１のメッシュ状電源配線に該所定の電源を供給するチップリングと、
該第２のメッシュ状電源配線上に形成され外部電源と直接に接触するバンプ
を更に含むことを特徴とする付記２記載の半導体集積回路。
（付記９）基幹電源配線と、
該基幹電源配線に接続され該基幹電源配線から第１の距離内にある第１の領域に電源を供給する第１の電源配線と、
該基幹電源配線から第１の距離よりも遠い距離にある第２の領域に該電源を供給する第２の電源配線と、
該第１の電源配線を介さずに該第２の電源配線に該電源を供給する電源供給経路
を含むことを特徴とする半導体集積回路。
（付記１０）該第１の領域は該半導体集積回路の外周部に位置し、該第２の領域は該半導体集積回路の中心部に位置し、該基幹電源配線はチップリングであることを特徴とする付記９記載の半導体集積回路。
（付記１１）電源を分割する個数を決定し、
該分割された電源をそれぞれ供給する分割領域の面積比を決定し、
該個数及び該面積比に応じて分割された電源配線網を生成する
各段階を含むことを特徴とする電源配線レイアウト生成方法。
（付記１２）該電源配線網を生成する段階は、
階層レイアウトの第１の階層で該電源配線網を生成し、
該第１の階層以下の階層において、該第１の階層で生成された該電源配線網をそのまま使用する
各段階を含むことを特徴とする付記１１記載の電源配線レイアウト生成方法。
（付記１３）セル及びマクロを配置する段階を更に含み、該セル及びマクロは該分割された電源配線網の境界部分には配置しないことを特徴とする付記１１記載の電源配線レイアウト生成方法。
（付記１４）分割された電源をそれぞれ供給する分割領域の面積を決定し、
該面積に応じて分割された電源配線網を生成する
各段階を含むことを特徴とする電源配線レイアウト生成方法。
（付記１５）該電源配線網を生成する段階は、
階層レイアウトの第１の階層で該電源配線網を生成し、
該第１の階層以下の階層において、該第１の階層で生成された該電源配線網をそのまま使用する
各段階を含むことを特徴とする付記１４記載の電源配線レイアウト生成方法。
（付記１６）セル及びマクロを配置する段階を更に含み、該セル及びマクロは該分割された電源配線網の境界部分には配置しないことを特徴とする付記１４記載の電源配線レイアウト生成方法。
（付記１７）電源を分割する個数を決定し、
該分割された電源をそれぞれ供給する分割領域の面積比を決定し、
該個数及び該面積比に応じて分割された電源配線網を生成する
各段階をコンピュータに実行させることを特徴とする電源配線レイアウト生成方法のプログラム。
（付記１８）分割された電源をそれぞれ供給する分割領域の面積を決定し、
該面積に応じて分割された電源配線網を生成する
各段階をコンピュータに実行させることを特徴とする電源配線レイアウト生成方法のプログラム。
【発明の効果】
上記半導体集積回路においては、電源配線を分離することで、１つの電源網がセルに電源を供給する電源供給範囲を減らすことができる。これにより、電源網１つあたりからの電流消費量を抑制し、大元の基幹電源配線から遠い位置における電源ドロップを低減することができる。
【００５４】
従って、電源Ｉ／Ｏを追加したり電源配線を追加したりする必要がなくなり、チップサイズの縮小や開発期間の短縮などの効果を得ることができる。
【図面の簡単な説明】
【図１】本発明による半導体集積回路における電源配線構造の第１の実施例を示す図である。
【図２】図１の丸で囲む部分について電源配線を拡大して示す図である。
【図３】電源配線を中心部、内周部、及び外周部の３つに分離した場合の構成の一例を示す図である。
【図４】本発明による半導体集積回路における電源配線構造の第１の実施例の変形例を示す図である。
【図５】本発明による半導体集積回路の構造の一実施例を示す図である。
【図６】本発明による半導体集積回路における電源配線構造の第２の実施例を示す図である。
【図７】本発明による半導体集積回路における電源配線構造の第２の実施例の変形例を示す図である。
【図８】本発明による半導体集積回路における電源配線構造の第３の実施例を示す図である。
【図９】図８の半導体チップを実装したときの様子を示す図である。
【図１０】本発明による電源配線レイアウト生成方法を示すフローチャートである。
【図１１】階層レイアウト時の処理について説明する図である。
【図１２】階層レイアウト時の処理について説明する図である。
【符号の説明】
１２ Ｉ／Ｏセル
１３ チップリング
１４ 第１のメッシュ状電源配線
１５ 第２のメッシュ状電源配線
１６ 直接電源供給配線
Claims (5)
- 電源供給元の位置から第１の距離内にある第１の領域に該電源供給元からの電源を供給する第１のメッシュ状電源配線と、
該電源供給元の位置から第１の距離よりも遠い距離にある第２の領域に該電源を供給する第２のメッシュ状電源配線と、
第１のメッシュ状電源配線に接続されることなく、該電源供給元の位置から該第２のメッシュ状電源配線へ該電源を直接に供給する電源供給経路
を含み、該第１の領域と該第２の領域との境界において該第１のメッシュ状電源配線と該第２のメッシュ状電源配線とは分離されていることを特徴とする半導体集積回路。 - 該第１の領域は該半導体集積回路の外周部に位置し該第２の領域は該半導体集積回路の中心部に位置することを特徴とする請求項１記載の半導体集積回路。
- 該第１のメッシュ状電源配線に該電源を供給する該電源供給元であるチップリングを更に含み、該電源供給経路は該チップリングから直接に該第２のメッシュ状電源配線に該電源を供給することを特徴とする請求項２記載の半導体集積回路。
- 該第１の領域と該第２の領域とは３ウェル構造により基板電流が分離されることを特徴とする請求項１記載の半導体集積回路。
- 該第１のメッシュ状電源配線に該電源を供給する該電源供給元であるチップリングを更に含み、該電源供給経路はボンディングワイヤであることを特徴とする請求項２記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003063843A JP4460227B2 (ja) | 2003-03-10 | 2003-03-10 | 半導体集積回路 |
| US10/795,376 US6960793B2 (en) | 2003-03-10 | 2004-03-09 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003063843A JP4460227B2 (ja) | 2003-03-10 | 2003-03-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004273844A JP2004273844A (ja) | 2004-09-30 |
| JP4460227B2 true JP4460227B2 (ja) | 2010-05-12 |
Family
ID=33125324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003063843A Expired - Fee Related JP4460227B2 (ja) | 2003-03-10 | 2003-03-10 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6960793B2 (ja) |
| JP (1) | JP4460227B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4539916B2 (ja) * | 2005-01-19 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、半導体集積回路の設計方法、及び半導体集積回路の設計用プログラム |
| FR2888403A1 (fr) * | 2005-07-05 | 2007-01-12 | St Microelectronics Sa | Reseau d'alimentation d'un circuit integre |
| JP4986114B2 (ja) | 2006-04-17 | 2012-07-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路及び半導体集積回路の設計方法 |
| KR100780750B1 (ko) * | 2006-05-11 | 2007-11-30 | 한국과학기술원 | 표준 셀과 파워 게이팅 셀을 이용한 파워 네트워크 및 이를가지는 반도체 장치 |
| JP2008091722A (ja) * | 2006-10-03 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP5125768B2 (ja) * | 2008-05-29 | 2013-01-23 | 富士通株式会社 | 電源網解析装置、電源網解析方法及び電源網解析プログラム |
| JP5467736B2 (ja) * | 2008-06-23 | 2014-04-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP5190414B2 (ja) * | 2009-05-27 | 2013-04-24 | パナソニック株式会社 | 半導体装置 |
| JP2011091084A (ja) * | 2009-10-20 | 2011-05-06 | Nec Corp | 半導体装置、およびインターフェースセルの配置方法 |
| US8994191B2 (en) * | 2013-01-21 | 2015-03-31 | Advanced Micro Devices (Shanghai) Co. Ltd. | Die-die stacking structure and method for making the same |
| US10629533B2 (en) * | 2018-03-13 | 2020-04-21 | Toshiba Memory Corporation | Power island segmentation for selective bond-out |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229639A (en) * | 1991-10-31 | 1993-07-20 | International Business Machines Corporation | Low powder distribution inductance lead frame for semiconductor chips |
-
2003
- 2003-03-10 JP JP2003063843A patent/JP4460227B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-09 US US10/795,376 patent/US6960793B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004273844A (ja) | 2004-09-30 |
| US20040206985A1 (en) | 2004-10-21 |
| US6960793B2 (en) | 2005-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7919792B2 (en) | Standard cell architecture and methods with variable design rules | |
| US8314635B2 (en) | Methods for forming programmable transistor array comprising basic transistor units | |
| JP5230251B2 (ja) | 標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造 | |
| US20150048425A1 (en) | Gate array architecture with multiple programmable regions | |
| EP1315210A1 (en) | Multi-threshold mis integrated circuit device and circuit design method thereof | |
| US10796994B2 (en) | Semiconductor device and IO-cell | |
| JP4460227B2 (ja) | 半導体集積回路 | |
| JP2004022877A (ja) | 複数電源用スタンダードセル、自動配置配線用スタンダードセルライブラリ、電源配線方法及び半導体集積装置 | |
| US20100001763A1 (en) | Semiconductor integrated circuit, layout design method of semiconductor integrated circuit, and layout program product for same | |
| EP3503183B1 (en) | Semiconductor device | |
| US8788984B2 (en) | Gate array architecture with multiple programmable regions | |
| US20040005738A1 (en) | Sea-of-cells array of transistors | |
| TWI680562B (zh) | 具有備用電路單元的積體電路 | |
| US20040078769A1 (en) | Sea-of-cells array of transistors | |
| US9373611B2 (en) | Semiconductor integrated circuit device | |
| JP3374912B2 (ja) | 半導体集積回路及びその製造方法 | |
| KR20220003360A (ko) | 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법 | |
| US20020141257A1 (en) | Layout method for semiconductor integrated circuit | |
| JP5230912B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2014103254A (ja) | 半導体装置およびその製造方法 | |
| JP2007165922A (ja) | スタンダードセルまたはマクロセルを含む半導体集積回路 | |
| JPWO2004068577A1 (ja) | 半導体装置 | |
| KR20020042507A (ko) | 반도체장치, 그 제조방법 및 기억매체 | |
| JP2005276970A (ja) | オンチップデカップリングキャパシタ挿入方法及び集積回路装置 | |
| JP2009260147A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040726 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051206 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060202 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070327 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100113 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100212 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4460227 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140219 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |