JP5230912B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
本発明は、電源幹線に発生する動的なノイズを低減し、異常動作を予防する半導体集積回路装置の製造方法に関する。
近年の半導体集積回路装置は、高集積化に伴い単位面積当たりの消費電力が増大し、大きな電源ノイズが発生することがある。一方、プロセスの微細化に伴う電源電圧の低下により発生した電源ノイズに対する耐性が低下する問題が顕在化している。
このような問題を解消するために、半導体集積回路装置間を接続するＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｄ）上でデカップリング容量素子を挿入するだけでなく、半導体集積回路装置内の空いた領域に容量セルを配置することで電源ノイズを低減するようにしている（例えば、特許文献１参照）。
このような問題を解消するために、半導体集積回路装置間を接続するＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｄ）上でデカップリング容量素子を挿入するだけでなく、半導体集積回路装置内の空いた領域に容量セルを配置することで電源ノイズを低減するようにしている（例えば、特許文献１参照）。
また、図９に示すように電源がコア領域の外周部から供給される半導体集積回路装置６８では、その中心部６９に向かうほど電圧降下幅７０が大きくなるため、中心部ほどトランジスタの電圧降下許容電圧７１に対するマージン７２が小さくなる。このように半導体集積回路装置の中央部に近づくにつれて電圧降下が大きくなるが、その電圧降下分の電圧を供給できるだけの電荷を蓄積する容量を持つような容量セルを半導体集積回路装置の中央部に配置するようにしているものもある（例えば、特許文献２参照）。
特開平１０−１２８２５号公報（段落「０００１」〜段落「００１２」、図１、図２、図３）
特開２００４−５５８７４号公報（段落「００２１」〜段落「００２２」、図７）
しかしながら、上述した従来の技術において、図６に示すように論理セルの配置（ステップＳ２１）、容量セルの配置（ステップＳ２２）、空セルの配置（ステップＳ２３）の手順で構成されるレイアウト設計の配置工程で、半導体集積回路装置上の容量セルの配置（ステップＳ２２）は、論理セルを配置（ステップＳ２１）した後に実施するようにしていたため、容量セルは論理セルの隙間に配置されることになり論理セルが密集している領域には容量セルが少なく、論理セルがまばらな領域に多くの容量セルが配置されてしまうことがある。このような場合、例えば図７に示すように電源幹線６１（６２はグランド幹線）にノイズを発生させる論理セル６６が密集した領域６７の近傍に充分な容量セル６５は配置されず、図８に示すように論理セル６６で発生する電源ノイズが容量セル６５に到達するまでに距離があるため寄生抵抗６３が大きくなりデカップリング効果が低減され、効果的に電源ノイズを削減することができないという問題がある。
また、容量セルは論理セルの隙間に合わせた面積の容量セルが配置されるが、配置される容量セルの面積（サイズ）が小さいと単位面積当たりの容量値（容量面積比）を大きくとることができない。したがって、論理セルの隙間が小さいと小容量の容量セルしか挿入することができないため、デカップリング容量を十分に設定できず、効果的に電源ノイズを削減することができないという問題がある。
さらに、半導体集積回路装置中央部の電圧降下を考慮し、容量セルを半導体集積回路装置中央部に配置するようにすると半導体集積回路装置全体の電源ノイズを削減することが不十分になってしまうことがあるという問題がある。
またさらに、論理セルの配置よりも半導体集積回路装置中央部の容量セルの配置を優先すると半導体集積回路装置中央部の論理セルによって構成される集積回路においては不要な遅延等が生じ、集積回路自体の動作速度が低下することがあるという問題がある。
またさらに、論理セルの配置よりも半導体集積回路装置中央部の容量セルの配置を優先すると半導体集積回路装置中央部の論理セルによって構成される集積回路においては不要な遅延等が生じ、集積回路自体の動作速度が低下することがあるという問題がある。
本発明は、このような問題を解決することを課題とする。
そのため、本発明は、半導体集積回路形成領域に備えられた電源主幹線に接続された複数の電源幹線に対して、容量セルと複数の論理セルとを接続して配置する半導体集積回路装置の製造方法において、前記電源主幹線の近傍に容量セルを配置させ、前記容量セルの配置の後に、前記容量セルよりも前記電源主幹線から離れた領域に前記複数の論理セルを配置し、前記容量セルの配置は、前記電源主幹線および電源幹線を含むように半導体集積回路形成領域を複数のブロック領域に分割し、前記ブロック領域毎の電源幹線の電圧降下値の平均値を算出し、前記半導体集積回路形成領域の中央部の前記ブロック領域に配置する容量セルの数量を、前記ブロック領域毎の電源幹線の電圧降下値の平均値に応じて前記半導体集積回路形成領域の周辺部より多くし、前記論理セルの配置に先行して、最小面積の容量セルの単位面積当たりの容量を１としたときに、単位面積あたりの容量が１よりも大きい前記容量セルを前記電源主幹線の近傍に配置することを特徴とする。
このようにした本発明は、充分なデカップリング効果を得ることができ、電源ノイズをより効果的に削減することができるという効果が得られる。
また、半導体集積回路装置全体の電源ノイズをより効果的に抑制することができるとともに半導体集積回路装置中央部の論理セルによって構成される集積回路の動作速度の低下を防止することができるという効果が得られる。
また、半導体集積回路装置全体の電源ノイズをより効果的に抑制することができるとともに半導体集積回路装置中央部の論理セルによって構成される集積回路の動作速度の低下を防止することができるという効果が得られる。
以下、図面を参照して本発明による半導体集積回路装置およびその製造方法の実施例を説明する。
図１は実施例における容量セルを配置した半導体集積回路装置の説明図である。
図１において、１は電源主幹線、２はグランド主幹線、３は電源幹線、４はグランド幹線であり、電源幹線３は電源主幹線１に接続され、またグランド幹線４はグランド主幹線２に接続されたものである。
５は容量セルであり、電源主幹線１やグランド主幹線２の近傍に配置されたものである。この容量セル５は、単位面積あたりの容量が１よりも大きい容量セルであり、その容量セル５は電源主幹線１やグランド主幹線２の近傍に配置されている。また、図示してはいないが、半導体集積回路を構成するための論理セルは、容量セル５の配置を優先した上で、容量セル５の配置された領域以外の領域に配置される。
図１において、１は電源主幹線、２はグランド主幹線、３は電源幹線、４はグランド幹線であり、電源幹線３は電源主幹線１に接続され、またグランド幹線４はグランド主幹線２に接続されたものである。
５は容量セルであり、電源主幹線１やグランド主幹線２の近傍に配置されたものである。この容量セル５は、単位面積あたりの容量が１よりも大きい容量セルであり、その容量セル５は電源主幹線１やグランド主幹線２の近傍に配置されている。また、図示してはいないが、半導体集積回路を構成するための論理セルは、容量セル５の配置を優先した上で、容量セル５の配置された領域以外の領域に配置される。
ここで、一つの論理セルは、一つのインバータ素子（一つのＰＭＯＳおよび一つのＮＭＯＳで構成される）が形成される領域に対応するものとする。したがって、容量セル５と電源主幹線１またはグランド主幹線２との間の距離は、論理セルと電源主幹線１またはグランド主幹線２との間の距離よりも短い。
そして、容量セル５を電源幹線３およびグランド幹線４に接続することにより、効果的なデカップリング容量を実現することができる。
そして、容量セル５を電源幹線３およびグランド幹線４に接続することにより、効果的なデカップリング容量を実現することができる。
なお、電源主幹線１およびグランド主幹線２が延在する方向に関して、個々の容量セルと個々の論理セルの長さは一致してもよい。
以下に、この容量セル５の配置手順を説明する。
図２は実施例における容量セルの配置手順を示すフローチャート、図３は実施例における容量セルの配置位置設定手順を示すフローチャートである。
以下に、この容量セル５の配置手順を説明する。
図２は実施例における容量セルの配置手順を示すフローチャート、図３は実施例における容量セルの配置位置設定手順を示すフローチャートである。
まず、容量セルの配置手順を図２のＳで表すステップにしたがって説明する。
Ｓ１：半導体集積回路装置に配置する容量セルの数量および位置を設定する。この手順の詳細な説明は後述する。
Ｓ２：半導体集積回路装置に配置する容量セルの数量および位置を設定すると論理セルの配置に先行してその設定した位置に容量セルを電源幹線およびグランド幹線に接続して配置する。
Ｓ１：半導体集積回路装置に配置する容量セルの数量および位置を設定する。この手順の詳細な説明は後述する。
Ｓ２：半導体集積回路装置に配置する容量セルの数量および位置を設定すると論理セルの配置に先行してその設定した位置に容量セルを電源幹線およびグランド幹線に接続して配置する。
Ｓ３：容量セルを配置すると次に論理セルを電源幹線およびグランド幹線に接続して配置する。このとき、ステップＳ２で配置した容量セルをなるべく移動させないように論理セルの位置を設定する。
Ｓ４：論理セルを配置するとステップＳ２およびＳ３で配置された容量セルや論理セルの隙間にさらに容量セルを追加配置する。
Ｓ４：論理セルを配置するとステップＳ２およびＳ３で配置された容量セルや論理セルの隙間にさらに容量セルを追加配置する。
Ｓ５：容量セルを追加配置すると細かい隙間に空セルを配置して容量セルおよび論理セル等の配置を終了する。
次に、上述したステップＳ１の容量セルの配置位置設定手順を図３のＳで表すステップにしたがって説明する。
Ｓ１１：半導体集積回路装置のゲート規模から必要な論理セルの面積を算出し、半導体集積回路装置の面積から算出した論理セルの面積を減算して容量セルを配置することができる面積を算出する。その容量セルを配置することができる面積を配置するひとつの容量セルの面積で除算して配置可能なすべての容量セルの数量を算出する。このとき、配置される容量セルは、算出された容量セルを配置することができる面積の大きさを勘案しつつ、面積の大きいものが選択されるものとする。
次に、上述したステップＳ１の容量セルの配置位置設定手順を図３のＳで表すステップにしたがって説明する。
Ｓ１１：半導体集積回路装置のゲート規模から必要な論理セルの面積を算出し、半導体集積回路装置の面積から算出した論理セルの面積を減算して容量セルを配置することができる面積を算出する。その容量セルを配置することができる面積を配置するひとつの容量セルの面積で除算して配置可能なすべての容量セルの数量を算出する。このとき、配置される容量セルは、算出された容量セルを配置することができる面積の大きさを勘案しつつ、面積の大きいものが選択されるものとする。
また、半導体集積回路装置のゲート規模から必要な電源幹線を配置し、その電源幹線の電圧降下値を見積もる。
ここで、容量セルの容量について説明する。
例えば、図５に示すように、容量セルの面積（サイズ）が「×１」の場合の単位面積あたりの容量を１とすると、容量セルの面積（サイズ）が「×２」の場合の単位面積あたりの容量は５、容量セルの面積（サイズ）が「×４」の場合の単位面積あたりの容量は７、容量セルの面積（サイズ）が「×８」の場合の単位面積あたりの容量は７、容量セルの面積（サイズ）が「×１６」の場合の単位面積あたりの容量は８となる。
ここで、容量セルの容量について説明する。
例えば、図５に示すように、容量セルの面積（サイズ）が「×１」の場合の単位面積あたりの容量を１とすると、容量セルの面積（サイズ）が「×２」の場合の単位面積あたりの容量は５、容量セルの面積（サイズ）が「×４」の場合の単位面積あたりの容量は７、容量セルの面積（サイズ）が「×８」の場合の単位面積あたりの容量は７、容量セルの面積（サイズ）が「×１６」の場合の単位面積あたりの容量は８となる。
容量セルは、基板上の絶縁膜の内部に一方の電極となる多結晶シリコン膜を形成し、絶縁膜上の電源配線（ＶＤＤ配線）と設置配線（ＶＳＳ配線）がそれぞれ基板と多結晶シリコン膜にコンタクトホールを介して接続されることによって構成される。容量セルの面積を大きくすると、ＶＤＤ配線やＶＳＳ配線に繋がるコンタクトホールが存在する領域の、容量セル全体の面積に占める割合が小さくなり、単位面積当たりの容量が大きくなる。本発明においては、単位面積当たりの容量が１よりも大きな容量セルが、電源主幹線やグランド主幹線の近傍に配置される。
このように容量セルの面積が大きくなると容量が大きくなるのは、容量セルの内部に配置された絶縁層の面積を大きくすることができ、それにしたがって容量を増大させることができるためである。ただし、容量セルの面積を大きくするとＶＤＤ配線やＶＳＳ配線とのコンタクトを設ける必要がある場合があり、容量セルの面積に絶縁層の面積が比例するものでないため、容量セルの面積の増加に比例して容量が増加するものではない。
Ｓ１２：配置可能な容量セルの数量を算出すると半導体集積回路装置内を複数のブロックに分割する。本実施例では、図４（ａ）に示すようにひとつの半導体集積回路装置を構成する半導体集積回路形成領域１１を縦５ブロック、横５ブロックの２５個のブロック１２に分割するものとする。
Ｓ１３：半導体集積回路形成領域１１を複数のブロック１２に分割するとステップＳ１１で見積もった電源幹線の電圧降下値から各ブロック１２での電圧降下の平均値を算出する。
Ｓ１３：半導体集積回路形成領域１１を複数のブロック１２に分割するとステップＳ１１で見積もった電源幹線の電圧降下値から各ブロック１２での電圧降下の平均値を算出する。
Ｓ１４：各ブロック１２での電圧降下の平均値を算出するとその平均値を降下幅で正規化した係数値に変換する。
例えば、図４（ｂ）に示すように電源幹線（ＶＤＤ）の電圧と半導体集積回路装置内の論理セルが動作可能な許容電圧との間を５分割し、図４（ａ）における上から３行目の５個のブロック１２の電圧降下の平均値を図４（ｂ）に当てはめ、左端のブロック１２から順に、１、２、３、２、１の係数値を得るものとする。
例えば、図４（ｂ）に示すように電源幹線（ＶＤＤ）の電圧と半導体集積回路装置内の論理セルが動作可能な許容電圧との間を５分割し、図４（ａ）における上から３行目の５個のブロック１２の電圧降下の平均値を図４（ｂ）に当てはめ、左端のブロック１２から順に、１、２、３、２、１の係数値を得るものとする。
このようにして、すべてのブロック１２の係数値を求め、その係数値の合計を算出する。
例えば、図４（ａ）において係数値の合計は３５となる。
Ｓ１５：係数値の合計を算出すると、「（Ｓ１１で算出した容量セルの数量）×（各ブロック係数値）÷（係数の合計値）」の数式で各ブロック１２に配置する容量セルの数量を算出する。すなわち、ブロック領域毎の電源幹線の電圧降下値に応じて容量セルの数量を算出して決定する。
例えば、図４（ａ）において係数値の合計は３５となる。
Ｓ１５：係数値の合計を算出すると、「（Ｓ１１で算出した容量セルの数量）×（各ブロック係数値）÷（係数の合計値）」の数式で各ブロック１２に配置する容量セルの数量を算出する。すなわち、ブロック領域毎の電源幹線の電圧降下値に応じて容量セルの数量を算出して決定する。
このように、電圧降下が大きいブロック１２に多数の容量セルを配置するとともに電圧降下が小さいブロック１２に少数の容量セルを配置し、半導体集積回路装置全体の電圧降下を考慮して容量セルを配置する。
Ｓ１６：各ブロック１２に配置される容量セルの数量が算出されるとその数量に相当する容量セルを論理セルの配置に優先して各ブロック１２内の電源主幹線の近傍に配置する。
Ｓ１６：各ブロック１２に配置される容量セルの数量が算出されるとその数量に相当する容量セルを論理セルの配置に優先して各ブロック１２内の電源主幹線の近傍に配置する。
上述したように、単位面積当たりの容量が大きい容量セルを電源主幹線の近傍に配置するとともに、半導体集積回路装置の中心部に多数の容量セルを配置する。
なお、本実施例では電源幹線における電圧降下が大きい領域に容量セルを先行して配置する例で説明したがグランド幹線における電圧上昇に対しても適用することができる。
また、容量セルを電源主幹線の近傍に先行して配置することで効果的なデカップリング効果が得られる例で説明したが、電源主幹線に限られることなく外周リング幹線やＩＯ電源幹線に適用することができる。
なお、本実施例では電源幹線における電圧降下が大きい領域に容量セルを先行して配置する例で説明したがグランド幹線における電圧上昇に対しても適用することができる。
また、容量セルを電源主幹線の近傍に先行して配置することで効果的なデカップリング効果が得られる例で説明したが、電源主幹線に限られることなく外周リング幹線やＩＯ電源幹線に適用することができる。
さらに、論理セルの配置に先行して容量セルを配置する例で説明したが、論理セルを先に配置し、電源主幹線の近傍に配置された論理セルを引き剥がして容量セルを配置し、論理セルの再配置を行うようにしてもよい。
またさらに、電源幹線を配置した後、その電源幹線の電圧降下値を見積もり、ブロック毎の容量セルの係数値を算出するようにしたが、容量セルならびに論理セルの配置および配線を行った後、詳細な電圧降下値を求め、その電圧降下値を使用して容量セルの係数値を算出して容量セルの数量を設定するようにしてもよい。
またさらに、電源幹線を配置した後、その電源幹線の電圧降下値を見積もり、ブロック毎の容量セルの係数値を算出するようにしたが、容量セルならびに論理セルの配置および配線を行った後、詳細な電圧降下値を求め、その電圧降下値を使用して容量セルの係数値を算出して容量セルの数量を設定するようにしてもよい。
以上説明したように、本実施例では、論理セルの配置に先行して単位面積当たりの容量が大きい容量セルを配置するようにするとともに、その容量セルを電源主幹線の近傍に配置するようにしたため、充分なデカップリング効果を得ることができ、電源ノイズをより効果的に削減することができるという効果が得られる。
また、半導体集積回路装置の中心部や周辺部を含む全体の電圧降下を考慮し、容量セルを半導体集積回路装置全体に配置するようにしたため、半導体集積回路装置全体の電源ノイズをより効果的に抑制することができるとともに半導体集積回路装置中央部の論理セルによって構成される集積回路の動作速度の低下を防止することができるという効果が得られる。
また、半導体集積回路装置の中心部や周辺部を含む全体の電圧降下を考慮し、容量セルを半導体集積回路装置全体に配置するようにしたため、半導体集積回路装置全体の電源ノイズをより効果的に抑制することができるとともに半導体集積回路装置中央部の論理セルによって構成される集積回路の動作速度の低下を防止することができるという効果が得られる。
１ 電源主幹線
２ グランド主幹線
３ 電源幹線
４ グランド幹線
５ 容量セル
１１ 半導体集積回路形成領域
１２ ブロック
２ グランド主幹線
３ 電源幹線
４ グランド幹線
５ 容量セル
１１ 半導体集積回路形成領域
１２ ブロック
Claims (1)
- 半導体集積回路形成領域に備えられた電源主幹線に接続された複数の電源幹線に対して、容量セルと複数の論理セルとを接続して配置する半導体集積回路装置の製造方法において、
前記電源主幹線の近傍に容量セルを配置させ、
前記容量セルの配置の後に、前記容量セルよりも前記電源主幹線から離れた領域に前記複数の論理セルを配置し、
前記容量セルの配置は、
前記電源主幹線および電源幹線を含むように半導体集積回路形成領域を複数のブロック領域に分割し、
前記ブロック領域毎の電源幹線の電圧降下値の平均値を算出し、
前記半導体集積回路形成領域の中央部の前記ブロック領域に配置する容量セルの数量を、前記ブロック領域毎の電源幹線の電圧降下値の平均値に応じて前記半導体集積回路形成領域の周辺部より多くし、
前記論理セルの配置に先行して、最小面積の容量セルの単位面積当たりの容量を１としたときに、単位面積あたりの容量が１よりも大きい前記容量セルを前記電源主幹線の近傍に配置することを特徴とする半導体集積回路装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006160049A JP5230912B2 (ja) | 2006-06-08 | 2006-06-08 | 半導体集積回路装置の製造方法 |
| US11/711,730 US8193879B2 (en) | 2006-06-08 | 2007-02-28 | Semiconductor integrated circuit device |
| KR1020070026554A KR101383635B1 (ko) | 2006-06-08 | 2007-03-19 | 반도체 집적회로장치 및 그 제조 방법 |
| CNA2007100891307A CN101086988A (zh) | 2006-06-08 | 2007-03-20 | 半导体集成电路装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006160049A JP5230912B2 (ja) | 2006-06-08 | 2006-06-08 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007329339A JP2007329339A (ja) | 2007-12-20 |
| JP5230912B2 true JP5230912B2 (ja) | 2013-07-10 |
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ID=38821958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006160049A Expired - Fee Related JP5230912B2 (ja) | 2006-06-08 | 2006-06-08 | 半導体集積回路装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8193879B2 (ja) |
| JP (1) | JP5230912B2 (ja) |
| KR (1) | KR101383635B1 (ja) |
| CN (1) | CN101086988A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8705484B2 (en) * | 2008-08-15 | 2014-04-22 | Ntt Docomo, Inc. | Method for varying transmit power patterns in a multi-cell environment |
| WO2012127784A1 (ja) * | 2011-03-24 | 2012-09-27 | ルネサスエレクトロニクス株式会社 | 半導体集積回路の電源配線レイアウト方法及び電源配線レイアウト装置 |
| WO2022256955A1 (en) * | 2021-06-07 | 2022-12-15 | Synopsys, Inc. | Metal-insulator-metal capacitor insertion |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012825A (ja) | 1996-06-26 | 1998-01-16 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
| JP3789266B2 (ja) * | 1999-12-27 | 2006-06-21 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置レイアウト方法及び半導体装置をレイアウトするためのプログラムを記録した記録媒体 |
| JP2004055874A (ja) | 2002-07-22 | 2004-02-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置およびその設計方法 |
| JP4272647B2 (ja) * | 2005-09-09 | 2009-06-03 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路装置のレイアウト方法及びそのレイアウトプログラム |
-
2006
- 2006-06-08 JP JP2006160049A patent/JP5230912B2/ja not_active Expired - Fee Related
-
2007
- 2007-02-28 US US11/711,730 patent/US8193879B2/en not_active Expired - Fee Related
- 2007-03-19 KR KR1020070026554A patent/KR101383635B1/ko not_active IP Right Cessation
- 2007-03-20 CN CNA2007100891307A patent/CN101086988A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070117445A (ko) | 2007-12-12 |
| CN101086988A (zh) | 2007-12-12 |
| US20070286316A1 (en) | 2007-12-13 |
| US8193879B2 (en) | 2012-06-05 |
| KR101383635B1 (ko) | 2014-04-09 |
| JP2007329339A (ja) | 2007-12-20 |
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| A621 | Written request for application examination |
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| A711 | Notification of change in applicant |
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| RD02 | Notification of acceptance of power of attorney |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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|
| A521 | Written amendment |
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|
| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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