JP5655086B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5655086B2
JP5655086B2 JP2012539559A JP2012539559A JP5655086B2 JP 5655086 B2 JP5655086 B2 JP 5655086B2 JP 2012539559 A JP2012539559 A JP 2012539559A JP 2012539559 A JP2012539559 A JP 2012539559A JP 5655086 B2 JP5655086 B2 JP 5655086B2
Authority
JP
Japan
Prior art keywords
power supply
plug
active region
plugs
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012539559A
Other languages
English (en)
Other versions
JPWO2012053125A1 (ja
Inventor
中西　和幸
和幸 中西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2012539559A priority Critical patent/JP5655086B2/ja
Publication of JPWO2012053125A1 publication Critical patent/JPWO2012053125A1/ja
Application granted granted Critical
Publication of JP5655086B2 publication Critical patent/JP5655086B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

本発明は、半導体装置のレイアウトに関するものであり、特に半導体装置の微細化と高速化の両立に有効な技術に関する。
従来、半導体装置では、様々な幅や長さを持つトランジスタを自由に配置配線することによって、所望の機能を有する多種多様な回路単位を実現している。その回路単位をセルと呼ぶ。そしてこのセルを組み合わせて配置配線することによって、大規模集積回路装置（ＬＳＩ：Large Scale Integration）を実現している。
近年、チップコスト削減のためのセルの小面積化に伴い、セル内に配置されるトランジスタや配線の寸法を小さくするだけでなく、トランジスタや配線をセル内に無駄なく配置することが求められている。その結果、特にフリップフロップ回路やラッチ回路などの複雑なセルにおいて、レイアウト上、次のような問題がある。
図１１はラッチ回路セルを小面積で実現するレイアウト平面図である。図１１において、ゲート配線Ｇｎ（ｎは整数、以下同様）およびソース・ドレインが形成される活性領域Ｄｎによって構成されたトランジスタＴｎが配置されており、その上層にこれらトランジスタＴｎを接続するためのメタル配線Ｍｎが形成されている。各トランジスタＴｎのソース電位を供給するための給電用活性領域ＤＶ０〜ＤＶ１および給電用メタル配線ＭＶ０〜ＭＶ１が、セルの上下端で図面横方向に延在している。またゲート配線Ｇｎまたは活性領域Ｄｎとメタル配線Ｍｎとを接続する配線用プラグＰｎ、および、活性領域ＤＶ０〜ＤＶ１とメタル配線ＭＶ０〜ＭＶ１とを接続する給電用プラグＰＶｎが形成されている。トランジスタＴｎのソース電位降下を抑制するため、通常、給電用プラグＰＶｎは複数個等間隔で配置される。すなわち、給電用プラグＰＶｎの中心は、所定長のピッチＳ０を持つグリッドラインＬｎ上に位置している。こうすることにより、横幅がグリッドの整数倍で定義されるセルを複数個上下左右に隣接配置する際に、各セルの給電用プラグを互いに重なるように配置できるため、給電用プラグ同士阻害することなく密に配置できる。
ここで、ゲート配線Ｇｎの電位とトランジスタＴｎのソース電位が大きく異なる場合、給電用活性領域ＤＶ０〜ＤＶ１または給電用メタル配線ＭＶ０〜ＭＶ１で発生したノイズがゲート配線Ｇｎに影響し、トランジスタの誤動作を起こしてしまう。これを防ぐために、配線用プラグＰｎと給電用プラグＰＶｎとの間隔は、給電用プラグＰＶｎ同士の間隔以上にする必要がある。例えば図１１の場合、配線用プラグＰ１４と給電用プラグＰＶ６，ＰＶ７との間隔、配線用プラグＰ２４と給電用プラグＰＶ１０，ＰＶ１１との間隔、配線用プラグＰ１５と給電用プラグＰＶ２１，ＰＶ２２との間隔、配線用プラグＰ２０と給電用プラグＰＶ２３，ＰＶ２４との間隔をそれぞれ大きくする必要がある。また、ゲート配線Ｇｎの電位とトランジスタＴｎのソース電位とがさほど大きく異ならない場合であっても、デザインルールや製造プロセスの観点から、配線用プラグＰｎと給電用プラグＰＶｎとの間隔はある程度大きくとっておく必要がある。ところがそのためには、セルを上下方向に伸長する必要が生じ、この結果、セル面積が増大してしまう。
この問題を解決する手法の一つとして、特許文献１では、給電用プラグＰＶｎの一部を省くようにしている。例えば図１２の例では、図１１における給電用プラグＰＶ６，ＰＶ７，ＰＶ１０，ＰＶ１１，ＰＶ２１〜ＰＶ２４が省かれている。これにより、セルの小面積レイアウトを維持しつつ、配線用プラグＰｎと給電用プラグＰＶｎとの間隔を十分大きくすることができ、回路動作を安定させることができる。また、給電用メタル配線ＭＶ０〜ＭＶ１は通常、給電用活性領域ＤＶ０〜ＤＶ１よりも抵抗が低いため、実質的なソース電位降下は、トランジスタから最も近い給電用プラグまでの給電用活性領域において発生する。この給電用活性領域が短ければ、言い換えれば、トランジスタと給電用プラグが近ければソース電位降下はさほど問題にはならない。例えば、給電用プラグＰＶ９が配置されていることによって、トランジスタＴ１２，Ｔ１４のソース電位の低下はさほど問題にはならない。
特開２０１０−０６７７９９号公報
しかしながら、例えばセル同士を上下に隣接配置した半導体装置の構成では、上述の特許文献１の手法を適用した場合、給電用プラグが省かれ過ぎてしまい、このため、トランジスタのソース電位の低下が顕著に現れてしまう可能性がある。
図１３は図１１のようなセルを上下に隣接して配置した半導体装置の構成において、特許文献１の手法を適用した場合を示している。図１３の構成では、給電用活性領域ＤＶ０および給電用メタル配線ＭＶ０において、グリッドラインＬ６〜Ｌ１３上の給電用プラグＰＶ６〜ＰＶ１３が全て省かれてしまっている。これにより、たしかに、配線用プラグＰｎと給電用プラグＰＶｎとの間隔は大きく確保されており、半導体装置の動作安定性は維持されている。しかしながら、一部のトランジスタについては、給電用プラグが遠く離れてしまったため、ソース電位が大きく低下してしまう。例えばトランジスタＴ１２，Ｔ１４に着目すると、最も近い給電用プラグが、遠く離れたＰＶ５，ＰＶ１４となっており、このため、ソース電位が大きく低下する。この結果、トランジスタの電流駆動能力が低下し、ひいては、半導体装置の動作速度の低下を招くという問題が生じる。
また、近年の半導体装置では、一個のスタンダードセルを、隣接する２つのスタンダードセル列を用いて構成する場合があり、このような構成では、ゲート配線や活性領域がスタンダードセル列間に配置された給電用メタル配線を横切る場合が多い。このような場合、給電用メタル配線を横切るゲート配線や活性領域と給電用プラグとが近すぎると、両者がショートするなどの形成不良が生じる可能性が高まる。このための対策として、給電用メタル配線を横切るゲート配線や活性領域に近いグリッドライン上の給電用プラグを省くことが考えられるが、この場合には、上述したとおりトランジスタのソース電位の低下が生じることになり、好ましくない。
本発明は、半導体装置において、トランジスタの電流駆動能力の低下に起因した動作速度低下や、面積の増加を招くことなく、配線用プラグと給電用プラグとの間隔を十分確保して動作安定性を維持できるようなレイアウト構造を提供することを目的とする。
また、本発明は、半導体装置において、トランジスタの電流駆動能力の低下に起因した動作速度低下や、面積の増加を招くことなく、給電用メタル配線を横切るゲート配線や活性領域と給電用プラグとの間隔を十分確保して動作安定性を維持できるようなレイアウト構造を提供することを目的とする。
本発明の第１態様では、半導体装置として、第１方向に延びる給電用活性領域と、前記給電用活性領域の、前記第１方向に垂直な第２方向における一方の側に設けられており、トランジスタのソースまたはドレインとなる活性領域と、前記給電用活性領域の、前記第２方向における前記活性領域が設けられた側に設けられており、トランジスタのゲートとなるゲート配線と、前記給電用活性領域の上層に設けられた給電用メタル配線と、前記活性領域およびゲート配線の上層に設けられた回路用メタル配線と、前記給電用活性領域と前記給電用メタル配線とを接続する複数の給電用プラグと、前記活性領域またはゲート配線と前記回路用メタル配線とを接続する複数の配線用プラグとを備え、前記複数の給電用プラグは、所定長の第１ピッチで配置された複数の第１プラグと、最も近い前記第１プラグまでの中心間距離が前記第１ピッチの整数倍とは異なっている第２プラグとを含み、前記複数の配線用プラグは、前記給電用活性領域及び前記給電用メタル配線に最も近い第３プラグを含み、少なくとも１つの前記第３プラグは、最も近い前記給電用プラグが、前記第２プラグである。
この態様によると、給電用活性領域と給電用メタル配線とを接続する複数の給電用プラグが、所定長ピッチで配置された複数のプラグ（第１プラグ）と、最も近い第１プラグまでの中心間距離が所定長ピッチの整数倍とは異なっている、いわばピッチをずらして配置されたプラグ（第２プラグ）とを含んでいる。そして、給電用活性領域および給電用メタル配線に最も近い配線用プラグ（第３プラグ）からみると、最も近い給電用プラグが、所定長ピッチで配置された第１プラグではなく、ピッチをずらして配置された第２プラグになっている。すなわち、配線用プラグに近い箇所において、給電用プラグを省いてしまうのでなく、ピッチをずらして、言いかえると、給電用活性領域が延びる第１方向において位置をずらして配置している。このため、トランジスタのソース電位低下を招くことなく、配線用プラグと給電用プラグとの間隔を十分確保することができる。しかも、半導体装置を、第１方向に直交する第２方向に伸長する必要もない。
本発明の第２態様では、半導体装置として、第１方向に延びる給電用活性領域と、前記給電用活性領域の、前記第１方向に垂直な第２方向における一方の側に設けられており、トランジスタのソースまたはドレインとなる活性領域と、前記給電用活性領域の、前記第２方向における前記活性領域が設けられた側に設けられており、トランジスタのゲートとなるゲート配線と、前記給電用活性領域の上層に設けられた給電用メタル配線と、前記活性領域および前記ゲート配線の上層に設けられた回路用メタル配線と、前記給電用活性領域と前記給電用メタル配線とを接続する複数の給電用プラグと、前記活性領域またはゲート配線と前記回路用メタル配線とを接続する複数の配線用プラグとを備え、前記複数の給電用プラグは、前記第１方向において一列に配置された複数の第１プラグと、前記活性領域および前記ゲート配線からみて、前記複数の第１プラグよりも遠い位置にずらして配置された第２プラグとを含み、前記複数の配線用プラグは、前記給電用活性領域及び前記給電用メタル配線に最も近い第３プラグを含み、少なくとも１つの前記第３プラグは、最も近い前記給電用プラグが、前記第２のプラグである。
この態様によると、給電用活性領域と給電用メタル配線とを接続する複数の給電用プラグが、給電用活性領域が延びる第１方向において一列に配置された複数のプラグ（第１プラグ）と、活性領域およびゲート配線からみて第１プラグよりも遠い位置にずらして配置されたプラグ（第２プラグ）とを含んでいる。そして、給電用活性領域および給電用メタル配線に最も近い配線用プラグ（第３プラグ）からみると、最も近い給電用プラグが、一列に配置された第１プラグではなく、遠い位置にずらして配置された第２プラグになっている。すなわち、配線用プラグに近い箇所において、給電用プラグを省いてしまうのでなく、位置を遠くにずらして配置している。このため、トランジスタのソース電位低下を招くことなく、配線用プラグと給電用プラグとの間隔を十分確保することができる。しかも、給電用プラグをずらす側に空き領域があるような場合には、半導体装置を、給電用活性領域が延びる第１方向に直交する第２方向に伸長する必要もない。
本発明の第３態様では、半導体装置として、第１方向に延びる給電用メタル配線と、前記給電用メタル配線の下層に設けられており、前記給電用メタル配線を、前記第１方向に垂直な第２方向における一方の側から他方の側にかけて横切るように延びるゲート配線と、前記ゲート配線の前記第１方向における少なくとも一方の側において、前記給電用メタル配線の下層に設けられた給電用活性領域と、前記給電用活性領域と前記給電用メタル配線とを接続する複数の給電用プラグとを備え、前記複数の給電用プラグは、所定長の第１ピッチで配置された複数の第１プラグと、最も近い前記第１プラグまでの中心間距離が、前記第１ピッチの整数倍とは異なっている第２プラグとを含み、前記ゲート配線に最も近い前記給電用プラグは前記第２プラグである。
この態様によると、給電用活性領域と給電用メタル配線とを接続する複数の給電用プラグが、所定長ピッチで配置された複数のプラグ（第１プラグ）と、最も近い第１プラグまでの中心間距離が所定長ピッチの整数倍とは異なっている、いわばピッチをずらして配置されたプラグ（第２プラグ）とを含んでいる。そして、給電用メタル配線を横切るように延びるゲート配線からみると、最も近い給電用プラグが、所定長ピッチで配置された第１プラグではなく、ピッチをずらして配置された第２プラグになっている。すなわち、給電用メタル配線を横切るゲート配線に近い箇所において、給電用プラグを省いてしまうのでなく、ピッチをずらして、言いかえると、給電用メタル配線が延びる第１方向において位置をずらして配置している。このため、トランジスタのソース電位低下を招くことなく、給電用メタル配線を横切るように延びるゲート配線と給電用プラグとの間隔を十分確保することができる。
本発明の第４態様では、半導体装置として、第１方向に延びる給電用メタル配線と、前記給電用メタル配線の下層に設けられており、前記給電用メタル配線を、前記第１方向に垂直な第２方向における一方の側から他方の側にかけて横切るように形成されており、かつ、前記給電用メタル配線によって供給される電源電位と異なる電位が与えられる活性領域と、前記活性領域の前記第１方向における少なくとも一方の側において、前記給電用メタル配線の下層に設けられた給電用活性領域と、前記給電用活性領域と前記給電用メタル配線とを接続する複数の給電用プラグとを備え、前記複数の給電用プラグは、所定長の第１ピッチで配置された複数の第１プラグと、最も近い前記第１プラグまでの中心間距離が前記第１ピッチの整数倍とは異なっている第２プラグとを含み、前記活性領域に最も近い前記給電用プラグは前記第２プラグである。
この態様によると、給電用活性領域と給電用メタル配線とを接続する複数の給電用プラグが、所定長ピッチで配置された複数のプラグ（第１プラグ）と、最も近い第１プラグまでの中心間距離が所定長ピッチの整数倍とは異なっている、いわばピッチをずらして配置されたプラグ（第２プラグ）とを含んでいる。そして、給電用メタル配線を横切るように延びる活性領域からみると、最も近い給電用プラグが、所定長ピッチで配置された第１プラグではなく、ピッチをずらして配置された第２プラグになっている。すなわち、給電用メタル配線を横切る活性領域に近い箇所において、給電用プラグを省いてしまうのでなく、ピッチをずらして、言いかえると、給電用メタル配線が延びる第１方向において位置をずらして配置している。このため、トランジスタのソース電位低下を招くことなく、給電用メタル配線を横切るように延びる活性領域と給電用プラグとの間隔を十分確保することができる。
本発明によると、給電用活性領域および給電用メタル配線の配線用プラグに近い箇所において、給電用プラグが位置をずらして配置されているので、小面積で、配線用プラグと給電用プラグとの間隔を十分確保して動作安定性を維持しつつ、トランジスタのソース電位降下を抑制でき、トランジスタの電流駆動能力の低下に起因した動作速度低下を抑制することができる。
また、本発明によると、給電用メタル配線を横切るゲート配線や活性領域に近い箇所において、給電用プラグが位置をずらして配置されているので、小面積で、給電用メタル配線を横切るゲート配線や活性領域と給電用プラグとの間隔を十分確保して動作安定性を維持しつつ、トランジスタのソース電位降下を抑制でき、トランジスタの電流駆動能力の低下に起因した動作速度低下を抑制することができる。
実施形態１に係る半導体装置のレイアウトパターンの例である。 図１からメタル配線を省いた図である。 図１から活性領域およびゲート配線を省いた図である。 実施形態１に係る半導体装置のレイアウトパターンの他の例である。 実施形態１に係る半導体装置のレイアウトパターンの他の例である。 実施形態２に係る半導体装置のレイアウトパターンの例である。 実施形態２に係る半導体装置のレイアウトパターンの他の例である。 実施形態３に係る半導体装置のレイアウトパターンの例である。 実施形態４に係る半導体装置のレイアウトパターンの例である。 実施形態５に係る半導体装置のレイアウトパターンの例である。 ラッチ回路セルのレイアウト平面図である。 図１１のレイアウトに従来技術の手法を適用した例である。 従来の半導体装置のレイアウトパターンの例である。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
（実施形態１）
図１は実施形態１に係る半導体装置のレイアウトパターンの一例を示す平面図である。図１では、隣接する２つのスタンダードセルの境界付近を半導体装置の要部として示している。図１では、例えばＭＩＳＦＥＴのようなトランジスタを構成する活性領域およびゲート配線と、その上層に設けられたメタル配線と、活性領域とメタル配線とを電気的に接続するプラグとが示されている。なお、図２および図３は図１を見やすくしたものであり、図２は、図１からメタル配線を省き、ゲート配線、活性領域およびプラグのみを図示したものであり、図３は、図１から活性領域およびゲート配線を省き、メタル配線およびプラグのみを図示したものである。
図１において、ＤＶ０〜ＤＶ２は各トランジスタのソース電位を供給するための給電用活性領域であり、セルの上下端で図面横方向（第１方向）に延びている。給電用活性領域ＤＶ０〜ＤＶ２の上層にはそれぞれ、給電用メタル配線ＭＶ０〜ＭＶ２が設けられている。給電用活性領域ＤＶ０と給電用メタル配線ＭＶ０とは、その間に形成された複数の給電用プラグＰＶ２〜ＰＶ５，ＰＶ１４，ＰＶＸ０〜ＰＶＸ２によって電気的に接続されている。同様に、給電用活性領域ＤＶ１と給電用メタル配線ＭＶ１とは、その間に形成された複数の給電用プラグＰＶ１７〜ＰＶ２０，ＰＶ２５〜ＰＶ２９によって電気的に接続されており、給電用活性領域ＤＶ２と給電用メタル配線ＭＶ２とは、その間に形成された複数の給電用プラグＰＶ３０〜ＰＶ３５，ＰＶ４０〜ＰＶ４２によって電気的に接続されている。
給電用活性領域ＤＶ０，ＤＶ１の間に、トランジスタのソースまたはドレインとなる活性領域Ｄ０〜Ｄ９と、トランジスタのゲートとなるゲート配線Ｇ２〜Ｇ１０とが設けられており、トランジスタＴ２〜Ｔ１９が形成されている。同様に、給電用活性領域ＤＶ０，ＤＶ２の間に、トランジスタのソースまたはドレインとなる活性領域Ｄ１０〜Ｄ１９と、トランジスタのゲートとなるゲート配線Ｇ１１〜Ｇ２０とが設けられており、トランジスタＴ２０〜Ｔ３７が形成されている。活性領域は、例えばＳＴＩ(Shallow Trench Isolation)またはＳＧＩ(Shallow Groove Isolation)と称する浅溝型の分離領域を半導体基板の主面に形成することで規定されたものである。ゲート配線は、例えば多結晶シリコン膜から形成されており、半導体基板の主面上にて薄い酸化シリコン膜等から形成されたゲート絶縁膜を介してパターニングされている。
給電用活性領域ＤＶ０，ＤＶ１の間において、活性領域Ｄ０〜Ｄ９およびゲート配線Ｇ２〜Ｇ１０の上層には回路用メタル配線Ｍ０〜Ｍ１２が設けられており、活性領域Ｄ０〜Ｄ９およびゲート配線Ｇ２〜Ｇ１０と回路用メタル配線Ｍ０〜Ｍ１２とを電気的に接続するように、複数の配線用プラグＰ４〜Ｐ３４が設けられている。同様に、給電用活性領域ＤＶ０，ＤＶ２の間において、活性領域Ｄ１０〜Ｄ１９およびゲート配線Ｇ１１〜Ｇ２０の上層には回路用メタル配線Ｍ１３〜Ｍ２３が設けられており、活性領域Ｄ１０〜Ｄ１９およびゲート配線Ｇ１１〜Ｇ２０と回路用メタル配線Ｍ１３〜Ｍ２３とを電気的に接続するように、複数の配線用プラグＰ３５〜Ｐ６４が設けられている。回路用メタル配線によって電気的に接続された活性領域およびゲート配線によって、例えばフリップフロップ回路やラッチ回路のような回路機能が実現される。
給電用活性領域と給電用メタル配線とを電気的に接続する給電用プラグは、トランジスタのソース電位降下を抑制するために、通常は、所定長のピッチで複数個、配置される。図１では基本的には、一定間隔Ｓ０のグリッドラインＬ２〜Ｌ１４の上に給電用プラグＰＶｎ（ｎは整数）が配置されている。ただし、給電用活性領域または給電用メタル配線で発生したノイズがゲート配線に影響することを避けるために、上述した特許文献１と同様に、グリッドライン上の給電用プラグを一部省いている。例えば、給電用活性領域ＤＶ０および給電用メタル配線ＭＶ０では、グリッドラインＬ６〜Ｌｌ３上の給電用プラグが省かれている。これは、配線用プラグＰ１４，Ｐ２４，Ｐ５０，Ｐ５９と給電用プラグとの間隔を十分確保するためであり、これによりトランジスタ動作の安定性が維持される。
ところが、ただ単にグリッドラインＬ６〜ｌ３上の給電用プラグを省いた場合には、例えばトランジスタＴ１２，Ｔ１４について、最も近い給電用プラグが遠く離れたＰＶ５，ＰＶ１４となってしまう。課題の項で述べたとおり、トランジスタから給電用プラグが遠く離れている場合には、トランジスタのソース電位が大きく低下することになり、この結果、トランジスタの電流駆動能力が低下し、ひいては半導体装置の動作速度が低下することになる。
そこで本実施形態では、グリッドラインＬ６〜Ｌｌ３上の給電用プラグを省いた範囲において、グリッドライン間の、配線用プラグＰ１４，Ｐ２４，Ｐ５０，Ｐ５９から十分離間した位置に、給電用プラグＰＶＸ０〜ＰＶＸ２を設けている。これにより、例えばトランジスタＴ１２について、最も近い給電用プラグがすぐ側にあるＰＶＸ１となり、ソース電位低下が大幅に抑制される。なお、実際の半導体装置では、例えば、各配線用プラグの中心から、最も近い給電用プラグまでの距離が、当該配線用プラグの径の２．５倍に相当する長さよりも長いことが好ましい。
すなわち、本実施形態の構成では、給電用活性領域ＤＶ０と給電用メタル配線ＭＶ０とを接続する給電用プラグが、所定長の第１ピッチＳ０で配置された複数の第１プラグＰＶ２〜ＰＶ５と、最も近い第１プラグＰＶ５までの中心間距離が第１ピッチＳ０の整数倍とは異なっている第２プラグＰＶＸ０〜ＰＶＸ２とを含んでいる。そして、給電用活性領域ＤＶ０および給電用メタル配線ＭＶ０の上側の領域に着目した場合、給電用活性領域ＤＶ０および給電用メタル配線ＭＶ０に最も近い配線用プラグは、第３プラグＰ５０，Ｐ５９である。第３プラグＰ５０は、最も近い給電用プラグが第２プラグＰＶＸ０（またはＰＶＸ１）であり、第３プラグＰ５９は、最も近い給電用プラグが第２プラグＰＶＸ２である。言いかえると、給電用活性領域ＤＶ０および給電用メタル配線ＭＶ０に最も近い配線用プラグである第３プラグからみると、直近のグリッドライン上にあった給電用プラグが省かれており、代わりに、グリッドライン間に配置された第２プラグが最も近い給電用プラグとなっている。すなわち、配線用プラグに近い箇所において、給電用プラグを省いてしまうのでなく、ピッチをずらして、言いかえると、給電用活性領域が延びる方向において位置をずらして給電用プラグを配置している。これにより、給電用活性領域または給電用メタル配線で発生したノイズがゲート配線に影響することを避けつつ、トランジスタのソース電位低下を抑制することが可能になる。しかも、半導体装置を図面上下方向に伸張する必要がなく、面積増加も生じない。
なお、図１では、第３プラグＰ５０，Ｐ５９がいずれも、最も近い給電用プラグが第２プラグとなっているが、少なくとも１つの第３プラグについて、最も近い給電用プラグが第２プラグとなっていればよい。
また、給電用プラグの中の第２プラグからみると、最も近い配線用プラグが、第３プラグになっている。例えば、第２プラグＰＶＸ０は、最も近い配線用プラグが第３プラグＰ５０であり、第２プラグＰＶＸ２は、最も近い配線用プラグが第３プラグＰ５９である。なお、少なくとも１つの第２プラグについて、最も近い配線用プラグが第３プラグとなっていればよい。
また、図１の構成では、第２プラグＰＶＸ０〜ＰＶＸ２同士の中心間距離は、第１ピッチＳ０の整数倍（図１では２倍）になっている。これは、第２プラグＰＶＸ０〜ＰＶＸ２を、グリッドライン間のほぼ中央にそれぞれ配置しているためである。ただし、第２プラグＰＶＸ０〜ＰＶＸ２の配置位置は、グリッドライン間の中央に限られるものではない。
図４は本実施形態に係る半導体装置のレイアウトパターンの他の例を示す平面図である。図４の構成は図１とほぼ同様であり、隣接する２つのスタンダードセルの境界付近を半導体装置の要部として示しており、トランジスタを構成する活性領域およびゲート配線と、その上層に設けられたメタル配線と、活性領域とメタル配線とを電気的に接続するプラグとが示されている。
図４が図１と異なるのは、給電用活性領域ＤＶ０と給電用メタル配線ＭＶ０とを接続する給電用プラグに関して、グリッドラインＬ５上の給電用プラグＰＶ５が省かれており、その代わりに、グリッドラインＬ５，Ｌ６間に、給電用プラグＰＶＸ３が設けられている点である。すなわち、図４の構成では、給電用活性領域ＤＶ０と給電用メタル配線ＭＶ０とを接続する給電用プラグが、所定長の第１ピッチＳ０で配置された複数の第１プラグＰＶ２〜ＰＶ４と、最も近い第１プラグＰＶ４までの中心間距離が第１ピッチＳ０の整数倍とは異なっている第２プラグＰＶＸ０〜ＰＶＸ３とを含んでいる。
すなわち図４の構成においても、図１の構成と同様に、給電用活性領域ＤＶ０および給電用メタル配線ＭＶ０に最も近い配線用プラグである第３プラグからみると、直近のグリッドライン上にあった給電用プラグが省かれており、代わりに、グリッドライン間に配置された第２プラグが最も近い給電用プラグとなっている。これにより、給電用活性領域または給電用メタル配線で発生したノイズがゲート配線に影響することを避けつつ、トランジスタのソース電位低下を抑制することが可能になる。
また、例えばトランジスタＴ６，Ｔ８，Ｔ２５からみると、第１プラグＰＶ５を省いて第２プラグＰＶＸ３を設けたことによって、給電用プラグがより近くなっている。よって、図１の構成よりも、トランジスタＴ６，Ｔ８，Ｔ２５のソース電位低下がより一層抑制される。
図５は本実施形態に係る半導体装置のレイアウトパターンの他の例を示す平面図である。図５の構成は図１および図４とほぼ同様であり、隣接する２つのスタンダードセルの境界付近を半導体装置の要部として示しており、トランジスタを構成する活性領域およびゲート配線と、その上層に設けられたメタル配線と、活性領域とメタル配線とを電気的に接続するプラグとが示されている。
図５が図４と異なるのは、給電用活性領域ＤＶ０と給電用メタル配線ＭＶ０とを接続する給電用プラグのうち、第２プラグＰＶＸ０〜ＰＶＸ２の平面形状が、長方形になっている点である。これにより、図４の構成よりも、トランジスタのソース電位低下をより一層抑制することができる。この第２プラグＰＶＸ０〜ＰＶＸ２の長方形形状のサイズは、ノイズの影響が生じない範囲で最大にするのが好ましい。例えば、縦横比は１：２とする。
なお、実際の製造プロセスでは、第２プラグＰＶＸ０〜ＰＶＸ２の長方形形状の角が丸みをもち、長円形になることもある。
（実施形態２）
図６は実施形態２に係る半導体装置のレイアウトパターンの一例を示す平面図である。図６では、図１と同様に、隣接する２つのスタンダードセルの境界付近を半導体装置の要部として示しており、例えばＭＩＳＦＥＴのようなトランジスタを構成する活性領域およびゲート配線と、その上層に設けられたメタル配線と、活性領域とメタル配線とを電気的に接続するプラグとが示されている。図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
図６が図１と異なっているのは、給電用活性領域ＤＶ０，ＤＶ１および給電用メタル配線ＭＶ０，ＭＶ１の平面形状と給電用プラグの配置位置である。図６では基本的には、一定間隔Ｓ０のグリッドラインＬ２〜Ｌ１４の上に給電用プラグＰＶｎが配置されている。ただし、給電用活性領域または給電用メタル配線で発生したノイズがゲート配線に影響することを避けるために、上述した特許文献１と同様に、グリッドライン上の給電用プラグを一部省いている。さらに、一部の給電用プラグが、配線用プラグから遠ざかる位置にずらして配置されている。
例えば、給電用活性領域ＤＶ０および給電用メタル配線ＭＶ０では、グリッドラインＬ６〜Ｌ１３上の給電用プラグが省かれている。そして、グリッドラインＬ１０，Ｌ１１上において、給電用プラグＰＶＹ０，ＰＶＹ１が、配線用プラグＰ２４から遠ざかる位置にずらして配置されており、グリッドラインＬ１２，Ｌ１３上において、給電用プラグＰＶＹ２，ＰＶＹ３が、配線用プラグＰ５９から遠ざかる位置にずらして配置されている。また、給電用活性領域ＤＶ１および給電用メタル配線ＭＶ１では、グリッドラインＬ６〜Ｌ９上において、給電用プラグＰＶＹ４〜ＰＶＹ７が、配線用プラグＰ１５，Ｐ２０から遠ざかる位置にずらして配置されている。なお、給電用活性領域ＤＶ０，ＤＶ１および給電用メタル配線ＭＶ０，ＭＶ１の幅は、ずらして配置されている給電用プラグＰＶＹ０〜ＰＶＹ７が設けられた部分の方が、その他の給電用プラグＰＶｎが設けられた部分よりも、太くなっている。例えば、給電用活性領域ＤＶ１および給電用メタル配線ＭＶ１は、給電用プラグＰＶＹ４〜ＰＶＹ７が設けられた部分が、セル外領域の方へ膨らんでいる。
第１実施形態で述べたとおり、ただ単にグリッドラインＬ６〜ｌ３上の給電用プラグを省いた場合には、例えばトランジスタＴ１２，Ｔ１４について、最も近い給電用プラグが遠く離れたＰＶ５，ＰＶ１４となってしまう。課題の項で述べたとおり、トランジスタから給電用プラグが遠く離れている場合には、トランジスタのソース電位が大きく低下することになり、この結果、トランジスタの電流駆動能力が低下し、ひいては半導体装置の動作速度が低下することになる。
そこで本実施形態では、グリッドラインＬ６〜ｌ３上の給電用プラグを省いた範囲において、一部のグリッドラインＬ１０〜Ｌ１３上において、配線用プラグＰ２４，Ｐ５９から遠ざかる方にずらした位置に、給電用プラグＰＶＹ０〜ＰＶＹ３を設けている。これにより、例えばトランジスタＴ１２について、最も近い給電用プラグがすぐ側にあるＰＶＹ０となり、ソース電位低下が大幅に抑制される。なお、実際の半導体装置では、例えば、各配線用プラグの中心から、最も近い給電用プラグまでの距離が、当該配線用プラグの径の２．５倍に相当する長さよりも長いことが好ましい。
すなわち、本実施形態の構成では、給電用活性領域ＤＶ０と給電用メタル配線ＭＶ０とを接続する給電用プラグが、図面横方向（第１方向）において一列に配置された複数の第１プラグＰＶ２〜ＰＶ５と、図面縦方向（第２方向）において複数の第１プラグＰＶ２〜ＰＶ５からずらして配置された第２プラグＰＶＹ０〜ＰＶＹ３とを含んでいる。給電用活性領域ＤＶ０および給電用メタル配線ＭＶ０の上側の領域に着目した場合、給電用活性領域ＤＶ０および給電用メタル配線ＭＶ０に最も近い配線用プラグは、第３プラグＰ５０，Ｐ５９である。第３プラグＰ５９は、最も近い給電用プラグが、上側の領域の活性領域およびゲート配線からみて遠い位置にずらして配置されている第２プラグＰＶＹ２，ＰＶＹ３となっている。また、給電用活性領域ＤＶ０および給電用メタル配線ＭＶ０の下側の領域に着目した場合、給電用活性領域ＤＶ０および給電用メタル配線ＭＶ０に最も近い配線用プラグは、第３プラグＰ１４，Ｐ２４である。第３プラグＰ２４は、最も近い給電用プラグが、下側の領域の活性領域およびゲート配線からみて遠い位置にずらして配置されている第２プラグＰＶＹ０，ＰＶＹ１となっている。
言いかえると、給電用活性領域ＤＶ０および給電用メタル配線ＭＶ０に最も近い配線用プラグである第３プラグからみると、直近のグリッドライン上にあった給電用プラグが、遠ざかる方にずらして配置されている。これにより、十分な個数の給電用プラグを配線用プラグから十分に離間させた状態で配置することができるので、給電用活性領域または給電用メタル配線で発生したノイズがゲート配線に影響することを避けつつ、トランジスタのソース電位低下を抑制することが可能になる。しかも、給電用プラグをずらす側に空き領域があるような場合や、セル外領域に向けて給電用プラグをずらすような場合には、半導体装置を図面上下方向に伸張する必要がなく、面積増加も生じない。
また、給電用プラグの中の第２プラグからみると、最も近い配線用プラグが、第３プラグになっている。例えば、上側にずらして配置されている第２プラグＰＶＹ０，ＰＶＹ１は、下側の領域において最も近い配線用プラグが第３プラグＰ２４であり、下側にずらして配置されているＰＶＹ２，ＰＶＹ３は、上側の領域において最も近い配線用プラグが第３プラグＰ５９である。なお、少なくとも１つの第２プラグについて、最も近い配線用プラグが第３プラグとなっていればよい。
図７は本実施形態に係る半導体装置のレイアウトパターンの他の例を示す平面図である。図７では、図１と同様に、隣接する２つのスタンダードセルの境界付近を半導体装置の要部として示しており、例えばＭＩＳＦＥＴのようなトランジスタを構成する活性領域およびゲート配線と、その上層に設けられたメタル配線と、活性領域とメタル配線とを電気的に接続するプラグとが示されている。
図７においても図６と同様に、給電用活性領域ＤＶ０および給電用メタル配線ＭＶ０の一部のグリッドライン上において、他の給電用プラグＰＶｎからずらした位置に、給電用プラグＰＶＹ０〜ＰＶＹ７を設けている。ただし、給電用活性領域ＤＶ０および給電用メタル配線ＭＶ０の幅は、ずらして配置されている給電用プラグＰＶＹ０〜ＰＶＹ７が設けられた部分と、その他の給電用プラグＰＶｎが設けられた部分とで、等しくなっている。
図７の構成においても、十分な個数の給電用プラグを配線用プラグから十分に離間させた状態で配置することができるので、給電用活性領域または給電用メタル配線で発生したノイズがゲート配線に影響することを避けつつ、トランジスタのソース電位低下を抑制することが可能になる。ただし、レイアウト面積の面からすれば、図６の構成の方が好ましいといえる。一方、製造プロセスの容易性の面からすれば、図７の構成の方が好ましい。
（実施形態３）
図８は実施形態３に係る半導体装置のレイアウトパターンの一例を示す平面図である。図８では、図１と同様に、隣接する２つのスタンダードセルの境界付近を半導体装置の要部として示しており、例えばＭＩＳＦＥＴのようなトランジスタを構成する活性領域およびゲート配線と、その上層に設けられたメタル配線と、活性領域とメタル配線とを電気的に接続するプラグとが示されている。図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
図８の構成では、配線用プラグＰ２４，Ｐ５９の配置位置がずらされている。具体的には、配線用プラグＰ２４，Ｐ５９が、半ピッチ分右にずらされている。これによって、グリッドラインＬ１０，Ｌ１２上の給電用プラグＰＶ１０，ＰＶ１２を、省かずに配置可能にしている。これにより、より多くの給電用プラグを配線用プラグから十分に離間させた状態で配置することができるので、給電用活性領域または給電用メタル配線で発生したノイズがゲート配線に影響することを避けつつ、トランジスタのソース電位低下を抑制することが可能になる。
（実施形態４）
図９は実施形態４に係る半導体装置のレイアウトパターンの一例を示す平面図である。図９では、図１と同様に、例えばＭＩＳＦＥＴのようなトランジスタを構成する活性領域およびゲート配線と、その上層に設けられたメタル配線と、活性領域とメタル配線とを電気的に接続するプラグとが示されている。図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
図９の構成では、一個のスタンダードセルが、隣接する２つのスタンダードセル列を使用して構成されている。このため、ゲート配線Ｇ５，Ｇ７，Ｇ８，Ｇ９，Ｇ１０が、図面横方向（第１方向）に延びる給電用メタル配線ＭＶ０を、図面縦方向（第２方向）における一方の側から他方の側にかけて横切るように延びている。そして、給電用メタル配線ＭＶ０の下層において、給電用活性領域ＤＶ０，ＤＶ３，ＤＶ４が、給電用メタル配線ＭＶ０と重なりを有するように設けられている。給電用活性領域ＤＶ０，ＤＶ３，ＤＶ４と給電用メタル配線ＭＶ０とは、その間に形成された複数の給電用プラグＰＶ０〜ＰＶ５，ＰＶ９，ＰＶＸ０，ＰＶＸ１によって電気的に接続されている。
上述したとおり、給電用活性領域と給電用メタル配線とを電気的に接続する給電用プラグは、トランジスタのソース電位降下を抑制するために、通常は、所定長のピッチで複数個、配置される。図９では基本的には、一定間隔Ｓ０のグリッドラインＬ０〜Ｌ１２の上に給電用プラグＰＶｎ（ｎは整数）が配置されている。ただし、給電用メタル配線を横切るゲート配線と給電用プラグとが近すぎると、両者がショートするなどの形成不良が生じる可能性が高まる。このための対策として、給電用メタル配線を横切るゲート配線に近いグリッドライン上の給電用プラグを省くことが考えられるが、この場合には、上述したようなトランジスタのソース電位の低下が生じることになり、好ましくない。
そこで本実施形態では、給電用メタル配線を横切るゲート配線に近すぎる給電用プラグについては、完全に省くのではなく、ゲート配線から離れるようグリッドラインからずらして配置している。例えば、給電用プラグＰＶＸ０は、ゲート配線Ｇ５から離れるようグリッドラインＬ６上から横方向にずらして配置されている。この給電用プラグＰＶＸ０によって、トランジスタＴ２７のソース電位の低下を抑制することができる。同様に、トランジスタＴ８，Ｔ１０，Ｔ３１のソース電位の低下を抑制するため、グリッドラインＬ７，Ｌ８上から横方向にずらしてゲート配線Ｇ５，Ｇ７から離れた位置に、給電用プラグＰＸＶ１が配置されている。これにより、ゲート配線と給電用プラグとがショートなどの形成不良となる影響を避けつつ、トランジスタのソース電位低下を抑制することが可能になる。
すなわち、本実施形態の構成では、給電用活性領域ＤＶ０，ＤＶ３，ＤＶ４と給電用メタル配線ＭＶ０とを接続する給電用プラグが、所定長の第１ピッチＳ０で配置された複数の第１プラグＰＶ０〜ＰＶ５と、最も近い第１プラグＰＶ５までの中心間距離が第１ピッチＳ０の整数倍とは異なっている第２プラグＰＶＸ０，ＰＶＸ１とを含んでいる。そして、給電用メタル配線ＭＶ０を横切るゲート配線Ｇ５に最も近い給電用プラグは、第２プラグＰＶＸ０である。
（実施形態５）
図１０は実施形態５に係る半導体装置のレイアウトパターンの一例を示す平面図である。図１０では、図１と同様に、例えばＭＩＳＦＥＴのようなトランジスタを構成する活性領域およびゲート配線と、その上層に設けられたメタル配線と、活性領域とメタル配線とを電気的に接続するプラグとが示されている。図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
図１０の構成では、図９の構成と同様に、一個のスタンダードセルが、隣接する２つのスタンダードセル列を使用して構成されている。このため、ゲート配線Ｇ６，Ｇ７，Ｇ８，Ｇ９，Ｇ１０が、図面横方向（第１方向）に延びる給電用メタル配線ＭＶ０を、図面縦方向（第２方向）における一方の側から他方の側にかけて横切るように延びている。加えて、活性領域Ｄ１３が、給電用メタル配線ＭＶ０を図面縦方向における一方の側から他方の側にかけて横切るように延びている。この活性領域Ｄ１３はゲートＧ６とともにトランジスタを構成するものであり、給電用メタル配線ＭＶ０によって供給される電源電位とは異なる電位が与えられる。そして、給電用メタル配線ＭＶ０の下層において、給電用活性領域ＤＶ０，ＤＶ４が、給電用メタル配線ＭＶ０と重なりを有するように設けられている。給電用活性領域ＤＶ０，ＤＶ４と給電用メタル配線ＭＶ０とは、その間に形成された複数の給電用プラグＰＶ０〜ＰＶ５，ＰＶ９，ＰＶＸ０によって電気的に接続されている。
上述したとおり、給電用活性領域と給電用メタル配線とを電気的に接続する給電用プラグは、トランジスタのソース電位降下を抑制するために、通常は、所定長のピッチで複数個、配置される。図１０では基本的には、一定間隔Ｓ０のグリッドラインＬ０〜Ｌ１２の上に給電用プラグＰＶｎ（ｎは整数）が配置されている。ただし、給電用メタル配線を横切る活性領域と給電用プラグとが近すぎると、両者がショートするなどの形成不良が生じる可能性が高まる。このための対策として、給電用メタル配線を横切る活性領域に近いグリッドライン上の給電用プラグを省くことが考えられるが、この場合には、上述したようなトランジスタのソース電位の低下が生じることになり、好ましくない。
そこで本実施形態では、給電用メタル配線を横切る活性領域に近すぎる給電用プラグについては、完全に省くのではなく、活性領域から離れるようグリッドラインからずらして配置している。例えば、給電用プラグＰＶＸ０は、活性領域Ｄ１３から離れるようグリッドラインＬ６上から横方向にずらして配置されている。この給電用プラグＰＶＸ０によって、トランジスタＴ２７のソース電位の低下を抑制することができる。これにより、活性領域と給電用プラグとがショートなどの形成不良となる影響を避けつつ、トランジスタのソース電位低下を抑制することが可能になる。
すなわち、本実施形態の構成では、給電用活性領域ＤＶ０，ＤＶ４と給電用メタル配線ＭＶ０とを接続する給電用プラグが、所定長の第１ピッチＳ０で配置された複数の第１プラグＰＶ０〜ＰＶ５と、最も近い第１プラグＰＶ５までの中心間距離が第１ピッチＳ０の整数倍とは異なっている第２プラグＰＶＸ０とを含んでいる。そして、給電用メタル配線ＭＶ０を横切る活性領域Ｄ１３に最も近い給電用プラグは、第２プラグＰＶＸ０である。
なお、ここでは、給電用メタル配線を横切る活性領域は、給電用メタル配線を横切るゲート配線とともにトランジスタを構成するものとしたが、これに限られるものではない。すなわち、給電用メタル配線によって供給される電源電位とは異なる電位が与えられる活性領域が、給電用メタル配線を横切っている構成であれば、本実施形態は有効である。
また、給電用メタル配線を横切る活性領域と同電位用のプラグであれば、その近くに配置しても特に問題はない。例えば、トランジスタＴ１０のソース電位用のプラグが、ゲート配線Ｇ６，Ｇ７の間に、給電用メタル配線ＭＶ０と重なるように配置してあってもかまわない。
本発明に係る半導体装置では、半導体装置の速度低下を防ぎつつ、動作安定性の確保とセルの小面積化を維持できるため、例えば、各種電子機器に搭載される小面積化された半導体集積回路等に利用することができる。
ＤＶ０〜ＤＶ４ 給電用活性領域
ＭＶ０〜ＭＶ２ 給電用メタル配線
Ｄｎ（ｎは整数） 活性領域
Ｇｎ（ｎは整数） ゲート配線
Ｍｎ（ｎは整数） 回路用メタル配線
Ｐｎ（ｎは整数） 配線用プラグ
ＰＶｎ，ＰＶＸｎ，ＰＶＹｎ（ｎは整数） 給電用プラグ
ＰＶ２〜ＰＶ５ 第１プラグ
ＰＶＸ０〜ＰＶＸ３ 第２プラグ
ＰＶＹ０〜ＰＶＹ７ 第２プラグ
Ｐ１４，Ｐ２４，Ｐ５０，Ｐ５９ 第３プラグ

Claims (13)

  1. 第１方向に延びる給電用活性領域と、
    前記給電用活性領域の、前記第１方向に垂直な第２方向における一方の側に設けられており、トランジスタのソースまたはドレインとなる活性領域と、
    前記給電用活性領域の、前記第２方向における前記活性領域が設けられた側に設けられており、トランジスタのゲートとなるゲート配線と、
    前記給電用活性領域の上層に設けられた給電用メタル配線と、
    前記活性領域およびゲート配線の上層に設けられた回路用メタル配線と、
    前記給電用活性領域と前記給電用メタル配線とを接続する複数の給電用プラグと、
    前記活性領域またはゲート配線と前記回路用メタル配線とを接続する複数の配線用プラグとを備え、
    前記複数の給電用プラグは、
    所定長の第１ピッチで配置された複数の第１プラグと、
    最も近い前記第１プラグまでの中心間距離が、前記第１ピッチの整数倍とは異なっている、第２プラグとを含み、
    前記複数の配線用プラグは、
    前記給電用活性領域及び前記給電用メタル配線に最も近い第３プラグを含み、
    少なくとも１つの前記第３プラグは、最も近い前記給電用プラグが、前記第２プラグである
    ことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第３プラグは、いずれも、最も近い前記給電用プラグが、前記第２プラグである
    ことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    少なくとも１つの前記第２プラグは、最も近い前記配線用プラグが、前記第３プラグである
    ことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第２プラグ同士の中心間距離は、前記第１ピッチの整数倍である
    ことを特徴とする半導体装置。
  5. 第１方向に延びる給電用活性領域と、
    前記給電用活性領域の、前記第１方向に垂直な第２方向における一方の側に設けられており、トランジスタのソースまたはドレインとなる活性領域と、
    前記給電用活性領域の、前記第２方向における前記活性領域が設けられた側に設けられており、トランジスタのゲートとなるゲート配線と、
    前記給電用活性領域の上層に設けられた給電用メタル配線と、
    前記活性領域および前記ゲート配線の上層に設けられた回路用メタル配線と、
    前記給電用活性領域と前記給電用メタル配線とを接続する複数の給電用プラグと、
    前記活性領域またはゲート配線と前記回路用メタル配線とを接続する複数の配線用プラグとを備え、
    前記複数の給電用プラグは、
    前記第１方向において一列に配置された複数の第１プラグと、
    前記活性領域および前記ゲート配線からみて、前記複数の第１プラグよりも遠い位置にずらして配置された第２プラグとを含み、
    前記複数の配線用プラグは、
    前記給電用活性領域及び前記給電用メタル配線に最も近い第３プラグを含み、
    少なくとも１つの前記第３プラグは、最も近い前記給電用プラグが、前記第２のプラグである
    ことを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    少なくとも１つの前記第２プラグは、最も近い前記配線用プラグが、前記第３プラグである
    ことを特徴とする半導体装置。
  7. 請求項５記載の半導体装置において、
    前記給電用活性領域および前記給電用メタル配線の幅は、前記複数の第１プラグが設けられた部分よりも、前記第２プラグが設けられた部分の方が、太くなっている
    ことを特徴とする半導体装置。
  8. 請求項５記載の半導体装置において、
    前記給電用活性領域および前記給電用メタル配線の幅は、前記複数の第１プラグが設けられた部分と、前記第２プラグが設けられた部分とで、等しくなっている
    ことを特徴とする半導体装置。
  9. 請求項１または５記載の半導体装置において、
    前記複数の配線用プラグは、それぞれ、当該配線用プラグの中心から、最も近い前記給電用プラグまでの距離が、当該配線用プラグの径の２．５倍に相当する長さよりも長い
    ことを特徴とする半導体装置。
  10. 請求項１または５記載の半導体装置において、
    前記第２プラグの平面形状は、長方形または長円形である
    ことを特徴とする半導体装置。
  11. 請求項１または５記載の半導体装置において、
    前記活性領域、前記ゲート配線、および前記回路用メタル配線によって、フリップフロップ回路またはラッチ回路が構成されている
    ことを特徴とする半導体装置。
  12. 第１方向に延びる給電用メタル配線と、
    前記給電用メタル配線の下層に設けられており、前記給電用メタル配線を、前記第１方向に垂直な第２方向における一方の側から他方の側にかけて横切るように延びるゲート配線と、
    前記ゲート配線の前記第１方向における少なくとも一方の側において、前記給電用メタル配線の下層に設けられた給電用活性領域と、
    前記給電用活性領域と前記給電用メタル配線とを接続する複数の給電用プラグとを備え、
    前記複数の給電用プラグは、
    所定長の第１ピッチで配置された複数の第１プラグと、
    最も近い前記第１プラグまでの中心間距離が、前記第１ピッチの整数倍とは異なっている、第２プラグとを含み、
    前記ゲート配線に最も近い前記給電用プラグは、前記第２プラグである
    ことを特徴とする半導体装置。
  13. 第１方向に延びる給電用メタル配線と、
    前記給電用メタル配線の下層に設けられており、前記給電用メタル配線を、前記第１方向に垂直な第２方向における一方の側から他方の側にかけて横切るように形成されており、かつ、前記給電用メタル配線によって供給される電源電位と異なる電位が与えられる活性領域と、
    前記活性領域の前記第１方向における少なくとも一方の側において、前記給電用メタル配線の下層に設けられた給電用活性領域と、
    前記給電用活性領域と前記給電用メタル配線とを接続する複数の給電用プラグとを備え、
    前記複数の給電用プラグは、
    所定長の第１ピッチで配置された複数の第１プラグと、
    最も近い前記第１プラグまでの中心間距離が、前記第１ピッチの整数倍とは異なっている、第２プラグとを含み、
    前記活性領域に最も近い前記給電用プラグは、前記第２プラグである
    ことを特徴とする半導体装置。
JP2012539559A 2010-10-21 2011-03-25 半導体装置 Expired - Fee Related JP5655086B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012539559A JP5655086B2 (ja) 2010-10-21 2011-03-25 半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010236526 2010-10-21
JP2010236526 2010-10-21
PCT/JP2011/001791 WO2012053125A1 (ja) 2010-10-21 2011-03-25 半導体装置
JP2012539559A JP5655086B2 (ja) 2010-10-21 2011-03-25 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2012053125A1 JPWO2012053125A1 (ja) 2014-02-24
JP5655086B2 true JP5655086B2 (ja) 2015-01-14

Family

ID=45974857

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012539559A Expired - Fee Related JP5655086B2 (ja) 2010-10-21 2011-03-25 半導体装置

Country Status (4)

Country Link
US (1) US8907492B2 (ja)
JP (1) JP5655086B2 (ja)
CN (1) CN102884617B (ja)
WO (1) WO2012053125A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9331016B2 (en) * 2013-07-25 2016-05-03 Qualcomm Incorporated SOC design with critical technology pitch alignment
US9865544B2 (en) * 2015-10-05 2018-01-09 Samsung Electronics Co., Ltd. Semiconductor device layout having a power rail

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129740A (ja) * 1995-10-30 1997-05-16 Nec Corp 半導体装置のレイアウト設計方法及びその装置
JP2001035922A (ja) * 1999-07-16 2001-02-09 Kawasaki Steel Corp 半導体集積回路
JP2009141167A (ja) * 2007-12-07 2009-06-25 Panasonic Corp 半導体装置
JP2010067799A (ja) * 2008-09-11 2010-03-25 Renesas Technology Corp 半導体集積回路装置の製造方法および半導体集積回路装置
JP2010067667A (ja) * 2008-09-09 2010-03-25 Renesas Technology Corp 半導体集積回路装置
JP2010183015A (ja) * 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6525350B1 (en) 1999-07-16 2003-02-25 Kawasaki Steel Corporation Semiconductor integrated circuit basic cell semiconductor integrated circuit using the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129740A (ja) * 1995-10-30 1997-05-16 Nec Corp 半導体装置のレイアウト設計方法及びその装置
JP2001035922A (ja) * 1999-07-16 2001-02-09 Kawasaki Steel Corp 半導体集積回路
JP2009141167A (ja) * 2007-12-07 2009-06-25 Panasonic Corp 半導体装置
JP2010067667A (ja) * 2008-09-09 2010-03-25 Renesas Technology Corp 半導体集積回路装置
JP2010067799A (ja) * 2008-09-11 2010-03-25 Renesas Technology Corp 半導体集積回路装置の製造方法および半導体集積回路装置
JP2010183015A (ja) * 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置

Also Published As

Publication number Publication date
US20130056803A1 (en) 2013-03-07
US8907492B2 (en) 2014-12-09
CN102884617B (zh) 2015-01-07
CN102884617A (zh) 2013-01-16
WO2012053125A1 (ja) 2012-04-26
JPWO2012053125A1 (ja) 2014-02-24

Similar Documents

Publication Publication Date Title
KR102167956B1 (ko) 표준 셀을 포함한 반도체 디바이스
CN108630607B (zh) 半导体集成电路装置
JP2008182058A (ja) 半導体装置および半導体装置形成方法
CN102714175B (zh) 半导体装置
JP5097096B2 (ja) 半導体集積回路
JP5147234B2 (ja) 半導体集積回路装置
JP2009231513A (ja) 半導体装置
US8026537B2 (en) Semiconductor integrated circuit having an oblique global signal wiring and semiconductor integrated circuit wiring method
WO2012137392A1 (ja) 半導体集積回路装置
JP5547934B2 (ja) 半導体装置、半導体装置の製造方法、及び半導体装置のレイアウト方法
JP2012222065A (ja) 半導体集積回路装置
JP5655086B2 (ja) 半導体装置
US20120043615A1 (en) Semiconductor device
JP2007234777A (ja) 半導体集積回路装置およびその設計方法
JP2010283269A (ja) 半導体装置
JP2011199034A (ja) 半導体装置
JP2006253498A (ja) 半導体集積回路装置
JP5522039B2 (ja) 半導体装置
JP5230912B2 (ja) 半導体集積回路装置の製造方法
JPWO2018180010A1 (ja) 半導体集積回路装置
JP2006269604A (ja) ハードマクロの電源端子構造
JP2009260147A (ja) 半導体集積回路装置
JP2010165756A (ja) 半導体装置
JP2005032768A (ja) 半導体装置
JP7323847B2 (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141111

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141121

R151 Written notification of patent or utility model registration

Ref document number: 5655086

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees