WO2012137392A1 - 半導体集積回路装置 - Google Patents

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WO2012137392A1
WO2012137392A1 PCT/JP2012/000133 JP2012000133W WO2012137392A1 WO 2012137392 A1 WO2012137392 A1 WO 2012137392A1 JP 2012000133 W JP2012000133 W JP 2012000133W WO 2012137392 A1 WO2012137392 A1 WO 2012137392A1
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power supply
metal wiring
plug
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智朗 池上
英敏 西村
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パナソニック株式会社
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Definitions

  • the present invention relates to a layout of a semiconductor integrated circuit device, and more particularly to a technique effective for achieving both miniaturization and a reduction in area of a semiconductor integrated circuit device.
  • LSI Large Scale Integration
  • FIG. 10 is a layout plan view for realizing a latch circuit cell with a small area.
  • a transistor Tn constituted by a gate wiring Gn (n is an integer, the same applies hereinafter) and an active region Dn in which a source / drain is formed is disposed, and a transistor Tn for connecting these transistors Tn to the upper layer is arranged.
  • a one-layer metal wiring Mn is formed.
  • Power supply active regions DV0 to DV1 for supplying the source potential of each transistor Tn and power supply first layer metal wirings MV0 to MV1 extend in the horizontal direction in the drawing at the upper and lower ends of the cell.
  • a wiring plug Pn for connecting the gate wiring Gn or the active region Dn and the metal wiring Mn, and a power supply plug PVn for connecting the active regions DV0 to DV1 and the metal wirings MV0 to MV1 are formed.
  • a plurality of power supply plugs PVn are usually arranged at equal intervals. That is, the center of the power supply plug PVn is located on the grid line Ln having a predetermined length pitch S0. In this way, when a plurality of cells whose horizontal width is defined as an integral multiple of the grid are arranged adjacent to each other in the vertical and horizontal directions, the power supply plugs of each cell can be arranged so as to overlap each other. It can be arranged densely.
  • the distance between the wiring plug Pn and the power supply plug PVn needs to be larger than the distance between the power supply plugs PVn.
  • the distance between the wiring plug Pn and the power supply plug PVn should be large to some extent from the viewpoint of design rules and manufacturing process. It is necessary to keep. However, for that purpose, it is necessary to extend the cell in the vertical direction, and as a result, the cell area increases. This tendency becomes remarkable in a cell in which the cell height is reduced.
  • Patent Document 1 a part of the power supply plug PVn is omitted.
  • the power supply plugs PV6, PV7, PV10, PV11, and PV21 to PV24 in FIG. 10 are omitted.
  • the distance between the wiring plug Pn and the power feeding plug PVn can be sufficiently increased while maintaining a small area layout of the cells, and the circuit operation can be stabilized.
  • Patent Document 1 by omitting a part of the power supply plug PVn, a sufficiently large interval between the wiring plug Pn and the power supply plug PVn is secured while maintaining a small cell layout. .
  • the power supply plug on the upper layer side of the power supply metal wiring, for example, the power supply plug constituting the stack via structure for connecting the power supply metal wiring to the upper power supply strap wiring.
  • the power feeding plug cannot be omitted.
  • a sufficiently large distance from the plug for use cannot be secured.
  • the circuit metal wiring in which the wiring plug is disposed should be kept away from the power supply metal wiring, but in this case, it is necessary to extend the cell vertically. As a result, the cell area increases.
  • An object of the present invention is to provide a layout structure in a semiconductor integrated circuit device that can maintain sufficient circuit operation stability by ensuring a sufficient distance between a wiring plug and a power supply plug without causing an increase in area.
  • the semiconductor integrated circuit device including the standard logic cell is formed in the first wiring layer, and includes a first power supply metal wiring extending in the first direction and an upper layer of the first wiring layer. Formed in the second wiring layer and extending in the first direction so as to overlap the first power feeding metal wiring; and in the standard logic cell, formed in the first wiring layer.
  • the first circuit metal wiring and the second circuit metal wiring formed in the second wiring layer and extending in the first direction so as to overlap the first circuit metal wiring in the standard logic cell.
  • the tall wiring is closer to the second power feeding metal wiring than the other circuit metal wiring formed in the second wiring layer and is perpendicular to the first direction in the standard logic cell.
  • the second power supply metal wiring is disposed so as to overlap.
  • the power supply plug and the wiring plug are arranged at different positions in the first direction.
  • the first circuit metal wiring and the upper layer are provided in the vicinity of the power supply plug that connects the first power supply metal wiring and the second power supply metal wiring provided in the upper layer.
  • a wiring plug is provided for connecting the second circuit metal wiring.
  • the power supply plug and the wiring plug are arranged at different positions in the first direction. That is, the power supply plug and the wiring plug are disposed with their positions relatively shifted in the first direction. For this reason, since it becomes possible to ensure sufficient space
  • a semiconductor integrated circuit device including a standard logic cell is formed in a first wiring layer, and includes a first power supply metal wiring extending in a first direction and an upper layer of the first wiring layer. Formed in the second wiring layer and extending in the first direction so as to overlap the first power feeding metal wiring; and in the standard logic cell, formed in the first wiring layer. The first circuit metal wiring and the second circuit metal wiring formed in the second wiring layer and extending in the first direction so as to overlap the first circuit metal wiring in the standard logic cell. A power supply plug for connecting the first power supply metal wiring and the second power supply metal wiring; and a wiring plug for connecting the first circuit metal wiring and the second circuit metal wiring.
  • the tall wiring is closer to the second power feeding metal wiring than any other circuit metal wiring formed in the second wiring layer, and is perpendicular to the first direction.
  • the second power supply metal wiring is arranged so as to overlap.
  • the center of the wiring plug in the second direction is shifted from the center of the second circuit metal wiring in the second direction at the position where the wiring plug is disposed away from the power supply plug. Yes.
  • the first circuit metal wiring and the upper layer are provided in the vicinity of the power supply plug that connects the first power supply metal wiring and the second power supply metal wiring provided in the upper layer.
  • a wiring plug is provided for connecting the second circuit metal wiring.
  • the center of the wiring plug in the second direction is deviated from the center of the second circuit metal wiring in the second direction at the position where the wiring plug is disposed away from the power supply plug.
  • the wiring plug is arranged so as to be shifted in the direction away from the power supply plug. For this reason, since it becomes possible to ensure sufficient space
  • a semiconductor integrated circuit device including a standard logic cell is formed in a first wiring layer, and includes a first power supply metal wiring extending in a first direction and an upper layer of the first wiring layer. Formed in the second wiring layer and extending in the first direction so as to overlap the first power feeding metal wiring; and in the standard logic cell, formed in the first wiring layer. The first circuit metal wiring and the second circuit metal wiring formed in the second wiring layer and extending in the first direction so as to overlap the first circuit metal wiring in the standard logic cell. A power supply plug for connecting the first power supply metal wiring and the second power supply metal wiring; and a wiring plug for connecting the first circuit metal wiring and the second circuit metal wiring.
  • the tall wiring is closer to the second power feeding metal wiring than any other circuit metal wiring formed in the second wiring layer, and is perpendicular to the first direction.
  • the second power supply metal wiring is arranged so as to overlap.
  • the center of the power supply plug in the second direction is shifted from the center of the first power supply metal wiring in the second direction at the position of the power supply plug in a direction away from the wiring plug. Yes.
  • the first circuit metal wiring and the upper layer are provided in the vicinity of the power supply plug that connects the first power supply metal wiring and the second power supply metal wiring provided in the upper layer.
  • a wiring plug is provided for connecting the second circuit metal wiring.
  • the center of the power supply plug in the second direction is shifted from the center of the first power supply metal wiring in the second direction at the position where the power supply plug is disposed away from the wiring plug.
  • the power supply plug is disposed so as to be shifted in the direction away from the wiring plug. For this reason, since it becomes possible to ensure sufficient space
  • FIG. 3 is an example of a layout pattern of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 2 is a diagram in which a metal wiring and a second plug are omitted from FIG. 1.
  • FIG. 2 is a diagram in which an active region and a gate wiring are omitted from FIG. 1.
  • FIG. 6 is a layout plan view in which a power supply strap wiring is arranged on a cell column. 2 is a cross-sectional structure taken along line A-A ′ in FIG. 1.
  • 6 is another example of the layout pattern of the semiconductor integrated circuit device according to the first embodiment.
  • 6 is another example of the layout pattern of the semiconductor integrated circuit device according to the first embodiment.
  • 6 is an example of a layout pattern of the semiconductor integrated circuit device according to the second embodiment.
  • 12 is another example of the layout pattern of the semiconductor integrated circuit device according to the second embodiment. It is an example of the layout of a latch circuit cell. It is the example which applied the prior art to the layout of FIG.
  • FIG. 1 is a plan view showing an example of a layout pattern of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 1 shows a configuration related to one standard cell (standard logic cell).
  • an active region and a gate wiring constituting a transistor such as a MISFET, a first layer metal wiring provided in an upper layer (first wiring layer), a gate wiring or an active region, and a first layer metal wiring.
  • first wiring layer an upper layer
  • first wiring layer a gate wiring or an active region
  • first layer metal wiring Electrically connecting the first plug, the second layer metal wiring provided in the upper layer (second wiring layer), the first layer metal wiring and the second layer metal wiring.
  • the second plug to be connected is shown. 2 and 3 make FIG. 1 easier to see.
  • FIG. 2 omits the first and second layer metal wirings and the second plug from FIG. 1, and only the gate wiring, the active region, and the first plug.
  • FIG. 3 shows only the first and second layer metal wirings and the first and second plugs, omitting the
  • DV0 to DV1 are power supply active regions for supplying the source potential of each transistor, and extend in the horizontal direction (first direction) in the drawing at the upper and lower ends of the cell.
  • Power supply first-layer metal wirings MV0 to MV1 are provided above the power supply active regions DV0 to DV1, respectively.
  • the power supply active region DV0 and the power supply first layer metal wiring MV0 are electrically connected by a plurality of power supply first plugs PV0 to PV3 formed therebetween.
  • the power supply active region DV1 and the power supply first layer metal wiring MV1 are electrically connected by a plurality of power supply first plugs PV4 to PV7 formed therebetween.
  • active regions D1 to D2 serving as the source or drain of the transistor and gate wirings G1 to G3 serving as the gate of the transistor are provided, and the transistors T1 to T6 are formed.
  • the active region is defined by, for example, forming a shallow groove type isolation region called STI (Shallow Trench Isolation) or SGI (Shallow Groove Isolation) on the main surface of the semiconductor substrate.
  • the gate wiring is formed of, for example, a polycrystalline silicon film, and is patterned through a gate insulating film formed of a thin silicon oxide film or the like on the main surface of the semiconductor substrate.
  • circuit first layer metal wirings M1 to M4 are provided in the upper layer (first wiring layer) of the active regions D1 to D2 and the gate wirings G1 to G3.
  • a plurality of wiring first plugs P1 to P7 are provided so as to electrically connect D1 to D2 and the gate wirings G1 to G3 and the circuit first layer metal wirings M1 to M4.
  • Circuit second layer metal wirings N1 to N4 are provided in the upper layer (second wiring layer) of the circuit first layer metal wirings M1 to M4.
  • a plurality of wiring second plugs Q1 to Q4 are provided so as to electrically connect the two-layer metal wirings N1 to N4.
  • a circuit function such as a NAND circuit or a flip-flop circuit is realized by the active region and the gate wiring which are electrically connected by the circuit metal wiring.
  • FIG. 1 shows, for example, a second layer for power feeding that is a part of a stack via structure for supplying power to the first layer metal wiring MV1 for power feeding from a power supply strap wiring formed in the fourth metal wiring layer.
  • a metal wiring NV1 and a power supply second plug QV1 are shown.
  • wirings and plugs above the second metal wiring layer are omitted for easy understanding.
  • FIG. 4 is a layout plan view showing an example of a circuit region including the layout pattern shown in FIG.
  • standard cells C1 having a layout pattern as shown in FIG. 1 are arranged in the horizontal direction in the drawing, so that a standard cell row sandwiched between first-layer metal wirings MV0 and MV1 for power supply is configured. Yes.
  • the standard cell rows are arranged in the vertical direction of the drawing.
  • the power supply strap wirings SV0 and SV1 are arranged so as to extend in the longitudinal direction of the drawing perpendicular to the direction in which the first power supply metal wirings MV0 and MV1 extend.
  • the first-layer metal wirings MV0, MV1 for power feeding and the power supply strap wirings SV0, SV1 are connected by power feeding plugs QV1, TV1, UV1 arranged in a stack.
  • FIG. 5 is a diagram showing a cross-sectional structure taken along line A-A ′ of FIG.
  • the power supply strap wiring SV1 is formed in the fourth metal wiring layer (M4).
  • the first layer metal wiring MV1 for power supply and the power supply strap wiring SV1 are arranged in a stack, and the second plug for power supply QV1, the second layer metal wiring for power supply NV1, the third plug for power supply TV1, the third power supply for wiring. They are electrically connected by the layer metal wiring RV1 and the fourth power supply plug UV1.
  • the power supply second plug QV1 is normally disposed at an arbitrary position on the power supply first layer metal wiring MV1 extending in the horizontal direction of the drawing in order to suppress IR drop of the power supply first layer metal wiring MV1.
  • the second-layer metal wiring NV1 for power supply and the second-layer metal wiring for circuit N4 are arranged as close as possible, for example, so that the distance between them becomes a minimum value allowable in the process rule.
  • the second power supply plug QV1 disposed on the power supply second layer metal wiring NV1 and the second wiring plug Q4 disposed on the circuit second layer metal wiring N4 are too close to each other.
  • the plugs may be short-circuited and a desired circuit operation may not be obtained.
  • the power supply second plug QV1 is omitted as in Patent Document 1 described above, power cannot be supplied from the upper power supply strap wiring.
  • the second plug for wiring Q4 is arranged on the grid line L3, while the second plug for power supply QV1 is arranged between the grid lines L2 and L3. That is, the positions of the wiring second plug Q4 and the power feeding second plug QV1 are relatively shifted in the horizontal direction of the drawing. As a result, a sufficient space can be secured between the wiring second plug Q4 and the power feeding second plug QV1, thereby avoiding the problem that the plugs are electrically short-circuited. Further, since it is not necessary to extend the semiconductor integrated circuit device in the vertical direction of the drawing, the layout area does not increase.
  • the wiring MV1 is formed in the first wiring layer and is formed in the wiring MV1 as the first power supply metal wiring extending in the horizontal direction (first direction) in the drawing, and in the second wiring layer.
  • the second power supply metal wiring NV1 extending in the first direction so as to overlap the wiring MV1 is connected by a plug QV1 as a power supply plug formed therebetween.
  • a wiring N4 as a two-circuit metal wiring is connected by a plug Q4 as a wiring plug formed therebetween.
  • the wiring N4 is arranged closer to the wiring NV1 in the standard logic cell than any other circuit metal wiring formed in the second wiring layer, and in the drawing vertical direction (second direction). When viewed in FIG. 2, the wirings are arranged so as to overlap with the wiring NV.
  • the power supply plug QV1 and the wiring plug Q4 are arranged at different positions in the horizontal direction of the drawing. In other words, when viewed in the longitudinal direction of the drawing, the power supply plug QV1 and the wiring plug Q4 do not overlap.
  • FIG. 6 is a plan view showing another example of the layout pattern of the semiconductor integrated circuit device according to this embodiment.
  • the configuration of FIG. 6 is almost the same as the configuration of FIG. However, in FIG. 1, the wiring second plug Q4 is disposed on the grid line L3 and the power feeding second plug QV1 is disposed between the grid lines L2 and L3, whereas in FIG. The difference is that the second plug Q4 is disposed between the grid lines L2 and L3, and the second power supply plug QV1 is disposed on the grid line L3. Also in the configuration of FIG. 6, the positions of the wiring second plug Q4 and the power feeding second plug QV1 are relatively shifted in the horizontal direction of the drawing, and thus the same effect as the configuration of FIG. 1 can be obtained.
  • FIG. 7 is a plan view showing another example of the layout pattern of the semiconductor integrated circuit device according to this embodiment.
  • the configuration of FIG. 7 is substantially the same as the configuration of FIG. 1 except that two power supply second plugs QV1 and QV2 are provided to connect the wiring MV1 and the wiring NV1.
  • the wiring second plug Q4 is arranged between the grid lines L2 and L3, the power feeding second plug QV1 is arranged on the grid line L2, and the power feeding second plug QV2 is arranged on the grid line L3. . That is, both of the power supply second plugs QV1 and QV2 are arranged at positions different from the wiring second plug Q4 in the horizontal direction of the drawing. Also in the configuration of FIG. 7, the positions of the wiring second plug Q4 and the power feeding second plugs QV1 and QV2 are relatively shifted in the horizontal direction of the drawing, and thus the same effect as the configuration of FIG. can get. Note that three or more power supply plugs may be provided.
  • the arrangement positions of the second plug for power supply and the second plug for wiring are determined using grid lines from the viewpoint of ease of design.
  • the present invention is not limited to this. It is sufficient that a sufficient interval can be secured in a general positional relationship.
  • both the power supply second plug and the wiring second plug may be arranged at positions other than on the grid line.
  • the distance between the second plug for power supply and the second plug for wiring disposed in the vicinity of the second plug for power supply is set so that at least one of the positions is in the horizontal direction (first direction) It was secured by shifting.
  • the distance between the second plug for power feeding and the second plug for wiring disposed in the vicinity of the second plug for power feeding is set at least one of the positions in the vertical direction of the drawing (first Secure by shifting in two directions.
  • FIG. 8 is a plan view showing an example of a layout pattern of the semiconductor integrated circuit device according to the second embodiment. 8 shows a configuration related to one standard cell (standard logic cell) as in FIG. 1. For example, an active region and a gate wiring constituting a transistor such as a MISFET, and an upper layer (first wiring layer) are shown. ) Provided in the first layer metal wiring, the first plug for electrically connecting the gate wiring or active region and the first layer metal wiring, and the upper layer (second wiring layer) of the first layer metal wiring. The second-layer metal wiring and the second plug that electrically connects the first-layer metal wiring and the second-layer metal wiring are shown. Constituent elements common to those in FIG. 1 are denoted by the same reference numerals as those in FIG. 1, and detailed description thereof is omitted here.
  • the second plug Q4 for wiring is moved downward in the vertical direction of the drawing to ensure an interval from the second plug for power supply QV1.
  • the shape of the circuit second layer metal wiring N4 is L-shaped. That is, the circuit second layer metal wiring N4 has a width larger than that of the other portions at the position where the wiring second plug Q4 is disposed.
  • the wiring MV1 as the first power supply metal wiring extending in the horizontal direction (first direction) in the drawing, and in the second wiring layer.
  • a second power supply metal wiring NV1 extending in the first direction so as to overlap the wiring MV1 is connected by a plug QV1 as a power supply plug formed therebetween.
  • a wiring N4 as a two-circuit metal wiring is connected by a plug Q4 as a wiring plug formed therebetween.
  • the wiring N4 is arranged closer to the wiring NV1 in the standard logic cell than any other circuit metal wiring formed in the second wiring layer, and in the drawing vertical direction (second direction). ,
  • the wiring NV1 is arranged so as to overlap with the wiring NV1.
  • the center of the wiring plug Q4 in the vertical direction of the drawing is shifted from the center of the wiring N4 in the vertical direction of the drawing at the arrangement position of the wiring plug Q4 away from the power supply plug QV1.
  • FIG. 9 is a plan view showing another example of the layout pattern of the semiconductor integrated circuit device according to the second embodiment.
  • the power supply second plug QV ⁇ b> 1 is moved upward in the vertical direction of the drawing to ensure an interval from the wiring second plug Q ⁇ b> 4.
  • the wiring width of the power supply second metal wiring NV1 is expanded,
  • the power supply first layer metal wiring MV1 has a convex shape. That is, the power supply first layer metal wiring MV1 is wider in width than the other portions at the position where the power supply second plug QV1 is disposed.
  • the wiring MV1 as the first power supply metal wiring extending in the horizontal direction (first direction) in the drawing, and in the second wiring layer.
  • a second power supply metal wiring NV1 extending in the first direction so as to overlap the wiring MV1 is connected by a plug QV1 as a power supply plug formed therebetween.
  • a wiring N4 as a two-circuit metal wiring is connected by a plug Q4 as a wiring plug formed therebetween.
  • the wiring N4 is arranged closer to the wiring NV1 in the standard logic cell than any other circuit metal wiring formed in the second wiring layer, and in the drawing vertical direction (second direction). ,
  • the wiring NV1 is arranged so as to overlap with the wiring NV1.
  • the center of the power supply plug QV1 in the vertical direction of the drawing is shifted from the center of the wiring MV1 in the vertical direction of the drawing at the position where the power supply plug QV1 is arranged away from the wiring plug Q4.
  • the layout area does not increase.
  • the second power supply plug QV1 and the second wiring plug Q4 are aligned in the horizontal direction of the drawing, but the present invention is not limited to this.
  • the second power supply plug QV1 and the second wiring plug Q4 may be relatively shifted in the horizontal direction of the drawing. That is, you may implement
  • FIG. when viewed in the longitudinal direction of the drawing, the power supply second plug QV1 and the wiring second plug Q4 may be arranged so that a part thereof overlaps.
  • FIG. 8 and the configuration of FIG. 9 may be combined and realized.
  • the distance from the center of the second plug for power supply to the center of the second plug for wiring closest to the diameter of the second plug for power supply is 2. It is preferably longer than the length corresponding to twice.
  • the semiconductor integrated circuit device can maintain the circuit operation stability with a small area and a sufficient space between the power supply plug and the wiring plug. Effective for improvement and cost reduction.

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Abstract

　第１給電用メタル配線（ＭＶ１）とその上層に設けられた第２給電用メタル配線（ＮＶ１）とを接続する給電用プラグ（ＱＶ１）に対して、その近傍に、第１回路用メタル配線（Ｍ４）とその上層に設けられた第２回路用メタル配線（Ｎ４）とを接続する配線プラグ（Ｑ４）が設けられている。そして、給電用プラグ（ＱＶ１）と配線用プラグ（Ｑ４）は、第１給電用メタル配線（ＭＶ１）が延びる方向において、相対的に位置をずらして配置されている。

Description

半導体集積回路装置
　本発明は、半導体集積回路装置のレイアウトに関するものであり、特に半導体集積回路装置の微細化と小面積化の両立に有効な技術に関する。
　従来、半導体集積回路装置では、様々な幅や長さを持つトランジスタを自由に配置配線することによって、所望の機能を有する多種多様な回路単位を実現している。その回路単位をセルと呼ぶ。そしてこのセルを組み合わせて配置配線することによって、大規模集積回路装置（ＬＳＩ：Large Scale Integration）を実現している。
　近年、チップコスト削減のためのセルの小面積化に伴い、セル内に配置されるトランジスタや配線の寸法を小さくするだけでなく、トランジスタや配線をセル内に無駄なく配置することが求められている。その結果、特にフリップフロップ回路やラッチ回路などの複雑なセルにおいて、レイアウト上、次のような問題がある。
　図１０はラッチ回路セルを小面積で実現するレイアウト平面図である。図１０において、ゲート配線Ｇｎ（ｎは整数、以下同様）およびソース・ドレインが形成される活性領域Ｄｎによって構成されたトランジスタＴｎが配置されており、その上層にこれらトランジスタＴｎを接続するための第１層メタル配線Ｍｎが形成されている。各トランジスタＴｎのソース電位を供給するための給電用活性領域ＤＶ０～ＤＶ１および給電用第１層メタル配線ＭＶ０～ＭＶ１が、セルの上下端で図面横方向に延在している。またゲート配線Ｇｎまたは活性領域Ｄｎとメタル配線Ｍｎとを接続する配線用プラグＰｎ、および、活性領域ＤＶ０～ＤＶ１とメタル配線ＭＶ０～ＭＶ１とを接続する給電用プラグＰＶｎが形成されている。トランジスタＴｎのソース電位降下を抑制するため、通常、給電用プラグＰＶｎは複数個等間隔で配置される。すなわち、給電用プラグＰＶｎの中心は、所定長のピッチＳ０を持つグリッドラインＬｎ上に位置している。こうすることにより、横幅がグリッドの整数倍で定義されるセルを複数個上下左右に隣接配置する際に、各セルの給電用プラグを互いに重なるように配置できるため、給電用プラグ同士阻害することなく密に配置できる。
　ここで、製造プロセスの観点から、互いに近接して配置されるプラグの間隔が小さい場合、プラグ同士が短絡し、所望の回路動作が得られなくなる可能性が生じる。これを防ぐために、配線用プラグＰｎと給電用プラグＰＶｎとの間隔は、給電用プラグＰＶｎ同士の間隔より大きくする必要がある。例えば図１０の場合、配線用プラグＰ１４と給電用プラグＰＶ６，ＰＶ７との間隔、配線用プラグＰ２４と給電用プラグＰＶ１０，ＰＶ１１との間隔、配線用プラグＰ１５と給電用プラグＰＶ２１，ＰＶ２２との間隔、配線用プラグＰ２０と給電用プラグＰＶ２３，ＰＶ２４との間隔をそれぞれ大きくする必要がある。また、ゲート配線Ｇｎの電位とトランジスタＴｎのソース電位とがさほど大きく異ならない場合であっても、デザインルールや製造プロセスの観点から、配線用プラグＰｎと給電用プラグＰＶｎとの間隔はある程度大きくとっておく必要がある。ところがそのためには、セルを上下方向に伸長する必要が生じ、この結果、セル面積が増大してしまう。この傾向はセル高さが低減されたセルにおいては顕著になる。
　この問題を解決する手法の一つとして、特許文献１では、給電用プラグＰＶｎの一部を省くようにしている。例えば図１１の例では、図１０における給電用プラグＰＶ６，ＰＶ７，ＰＶ１０，ＰＶ１１，ＰＶ２１～ＰＶ２４が省かれている。これにより、セルの小面積レイアウトを維持しつつ、配線用プラグＰｎと給電用プラグＰＶｎとの間隔を十分大きくすることができ、回路動作を安定させることができる。
特開２０１０－０６７７９９号公報
　上述の特許文献１の例では、給電用プラグＰＶｎの一部を省くことによって、セルの小面積レイアウトを維持しつつ、配線用プラグＰｎと給電用プラグＰＶｎとの間隔を十分大きく確保していた。
　しかしながら、給電用メタル配線の上層側の給電用プラグ、例えば、給電用メタル配線を上層の電源ストラップ配線に接続するためのスタックビア構造を構成する給電用プラグに関しては、これを省くことが困難な場合がある。このため、給電用プラグと同一配線層の近傍に、異電位が供給される配線用プラグが存在する場合であっても、その給電用プラグを省くことができず、よって、給電用プラグと配線用プラグとの間隔を十分大きく確保できない可能性がある。この問題を回避するためには、例えば、配線用プラグが配置された回路用メタル配線を給電用メタル配線から遠ざければよいが、この場合には、セルを上下方向に伸長する必要が生じ、この結果、セル面積が増大してしまう。
　本発明は、半導体集積回路装置において、面積の増加を招くことなく、配線用プラグと給電用プラグとの間隔を十分確保して回路動作安定性を維持できるようなレイアウト構造を提供することを目的とする。
　本発明の第１態様では、標準論理セルを含む半導体集積回路装置は、第１配線層に形成されており、第１方向に延びる第１給電用メタル配線と、前記第１配線層の上層の第２配線層に形成されており、前記第１給電用メタル配線と重なるように前記第１方向に伸びる第２給電用メタル配線と、前記標準論理セル内において、前記第１配線層に形成された第１回路用メタル配線と、前記標準論理セル内において、前記第２配線層に形成されており、前記第１回路用メタル配線と重なるように前記第１方向に延びる第２回路用メタル配線と、前記第１給電用メタル配線と前記第２給電用メタル配線とを接続する給電用プラグと、前記第１回路用メタル配線と前記第２回路用メタル配線とを接続する配線用プラグとを備えており、前記第２回路用メタル配線は、前記標準論理セル内において、前記第２配線層に形成された他の回路用メタル配線よりも前記第２給電用メタル配線に近く、かつ、前記第１方向と垂直をなす第２方向に見たとき、前記第２給電用メタル配線と重なりを有するように配置されている。そして、前記給電用プラグと前記配線用プラグは、前記第１方向において、異なる位置に配置されている。
　この態様によると、第１給電用メタル配線とその上層に設けられた第２給電用メタル配線とを接続する給電用プラグに対して、その近傍に、第１回路用メタル配線とその上層に設けられた第２回路用メタル配線とを接続する配線プラグが設けられている。そして、この給電用プラグと配線用プラグは、第１方向において、異なる位置に配置されている。すなわち、給電用プラグと配線用プラグが、第１方向において、相対的に位置をずらして配置されている。このため、近接している給電用プラグと配線用プラグとの間に十分な間隔を確保することが可能になるので、面積増加を招くことなく、プラグ同士が電気的に短絡状態になるという問題を回避することができる。
　本発明の第２態様では、標準論理セルを含む半導体集積回路装置は、第１配線層に形成されており、第１方向に延びる第１給電用メタル配線と、前記第１配線層の上層の第２配線層に形成されており、前記第１給電用メタル配線と重なるように前記第１方向に伸びる第２給電用メタル配線と、前記標準論理セル内において、前記第１配線層に形成された第１回路用メタル配線と、前記標準論理セル内において、前記第２配線層に形成されており、前記第１回路用メタル配線と重なるように前記第１方向に延びる第２回路用メタル配線と、前記第１給電用メタル配線と前記第２給電用メタル配線とを接続する給電用プラグと、前記第１回路用メタル配線と前記第２回路用メタル配線とを接続する配線用プラグとを備えており、前記第２回路用メタル配線は、前記標準論理セル内において、前記第２配線層に形成された他のいずれの回路用メタル配線よりも前記第２給電用メタル配線に近く、かつ、前記第１方向と垂直をなす第２方向に見たとき、前記第２給電用メタル配線と重なりを有するように配置されている。そして、前記配線用プラグの前記第２方向における中心は、前記第２回路用メタル配線の、前記配線用プラグの配置位置における前記第２方向における中心から、前記給電用プラグから遠ざかる方にずれている。
　この態様によると、第１給電用メタル配線とその上層に設けられた第２給電用メタル配線とを接続する給電用プラグに対して、その近傍に、第１回路用メタル配線とその上層に設けられた第２回路用メタル配線とを接続する配線プラグが設けられている。そして、この配線用プラグの第２方向における中心は、第２回路用メタル配線の、配線用プラグの配置位置における第２方向における中心から、給電用プラグから遠ざかる方にずれている。すなわち、配線用プラグが、給電用プラグから遠ざかる方に位置をずらして配置されている。このため、近接している給電用プラグと配線用プラグとの間に十分な間隔を確保することが可能になるので、面積増加を招くことなく、プラグ同士が電気的に短絡状態になるという問題を回避することができる。
　本発明の第３態様では、標準論理セルを含む半導体集積回路装置は、第１配線層に形成されており、第１方向に延びる第１給電用メタル配線と、前記第１配線層の上層の第２配線層に形成されており、前記第１給電用メタル配線と重なるように前記第１方向に伸びる第２給電用メタル配線と、前記標準論理セル内において、前記第１配線層に形成された第１回路用メタル配線と、前記標準論理セル内において、前記第２配線層に形成されており、前記第１回路用メタル配線と重なるように前記第１方向に延びる第２回路用メタル配線と、前記第１給電用メタル配線と前記第２給電用メタル配線とを接続する給電用プラグと、前記第１回路用メタル配線と前記第２回路用メタル配線とを接続する配線用プラグとを備えており、前記第２回路用メタル配線は、前記標準論理セル内において、前記第２配線層に形成された他のいずれの回路用メタル配線よりも前記第２給電用メタル配線に近く、かつ、前記第１方向と垂直をなす第２方向に見たとき、前記第２給電用メタル配線と重なりを有するように配置されている。そして、前記給電用プラグの前記第２方向における中心は、前記第１給電用メタル配線の、前記給電用プラグの配置位置における前記第２方向における中心から、前記配線用プラグから遠ざかる方にずれている。
　この態様によると、第１給電用メタル配線とその上層に設けられた第２給電用メタル配線とを接続する給電用プラグに対して、その近傍に、第１回路用メタル配線とその上層に設けられた第２回路用メタル配線とを接続する配線プラグが設けられている。そして、この給電用プラグの第２方向における中心は、第１給電用メタル配線の、給電用プラグの配置位置における第２方向における中心から、配線用プラグから遠ざかる方にずれている。すなわち、給電用プラグが、配線用プラグから遠ざかる方に位置をずらして配置されている。このため、近接している給電用プラグと配線用プラグとの間に十分な間隔を確保することが可能になるので、面積増加を招くことなく、プラグ同士が電気的に短絡状態になるという問題を回避することができる。
　本発明によると、小面積で、給電用プラグと配線用プラグとの間隔を十分確保して、回路動作安定性を維持することができる。
実施形態１に係る半導体集積回路装置のレイアウトパターンの例である。 図１からメタル配線と第２プラグとを省いた図である。 図１から活性領域およびゲート配線を省いた図である。 セル列上に電源ストラップ配線が配置されたレイアウト平面図である 図１の線Ａ－Ａ’における断面構造である。 実施形態１に係る半導体集積回路装置のレイアウトパターンの他の例である。 実施形態１に係る半導体集積回路装置のレイアウトパターンの他の例である。 実施形態２に係る半導体集積回路装置のレイアウトパターンの例である。 実施形態２に係る半導体集積回路装置のレイアウトパターンの他の例である。 ラッチ回路セルのレイアウトの一例である。 図１０のレイアウトに従来技術を適用した例である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。
　（実施形態１）
　図１は実施形態１に係る半導体集積回路装置のレイアウトパターンの一例を示す平面図である。図１では、１個のスタンダードセル（標準論理セル）に関する構成を示している。図１では、例えばＭＩＳＦＥＴのようなトランジスタを構成する活性領域およびゲート配線と、その上層（第１配線層）に設けられた第１層メタル配線と、ゲート配線または活性領域と第１層メタル配線とを電気的に接続する第１プラグと、第１層メタル配線の上層（第２配線層）に設けられた第２層メタル配線と、第１層メタル配線と第２層メタル配線とを電気的に接続する第２プラグとが示されている。なお、図２および図３は図１を見やすくしたものであり、図２は、図１から第１層および第２層メタル配線と第２プラグを省き、ゲート配線、活性領域および第１プラグのみを図示したものであり、図３は、図１から活性領域およびゲート配線を省き、第１層および第２層メタル配線と第１および第２プラグのみを図示したものである。
　図１において、ＤＶ０～ＤＶ１は各トランジスタのソース電位を供給するための給電用活性領域であり、セルの上下端で図面横方向（第１方向）に延びている。給電用活性領域ＤＶ０～ＤＶ１の上層にはそれぞれ、給電用第１層メタル配線ＭＶ０～ＭＶ１が設けられている。給電用活性領域ＤＶ０と給電用第１層メタル配線ＭＶ０とは、その間に形成された複数の給電用第１プラグＰＶ０～ＰＶ３によって電気的に接続されている。同様に、給電用活性領域ＤＶ１と給電用第１層メタル配線ＭＶ１とは、その間に形成された複数の給電用第１プラグＰＶ４～ＰＶ７によって電気的に接続されている。
　給電用活性領域ＤＶ０，ＤＶ１の間に、トランジスタのソースまたはドレインとなる活性領域Ｄ１～Ｄ２と、トランジスタのゲートとなるゲート配線Ｇ１～Ｇ３とが設けられており、トランジスタＴ１～Ｔ６が形成されている。活性領域は、例えばＳＴＩ(Shallow Trench Isolation)またはＳＧＩ(Shallow Groove Isolation)と称する浅溝型の分離領域を半導体基板の主面に形成することで規定されたものである。ゲート配線は、例えば多結晶シリコン膜から形成されており、半導体基板の主面上にて薄い酸化シリコン膜等から形成されたゲート絶縁膜を介してパターニングされている。
　給電用活性領域ＤＶ０，ＤＶ１の間において、活性領域Ｄ１～Ｄ２およびゲート配線Ｇ１～Ｇ３の上層（第１配線層）には回路用第１層メタル配線Ｍ１～Ｍ４が設けられており、活性領域Ｄ１～Ｄ２およびゲート配線Ｇ１～Ｇ３と回路用第１層メタル配線Ｍ１～Ｍ４とを電気的に接続するように、複数の配線用第１プラグＰ１～Ｐ７が設けられている。回路用第１層メタル配線Ｍ１～Ｍ４の上層（第２配線層）には回路用第２層メタル配線Ｎ１～Ｎ４が設けられており、回路用第１層メタル配線Ｍ１～Ｍ４と回路用第２層メタル配線Ｎ１～Ｎ４とを電気的に接続するように、複数の配線用第２プラグＱ１～Ｑ４が設けられている。回路用メタル配線によって電気的に接続された活性領域およびゲート配線によって、例えばＮＡＮＤ回路やフリップフロップ回路のような回路機能が実現される。
　ここで、図１には、例えば第４メタル配線層に形成された電源ストラップ配線から給電用第１層メタル配線ＭＶ１に電源供給するためのスタックビア構造の一部である、給電用第２層メタル配線ＮＶ１と給電用第２プラグＱＶ１を図示している。なお、図１では説明をわかりやすくするため、第２メタル配線層より上層の配線およびプラグについては省略している。
　図４は図１に示すレイアウトパターンを含む回路領域の例を示したレイアウト平面図である。図４に示すように、図１に示すようなレイアウトパターンを有するスタンダードセルＣ１が図面横方向に並ぶことによって、給電用第１層メタル配線ＭＶ０，ＭＶ１に挟まれたスタンダードセル列が構成されている。そして、このスタンダードセル列が図面縦方向に並べて配置されている。スタンダードセル列の上方の第４メタル配線層に、電源ストラップ配線ＳＶ０，ＳＶ１が、給電用第１層メタル配線ＭＶ０，ＭＶ１が延びる方向と垂直をなす図面縦方向に延びるように配置されている。給電用第１層メタル配線ＭＶ０，ＭＶ１と電源ストラップ配線ＳＶ０，ＳＶ１とは、スタック状に配置された給電用プラグＱＶ１，ＴＶ１，ＵＶ１によって接続されている。
　図５は図１の線Ａ－Ａ’における断面構造を示した図である。図５では、電源ストラップ配線ＳＶ１は第４メタル配線層（Ｍ４）に形成されている。給電用第１層メタル配線ＭＶ１と電源ストラップ配線ＳＶ１とが、スタック状に配置された、給電用第２プラグＱＶ１、給電用第２層メタル配線ＮＶ１、給電用第３プラグＴＶ１、給電用第３層メタル配線ＲＶ１、および給電用第４プラグＵＶ１によって電気的に接続されている。
　給電用第２プラグＱＶ１は、給電用第１層メタル配線ＭＶ１のＩＲドロップを抑制するために、通常は、図面横方向に延伸する給電用第１層メタル配線ＭＶ１上の任意の位置に配置される。一方で、小面積化のためにセル高さを低減した状態でセルの回路機能を実現するためには、セル内に配置できる回路用第２層メタル配線のリソースをなるべく多く確保する必要がある。このため、給電用第２層メタル配線ＮＶ１と回路用第２層メタル配線Ｎ４とを、できるだけ近接させて、例えば、その間隔がプロセスルール上許容できる最小値となるように配置する。ところがこの場合、給電用第２層メタル配線ＮＶ１上に配置された給電用第２プラグＱＶ１と、回路用第２層メタル配線Ｎ４上に配置された配線用第２プラグＱ４とが近づきすぎてしまい、プラグ同士が短絡し、所望の回路動作が得られなくなる可能性がある。ところが、上述した特許文献１と同様に給電用第２プラグＱＶ１を省くと、上層の電源ストラップ配線からの電源供給ができなくなる。
　そこで本実施形態では、配線用第２プラグＱ４をグリッドラインＬ３上に配置する一方、給電用第２プラグＱＶ１をグリッドラインＬ２，Ｌ３間に配置している。すなわち、配線用第２プラグＱ４と給電用第２プラグＱＶ１の位置を、図面横方向において、相対的にずらしている。これにより、配線用第２プラグＱ４と給電用第２プラグＱＶ１との間に十分な間隔が確保できるので、プラグ同士が電気的に短絡状態になるという問題を回避できる。また、半導体集積回路装置を図面上下方向に伸長する必要もないため、レイアウト面積の増加も生じない。
　すなわち、本実施形態の構成では、第１配線層に形成されており、図面横方向（第１方向）に延びる第１給電用メタル配線としての配線ＭＶ１と、第２配線層に形成されており、配線ＭＶ１と重なるように第１方向に延びる第２給電用メタル配線ＮＶ１とが、その間に形成された給電用プラグとしてのプラグＱＶ１によって接続されている。また、標準論理セル内において、第１配線層に形成された第１回路用メタル配線としての配線Ｍ４と、第２配線層に形成されており、配線Ｍ４と重なるように第１方向に延びる第２回路用メタル配線としての配線Ｎ４とが、その間に形成された配線用プラグとしてのプラグＱ４によって接続されている。そして、配線Ｎ４は、標準論理セル内において、第２配線層に形成された他のいずれの回路用メタル配線よりも配線ＮＶ１に近くに配置されており、かつ、図面縦方向（第２方向）に見たとき、配線ＮＶと重なりを有するように配置されている。そして、給電用プラグＱＶ１と配線用プラグＱ４とは、図面横方向において、異なる位置に配置されている。言いかえると、図面縦方向に見たとき、給電用プラグＱＶ１と配線用プラグＱ４とは重なりを有していない。
　図６は本実施形態に係る半導体集積回路装置のレイアウトパターンの他の例を示す平面図である。図６の構成は図１の構成とほぼ同様である。ただし、図１では、配線用第２プラグＱ４をグリッドラインＬ３上に配置し、給電用第２プラグＱＶ１をグリッドラインＬ２，Ｌ３間に配置していたのに対して、図６では、配線用第２プラグＱ４をグリッドラインＬ２，Ｌ３間に配置し、給電用第２プラグＱＶ１をグリッドラインＬ３上に配置している点が異なる。図６の構成でも、配線用第２プラグＱ４と給電用第２プラグＱＶ１の位置が、図面横方向において相対的にずらされており、よって、図１の構成と同様の効果が得られる。
　図７は本実施形態に係る半導体集積回路装置のレイアウトパターンの他の例を示す平面図である。図７の構成も図１の構成とほぼ同様であるが、配線ＭＶ１と配線ＮＶ１とを接続するために、２個の給電用第２プラグＱＶ１，ＱＶ２が設けられている点が異なる。そして、配線用第２プラグＱ４をグリッドラインＬ２，Ｌ３間に配置し、給電用第２プラグＱＶ１をグリッドラインＬ２上に、給電用第２プラグＱＶ２をグリッドラインＬ３上に、それぞれ配置している。すなわち、給電用第２プラグＱＶ１，ＱＶ２の両方とも、配線用第２プラグＱ４とは図面横方向において異なる位置に配置されている。図７の構成でも、配線用第２プラグＱ４と各給電用第２プラグＱＶ１，ＱＶ２の位置が、図面横方向において、相対的にずらされており、よって、図１の構成と同様の効果が得られる。なお、給電用プラグを３個以上設けてもかまわない。
　なお、上述の構成例では、設計容易性の観点から、給電用第２プラグおよび配線用第２プラグの配置位置をグリッドラインを用いて定めるものとしたが、これに限られるものではなく、相対的な位置関係において十分な間隔が確保できればよい。例えば、給電用第２プラグおよび配線用第２プラグの両方をグリッドライン上以外の位置に配置してもかまわない。
　（実施形態２）
　実施形態１では、給電用第２プラグと給電用第２プラグに近接して配置される配線用第２プラグとの間隔を、少なくともいずれか一方の配置位置を図面横方向（第１方向）にずらすことによって、確保していた。これに対して実施形態２では、給電用第２プラグと給電用第２プラグに近接して配置される配線用第２プラグとの間隔を、少なくともいずれか一方の配置位置を図面縦方向（第２方向）にずらすことによって、確保する。
　図８は実施形態２に係る半導体集積回路装置のレイアウトパターンの一例を示す平面図である。図８では、図１と同様に、１個のスタンダードセル（標準論理セル）に関する構成を示しており、例えばＭＩＳＦＥＴのようなトランジスタを構成する活性領域およびゲート配線と、その上層（第１配線層）に設けられた第１層メタル配線と、ゲート配線または活性領域と第１層メタル配線とを電気的に接続する第１プラグと、第１層メタル配線の上層（第２配線層）に設けられた第２層メタル配線と、第１層メタル配線と第２層メタル配線とを電気的に接続する第２プラグとが示されている。図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
　図８の構成では、配線用第２プラグＱ４を図面縦方向下方に移動することによって、給電用第２プラグＱＶ１との間隔を確保している。このとき、配線用第２プラグＱ４と回路用第２層メタル配線Ｎ４とのオーバーラップを確保するため、回路用第２層メタル配線Ｎ４の形状はＬ字形状をなしている。すなわち、回路用第２層メタル配線Ｎ４は、配線用第２プラグＱ４の配置位置における幅が、他の部分よりも太くなっている。
　すなわち、図８の構成では、第１配線層に形成されており、図面横方向（第１方向）に延びる第１給電用メタル配線としての配線ＭＶ１と、第２配線層に形成されており、配線ＭＶ１と重なるように第１方向に延びる第２給電用メタル配線ＮＶ１とが、その間に形成された給電用プラグとしてのプラグＱＶ１によって接続されている。また、標準論理セル内において、第１配線層に形成された第１回路用メタル配線としての配線Ｍ４と、第２配線層に形成されており、配線Ｍ４と重なるように第１方向に延びる第２回路用メタル配線としての配線Ｎ４とが、その間に形成された配線用プラグとしてのプラグＱ４によって接続されている。そして、配線Ｎ４は、標準論理セル内において、第２配線層に形成された他のいずれの回路用メタル配線よりも配線ＮＶ１に近くに配置されており、かつ、図面縦方向（第２方向）に見たとき、配線ＮＶ１と重なりを有するように配置されている。そして、配線用プラグＱ４の図面縦方向における中心は、配線Ｎ４の、配線用プラグＱ４の配置位置における図面縦方向における中心から、給電用プラグＱＶ１から遠ざかる方にずれている。
　図９は実施形態２に係る半導体集積回路装置のレイアウトパターンの他の例を示す平面図である。図９の構成では、給電用第２プラグＱＶ１を図面縦方向上方に移動することによって、配線用第２プラグＱ４との間隔を確保している。このとき、給電用第２プラグＱＶ１と給電用第２層メタル配線ＮＶ１および給電用第１層メタル配線ＭＶ１とのオーバーラップを確保するため、給電用第２メタル配線ＮＶ１の配線幅は拡張され、給電用第１層メタル配線ＭＶ１は凸形状をなしている。すなわち、給電用第１層メタル配線ＭＶ１は、給電用第２プラグＱＶ１の配置位置における幅が、他の部分よりも太くなっている。
　すなわち、図９の構成では、第１配線層に形成されており、図面横方向（第１方向）に延びる第１給電用メタル配線としての配線ＭＶ１と、第２配線層に形成されており、配線ＭＶ１と重なるように第１方向に延びる第２給電用メタル配線ＮＶ１とが、その間に形成された給電用プラグとしてのプラグＱＶ１によって接続されている。また、標準論理セル内において、第１配線層に形成された第１回路用メタル配線としての配線Ｍ４と、第２配線層に形成されており、配線Ｍ４と重なるように第１方向に延びる第２回路用メタル配線としての配線Ｎ４とが、その間に形成された配線用プラグとしてのプラグＱ４によって接続されている。そして、配線Ｎ４は、標準論理セル内において、第２配線層に形成された他のいずれの回路用メタル配線よりも配線ＮＶ１に近くに配置されており、かつ、図面縦方向（第２方向）に見たとき、配線ＮＶ１と重なりを有するように配置されている。そして、給電用プラグＱＶ１の図面縦方向における中心は、配線ＭＶ１の、給電用プラグＱＶ１の配置位置における図面縦方向における中心から、配線用プラグＱ４から遠ざかる方にずれている。
　本実施形態によっても、配線用第２プラグＱ４と給電用第２プラグＱＶ１との間に十分な間隔が確保できるので、プラグ同士が電気的に短絡状態になるという問題を回避できる。また、半導体集積回路装置を図面上下方向に伸長する必要もないため、レイアウト面積の増加も生じない。
　なお、本実施形態では、給電用第２プラグＱＶ１と配線用第２プラグＱ４は、図面横方向における位置がそろっているものとしたが、これに限られるものではない。例えば、実施形態１のように、給電用第２プラグＱＶ１と配線用第２プラグＱ４が、図面横方向において相対的にずらされていてもよい。すなわち、本実施形態と実施形態１とを組み合わせて実現してもかまわない。あるいは、図面縦方向に見たとき、給電用第２プラグＱＶ１と配線用第２プラグＱ４が、その一部が重なるように配置されていてもよい。
　また、図８の構成と図９の構成とを組み合わせて実現してもかまわない。
　なお、上述の各構成において、実際の半導体集積回路装置では、例えば、給電用第２プラグの中心から最も近い配線用第２プラグの中心までの距離が、給電用第２プラグの径の２．２倍に相当する長さよりも長いことが好ましい。
　本発明では、半導体集積回路装置について、小面積で、給電用プラグと配線用プラグとの間隔を十分確保して、回路動作安定性を維持することができるので、例えば、ＬＳＩの性能安定性の向上やコストダウンに有効である。
ＭＶ１　給電用第１層メタル配線（第１給電用メタル配線）
ＮＶ１　給電用第２層メタル配線（第２給電用メタル配線）
Ｍ４　回路用第１層メタル配線（第１回路用メタル配線）
Ｎ４　回路用第２層メタル配線（第２回路用メタル配線）
ＱＶ１，ＱＶ２　給電用第２プラグ（給電用プラグ）
Ｑ４　配線用第２プラグ（配線用プラグ）
ＳＶ１　電源ストラップ配線

Claims (7)

  1. 　標準論理セルを含む半導体集積回路装置であって、
    　第１配線層に形成されており、第１方向に延びる第１給電用メタル配線と、
    　前記第１配線層の上層の第２配線層に形成されており、前記第１給電用メタル配線と重なるように前記第１方向に延びる第２給電用メタル配線と、
    　前記標準論理セル内において、前記第１配線層に形成された第１回路用メタル配線と、
    　前記標準論理セル内において、前記第２配線層に形成されており、前記第１回路用メタル配線と重なるように前記第１方向に延びる第２回路用メタル配線と、
    　前記第１給電用メタル配線と前記第２給電用メタル配線とを接続する給電用プラグと、
    　前記第１回路用メタル配線と前記第２回路用メタル配線とを接続する配線用プラグとを備えており、
    　前記第２回路用メタル配線は、前記標準論理セル内において、前記第２配線層に形成された他のいずれの回路用メタル配線よりも前記第２給電用メタル配線に近く、かつ、前記第１方向と垂直をなす第２方向に見たとき、前記第２給電用メタル配線と重なりを有するように配置されており、
    　前記給電用プラグと前記配線用プラグは、前記第１方向において、異なる位置に配置されている
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記給電用プラグは、複数個、設けられており、
    　前記複数の給電用プラグのいずれも、前記第１方向において、前記配線用プラグと異なる位置に配置されている
    ことを特徴とする半導体集積回路装置。
  3. 　標準論理セルを含む半導体集積回路装置であって、
    　第１配線層に形成されており、第１方向に延びる第１給電用メタル配線と、
    　前記第１配線層の上層の第２配線層に形成されており、前記第１給電用メタル配線と重なるように前記第１方向に伸びる第２給電用メタル配線と、
    　前記標準論理セル内において、前記第１配線層に形成された第１回路用メタル配線と、
    　前記標準論理セル内において、前記第２配線層に形成されており、前記第１回路用メタル配線と重なるように前記第１方向に延びる第２回路用メタル配線と、
    　前記第１給電用メタル配線と前記第２給電用メタル配線とを接続する給電用プラグと、
    　前記第１回路用メタル配線と前記第２回路用メタル配線とを接続する配線用プラグとを備えており、
    　前記第２回路用メタル配線は、前記標準論理セル内において、前記第２配線層に形成された他のいずれの回路用メタル配線よりも前記第２給電用メタル配線に近く、かつ、前記第１方向と垂直をなす第２方向に見たとき、前記第２給電用メタル配線と重なりを有するように配置されており、
    　前記配線用プラグの前記第２方向における中心は、前記第２回路用メタル配線の、前記配線用プラグの配置位置における前記第２方向における中心から、前記給電用プラグから遠ざかる方に、ずれている
    ことを特徴とする半導体集積回路装置。
  4. 　標準論理セルを含む半導体集積回路装置であって、
    　第１配線層に形成されており、第１方向に延びる第１給電用メタル配線と、
    　前記第１配線層の上層の第２配線層に形成されており、前記第１給電用メタル配線と重なるように前記第１方向に伸びる第２給電用メタル配線と、
    　前記標準論理セル内において、前記第１配線層に形成された第１回路用メタル配線と、
    　前記標準論理セル内において、前記第２配線層に形成されており、前記第１回路用メタル配線と重なるように前記第１方向に延びる第２回路用メタル配線と、
    　前記第１給電用メタル配線と前記第２給電用メタル配線とを接続する給電用プラグと、
    　前記第１回路用メタル配線と前記第２回路用メタル配線とを接続する配線用プラグとを備えており、
    　前記第２回路用メタル配線は、前記標準論理セル内において、前記第２配線層に形成された他のいずれの回路用メタル配線よりも前記第２給電用メタル配線に近く、かつ、前記第１方向と垂直をなす第２方向に見たとき、前記第２給電用メタル配線と重なりを有するように配置されており、
    　前記給電用プラグの前記第２方向における中心は、前記第１給電用メタル配線の、前記給電用プラグの配置位置における前記第２方向における中心から、前記配線用プラグから遠ざかる方に、ずれている
    ことを特徴とする半導体集積回路装置。
  5. 　請求項３または４記載の半導体集積回路装置において、
    　前記給電用プラグと前記配線用プラグは、前記第２方向に見たとき、少なくとも一部が重なるように、配置されている
    ことを特徴とする半導体集積回路装置。
  6. 　請求項１～５のいずれか１項記載の半導体集積回路装置において、
    　前記給電用第２メタル配線は、前記第２配線層の上層の配線層において前記第２の方向に伸びる電源ストラップ配線と、接続されている
    ことを特徴とする半導体集積回路装置。
  7. 　請求項１～５のいずれか１項記載の半導体集積回路装置において、
    　前記給電用プラグの中心から前記配線用プラグの中心までの距離は、前記給電用プラグの径の２．２倍に相当する長さよりも長い
    ことを特徴とする半導体集積回路装置。
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