JP5177951B2 - 半導体集積回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 42
- 239000010410 layer Substances 0.000 claims description 155
- 239000000463 material Substances 0.000 claims description 132
- 239000000758 substrate Substances 0.000 claims description 9
- 239000011229 interlayer Substances 0.000 claims description 8
- 230000002787 reinforcement Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 101150084419 CSR2 gene Proteins 0.000 description 4
- 102100024829 DNA polymerase delta catalytic subunit Human genes 0.000 description 4
- 101000868333 Homo sapiens Cyclin-dependent kinase 1 Proteins 0.000 description 4
- 101000909198 Homo sapiens DNA polymerase delta catalytic subunit Proteins 0.000 description 4
- 101100495436 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CSE4 gene Proteins 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- -1 CSC2 Proteins 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Description
まず、この発明の第1実施形態の半導体集積回路について説明する。
次に、この発明の第2実施形態の半導体集積回路について説明する。前記第1実施形態における構成と同様の部分には同じ符号を付す。
次に、この発明の第3実施形態の半導体集積回路について説明する。前記第1実施形態における構成と同様の部分には同じ符号を付す。
Claims (12)
- 半導体基板上に形成された、所定の電気的な機能を実現するための機能セルと、
前記半導体基板上の第1の方向に延伸し、前記機能セルに電源を供給する第1、第2のセル電源配線と、
前記第1、第2のセル電源配線上に形成され、前記電源が供給される第1、第2の中間層電源配線と、
前記第1、第2の中間層電源配線上に形成され、前記第1の方向と直交する第2の方向に延伸し、外部から前記電源が供給される第1の上層電源配線と、
前記第1のセル電源配線と前記第1の上層電源配線との間に前記第1の中間層電源配線を介して形成された第1のコンタクト材と、
前記第2のセル電源配線と前記第1の上層電源配線との間に前記第2の中間層電源配線を介して形成され、前記第1の上層電源配線の幅内において、前記第1の方向で前記第1のコンタクト材を通る直線上、及び前記第2の方向で前記第1のコンタクト材を通る直線上からずれるように配置された第2のコンタクト材と、
を具備し、
前記第1、第2のセル電源配線の幅は、前記第1の上層電源配線の幅よりも狭いことを特徴とする半導体集積回路。 - 前記第1、第2の中間層電源配線と前記第1の上層電源配線との間に形成され、前記第1の方向に延伸し、外部及び前記第1の上層電源配線から前記電源が供給される第2の上層電源配線をさらに具備することを特徴とする請求項1に記載の半導体集積回路。
- 前記第1、第2のセル電源配線と前記第1、第2の中間層電源配線との間、及び前記第1、第2の中間層電源配線と前記第1の上層電源配線との間には層間絶縁膜がそれぞれ形成され、
前記第1、第2のコンタクト材は前記層間絶縁膜内に埋め込まれていることを特徴とする請求項1に記載の半導体集積回路。 - 前記第1、第2のコンタクト材は、絶縁層にて分離された複数のコンタクトプラグから構成されていることを特徴とする請求項3に記載の半導体集積回路。
- 前記第1、第2のコンタクト材は、前記第1、第2の中間層電源配線と前記第1の上層電源配線とをそれぞれ接続する複数の上層コンタクトプラグと、前記前記第1、第2の中間層電源配線と前記第1、第2のセル電源配線とをそれぞれ接続する複数の下層コンタクトプラグとを含み、
前記上層コンタクトプラグの個数と前記下層コンタクトプラグの個数とが互いに異なることを特徴とする請求項4に記載の半導体集積回路。 - 前記上層コンタクトプラグの個数は、前記下層コンタクトプラグの個数よりも少ないことを特徴とする請求項5に記載の半導体集積回路。
- 前記第1、第2のコンタクト材は、それぞれ4つの柱状のコンタクトプラグから構成されることを特徴とする請求項4に記載の半導体集積回路。
- 前記半導体基板上の第1の方向に延伸し、前記第1、第2のセル電源配線の間に配置され、前記機能セルに電源を供給する第3のセル電源配線と、
前記第3のセル電源配線上に形成され、前記電源が供給される第3の中間層電源配線と、
前記第3のセル電源配線と前記第1の上層電源配線との間に前記第3の中間層電源配線を介して形成され、前記第1の上層電源配線の幅内において、前記第1の方向で前記第1のコンタクト材を通る直線上、及び前記第2の方向で前記第1のコンタクト材を通る直線上からずれるように配置された第3のコンタクト材と、
をさらに具備し
前記第3のコンタクト材は、前記第1、第2の方向において前記第1のコンタクト材と前記第2のコンタクト材との中間に位置することを特徴とする請求項1に記載の半導体集積回路。 - 前記半導体基板上の第1の方向に延伸し、前記第1、第2のセル電源配線の間に配置され、前記機能セルに電源を供給する第3のセル電源配線と、
前記第1、第2、第3のセル電源配線上に形成され、前記第2の方向に延伸し、外部から前記電源が供給され、前記第1の上層電源配線と同じ層に、前記第1の上層電源配線と隣接するように配置された第2の上層電源配線と、
前記第3のセル電源配線と前記第2の上層電源配線との間に形成され、前記第2の上層電源配線の幅内において、前記第1の方向で前記第1、第2のコンタクト材を通るそれぞれの直線上からずれるように配置された第3のコンタクト材と、
をさらに具備することを特徴とする請求項1に記載の半導体集積回路。 - 前記半導体基板上の第1の方向に延伸し、前記第1、第2のセル電源配線の間に配置され、前記機能セルに電源を供給する第3のセル電源配線と、
前記第3のセル電源配線と前記第1の上層電源配線との間に前記第2の上層電源配線を介して形成され、前記第1の上層電源配線の幅内において、前記第1の方向で前記第1、第2のコンタクト材を通るそれぞれの直線上からずれるように配置された第3のコンタクト材とをさらに具備し、
前記第3のコンタクト材は、前記第1、第2の方向において前記第1のコンタクト材と前記第2のコンタクト材との中間に位置することを特徴とする請求項2に記載の半導体集積回路。 - 前記第3のコンタクト材は、前記第2の上層電源配線と前記第1の上層電源配線とを接続する複数の上層コンタクトプラグと、前記第2の上層電源配線と前記第3のセル電源配線とを接続する複数の下層コンタクトプラグとを含み、
前記上層コンタクトプラグの個数と前記下層コンタクトプラグの個数とが互いに異なることを特徴とする請求項10に記載の半導体集積回路。 - 前記上層コンタクトプラグの個数は、前記下層コンタクトプラグの個数よりも多いことを特徴とする請求項11に記載の半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005347168A JP5177951B2 (ja) | 2005-11-30 | 2005-11-30 | 半導体集積回路 |
US11/564,635 US7973340B2 (en) | 2005-11-30 | 2006-11-29 | Semiconductor integrated circuit with improved power supply system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005347168A JP5177951B2 (ja) | 2005-11-30 | 2005-11-30 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007157790A JP2007157790A (ja) | 2007-06-21 |
JP5177951B2 true JP5177951B2 (ja) | 2013-04-10 |
Family
ID=38110138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005347168A Expired - Fee Related JP5177951B2 (ja) | 2005-11-30 | 2005-11-30 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7973340B2 (ja) |
JP (1) | JP5177951B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2580301B2 (ja) | 1988-12-27 | 1997-02-12 | 株式会社日立製作所 | 半導体集積回路装置 |
JP2000011011A (ja) | 1998-06-19 | 2000-01-14 | Hitachi Ltd | 半導体集積回路の電源配線方法 |
JP2000068383A (ja) * | 1998-08-25 | 2000-03-03 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の設計方法および半導体集積回路装置 |
JP4837870B2 (ja) * | 2002-11-05 | 2011-12-14 | 株式会社リコー | 半導体集積回路のレイアウト設計方法 |
JP2004165453A (ja) * | 2002-11-13 | 2004-06-10 | Fujitsu Ltd | 半導体集積回路、電源配線方法、及びコンピュータプログラム |
US6969952B2 (en) * | 2003-08-01 | 2005-11-29 | Hewlett-Packard Development Company, L.P. | System and method for automatically routing power for an integrated circuit |
JP5172069B2 (ja) * | 2004-04-27 | 2013-03-27 | 富士通セミコンダクター株式会社 | 半導体装置 |
-
2005
- 2005-11-30 JP JP2005347168A patent/JP5177951B2/ja not_active Expired - Fee Related
-
2006
- 2006-11-29 US US11/564,635 patent/US7973340B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007157790A (ja) | 2007-06-21 |
US7973340B2 (en) | 2011-07-05 |
US20070120257A1 (en) | 2007-05-31 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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