JP4837870B2

JP4837870B2 - 半導体集積回路のレイアウト設計方法

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Publication number: JP4837870B2
Application number: JP2002320912A
Authority: JP
Inventors: 淳次市宮
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-11-05
Filing date: 2002-11-05
Publication date: 2011-12-14
Anticipated expiration: 2022-11-05
Also published as: JP2004158532A; US20040133868A1; US7426707B2; US20060218519A1; US7076756B2

Description

【０００１】
【発明の属する技術分野】
本発明は、セルのレイアウトにより多層構造の半導体集積回路を形成するレイアウト設計方法に関する。
【０００２】
【従来の技術】
半導体集積回路のレイアウト設計では、自動配置配線ツールと呼ばれるレイアウト生成ツールが用いられる。これは、インバータやナンド等の基本セルをデータベースに予め登録しておき、そのデータベースから所望の基本セルのデータを読み出して、所定領域に配置、配線することで所望の仕様に適う半導体集積回路を得るものである。
【０００３】
図１にその自動配置配線ツールの動作フローを示す。順に簡単な説明を行う。ステップＳ２１(Ｓ２１)にて生成するレイアウトの回路情報が記されたネットリストを読み込む。次に、Ｓ２２においてデザインサイズの作成等フロアプランを行う。Ｓ２３では、Ｓ２２で作成したフロアプラン上に、マクロセルライブラリやスタンダードセルライブラリなどから読み出したセル情報に従って、IOセル、マクロセルおよびスタンダードセル(これらのセルについては後述する)を所望の場所に配置する。その後、Ｓ２４にて、これらのセルに電源を供給する電源配線を行い、マクロセルおよびスタンダードセルとの接続も行う。
【０００４】
全電源配線終了後に、Ｓ２５にて信号配線を行う。信号配線が終われば、Ｓ２６にてDRCエラーの除去・データ変換等の後処理を行なうと、レイアウト生成が完了する。また、各ステップにて必要となる制約は、その都度、ユーザー側で入力が可能である。Ｓ２３で使用されるI0セル、マクロセルおよびスタンダード(STD)セルの構造等の情報は、あらかじめ、レイアウトライブラリとしてのデータベースとして準備されており、自動配置配線ツールは、このレイアウトライブラリを参照する事により、Ｓ２３でセル配置を行う。
【０００５】
次にレイアウトライブラリについて述べる。図２に機能を有するセル(機能セル)のレイアウト(左図)とその回路図(右図)を示す。左図で示されるようにセル中央付近にトランジスタが配置されており、セルの図中上下に、セル中央のトランジスタに電源供給を行う経路となる、Power Rail(VDDで図示)およびGround Rail(GNDで図示)を備え持つケースが多い。
【０００６】
通常、Power RailおよびGround Railは、トランジスタの拡散層に電源を供給するため最下層(層１)のメタル(メタル１と記す)として形成される。図２の機能セルはインバータであるが、それ以外にナンド・ノア等のセルがあり、それぞれの機能セルは、各々異なる電気特性を持っている。これらのセルは、“スタンダードセル”と呼ばれ、これらの機能セルの構造情報を格納したデータベースをスタンダードセルライブラリと呼ぶ。
【０００７】
一方、メモリ等のより高い機能を持つセルを“マクロセル”とよび、これらの構造情報はマクロセルライブラリに格納され、IOセルの構造情報はIOセルライブラリに格納される。それらのライブラリに格納されるセル種は、設計者側で指定でき、構成に特に定義があるものではない。
【０００８】
上記のスタンダードセルおよびマクロセルが所定の機能を持つ(機能セル)であるのに対し、図３に示すように、トランジスタのような機能を持たないで、スタンダードセルと同様に層１にPower RailおよびGround Railを備える“フィラーセル”と呼ばれるものがあり、その情報もスタンダードセルライブラリに含まれる。このフィラーセルは、スタンダードセル間に生じるデザインルール違反を防いだり、基板電位を得る、等の目的のためのものであり、従来はスタンダードセル領域中のセル間に配置されていた。
【０００９】
図４に従来のチップレイアウトの一般的な例を示す。この図は、前述した図１の配置配線レイアウトフローのセル配置(Ｓ２３)まで終わったところを示している。レイアウト外周には、上記I0セルが配置され、IOセルの内側には、スタンダードセルが集中して配置されるスタンダードセル領域があり、空き領域にはマクロセルが配置される。IOセルの内側にはスタンダードセル領域と、マクロセルの配置されない信号配線および電源配線を行うためのチャネル領域がある。
【００１０】
図４のチップに電源配線などを施したものを図５に示す。先にも述べたように、従来は、スタンダードセル領域中において、スタンダードセル間で生じる隙間にフィラーセルが配置されている。
【００１１】
ところで、近年、半導体集積装置は、高速・高機能化がますます望まれている。それに伴い、半導体集積回路の製造プロセスは、さらなる微細化が進む傾向にある。各半導体メーカーは様々な手法を用い、半導体集積回路の性能向上に努めており、以下にその一部の例を示す。
【００１２】
電源供給を最適化するため、素子が形成されない空き領域を配線領域として用いている(例えば特許文献１参照)。
【００１３】
スタンダードセルの場合にセル領域外で電源線を相互に接続するための領域を必要とした不具合をなくすために、電源線と直交する方向で接続する手段をスタンダードセル内に設けている(例えば特許文献２参照)。
【００１４】
上下両縁に電源ラインおよび接地ラインを形成するには、各マクロセルの寸法を共通化しなければならないという課題を解消するために、電源メタルとの接続を担うビアホールとなる部分を各セルに持たせている(例えば特許文献３参照)。
【００１５】
スタンダードセル上を上層メタルでシールドすることで、信号配線の影響をなくす(例えば特許文献４)。
【００１６】
電流供給能力を高めるために、第２の金属層をスタンダードセルのPower Railとして備える(例えば特許文献４)。
【００１７】
【特許文献１】
特開平9-199601号「半導体集積回路」（[００１４]〜[００１５]、図１）
【００１８】
【特許文献２】
特開平10-41393号「スタンダードセル構造」（[００１６]〜[００１７]、図１）
【００１９】
【特許文献３】
特開平10-144794号「スタンダードセル方式の半導体集積回路」（[００２２]〜[００２５]、図１）
【００２０】
【特許文献４】
特開平11-330434号「半導体装置」（[００１２]〜[００１５]、図１）
【００２１】
【特許文献５】
特開2000-506429号「半導体装置の電源/アース金属配線」（図１）
【００２２】
【発明が解決しようとする課題】
さて、半導体製造プロセスの微細化が進む事により様々な問題が生じ、設計段階での配慮が必要となってきた。以下に半導体集積回路の製造プロセスの微細化によって起こる様々な問題点を挙げる。
【００２３】
１．配線コスト
半導体製造プロセスの微細化によりメタル層の多層化が進んでいる。図６にチップの平面図(上図)およびそのＡ−Ａ'方向での断面図(下図)を示す。従来の設計手法では、電源設計を行ってから信号配線を行なっている。電源配線においてメタル８(層８のメタル)とメタル１(層１のメタル)を垂直方向のビア(VIA)を通じて相互接続すると、その中間層である層２〜層７のメタルを信号配線に使えなくなるため、配線コストの不利、余剰な配線を生じる事になる。
【００２４】
２．電源ノイズ/電圧降下
半導体製造プロセスの微細化によりトランジスタの高集積化が進んでおり、高集積化の結果に、トランジスタの同時スイッチング時の充放電電流によって電源ノイズが生じる事が問題となっている。また、微細化プロセスでは、トランジスタに供給する電圧が低くなる電圧降下(IR-DROP)が顕在化してきている。この電圧降下は、電源配線の抵抗値に大きく依存するが、電源幅はチップサイズにも大きな影響があるため、電源構造の最適化は、半導体レイアウト設計において重要な要素の一つになっている。ただし、現状では、複雑な電源構造のため解析が難しく最適な電源幅を設定する事は困難である。
【００２５】
３．平坦化・占有率
半導体製造プロセスでは、CMP(Chemical and Mechanical Polishing)による平坦化処理がなされる。特にCu・低誘電率層間膜プロセスでは、図７に示すように、dishing等の問題が顕著になってきている。本課題においては、メタルの疎密に起因する要素が多いのでダミーメタル等の生成を行い、マスクパターンをなるべく一様にするといった措置の必要性が出てきている。
【００２６】
４．電源構造の複雑化
多層メタル化がますます進んでおり、この多層メタルの利点を生かすような電源構造を構成する事により電源ラインはノイズ、IR-DROP等に強いものとなるが、そのための構成は極めて複雑になり、従来手法では実現不可能であったり、工数が大幅に増加した。
【００２７】
５．微細化プロセス
この微細化プロセスにおいては、製造過程の処理が複雑化、大規模化し、製造に多大な時間を要する。
【００２８】
本発明は、上述した課題を解決するためになされたものであり、簡単な手法で効率よくかつ容易に高集積化、多層メタル化を可能にする半導体集積回路のレイアウト設計方法を提供することを目的とする。
【００２９】
【課題を解決するための手段】
上記課題を解決するために本発明は、半導体集積回路のレイアウト設計方法を提供する。そのレイアウト設計方法では、レイアウト設計に用いられるレイアウトライブラリにおいて、機能を備えるセル以外に、セル間を埋める役割をするフィラーセルを少なくとも２種以上含む。第１のフィラーセルは、上層メタルと、その上層メタルと接続関係を持たない、パワー・レールおよびグラウンド・レールからなる下層メタルを備える。第２のフィラーセルは、上層メタルと、パワー・レールおよびグラウンド・レールからなる下層メタルを備え、その上層メタルと下層メタルが同電位に短絡接続された構造を備える。上記の少なくとも２種以上のフィラーセルは最下層から任意の階層のレイヤまでを互いに同一形状とし、上層メタルはフィラーセルを配置した際に隣接するフィラーセルの上層メタルと接続されて電源配線となるメタル平面層を構成する。レイアウト設計フローは、レイアウトライブラリの情報に基づき機能を備えるセルを配置するステップと、第１のフィラーセルを配置するステップと、機能を備えるセルに対して信号配線を行うステップと、完了した信号配線から所定の距離を隔てた領域をフィラーセル置換可能領域とし、そうでない領域をフィラーセル置換禁止領域として検出するステップと、フィラーセル置換可能領域において、上記第１のフィラーセルを上記第２のフィラーセルに選択的に置き換えるステップと、を少なくとも有する。
【００３０】
【発明の実施の形態】
以下、本発明の具体的な説明を行うが、説明の便宜上、８層構造とする。ただし、本発明はこれに限定するものではない。本発明によるフィラーセルの代表的な例を図８、図９および図１０に示す。図８が基本タイプのフィラーセル（第１のフィラーセル）１で、図９および図１０が置換タイプのフィラーセル（第２のフィラーセル）２、３である。実際の使用方法に関しては後述する事とし、それらの構造の説明を行う。
【００３１】
まず、図８の基本タイプのフィラーセル（第１のフィラーセル）１１は、メタル１(層１のメタル)および、これ以下の(基板中の)層の形状に関しては、図３で示したフィラーセルと全く同じ構造で層１のメタルは、Power RailおよびGround Railからなるが、断面図(下図)に示されるように、Power RailおよびGround Railの上に、メタル７(層７のメタル)とメタル８(層８のメタル)が形成されている。但し、これら上層のメタルは層１のメタルと接続されていない。層２〜層６にはメタルは存在しない。
【００３２】
一方、図９の置換タイプ１のフィラーセル（第２のフィラーセル）１２は、図８の基本タイプと同じようにメタル１、メタル７およびメタル８を備えるが、メタル８はVIAを通じてメタル１のGround Railに接続される。また、図１０の置換タイプ２のフィラーセル（第２のフィラーセル）１３は、メタル１のPower Railはメタル７に接続され、メタル８は、基本タイプ同様どこにも接続されない独立したメタルとなる。図８〜図１０の各フィラーセル自体は直方形状であるが、層７および層８上のメタル７およびメタル８は、太字文字”Ｉ”に似たパターンとなっている。図９のフィラーセル１２がGround用の置換セルで、図１０のフィラーセル１３がPower用の置換セルとなる。
【００３３】
図１１に、基本タイプのフィラーセル１１を配置したときの層７および層８上のメタル面の平面図を示す。図のようにメタル７面およびメタル８面は、それぞれ図８のメタル７およびメタル８で全面覆われている。また、本実施形態では、“Ｉ”字形状のメタルを配置したので各メタル面に方形状のメタル欠落部１４が生じるが、これは、平坦化のため半導体製造プロセスにより指定されたルールを満たすように調整するものである。半導体プロセスにおいて制約がなければないほうが望ましく、フィラーセル上の上層メタル形状をかえる事で容易に実現できる。また、基本タイプのフィラーセルのみでなく、機能スタンダードセル内にも同様にメタル７とメタル８を備えれば、同じ形状を持つ事が出来る。
【００３４】
図１２に本発明によるレイアウトの実施形態を示す。この図１２では、IOセル１５の内側で、スタンダードセル領域１６およびマクロセル１７の外側に位置するチャネル領域１８に、図８で示した基本タイプのフィラーセル１１を配置している。これにより、チャネル領域１８は、図１１で示したようなメタル７平面層およびメタル８平面による上層配線が一様に配線される事となる。ただし、この時点では、メタル７平面、メタル８平面は、層１の配線(Power Rail/Ground Rail)とまだ接続関係がない。前記基本タイプのフィラーセル１１が、図９および図１０の置換タイプのフィラーセル１２、１３と置き換えられる事で、上層のメタルと下層のメタルとの接続が形成される。
【００３５】
図１３に本発明に基づくレイアウト設計フロー例を示す。Ｓ１〜Ｓ３は、先述した従来の配置配線レイアウトフロー(図１)のＳ２１〜Ｓ２３と同様である。Ｓ４では、Ｓ４にて配置のセル領域以外の領域(チャネル領域)に、基本タイプのフィラーセルを配置する。この時、フィラーセルを配置するか否かの領域は、設計者が決定し、必ずしも、すべての空き領域にフィラーセルを配置するものでない。
【００３６】
Ｓ４のステップでフィラーセルが配置されると、上層メタルが図１１に示すような構造となるのは、先に示した通りである。Ｓ５ではこのフィラーセルと、IO・マクロセルとの接続のために、I0セルの電源ピンとマクロセルの電源ピンを、基本タイプのフィラーセルの電源もしくは電源配線に接続する。一方、フィラーセルはスタンダードセルと同等の高さであるため、スタンダードセル領域の周囲に配置したフィラーセルは、その配置によって自動的にフィラーセルとスタンダードセルとの間で電源配線がなされるようになる。Ｓ６では、従来フローと同じく、信号配線を施す。
【００３７】
Ｓ７では、Ｓ６にて完了した信号配線から任意の距離(この値はユーザーが指定できる)離れたところのフィラーセル置換可能領域を検出する。図１４の上図は、チャネル領域１８内にて、VIA１９を用いて、異なる層に形成した信号配線２０を相互接続していることを示している。図１４の下図に示すように、信号配線２０から一定の距離以上隔たった領域がフィラーセル置換可能領域２１となり、そうでない領域がフィラーセル置換禁止領域２２となる。具体的に説明すると、図中信号配線を任意の値Xumオーバーサイズし、全フィラーセル領域からそれにタッチするフィラーセルの領域を除く。
【００３８】
Ｓ８では、Ｓ７で検出したフイラーセル置換可能領域に対し、図９、図１０で示したような本発明の置換タイプのフイラーセルを前記領域のフィラーセルと置き換える。この時の置き換え割合に関しても設計者側で指定する。対象品種により、Power重視であれば、図１０のメタル１(Power Rail)がメタル７に接続された図１０の置換タイプ２のフィラーセルを、また、Ground重視であれば、メタル１(Ground Rail)がメタル８に接続された図９の置換タイプ１のフィラーセルの割合を増やすと良い。配置場所に関しては、Power、Groundを均等に強化したい場合、好ましくは、同一タイプのフィラーセルを過度に集中配置せず、適度にまとめて配置するのがよい。
【００３９】
Ｓ８でのフィラーセル置き換えが完了すれば、このフィラーセル置換による影響を確認するため、Ｓ９で、タイミング解析(各デバイスが設計通りのタイミングで動作しているかのテスト)を行う。この時、エラーがあれば、エラー結果から、Ｓ７のフィラーセル置換領域検出の禁止領域条件を変更し、もう一度フィラーセル置き換えを行い、再タイミング解析にてチェックする。
【００４０】
タイミング解析が０Ｋとなれば、Ｓ１０で電力解析(各ポイントでIR-DROPが規定以内にあるかのテスト)を行う。このステップでエラーが出る場合は、まず、エラー箇所のフィラーセルを置き換える。この時、フィラーセルは、フィラーセル置換禁止領域に入るが、信号線とシュートしたりDRC違反する場合、信号線の方を再度修正する。修正が終われば、Ｓ９のタイミング解析に戻る。タイミング解析および電力解析がＯＫとなれば、従来設計でも説明したDRCエラーの除去・データ変換等の後処理を行いレイアウト生成を完了する。
【００４１】
図１５は、図８、図９および図１０のフィラーセルに対して搭載されるゲート容量２３の構成図(左図)とその回路図(右図)である。POLYゲート下の酸化膜が絶縁体であることから、ゲート・拡散間で容量２３を形成している。本ゲート容量は、本発明のいかなるパターンのフィラーセルに対して搭載可能である。レイアウトライブラリには、各々のフィラーセルのゲート容量を搭載・未搭載の両種を備えるのが望ましい。ゲート容量の形状が同じであれば、搭載・未搭載のレイアウト形状にて異なるのはメタル層１より後の工程となり、半導体製造の工数削減にもつながる。例えば、ゲート容量を未搭載のフィラーセルを配置したレイアウトで半導体製造工程をスタートする。その後、前記ゲート容量を未搭載のフィラーセルを、ゲート容量を搭載したフィラーセルに置換する事で、半導体製造構造を進めながらレイアウト設計を行うことができる。
【００４２】
表１に、本発明によるフィラーセル種のパターン例を示す。
【表１】

【００４３】
図１６に表１のパターン１およびパターン２の例を示す。図８、図９、図１０に示したフィラーセルがパターン１であり、パターン２は、Power配線として二つのメタルを備える。パターン２のフィラーセルは、上層メタル同様のメタル２層も、配置した際に、隣のセルと接続されるような形状を備える。パターン３〜パターン６の断面図も同じような形状をとるので本説明からは割愛する。このようなフィラーセルは、配線層に対し、自由に選択配置する事が出来る。また、配線の形状に関しては決まりはなく、隣接するセルに配置状態で接続される事が望ましいが、わざと配線スペースを与え、信号配線トラック(信号配線の通る経路)を備えてもよい。
【００４４】
パターンの形態によっては、信号線を上下または左右で挟む構成で電源配線できるため、信号配線を安定電位の配線でシールドする事ができ、配線のクロストークを軽減する事が出来る。例えば、パターン６のフィラーセルを用いれば、メタル４がその役割を果たす。また、電源配線をPower・Groundで交互の層で構成したパターンとする事により、これによるメタル間容量が電源ノイズ低減に寄与する。信号配線として使用されないメタル層を主に電源配線に使用するようにすれば、配線層に合わせて、効率の良い電源構造を実現する事が出来る。
【００４５】
前記説明の様々な形態を持つフィラーセルを用いた実施例を図１７に示す。例えば、マクロセル・スタンダードセル間、またはマクロセル・マクロセル間の信号配線にメタル３層からメタル４層を用いる場合は、その領域に例えばパターン２を用いる。一方、IOセル・マクロセル間または、I0セル・スタンダードセル間の配線にメタル５層からメタル６層を用いる場合は、その領域で例えばパターン４のフィラーセルを用いる。
【００４６】
また、別の実施例を図１８、図１９に示す。図１８はスタンダードセル直上に、図１９はマクロセル直上に、本発明のフィラーセルを配置した図である。スタンダードセルは、下層メタルが本発明のフィラーセルと同等の形状を持つので、重複配置すると上層メタルと下層メタルは接続される事となる。またマクロセルも、重複配置を考慮し、電源構造を構築しておく事で本発明フィラーセルを重複配置する事が可能になる。
【００４７】
【発明の効果】
請求項１の発明によれば、以下のような効果が得られる。
配線コストの低減：本発明によるフィラーセルを用いたレイアウト設計では、電源配線フローを、信号配線を施す前に完全には行わず、上層メタル電源配線と下層メタル電源配線の接続を信号配線後に行うので、信号線のコストにあまり影響を与えず、効率の良い電源配線を行う事が可能である。
【００４８】
電源ノイズ/電圧降下の軽減：上層メタルを効率良く用いたり、バイパスコンデンサを配置する事により、電源ノイズ/電圧降下の悪影響を防止する事が可能である。電源配線を例えば、Power・Groundで交互の層で配置する事により、このメタル間容量も電源ノイズ低減の役割も果たす。
【００４９】
平坦化・占有率を改善：フィラーセルの層に一様なメタルを形成したため、近年のVDSM(Very Deep Sub Micron)等で課題となる平坦化・占有率の問題を解消する事が出来る。また、フィラーセルの配置状態で、デザインルールを満たす形状を実現できる。
【００５０】
複雑な電源構造に対応：フィラーセルを用いて電源配線を行うので、複雑な電源配線を容易に実現する事が可能。工程数も従来のフローに組み込めるので多大な増大なく、効率の良い電源配線工程を実現できる。
【００５１】
その他１：フィラーセルは信号線を上下で挟む構成で電源配線されるため、信号配線を安定電位の配線でシールドする事ができ、配線のクロストークを軽減する事が出来る。
【００５２】
その他２：少なくとも２種のフィラーセルで、任意の階層(工程)までのレイヤを互いに同一形状としたので、配置するフィラー種が未定であっても、任意の階層より下のマスク形状が確定しているため、半導体製造に着手可能である。例えば、製造工程では、メタルより下階層の製造を完了するまで時間がかかるので、その時間を利用して、置換タイプフィラーセルとおきかえる作業を行う事で、半導体集積回路製造の工期を短縮する事が可能である。
【００５３】
請求項２の発明によれば、少なくとも１種のフィラーセルを、スタンダードセル領域やマクロセルの周囲にあるチャネル領域に配置することにより、多層メタル構造の電源配線を効率よく構築する事が可能となる。
【００５４】
請求項３の発明によれば、フィラーセル自身に、バイパスコンデンサを選択的に形成し、また、上層のメタルを効率良く用いることにより、電源ノイズ/電圧降下の悪影響を防止する事が可能となる。
【００５５】
請求項４の発明によれば、配置対象となる領域において、その領域で信号配線として使用されないメタル層を主に電源配線に使用するようにしたフィラーセルを選択的に配置することにより、配線層に合わせて、効率の良い電源構造を実現する事が出来る。
【図面の簡単な説明】
【図１】従来のレイアウト設計の手順を示したフローチャート
【図２】スタンダードセルの構成パターンおよびその回路図
【図３】従来のフィラーセルの構成パターン
【図４】チップレイアウトを示した図
【図５】チップに電源配線等を施した図
【図６】図５の部分拡大図とその断面図
【図７】 Cu・低誘電率層間膜プロセスを行った時の層断面を示した図
【図８】本発明による基本タイプのフィラーセルの斜視図およびその断面図
【図９】本発明による置換タイプ１のフィラーセルの斜視図およびその断面図
【図１０】本発明による置換タイプ２のフィラーセルの斜視図およびその断面図
【図１１】図９のフィラーセルを配置した時の層７および層８上のメタル面を示した図
【図１２】本発明によるフィラーセルを配置したチップの平面図
【図１３】本発明に基づくレイアウト設計の手順を示したフローチャート
【図１４】信号配線を有するチャネル領域を示した図およびそのチャネル領域に対するフィラーセルの配置個所を示した図
【図１５】本発明によるフィラーセルに対して選択的に搭載されるゲート容量の構成図(左図)とその回路図(右図)
【図１６】本発明によるフィラーセルに対するパターン例を示した図
【図１７】種々のパターンによるフィラーセルの配置例を示した図
【図１８】スタンダードセルの直上にフィラーセルを配置した図
【図１９】マクロセルの直上にフィラーセルを配置した図
【符号の説明】
１１基本タイプのフィラーセル（第１のフィラーセル）
１２置換タイプ１のフィラーセル（第２のフィラーセル）
１３置換タイプ２のフィラーセル（第２のフィラーセル）
１４メタル欠落部
１５ IOセル
１６スタンダードセル領域
１７マクロセル
１８チャネル領域
VIA ビア
２０信号配線
２１フィラーセル置換領域
２２フィラーセル置換禁止領域
２３ゲート容量

Claims

半導体集積回路のレイアウト設計方法であって、
レイアウト設計に用いられるレイアウトライブラリにおいて、機能を備えるセル以外に、セル間を埋める役割をするフィラーセルを少なくとも２種以上含み、第１のフィラーセルは、上層メタルと、前記上層メタルと接続関係を持たない、パワー・レールおよびグラウンド・レールからなる下層メタルを備え、また、第２のフィラーセルは、上層メタルと、パワー・レールおよびグラウンド・レールからなる下層メタルを備え、その上層メタルと下層メタルが同電位に短絡接続された構造を備え、上記少なくとも２種以上のフィラーセルは最下層から任意の階層のレイヤまでを互いに同一形状とし、上記上層メタルはフィラーセルを配置した際に隣接するフィラーセルの上層メタルと接続されて電源配線となるメタル平面層を構成し、
レイアウト設計フローは、
上記レイアウトライブラリの情報に基づき機能を備えるセルを配置するステップと、
上記第１のフィラーセルを配置するステップと、
機能を備えるセルに対して信号配線を行うステップと、
完了した信号配線から所定の距離を隔てた領域をフィラーセル置換可能領域とし、そうでない領域をフィラーセル置換禁止領域として検出するステップと、
上記フィラーセル置換可能領域において、上記第１のフィラーセルを上記第２のフィラーセルに選択的に置き換えるステップと、
を少なくとも有する、レイアウト設計方法。
上記第１のフィラーセルを配置するステップは、
上記第１のフィラーセルを、スタンダードセル領域もしくはマクロセルの空き領域に配置することを特徴とする請求項１に記載のレイアウト設計方法。
上記フィラーセルの少なくとも一つがバイパスコンデンサを含む事を特徴とする請求項１又は２に記載のレイアウト設計方法。
上記フィラーセルはその配置対象となる領域において、前記領域で信号配線として使用されないメタル層を電源配線とするフィラーセルを選択的に配置する請求項１〜３のいずれかに記載のレイアウト設計方法。