JP4284202B2 - 面積率／占有率検証プログラム及びパターン生成プログラム - Google Patents

Description

本発明は、半導体装置のプロセス条件に応じた高精度のパターン形成及び表面の平坦化を可能とする半導体装置用パターンの生成を行なうための検証方法に関するものである。

半導体装置、特に高集積化半導体装置（ＬＳＩ）は電気機器に欠かせないキーデバイスとなっている。それに伴って、ＬＳＩの微細化及び高集積化は進む一方であり、微細且つ複雑なパターン形成を行なう必要性が高まっている。このような状況の中で、設計通りのパターン形成を行なうためのプロセス条件に対する制約も多くなる一方である。

例えば配線パターンの形成に際しては、多結晶シリコン層、アルミニウム層又は金属シリサイド層等の導電性膜を形成した後、フォトリソグラフィにより所望のマスクパターンを形成し、その後、このマスクパターンを用いてエッチングを行なうことにより、配線パターンの形成がなされる。

エッチング工程においては、マスクパターンから露出する導電性膜が選択的に除去されるが、このとき、エッチング工程の諸条件を最適化したとしても、マスクパターンの密度（パターン面積率）又はマスクパターンの周辺長のばらつきに起因してエッチング速度にもばらつきが生じてしまう。このため、パターン面積率又はパターンピッチによってエッチング精度が異なり、その結果、マスクパターン領域が大き過ぎても小さ過ぎてもエッチング精度が低下してしまうという問題があった。

また、拡散層の形成についても同様の問題があり、拡散層形成のためのイオン注入領域が狭小すぎる場合には、該領域にイオンの集中が生じて所望の拡散プロファイルを得ることができないという問題があった。

ところで、基板表面の平坦化のためにＣＭＰ（Chemical Mechanical Polishing ）という方法が提案されている。この方法は、例えば塗布法又はＣＶＤ（Chemical Vapor Deposition ）法等によって基板表面に絶縁膜を形成した後、機械的に研磨しながら化学的にエッチングを行なうことにより、基板表面の平坦化を図るものである。しかしながら、例えばアルミ配線からなる下層の配線層のパターン密度が小さい場合、つまり所定の面積以上に亘ってパターンのない領域が存在する場合、該配線層上に絶縁膜を厚く形成しても該絶縁膜を平坦化することはできない。その結果、該絶縁膜に対してＣＭＰを行なっても配線パターンのない領域に凹部が生じ、以降の工程でも該凹部はへこんだ状態のままとなる。

このように、半導体装置における、あるレーヤ（層）のレイアウトパターンに偏りがある場合には、当該層については十分なパターン精度を得ることができないのみならず、当該層よりも上層のパターン精度にも影響が生じてしまうので、プロセス精度を十分に得ることができないという問題があった。

以上に述べたような問題を解決するためには、プロセス条件に基づいて得られる当該層の面積率（又は当該層を区画する複数のチェックウィンドウ（データウィンドウ）のそれぞれにおけるパターン面積率（以下、チップ全体を対象とするパターン面積率と区別してパターン占有率と称する））の検証及び調整を効率よく行なうことが必要となる。

パターン面積率又はパターン占有率が目標値を達成できるようにするためのパターン配置方法として、例えばパターン占有率が目標値を満たすように、各チェックウィンドウの空き領域（配線パターンや素子パターン等のパターンが形成されていない領域）にダミーパターンを、そのピッチやその形状を変化させながら配置する手法が提案されている（例えば特許文献１）。

また、空き領域に配置するダミーパターンを決定するために、チェックウィンドウ内の素子パターン等の面積を算出し、該算出された面積に基づいて、残りの空き領域に配置するダミーパターンの形状を決定する計算手法及びパターン配置手法が提案されている（例えば特許文献２）。
特開２００２−９１６１号公報 特開２００１−２３７３２３号公報

しかしながら、前述の従来の方法においては、ＣＡＤ（computer-aided design ）等によりパターン及びダミーパターンが配置されたチップに対して、パターン面積率及び（又は）パターン占有率（以下、面積率／占有率と称する）のチェックを行なうことを前提としている。すなわち、いずれの従来の方法においても、ある条件で発生させた様々なダミーパターンを配置しても面積率／占有率が目標値を達成できない場合、発生条件を変えたダミーパターンの生成及び配置並びにそれに伴う面積率／占有率検証を複数回行なうことが必要となる。従って、ダミーパターン生成のループ処理の後にレイアウト修正を行なうこととなるため、多大な処理時間を要するようになり、その結果、非常に設計効率が悪くなるという問題があった。

また、いずれの従来の方法においても、チェックウィンドウ内のパターン占有率の検証はフラットで行なわれているので、微細化に伴う集積度の増加及びチェックウィンドウの細分化に起因して処理時間が増大する一方である。すなわち、チェックウィンドウ内にブラックボックスが全く存在しない状態でのみ、言い換えると、チェックウィンドウ内に全てのパターンが配置された状態でのみ、パターン占有率の検証が可能となるため、階層的な処理等によって処理時間を短縮させることができない。

さらに、ダミーパターン生成を行なってからフラットで面積率／占有率検証を行なう従来の方法では、面積率／占有率が目標値を達成できない場合（面積率／占有率が未達であった場合）における後戻り工数が非常に大きくなるので、設計効率が極めて悪くなる。また、これらの従来の方法では、レイアウト作業を一旦完全に終えてからダミーパターン生成を行なう結果、面積率／占有率が目標値を満たすためのレイアウト修正が完全に不可能になってしまう場合もある。

本発明は、前記の課題に鑑みてなされたものであって、高速で且つ信頼度の高い面積率／占有率を検証する方法、及び該方法を利用してダミーパターンを生成するパターン生成方法を提供することを目的とする。

前記の目的を達成するために、本願発明者らは、ＣＡＤ等によりコンピュータ上でダミーパターンを実際に配置することなく、仮想的なダミーパターンを用いて面積率／占有率検証を行なう方法と、面積率／占有率検証を階層的な処理によって実施できるようにするためのライブラリ作成方法とを着想するに至った。

具体的には、本発明に係る面積率／占有率検証方法は、半導体集積回路装置（チップ）又はインスタンスの空き領域に、プロセス条件によって決まる最も標準的なダミーパターン（以下、デフォルトダミーパターンと称する）が配置されていると仮定して、チップのパターン面積率又は各チェックウィンドウにおけるパターン占有率の検証を行ない、それによって、ダミーパターンを発生させることにより面積率／占有率が目標値を達成できるかどうかを検証する。

ここで、本願において、インスタンスとは、スタンダードセル、アナログブロック及びメモリー等の全ての半導体素子を意味する。また、パターンの仮想配置とは、ＣＡＤ等によるコンピュータ上でのパターン配置を省略することを意味する。すなわち、本発明の面積率／占有率検証方法では、コンピュータ上でダミーパターンの配置を行なって面積率等のチェックを行なうのではなく、ダミーパターンの配置は行なわずに、面積率等の計算において単にデフォルトダミーパターン等の存在（形状又は面積等）を考慮するのみである。従来技術において、ＣＡＤ（例えばＰｌａｃｅ＆Ｒｏｕｔｉｎｇツール（以下、Ｐ＆Ｒツールと称する））等によるダミーパターンの配置（詳しくは配置・検証・再配置・再検証・・・の繰り返し）に多大な時間を要していたことに比べて、本発明の面積率／占有率検証方法によれば、前記の繰り返し（後戻り）作業が不要になるので、面積率／占有率検証に要する時間を大幅に短縮することができる。

尚、本発明の面積率／占有率検証方法において、デフォルトダミーパターンの仮想配置によって面積率／占有率の目標値を達成できない場合、プロセスルールを遵守する範囲で面積率／占有率の目標値を達成できるようにダミーパターンの生成仕様を変更し、該変更後のダミーパターンを仮想的に配置し直して面積率／占有率の再検証を行なうことが好ましい。このとき、いかなるダミーパターンを仮想的に配置したとしても面積率／占有率の目標値を達成できなかった場合、未達箇所の情報を出力した上で新たなチェックウィンドウによる検証に移行するか、又はレイアウト修正を早急に行えるように検証処理を中断するかを選択できることが好ましい。

また、前記の目的を達成するための本発明に係る他の面積率／占有率検証方法は、パターン面積率又はパターン占有率の検証を行なう前に、半導体集積回路装置の各層における各インスタンスの面積率を予めライブラリ情報として求めておき、該ライブラリ情報をパターン面積率又はパターン占有率の検証に用いる。このとき、各インスタンスの面積率はその内部全体に亘って均一な値を持つと仮定すれば、面積率／占有率の検証において面積率／占有率を算出する際に、該ライブラリ情報を使用することにより階層的な処理（インスタンスについての処理／チェックウィンドウについての処理／チップについての処理）を行なうことが可能になるので、検証処理を短時間で行なうことができる。また、各インスタンスが分割されてなる複数のエリアのそれぞれの各層（レイヤ）での面積率を求めて、ライブラリ情報として再登録することにより、面積率／占有率の算出処理をより高精度で行なうことができる。さらに、各インスタンスにおけるチェックウィンドウの幅と同等の幅を持つ周縁部の各層での面積率をライブラリ情報として求めておくことにより、精度を維持しながら面積率／占有率の算出処理を高速で行なうことができる。

また、本発明に係る他の面積率／占有率検証方法においては、各インスタンスのおおよその面積率が分かっていれば、ライブラリ情報を用いることにより、レイアウトが完成していなくても面積率／占有率の検証を行なうことが可能である。例えばアナログブロックのレイアウトが完成していないとしても、アナログブロックのおおよその面積率をライブラリ情報として登録しておけば、面積率／占有率の検証を行なうことができる。すなわち、レイアウトの完成を待たずして、ダミーパターンを用いた面積率／占有率の調整を行なうことができる。

さらに、本発明に係るパターン生成方法は、前記のいずれかの面積率／占有率検証方法の結果に基づき、パターン面積率又はパターン占有率の目標値を達成できるダミーパターンを、半導体集積回路装置の空き領域又は各インスタンス内の空き領域に実際に配置する。このとき、ダミーパターンに代えて、実使用時に半導体集積回路装置の回路動作に関与しないスタンダードセル型のセルを配置してもよい。

本発明によれば、仮想的にダミーパターンを配置することにより、また、チップの各層における各インスタンスの面積率をライブラリ情報として用いた階層処理を行なうことにより、ダミーパターンを配置する前に、プロセスで規定された面積率又は占有率の目標値を達成できるかどうかを、高速且つ高精度に判断することができる。従って、実際には１回だけダミーパターンを発生させるだけで、面積率又は占有率の目標値が達成された半導体装置のレイアウトを自動的に得ることができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る面積率／占有率検証方法について、図面を参照しながら説明する。

図１は、本実施形態の面積率／占有率検証方法の対象となる半導体集積回路装置（チップ）の一般的なレイアウトを示す。図１に示すように、チップ１０は、スタンダードセル領域１１と、ＳＲＡＭ（static random access memory ）又はＤＲＡＭ（dynamic random access memory）等のブロック領域１２との組み合わせから構成されている。また、チップ１０上におけるスタンダードセル領域１１及びブロック領域１２（ブロックＡ）が配置されていない領域には空き領域１３が存在している。また、本実施形態では、スタンダードセル領域１１は、例えば第１のインスタンス１４（インスタンスＡ）、第２のインスタンス１５（インスタンスＢ）、第３のインスタンス１６（インスタンスＣ）及び第４のインスタンス１７（インスタンスＤ）から構成されている。

図２は、図１に示すレイアウトに対して面積率／占有率検証を行なうために設定されたチェックウィンドウを示している。図２に示すように、パターン占有率検証を行なうためのチェックウィンドウ２１は、スタンダードセル領域１１及び空き領域１３のそれぞれにかかるように設定される場合が多い。

図３は、図２に示すチェックウィンドウ内に配置されたダミーパターンを示している。図３に示すように、チェックウィンドウ２１内における空き領域１３に、例えばプロセス条件により規定されるダミーパターン３１が各層（レイヤ）毎に配置されている。但し、本実施形態の特徴として、ＣＡＤ等によるコンピュータ上でのダミーパターンの配置は行なわずに、あくまで図３に示すようにダミーパターンが配置されていることを仮定して、占有率等を計算して面積率／占有率の検証を行なう。以下、具体的に説明する。

図４は、第１の実施形態に係る面積率／占有率検証方法のフローチャートである。

まず、ステップＳ１０１において、デザインルール４１及びレイアウトデータ（ダミーパターンの無い半導体装置のレイアウトデータ）４２に基づいて、プロセス条件により規定される標準的なダミーパターン、例えば図３に示すような矩形状のダミーパターン３１のみを発生させることが許されると判断した場合、このダミーパターン３１がチェックウィンドウ２１内における空き領域１３に配置されたと仮定する。すなわち、コンピュータ上でダミーパターン３１の配置を行なうことなく、後述のステップＳ１０２でのパターン占有率計算においてのみ、所定の形状及び面積を持つダミーパターン３１の存在を考慮する。

次に、ステップＳ１０２において、チェックウィンドウ２１内における各層のパターン占有率を計算した後、ステップＳ１０３において、該チェックウィンドウ２１内でパターン占有率が目標値を達成できているかどうかを検証する。検証の結果、パターン占有率が目標値を達成できていると判断された場合には、ステップＳ１０４において、チェックウィンドウ２１による処理を終了すると共に次のチェックウィンドウによる処理に移行する。また、検証の結果、パターン占有率が目標値を達成できていない（占有率未達）と判断された場合には、ステップＳ１０５において、エラー情報（チェックウィンドウ２１におけるパターン占有率が目標値を達成できていないという未達成情報）を記録又は出力して次のチェックウィンドウによる処理に移行するか、又は面積率／占有率検証処理を中断する。

尚、ステップＳ１０１〜Ｓ１０５の処理を全てのチェックウィンドウ（データウィンドウ）について行なうことにより、各チェックウィンドウにおけるパターン占有率の目標達成状況の是非が分かると同時に、全データウィンドウのパターン占有率の情報（面積情報）に基づいてチップ全体での各層のパターン面積率の算出及び該面積率の目標達成状況の是非の判断を行なうことが可能になる。

第１の実施形態によると、コンピュータ上でダミーパターンの配置を行なって面積率等のチェックを行なうのではなく、ダミーパターンの配置は行なわずに、面積率等の計算において単にダミーパターンの存在を考慮するのみである。従来技術においては、ＣＡＤ等によるダミーパターンの配置（詳しくは配置・検証・再配置・再検証・・・の繰り返し）に多大な時間を要していたが、本実施形態によれば、前記の繰り返し（後戻り）作業が不要になるので、面積率／占有率検証に要する時間を大幅に短縮することができる。

尚、第１の実施形態において、ステップＳ１０１〜Ｓ１０５の処理は、例えばＣＰＵ等の演算手段及びメモリ等の記憶手段等を備えたコンピュターを該各処理を実施する手段として機能させるプログラムによって行なわれる。

また、第１の実施形態において、ダミーパターン３１をチップ１０の空き領域１３に仮想配置したが、これに代えて、ダミーパターン３１をインスタンス内の空き領域に仮想配置してもよい。

また、第１の実施形態において、ステップＳ１０３で占有率未達と判断された場合には、前述のように、ステップＳ１０５でエラー情報を出力すると共に占有率検証を全チェックウィンドウについて行ない、その後、レイアウト修正を行なってもよい。或いは、ステップＳ１０３で占有率未達と判断された時点で面積率／占有率検証処理を中断してもよい。また、検証続行又は検証中断のいずれを選択するかは、設計対象の半導体装置によって適宜判断すればよい。

また、第１の実施形態において、デザインルール４１等に基づいて矩形状のダミーパターンが仮想的に配置される場合を想定したが、プロセス又は層等によっては矩形パターン以外のダミーパターンの仮想的な配置が許されることは言うまでもない。

また、第１の実施形態において、チェックウィンドウを用いることなく、ダミーパターンの仮想配置に基づいてチップ全体のパターン面積率の検証を直接行なってもよい。

（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る面積率／占有率検証方法について、図面を参照しながら説明する。

本変形例が第１の実施形態と異なっている点は、ステップＳ１０３において、チェックウィンドウ２１内でパターン占有率が目標値を達成できているかどうかを検証した結果、パターン占有率が目標値を達成できていない（占有率未達）と判断された場合には、デザインルール（プロセスルール）の許す範囲においてダミーパターン３１の生成仕様を変更し、該変更後のダミーパターン３１がチェックウィンドウ２１内における空き領域１３に配置されると仮定して、面積率／占有率検証を行なうことである。以下、具体的に説明する。

図７は、第１の実施形態の変形例に係る面積率／占有率検証方法のフローチャートである。

まず、第１の実施形態と同様に、ステップＳ１０１において、デザインルール４１及びレイアウトデータ４２に基づいて、例えば図３に示すような矩形状のダミーパターン３１がチェックウィンドウ２１内における空き領域１３に配置されたと仮定する。

次に、第１の実施形態と同様に、ステップＳ１０２において、チェックウィンドウ２１内における各層のパターン占有率を計算した後、ステップＳ１０３において、該チェックウィンドウ２１内でパターン占有率が目標値を達成できているかどうかを検証する。

検証の結果、パターン占有率が目標値を達成できていると判断された場合には、ステップＳ１０４において、チェックウィンドウ２１による処理を終了すると共に次のチェックウィンドウによる処理に移行する。

一方、検証の結果、図３に示す矩形状のダミーパターン３１によってパターン占有率が目標値を達成できていない（占有率未達）と判断された場合には、当該占有率未達の層（未達層）について、ステップＳ１１１において、デザインルール４１の許す範囲においてダミーパターン３１の生成仕様を変更し、該変更後のダミーパターン３１がチェックウィンドウ２１内における空き領域１３に配置されると仮定する。具体的には、図５に示すように、矩形状のダミーパターン３１同士の間隔を変更（縮小又は拡大）したり、又は、図６に示すように、ダミーパターン３１の形状をデザインルール４１の許す範囲において変更する。

ダミーパターン３１の生成仕様を変更した後は、ステップＳ１１２において、チェックウィンドウ２１内における未達層のパターン占有率を計算し、その後、ステップＳ１１３において、該チェックウィンドウ２１内でパターン占有率が目標値を達成できているかどうかを検証する。

検証の結果、パターン占有率が目標値を達成できていると判断された場合には、ステップＳ１１４において、チェックウィンドウ２１による処理を終了する。

また、検証の結果、パターン占有率が目標値を達成できていない（占有率未達）と判断された場合には、具体的には、デザインルール４１の許す範囲においてダミーパターン３１の生成仕様を最大限変更したとしても占有率未達と判断された場合には、ステップＳ１１５において、エラー情報（チェックウィンドウ２１におけるパターン占有率が目標値を達成できていないという未達成情報）を記録又は出力して次のチェックウィンドウによる処理に移行するか、又は面積率／占有率検証処理を中断する。

本変形例によると、ダミーパターン３１の生成仕様を変更することによって、チェックウィンドウ２１内でパターン占有率の目標値をより確実に達成することができる。

尚、第１の実施形態及びその変形例において、各チェックウィンドウによる占有率検証時における目標占有率をチップ全体の面積率範囲の中央の値（例えばチップ全体の面積率が４０〜６０％の範囲である場合には５０％：以下、この値をセンター値と呼ぶ）と同等の値又はそれに近い値に設定しておくことによって、全てのチェックウィンドウによる占有率検証が終了した段階で、チップ全体の面積率の目標値も達成することが可能になる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る面積率／占有率検証方法について、図面を参照しながら説明する。

第２の実施形態の特徴は、チップのレイアウトを作成する前に、つまり第１の実施形態又はその変形例の面積率／占有率検証を行なう前に、各インスタンスの面積、及びチップの各層（レイヤ）における各インスタンスの面積率を予めライブラリ情報として求めておき、該ライブラリ情報を面積率／占有率検証に用いることである。ここで、インスタンスの面積率とは、インスタンスの占める面積に対する当該インスタンス内の配線パターン等が占める割合（％）を意味する。

図８は、図１に示すスタンダードセル領域１１を構成する第１のインスタンス１４（インスタンスＡ）、第２のインスタンス１５（インスタンスＢ）、第３のインスタンス１６（インスタンスＣ）及び第４のインスタンス１７（インスタンスＤ）と、ブロック領域１２（ブロックＡ）とについて求めた、本実施形態のライブラリ情報の一例を模式的に示す図である。尚、図８において、Ｍ１及びＭ２はそれぞれメタル配線層を意味している。また、本実施形態においては、後の面積率／占有率の算出処理における計算速度を考慮して、各層毎に各インスタンスの面積率はそのどの部分でも同一の値であるとする。

以下、図８に示すライブラリ情報８１を用いた、実際の面積率／占有率の計算方法（具体的にはパターン占有率の計算方法）について図９を参照しながら説明する。尚、図９において、図１に示す第１の実施形態と同一の構成要素については同一の符号を付すことにより説明を省略する。

図９に示すように、チェックウィンドウ９１内における各層のパターン占有率を計算する際に、予め求めておいたライブラリ情報８１から、チェックウィンドウ９１とオーバーラップする各インスタンス１４及び１６（インスタンスＡ及びＣ）の面積率及び面積を抽出する。

ここで、一例として、チェックウィンドウ９１は一辺が１０μｍの正方形ウィンドウ（面積１００μｍ² ）であり、チェックウィンドウ９１とインスタンス１４及び１６との重なり部分９２及び９３の面積はいずれも１８μｍ² であるとして、メタル配線層Ｍ１のパターン面積率（チェックウィンドウ９１内でのメタル配線層Ｍ１のパターン占有率）を求めると、
（Ｍ１のパターン占有率）＝（０．４５＋０．４）×（１８／１００）×１００
＝１５．３％
となる。

第２の実施形態によると、このような計算を各層毎に全ウィンドウについて行なうことにより、パターン占有率の検証及びチップ全体でのパターン面積率検証を階層的な処理（インスタンスについての処理／チェックウィンドウについての処理／チップについての処理）によって高速で行なうことが可能になる。

また、第２の実施形態によると、各インスタンスのおおよその面積率が分かっていれば、ライブラリ情報を用いることにより、レイアウトが完成していなくても面積率／占有率の検証を行なうことが可能である。例えばアナログブロックのレイアウトが完成していないとしても、アナログブロックのおおよその面積率をライブラリ情報として登録しておけば、面積率／占有率の検証を行なうことができる。すなわち、レイアウトの完成を待たずして、ダミーパターンを用いた面積率／占有率の調整を行なうことができる。

（第２の実施形態の変形例）
以下、本発明の第２の実施形態の変形例に係る面積率／占有率検証方法について、図面を参照しながら説明する。

本変形例が第２の実施形態と異なっている点は、より精度良く面積率／占有率検証を行うために、各インスタンスを分割して、分割した各エリアの面積とチップの各層における各エリアの面積率とをライブラリ情報として求めることである。

図１０は、図１に示すスタンダードセル領域１１を構成する第１のインスタンス１４（インスタンスＡ）、第２のインスタンス１５（インスタンスＢ）、第３のインスタンス１６（インスタンスＣ）及び第４のインスタンス１７（インスタンスＤ）と、ブロック領域１２（ブロックＡ）とについて求めた、本変形例のライブラリ情報の一例を模式的に示す図である。尚、図１０において、Ｍ１及びＭ２はそれぞれメタル配線層を意味している。

例えばインスタンス１４（インスタンスＡ）を２等分する場合、インスタンス１４を細分化（２等分）してなるエリア１０１（エリアＡ１）及びエリア１０２（エリアＡ２）のそれぞれについて面積と各層での面積率とを計算し、その結果をライブラリ情報１０３として登録する。

ライブラリ情報１０３を用いた、実際の面積率／占有率の計算方法は第２の実施形態と同様である。

本変形例は、ある層においてインスタンス内部に面積率の偏り（ばらつき）があるような場合に極めて有効である。すなわち、インスタンス１４（インスタンスＡ）の場合、メタル配線層Ｍ１での面積率は、インスタンス１４を分割しない場合（第２の実施形態の場合）では、その内部のどこでも４５％であるとしていたが、インスタンス１４を分割した場合（本変形例）では、エリア１０１（Ａ１）の面積率が５３％であり、エリア１０２（Ａ２）の面積率が３７％である。従って、仮にエリア１０１の全体がチェックウィンドウとオーバーラップする場合（且つエリア１０２の全体がチェックウィンドウとオーバーラップしない場合）、インスタンス１４を分割しない場合にはその面積率が４５％であるとしてパターン占有率等の計算が行なわれるのに対して、インスタンス１４を分割した場合にはエリア１０１の面積率が５３％であるとしてパターン占有率等の計算が行なわれる。すなわち、本変形例によると、パターン占有率等の計算をより高精度で行なうことができる。

尚、第２の実施形態及びその変形例において、ライブラリ情報の算出及び登録等の各処理は、例えばＣＰＵ等の演算手段及びメモリ等の記憶手段等を備えたコンピュターを該各処理を実施する手段として機能させるプログラムによって行なわれる。

（第３の実施形態）
以下、本発明の第３の実施形態に係る面積率／占有率検証方法について、図面を参照しながら説明する。

本実施形態は、第２の実施形態及びその変形例で説明した、ライブラリ情報を利用した階層処理を行なうものである。このとき、本実施形態では、図１１に示すように、各インスタンスの内部をブラックボックスとみなし、面積率／占有率の調整を、チップ１０におけるインスタンスの外側の空き領域１３（正確には空き領域１３のうちチェックウィンドウとオーバーラップする空き領域１１１）のみを用いて行なう。すなわち、空き領域１１１において第１の実施形態及びその変形例で説明したダミーパターンの仮想的な配置を行ない、前述のライブラリ情報を利用した面積率／占有率検証の階層処理を行なう。以下、具体的に説明する。

図１２は、第３の実施形態に係る面積率／占有率検証方法のフローチャートである。

まず、ステップＳ２０１において、レイアウトデータ（ダミーパターンの無い半導体装置のレイアウトデータ）１２１に基づいて、パターン占有率の検証に用いるチェックウィンドウ内部におけるインスタンスの外側の空き領域を抽出する。次に、ステップＳ２０２において、デザインルール１２２に従って、ステップＳ２０１で抽出された空き領域に、プロセス条件により規定される標準的なダミーパターンを仮想的に配置する。

次に、ステップＳ２０３において、ライブラリ情報１２３を用いて、チェックウィンドウ内における各層のパターン占有率を計算した後、ステップＳ２０４において、該チェックウィンドウ内でパターン占有率が目標値を達成できているかどうかを検証する。ステップＳ２０３のパターン占有率の計算において、第２の実施形態で説明したライブラリ情報１２３を用いることによって、処理時間が大幅に短縮することができる。

ステップＳ２０４の検証の結果、パターン占有率の目標値を達成できていると判断された場合には、ステップＳ２０５において、現在のチェックウィンドウによる処理を終了すると共に次のチェックウィンドウによる処理に移行する。

一方、検証の結果、パターン占有率の目標値を達成できていない（占有率未達）と判断された場合には、第１の実施形態の変形例と同様の処理を行なう。具体的には、当該占有率未達の層（未達層）について、ステップＳ２０６において、デザインルール１２２の許す範囲においてダミーパターンの生成仕様を変更し、該変更後のダミーパターンがチェックウィンドウ内における空き領域（インスタンスの外側）に配置されると仮定する。

続いて、ステップＳ２０７において、ライブラリ情報１２３を用いて、チェックウィンドウ内における未達層のパターン占有率を計算し、その後、ステップＳ２０８において、ダミーパターンの生成仕様の変更によって、該チェックウィンドウ内でパターン占有率の目標値を達成できているかどうかを検証する。ステップＳ２０７のパターン占有率の計算においても、第２の実施形態で説明したライブラリ情報１２３を用いることによって、高速処理を行なうことができる。

検証の結果、パターン占有率が目標値を達成できていると判断された場合には、ステップＳ２０９において、チェックウィンドウによる処理を終了する。

また、検証の結果、パターン占有率が目標値を達成できていない（占有率未達）と判断された場合には、具体的には、デザインルール１２２の許す範囲においてダミーパターンの生成仕様を最大限変更したとしても占有率未達と判断された場合には、ステップＳ２１０において、エラー情報（チェックウィンドウにおけるパターン占有率が目標値を達成できていないという未達成情報）を記録又は出力して次のチェックウィンドウによる処理に移行するか、又は面積率／占有率検証処理を中断する。

尚、ステップＳ２０１〜Ｓ２１０の処理を全てのチェックウィンドウ（データウィンドウ）について行なうことにより、各チェックウィンドウにおけるパターン占有率の目標達成状況の是非が分かると同時に、全データウィンドウのパターン占有率の情報（面積情報）に基づいてチップ全体での各層のパターン面積率の算出及び該面積率の目標達成状況の是非の判断を行なうことが可能になる。

ここで、一例として、図１３に示すチェックウィンドウ１３２内におけるメタル配線層Ｍ１の面積率（パターン占有率）の計算方法について説明する。尚、図１３に示すレイアウトは図９と同等のレイアウトであって、図８に示す第２の実施形態のライブラリ情報８１を用いるものとする。また、チェックウィンドウ１３２は一辺が１０μｍの正方形ウィンドウ（面積１００μｍ² ）であるとする。

メタル配線層Ｍ１についてチップ全体のパターン面積率の目標値が３０％から７０％までの範囲に設定されているとし、該目標値を前記のパターン占有率が達成できるかどうかを検証するものとする。ここで、チェックウィンドウ１３２内の空き領域（インスタンスの外側）を５０％埋めるようにダミーパターン１３１が仮想的に配置されるとすると、
（Ｍ１のパターン占有率）
＝（（０．４５＋０．４）×１８＋０．５×（１００−１８×２））／１００×１００
＝４７．３％
と計算できる。従って、このチェックウィンドウ１３２内では、空き領域の５０％埋めるダミーパターンの配置によってパターン占有率の目標値（３０〜７０％）を達成できることがわかる。すなわち、このチェックウィンドウ１３２内のメタル配線層Ｍ１には、前記の仮想配置されたダミーパターン１３１を実際に配置すればよい。或いは、全チェックウィンドウによる検証が終了するまでは、ダミーパターン１３１等の配置可能なダミーパターンの情報を各ウィンドウ毎に記録又は出力しておき、全チェックウィンドウによる検証が終了した時点で、各ウィンドウ毎に記録又は出力しておいた情報に基づいて、実際にダミーパターンの生成及び配置を行なってもよい。

ところで、アナログ領域等の巨大なインスタンスについては、その各層における面積率がインスタンス内の全領域で均一であるとは考えにくい。

例えば、図１４に示すチェックウィンドウ１４１が重なり面積２５μｍ² でブロック領域１２（ブロックＡ）とオーバーラップしている場合、チェックウィンドウ１４１内でのメタル配線層Ｍ１のパターン占有率は以下のように算出される。尚、図１４に示すレイアウトは図９と同等のレイアウトであって、以下の計算においては、図８に示す第２の実施形態のライブラリ情報８１を用いるものとする。また、チェックウィンドウ１４１は一辺が１０μｍの正方形ウィンドウ（面積１００μｍ² ）であるとする。

チェックウィンドウ１４１内の空き領域（インスタンスの外側）１４２を５０％埋めるようにダミーパターン１４３が仮想的に配置されるとすると、ライブラリ情報８１から抽出されたブロックＡの面積率（メタル配線層Ｍ１では４５％）等を用いて、
（Ｍ１のパターン占有率）
＝（０．４５×２５＋０．５０×（１００−２５））／１００×１００
＝４８．７５％
と計算できる。しかしながら、この計算結果は、メタル配線層Ｍ１でのブロックＡの面積率に偏り（ばらつき）がない場合のみに有効なものである。

より高精度な面積率／占有率の算出を行なうには、例えば図１０（第２の実施形態の変形例）に示すように、各インスタンスを分割して、分割した各エリアの面積とチップの各層における各エリアの面積率とをライブラリ情報として求めておけばよい。しかし、巨大なインスタンス（具体的にはブロックＡ）については、例えば図１５に示すように、ライブラリ情報として、該インスタンスにおけるチェックウィンドウの幅（例えば１０μｍ）と同等の幅を持つドーナツ状の周縁部（具体的にはブロックＡのうちの小ブロックＡ１、・・・、Ａ４、・・・等）についてチップ各層での詳細な面積率を求めておいてもよい。これは、本実施形態において、ダミーパターンを配置できる領域はインスタンスの外側の空き領域のみであり、該空き領域にチェックウィンドウがかからない場合には、言い換えると、チェックウィンドウがインスタンスのみにかかる場合には、ダミーパターンの仮想配置が行なわれないため、詳細な占有率検証（つまりダミーパターンによる占有率調整）を行なう必要がないからである。よって、ダミーパターン発生による占有率調整を行なえるチェックウィンドウ内の領域（インスタンスの場合であればチェックウィンドウの幅と同等の幅を持つ周縁部）についてのみ、その面積率を詳細に求めてライブラリ情報として利用することにより、占有率等の計算に要する時間を短縮できる。但し、チップ全体でのパターン面積率を高精度で求めたい場合には、空き領域にかからないチェックウィンドウ内のインスタンスについても細分化して面積率を求め、その結果をライブラリ化しておいてもよい。

図１４に示す場合、仮に、チェックウィンドウ１４１内におけるメタル配線層Ｍ１のパターン占有率の目標値が５０％以上であったとすると、ブロックＡの周縁部の面積率を詳細に求めなかった場合（ライブラリ情報を細分化しない場合）、メタル配線層Ｍ１のパターン占有率は４８．７５％であって目標値を達成できていない。それに対して、図１５に示すように、ブロックＡの周縁部の面積率を詳細に求めた場合、図１６に示すように、チェックウィンドウ１４１が重なり面積２５μｍ² でブロック領域１２（ブロックＡ）のうちの小ブロックＡ１とオーバーラップしていることを考慮して、チェックウィンドウ１４１内でのメタル配線層Ｍ１のパターン占有率は以下のように算出される。尚、図１６に示すレイアウトは図９と同等のレイアウトであって、以下の計算においては、図８に示す第２の実施形態のライブラリ情報８１及び図１５に示すブロックＡの詳細面積率ライブラリ情報を用いるものとする。

チェックウィンドウ１４１内の空き領域（インスタンスの外側）１４２を５０％埋めるようにダミーパターン１４３が仮想的に配置されるとすると、ブロックＡの詳細面積率ライブラリ情報から抽出された小ブロックＡ１の面積率（メタル配線層Ｍ１では７５％）等を用いて、
（Ｍ１のパターン占有率）
＝（０．７５×２５＋０．５０×（１００−２５））／１００×１００
＝５６．２５％
と計算できる。従って、チェックウィンドウ１４１内においては、メタル配線層Ｍ１のパターン占有率は目標値（５０％以上）を達成できていたことが分かる。尚、この場合において、パターン占有率の目標値を達成できないときは、図１２に示すステップＳ２０６以降の各処理と同様の処理を行なえばよい。

また、より高精度に面積率／占有率の検証を行ないたい場合、図１７に示すように、対象となるインスタンス（具体的にはブロックＡ）の周縁部（チェックウィンドウの幅と同等の幅を持つ）をより細かく細分化して詳細な面積率をライブラリ情報として求めてもよい。

以上に説明したように、第３の実施形態によると、ダミーパターンを仮想的に配置して面積率／占有率の検証を行なう第１の実施形態及びその変形例の方法と、ライブラリ情報を用いて面積率／占有率を求める第２の実施形態及びその変形例の方法とを組み合わせることにより、高速且つ高精度に面積率／占有率の検証を行なうことができる。また、面積率／占有率の目標値を達成できない場合には、ダミーパターンを実際に発生及び配置する前に検証処理を中断してレイアウト修正を行なうことができるので、無駄な後戻り作業をなくすことができる。

尚、第３の実施形態において、ダミーパターンを仮想的に配置することによりウィンドウ内のパターン占有率を算出したが、これに代えて、ウィンドウ内のインスタンスに関するライブラリ情報と、ウィンドウ内における空き領域の面積とから、パターン占有率の目標値を満たすのに必要なダミーパターンの面積を算出し、その結果に基づいてダミーパターン生成を行なってもよい。

また、第３の実施形態において、ステップＳ２０１〜Ｓ２１０の処理並びにライブラリ情報の算出及び登録等の各処理は、例えばＣＰＵ等の演算手段及びメモリ等の記憶手段等を備えたコンピュターを該各処理を実施する手段として機能させるプログラムによって行なわれる。

また、第３の実施形態において、各チェックウィンドウによる占有率検証時における目標占有率をチップ全体の面積率範囲のセンター値（第１の実施形態の変形例参照）と同等の値又はそれに近い値に設定しておくことによって、全てのチェックウィンドウによる占有率検証が終了した段階で、チップ全体の面積率の目標値を達成することが可能になる。

（第４の実施形態）
以下、本発明の第４の実施形態に係る面積率／占有率検証方法について、図面を参照しながら説明する。

第４の実施形態の特徴は、各インスタンス内部の空き領域を抽出し、該抽出された空き領域とインスタンスの外側の空き領域とを合わせた空き領域に対して、第１の実施形態又はその変形例のダミーパターンを仮想的に配置する面積率／占有率検証方法を適用することである。このとき、第３の実施形態と同様に、第２の実施形態又はその変形例のライブラリ情報を用いて面積率／占有率の算出を行なえば、検証処理をより高速に行なえることは言うまでもない。以下、具体的に説明する。

第３の実施形態のように、各インスタンスの外側の空き領域のみにダミーパターンを仮想配置した場合には、面積率／占有率の目標値を達成できない場合がある。例えば、前述の図１４に示す例において、チェックウィンドウ１４１におけるメタル配線層Ｍ１の占有率の目標値が６０％以上であって、ダミーパターンの形状やピッチとしてダミーパターン１４３と同様のものしか許されないとすると、Ｍ１のパターン占有率は４８．７５％となるので、目標値を達成できない。

ところで、アナログ領域等の巨大なインスタンスの少なくとも一部にチェックウィンドウがオーバーラップする場合、該チェックウィンドウ内のインスタンスの内部にも空き領域が存在する可能性がある。この場合、インスタンスの外側の空き領域に加えてインスタンス内の空き領域もダミーパターン生成領域として扱い、面積率／占有率が目標値を達成できるかどうかを検証すれば、無駄なレイアウト修正を行なう必要が無くなる可能性がある。

例えば、図１８に示すように、チェックウィンドウ１８１が重なり面積５０μｍ² でブロック領域１２（ブロックＡ）のうちの小ブロックＡ２とオーバーラップしている場合において、チェックウィンドウ１８１内におけるインスタンス（ブロック領域１２）の外側の空き領域１８３のみにダミーパターン１８２が仮想配置されるとすると（第３の実施形態の場合）、チェックウィンドウ１８１内でのメタル配線層Ｍ１のパターン占有率は以下のように算出される。但し、図１８に示すレイアウトは図９と同等のレイアウトであって、以下の計算においては、図８に示す第２の実施形態のライブラリ情報８１及び図１５に示すブロックＡの詳細面積率ライブラリ情報を用いるものとする。また、チェックウィンドウ１８１は一辺が１０μｍの正方形ウィンドウ（面積１００μｍ² ）であり、チェックウィンドウ１８１内でのメタル配線層Ｍ１の占有率の目標値は４５％以上であり、ダミーパターン１８２は矩形状であって空き領域１８３を５０％埋めるように仮想的に配置されるものとする。

ブロックＡの詳細面積率ライブラリ情報から抽出された小ブロックＡ２の面積率（メタル配線層Ｍ１では３５％）等を用いて、
（Ｍ１のパターン占有率）
＝（０．３５×５０＋０．５０×（１００−５０））／１００×１００
＝４２．５％
と計算できる。従って、チェックウィンドウ１８１内において、メタル配線層Ｍ１のパターン占有率は目標値（４５％以上）を達成できていないことが分かる。すなわち、占有率エラーという結果が得られることになる。

しかしながら、図１９に示すように、ブロック領域１２（ブロックＡ）のうちの小ブロックＡ２内に２０μｍ² の空き領域１９１が存在しており、矩形状のダミーパターン１８２が、この空き領域１９１とブロック領域１２の外側の空き領域１８３とを合わせた空き領域（合計面積７０μｍ² ）を５０％埋めるように仮想的に配置されるとすると、
（Ｍ１のパターン占有率）
＝（０．３５×５０＋０．５０×７０）／１００×１００
＝４５．５％
と計算でき、目標値を達成できていることが分かる。

以下、図２０に示すフローチャートを参照しながら、第４の実施形態に係る面積率／占有率検証方法について詳しく説明する。

まず、第４の実施形態においては、図２０に示す各処理を実施する前に、図１２のフローチャートに示す第３の実施形態に係る面積率／占有率検証方法（ステップＳ２０１〜Ｓ２１０に従ってインスタンス外の空き領域にダミーパターンを仮想的に配置して占有率等を算出し、算出された占有率等が目標値を達成できているかどうかを判断する方法）を実施する。

次に、第３の実施形態の方法により面積率／占有率の目標値を達成できないレイアウトデータ２０１が有った場合、まず、ステップＳ３０１において、各インスタンスの内部から空き領域を抽出した後、ステップＳ３０２において、抽出された空き領域がダミーパターンを仮想配置できる面積を持つかどうかを判断する。このとき、抽出された空き領域がダミーパターンを仮想配置できる面積を持たない場合及び空き領域が抽出されなかった場合、「空き領域なし」と判断する。

ステップＳ３０２でインスタンス内部に「空き領域なし」と判断された場合には、ダミーパターンを用いた面積率／占有率の調整を続行することは不可能であるので、ステップＳ３０３において、未達情報（パターン占有率が目標値を達成できなかった箇所（チェックウィンドウ）の情報）を記録又は出力して次のチェックウィンドウによる処理に移行するか、又は面積率／占有率検証処理を中断する。

ステップＳ３０２でインスタンス内部に「空き領域なし」と判断されなかった場合には、言い換えると、インスタンス内部に「空き領域あり」と判断された場合には、ステップＳ３０４において、インスタンスの外側の空き領域と、ステップＳ３０１で抽出されたインスタンス内部の空き領域とを合わせた領域に、デザインルール２０２に基づいてダミーパターンを仮想的に再配置する。

続いて、ステップＳ３０５において、第２の実施形態又はその変形例のライブラリ情報２０３を用いて、チェックウィンドウ内における未達層のパターン占有率を計算し、その後、ステップＳ３０６において、ダミーパターンの再配置によって、該チェックウィンドウ内でパターン占有率の目標値を達成できているかどうかを検証する。ステップＳ３０５のパターン占有率の計算において、ライブラリ情報２０３を用いることによって、高速且つ高精度にパターン占有率の算出を行なうことができる。

ステップＳ３０６の検証の結果、パターン占有率が目標値を達成できていると判断された場合には、ステップＳ３０７において、チェックウィンドウによる処理を終了する。

また、ステップＳ３０６の検証の結果、パターン占有率が目標値を達成できていない（占有率未達）と判断された場合には、ステップＳ３０８において、未達情報を記録又は出力して次のチェックウィンドウによる処理に移行するか、又は面積率／占有率検証処理を中断する。

以上に説明した第４の実施形態によると、インスタンス内部の空き領域を有効に活用しながら、面積率／占有率検証を高速で行なうことが可能になる。

尚、第４の実施形態において、ステップＳ３０１〜Ｓ３０８の処理は、例えばＣＰＵ等の演算手段及びメモリ等の記憶手段等を備えたコンピュターを該各処理を実施する手段として機能させるプログラムによって行なわれる。

また、第４の実施形態におけるインスタンス内部の空き領域の取り扱いについて、当該インスタンスがその内部に予め配置されたダミーパターンを取り除いても良いタイプのインスタンスである場合、ステップＳ３０１での空き領域の抽出の前に当該インスタンス内部のダミーパターンを除去し、その後、ステップＳ３０１以降の処理を実施しても良い。

また、第４の実施形態において、インスタンスの外側の空き領域に配置されるダミーパターンと、インスタンスの内部に配置されるダミーパターンとの間で、互いに形状及びピッチ等が異なっていてもよい。

（第５の実施形態）
以下、本発明の第５の実施形態に係るパターン生成方法、具体的には第１〜第４の実施形態（それらの変形例を含む：以下同じ）のいずれかに係る面積率／占有率検証方法を用いたパターン生成方法について、図面を参照しながら説明する。

第５の実施形態においては、第１〜第４の実施形態のいずれかに係る面積率／占有率検証方法の結果に基づき、チェックウィンドウ内の空き領域に、面積率／占有率の目標値を達成できるダミーパターンを実際に配置する。ここで、このダミーパターンは、チップの同一層において複数の形状を持つものであってもよい。

また、第５の実施形態において、面積率／占有率検証の結果、例えば図３（第１の実施形態参照）に示すように、チェックウィンドウ２１内の空き領域にダミーパターン３１を配置する必要があると分かった場合に、ダミーパターン３１に代えて、図２１に示すように、回路的に意味のない（実使用時にチップ１０の回路動作に関与しない）スタンダードセル２１１を配置することによって、面積率／占有率の目標値を達成してもよい。また、スタンダードセル２１１は、例えば基板コンタクトセル、フリップフロップ又はＡＮＤ回路等の、回路的に意味のある（実使用時にチップ１０の回路動作に関与する）セルであってもよい。この場合、スタンダードセル２１１をレイアウト修正時のボーナスセルとして使用することができる。また、スタンダードセル２１１に代えて、スタンダードセル型の他のセル又はスタンダードセル２１１と同一の形状を有する他のセルを配置してもよい。

第５の実施形態によると、第１〜第４の実施形態のいずれかに係る面積率／占有率検証方法を用いるため、面積率／占有率の目標値を達成できる半導体装置等のレイアウトを自動的に得ることができる。

尚、以上に開示した本発明の各実施形態は全ての点で例示であって、各実施形態の態様に特に制限されるものではない。例えば、各実施形態の特徴を適宜組み合わせることも可能である。また、本発明の範囲は特許請求の範囲によって示されるものであって、特許請求の範囲と均等の意味及び範囲内における全てのバリエーションを含むものである。

本発明は、半導体装置用パターンの生成を行なうための面積率／占有率検証に関し、ダミーパターンを配置する前に、プロセスで規定された面積率又は占有率の目標値を達成できるかどうかを高速且つ高精度に判断できるため、微細プロセスにおける短ＴＡＴ（turn-around-time）なチップ設計に特に有用である。

本発明の第１の実施形態に係る面積率／占有率検証方法の対象となる半導体集積回路装置（チップ）のレイアウトを示す図である。 図１に示すレイアウトに対して面積率／占有率検証を行なうために設定されたチェックウィンドウを示す図である。 図２に示すチェックウィンドウ内にダミーパターンを配置したときのチップのレイアウトを示す図である。 本発明の第１の実施形態に係る面積率／占有率検証方法のフローチャートである。 本発明の第１の実施形態の変形例に係る面積率／占有率検証方法においてダミーパターンのピッチを変更したときのチップのレイアウトを示す図である。 本発明の第１の実施形態の変形例に係る面積率／占有率検証方法においてダミーパターンの形状を変更したときのチップのレイアウトを示す図である。 本発明の第１の実施形態の変形例に係る面積率／占有率検証方法のフローチャートである。 本発明の第２の実施形態に係る面積率／占有率検証方法において求めたライブラリ情報を模式的に示す図である。 図８に示すライブラリ情報を用いた、本発明の第２の実施形態に係る面積率／占有率検証方法を説明するための図である。 本発明の第２の実施形態の変形例に係る面積率／占有率検証方法において求めた詳細なライブラリ情報を模式的に示す図である。 本発明の第３の実施形態に係る面積率／占有率検証方法の対象となる半導体集積回路装置（チップ）のレイアウトにおけるインスタンス外部の空き領域を示す図である。 本発明の第３の実施形態に係る面積率／占有率検証方法のフローチャートである。 本発明の第３の実施形態に係る面積率／占有率検証方法を説明するための図である。 本発明の第３の実施形態に係る面積率／占有率検証方法において用いるライブラリ情報の問題点を説明するための図である。 本発明の第３の実施形態に係る面積率／占有率検証方法において求めた詳細なライブラリ情報を模式的に示す図である。 図１５に示すライブラリ情報を用いた、本発明の第３の実施形態に係る面積率／占有率検証方法を説明するための図である。 本発明の第３の実施形態に係る面積率／占有率検証方法においてより高精度な面積率／占有率の検証を行なうためにインスタンス周縁部を細分化した様子を示す図である。 本発明の第３の実施形態に係る面積率／占有率検証方法の問題点を説明するための図である。 本発明の第４の実施形態に係る面積率／占有率検証方法を説明するための図である。 本発明の第４の実施形態に係る面積率／占有率検証方法のフローチャートである。 本発明の第５の実施形態に係る面積率／占有率検証方法を説明するための図である。

符号の説明

１０ チップ
１１ スタンダードセル領域
１２ ブロック領域
１３ 空き領域
１４ インスタンスＡ
１５ インスタンスＢ
１６ インスタンスＣ
１７ インスタンスＤ
２１ チェックウィンドウ
３１ ダミーパターン
８１ ライブラリ情報
９１ チェックウィンドウ
９２ チェックウィンドウとインスタンスＡとの重なり部分
９３ チェックウィンドウとインスタンスＢとの重なり部分
１０１ インスタンスＡの細分化エリアＡ１
１０２ インスタンスＡの細分化エリアＡ２
１０３ 詳細ライブラリ情報
１１１ インスタンスの外側の空き領域
１３１ ダミーパターン
１３２ チェックウィンドウ
１４１ インスタンスとオーバーラップするチェックウィンドウ
１４２ インスタンスの外側の空き領域
１４３ ダミーパターン
１８１ チェックウィンドウ
１８２ ダミーパターン
１８３ インスタンスの外側の空き領域
１９１ インスタンスの内部の空き領域
２１１ 回路的に意味のないスタンダードセル

Claims (14)

1. 半導体集積回路装置のパターン面積率又は前記半導体集積回路装置に対して設定されたチェックウィンドウ内におけるパターン占有率の検証を行なうためにコンピュターを、
   プロセス条件により規定されるダミーパターンが前記半導体集積回路装置の空き領域又は前記半導体集積回路装置に設けられる少なくとも１つのインスタンス内の空き領域に配置されると仮定して前記パターン面積率又前記パターン占有率の検証を行なう手段として機能させる面積率／占有率検証プログラムであって、
   前記パターン面積率又は前記パターン占有率の検証を行なう前に、前記半導体集積回路装置の各層における前記各インスタンスの面積率を予めライブラリ情報として求めておき、該ライブラリ情報を前記パターン面積率又は前記パターン占有率の検証に用いることを特徴とする面積率／占有率検証プログラム。
2. 前記パターン占有率の検証の結果、前記ダミーパターンの仮想配置によって前記パターン占有率が所定の目標値を達成できなかった場合、該パターン占有率と対応する前記チェックウィンドウを未達箇所として出力して新たなチェックウィンドウに対してそのパターン占有率の検証を行なうか又は検証処理を中断するかを選択できること特徴とする請求項１に記載の面積率及び占有率検証プログラム。
3. 前記パターン面積率又は前記パターン占有率の検証の結果、前記ダミーパターンの仮想配置によって前記パターン面積率又は前記パターン占有率が所定の目標値を達成できなかった場合、プロセスルールを遵守する範囲において前記ダミーパターンの生成仕様を変更し、該変更後のダミーパターンが前記半導体集積回路装置の空き領域又は前記各インスタンス内の空き領域に配置されると仮定して、前記パターン面積率又前記パターン占有率の検証を新たに行なうことを特徴とする請求項１に記載の面積率及び占有率検証プログラム。
4. 前記パターン占有率の検証の結果、生成仕様をどのように変更させても前記ダミーパターンの仮想配置によって前記パターン占有率が所定の目標値を達成できなかった場合、該パターン占有率と対応する前記チェックウィンドウを未達箇所として出力して新たなチェックウィンドウに対してそのパターン占有率の検証を行なうか又は検証処理を中断するかを選択できること特徴とする請求項３に記載の面積率及び占有率検証プログラム。
5. 前記ライブラリ情報を求める際に、前記各層毎に前記各インスタンスの面積率はその内部全体において均一な値を持つと仮定することを特徴とする請求項１に記載の面積率／占有率検証プログラム。
6. 前記ライブラリ情報として、前記各インスタンスが分割されてなる複数のエリアのそれぞれの前記各層での面積率を求めることを特徴とする請求項１に記載の面積率／占有率検証プログラム。
7. 前記ライブラリ情報として、前記各インスタンスのうちの少なくとも１つのインスタンスにおける前記チェックウィンドウの幅と同等の幅を持つ周縁部の前記各層での面積率を求めることを特徴とする請求項１に記載の面積率／占有率検証プログラム。
8. 前記ライブラリ情報として、前記周縁部が分割されてなる複数のエリアのそれぞれの前記各層での面積率を求めることを特徴とする請求項７に記載の面積率／占有率検証プログラム。
9. 前記半導体集積回路装置における前記各インスタンスの外側の空き領域のみに前記ダミーパターンが配置されると仮定して、前記ライブラリ情報を用いて前記パターン面積率又は前記パターン占有率の検証を行なうことを特徴とする請求項１〜８のいずれか１項に記載の面積率／占有率検証プログラム。
10. 前記各インスタンスの外側の空き領域のみに前記ダミーパターンが配置されると仮定して前記パターン面積率又は前記パターン占有率の検証を行なった結果、前記パターン面積率又は前記パターン占有率が所定の目標値を達成できなかった場合、前記各インスタンス内の空き領域を抽出し、該抽出された空き領域が前記ダミーパターンを仮想配置できる面積を持つかどうかを判断することを特徴とする請求項９に記載の面積率／占有率検証プログラム。
11. 前記抽出された空き領域が前記ダミーパターンを仮想配置できる面積を持つと判断された場合には、前記各インスタンスの外側の空き領域に加えて、前記抽出された空き領域にも前記ダミーパターンが配置されると仮定して前記パターン面積率又は前記パターン占有率の検証を行なうことを特徴とする請求項１０に記載の面積率／占有率検証プログラム。
12. 請求項１〜１１のいずれか１項に記載の面積率／占有率検証プログラムを用いたパターン生成プログラムであって、
    前記面積率／占有率検証プログラムの結果に基づき、前記パターン面積率又は前記パターン占有率の目標値を達成できるダミーパターンを、前記半導体集積回路装置の空き領域又は前記各インスタンス内の空き領域に実際に配置することを特徴とするパターン生成プログラム。
13. 前記ダミーパターンは、前記半導体集積回路装置の同一層において複数の形状を持つことを特徴とする請求項１２に記載のパターン生成プログラム。
14. 前記ダミーパターンに代えて、実使用時に前記半導体集積回路装置の回路動作に関与しないスタンダードセル型のセルを配置することを特徴とする請求項１２又は１３に記載のパターン生成プログラム。

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