KR102255450B1 - 반도체 장치의 레이아웃 설계 방법 - Google Patents
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Abstract
본 발명의 실시 예에 따른 반도체 장치의 레이아웃 설계 방법에 있어서, 타깃 칩의 사이즈 및 자가정렬 이중 패터닝 공정에 의한 게이트 라인을 형성하기 위한 단위 배치 폭에 대한 정보를 레이아웃 설계 시스템이 제공받는 단계, 상기 타깃 칩에 입출력 영역, 하드매크로 영역, 그리고 표준 셀 영역을 할당하는 단계, 그리고 상기 표준 셀 영역에 위치하는 적어도 하나의 셀 로우의 폭을 상기 단위 배치 폭의 홀수 배로 제공하기 위한 게이트 생성 룰을 적용하여 조정하는 단계를 포함하되, 상기 단위 배치 폭은 상기 이중 패터닝 공정에서 한쌍의 게이트 라인들 각각의 중심간의 폭에 대응한다.
Description
본 발명은 반도체 장치에 관한 것으로, 좀 더 상세하게는 반도체 장치의 레이아웃 설계 방법에 관한 것이다.
최근, 스마트폰, 테이블릿 PC, 디지털 카메라, MP3 플레이어, PDA 등과 같은 모바일 기기의 이용이 폭발적으로 증가하고 있다. 이러한 모바일 기기에서도 멀티미디어의 구동 및 각종 데이터의 처리량이 증가하면서, 고속 프로세서의 채용이 확대되고 있다. 모바일 기기에는 다양한 응용 프로그램(Application program)들이 구동된다. 다양한 응용 프로그램들을 구동하기 위하여, 모바일 기기에는 워킹 메모리(예를 들면, DRAM), 비휘발성 메모리, 그리고 응용 프로세서(Application Processor: 이하, AP)와 같은 반도체 장치들이 사용된다.
최근에는 디자인 룰의 감소 속도가 노광 설비의 개발 속도보다 빠르게 진행되고 있다. 따라서, 노광 설비를 이용하여 구현할 수 있는 최소 피치(Minimum Pitch)보다 작은 피치를 구현하기 위한 방법이 연구되고 있는데, 그 중 대표적인 방법으로 자가정렬 이중 패터닝(Self-Align Double Patterning: 이하, SADP)를 들 수 있다. 자가정렬 이중 패터닝(SADP) 공정을 이용하면, 노광 설비를 이용하여 구현할 수 있는 최소 피치보다 작은 피치의 구조를 형성할 수 있다. 따라서, 자가정렬 이중 패터닝(SADP)을 사용하면 노광 설비의 한계 이상의 미세 패턴이나 집적도의 반도체 장치를 용이하게 형성할 수 있다.
하지만, 상술한 자가정렬 이중 패터닝(SADP)을 위한 레이아웃 설계시에는 자가정렬 이중 패터닝(SADP)의 특성에 따른 제한 조건이 따르게 된다. 본 발명은 자가정렬 이중 패터닝(SADP) 방식에 따라 제조되는 반도체 장치의 레이아웃을 용이하게 구현하기 위한 설계 및 검증 방법을 제공하고자 한다.
본 발명의 목적은 반도체 장치의 이중 패터닝 공정에 따른 레이아웃 설계의 제약 조건을 해결하기 위한 설계 방법 및 레이아웃 설계 시스템을 제공하는데 있다.
본 발명의 실시 예에 따른 반도체 장치의 레이아웃 설계 방법에 있어서, 타깃 칩의 사이즈 및 자가정렬 이중 패터닝 공정에 의한 게이트 라인을 형성하기 위한 단위 배치 폭에 대한 정보를 레이아웃 설계 시스템이 제공받는 단계, 상기 타깃 칩에 입출력 영역, 하드매크로 영역, 그리고 표준 셀 영역을 할당하는 단계, 그리고 상기 표준 셀 영역에 위치하는 적어도 하나의 셀 로우의 폭을 상기 단위 배치 폭의 홀수 배로 제공하기 위한 게이트 생성 룰을 적용하여 조정하는 단계를 포함하되, 상기 단위 배치 폭은 상기 이중 패터닝 공정에서 한쌍의 게이트 라인들 각각의 중심간의 폭에 대응한다.
본 발명의 실시 예에 따른 자가정렬 이중 패터닝 공정이 적용되는 반도체 장치의 레이아웃 설계 방법은, 칩의 사이즈 및 디자인 룰을 제공받는 단계, 상기 칩에 적어도 하나의 하드매크로 영역과 표준 셀 영역을 할당하는 단계, 그리고 상기 표준 셀 영역의 각 셀 로우의 폭을 게이트 라인 쌍이 형성하는 단위 배치 폭의 홀수 배로 조정하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 장치의 레이아웃을 설계하기 위한 컴퓨터 기반 시스템은, 상기 반도체 장치의 기하 정보 또는 디자인 룰을 입력받기 위한 입출력 장치, 상기 반도체 장치의 레이아웃을 생성하기 위한 배치 및 배선 툴과 이중 패터닝 공정에 따라 형성되는 게이트 라인을 생성하기 위한 게이트 생성 모듈을 로드하는 워킹 메모리, 그리고 상기 입출력 장치로부터 제공되는 정보를 참조하여 상기 배치 및 배선 툴과 상기 게이트 생성 모듈을 실행하는 중앙 처리 장치를 포함하되, 상기 게이트 생성 모듈은, 상기 반도체 장치에 할당되는 표준 셀 영역의 각 셀 로우의 폭을 게이트 라인 쌍이 형성하는 단위 배치 폭의 홀수 배로 제한한다.
본 발명의 실시 예에 따른 반도체 장치의 배치 및 배선 설계 방법은, 타깃 칩의 게이트 라인의 폭과 게이트 라인쌍 간격을 포함하는 기하 정보를 제공받는 단계, 상기 타깃 칩에 입출력 패드가 형성되는 입출력 영역, 적어도 하나의 하드매크로 영역, 그리고 표준 셀 영역을 할당하는 단계, 상기 표준 셀 영역의 각 셀 로우(Cell Row)의 행방향 폭이 상기 게이트 라인쌍 간격의 홀수 배인지의 여부를 검출하는 게이트 생성 룰 채크 단계, 그리고 상기 검출 결과에 따라 상기 게이트 생성 룰을 위반한 표준 셀 영역의 셀 로우의 행방향 폭을 상기 게이트 라인 쌍의 간격의 홀수 배로 조정하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 장치의 레이아웃 설계 방법 및 레이아웃 설계 시스템에 따르면, 이중 패터닝 공정에 따른 패턴 생성 규칙의 제약 조건을 해결할 수 있다.
도 1은 본 발명의 실시 예에 따른 레이아웃 설계 시스템(100)을 보여주는 블록도이다.
도 2a 내지 도 2e는 자가정렬 이중 패터닝(SADP) 공정을 예시적으로 보여주는 도면들이다.
도 3a 및 도 3b는 상술한 자가정렬 이중 패터닝(SADP)을 적용하는 경우에 형성되는 게이트 라인 패턴의 수를 예시적으로 보여주는 도면들이다.
도 4a 및 도 4b는 본 발명의 게이트 생성 룰에 따른 특정 칩 영역에 대한 배치 사이트의 폭을 예시적으로 보여주는 도면이다.
도 5는 본 발명의 레이아웃 설계 시스템(100)에 의해서 수행되는 레이아웃 설계 절차를 보여주는 순서도이다.
도 6 내지 도 7은 도 5의 순서도에서 기술된 단계들을 각각 보여주는 칩의 단면도이다.
도 8은 도 7의 표준 셀 영역(470)을 좀더 구체적으로 보여주는 도면이다.
도 9는 도 7의 표준 셀 영역(480)을 좀더 구체적으로 보여주는 도면이다.
도 10은 도 7의 표준 셀 영역(490)을 좀더 구체적으로 보여주는 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 표준 셀 영역의 게이트 수의 조정 방법을 보여주기 위한 도면이다.
도 2a 내지 도 2e는 자가정렬 이중 패터닝(SADP) 공정을 예시적으로 보여주는 도면들이다.
도 3a 및 도 3b는 상술한 자가정렬 이중 패터닝(SADP)을 적용하는 경우에 형성되는 게이트 라인 패턴의 수를 예시적으로 보여주는 도면들이다.
도 4a 및 도 4b는 본 발명의 게이트 생성 룰에 따른 특정 칩 영역에 대한 배치 사이트의 폭을 예시적으로 보여주는 도면이다.
도 5는 본 발명의 레이아웃 설계 시스템(100)에 의해서 수행되는 레이아웃 설계 절차를 보여주는 순서도이다.
도 6 내지 도 7은 도 5의 순서도에서 기술된 단계들을 각각 보여주는 칩의 단면도이다.
도 8은 도 7의 표준 셀 영역(470)을 좀더 구체적으로 보여주는 도면이다.
도 9는 도 7의 표준 셀 영역(480)을 좀더 구체적으로 보여주는 도면이다.
도 10은 도 7의 표준 셀 영역(490)을 좀더 구체적으로 보여주는 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 표준 셀 영역의 게이트 수의 조정 방법을 보여주기 위한 도면이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 레이아웃 설계 시스템(100)을 보여주는 블록도이다. 도 1을 참조하면, 레이아웃 설계 시스템(100)은 CPU(110), 워킹 메모리(130), 입출력 장치(150), 저장 장치(170), 그리고 버스(190)를 포함할 수 있다. 여기서, 레이아웃 설계 시스템(100)은 반도체 장치의 레이아웃을 설계하기 위한 전용 장치로 제공될 수도 있지만, 다양한 시뮬레이션 툴이나 설계 툴들을 구동하기 위한 컴퓨터일 수도 있을 것이다.
CPU(110)는 레이아웃 설계 시스템(100)에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행한다. CPU(110)는 워킹 메모리(130)에 로드되는 운영 체제(OS, 미도시됨)를 실행할 것이다. CPU(110)는 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)이나 설계 및 검증 툴들을 실행할 것이다. 예를 들면, CPU(110)는 워킹 메모리(130)에 로드되는 레이아웃 설계 또는 레이아웃 검증 툴들이나, 디자인 룰 체커(DRC) 툴들을 구동할 수 있다. 특히, 본 발명의 레이아웃 설계 툴로 제공되는 게이트 생성 모듈(132)이 CPU(110)에 의해서 구동될 것이다. 특히, 게이트 생성 모듈(132)은 자가정렬 이중 패터닝(SADP) 방식으로 형성되는 게이트들이 전체 칩내에서의 위치나 환경에 관계없이 항상 짝수로 형성되도록 설정한다. 이러한 게이트 배치 또는 생성 법칙을 짝수 게이트 룰(Even gate rule)이라 칭하기로 한다. 더불어, CPU(110)는 칩에서의 다양한 하드매크로나 셀들을 최적의 위치에 배치하기 위한 배치/라우팅 툴(P&R Tool, 134)을 구동할 수도 있을 것이다.
워킹 메모리(130)에는 운영 체제(OS)나 응용 프로그램들(Application Program)이 로드될 것이다. 레이아웃 설계 시스템(100)의 부팅시에 저장 장치(170)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 워킹 메모리(130)로 로드될 것이다. 운영 체제(OS)에 의해서 레이아웃 설계 시스템(100)의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(130)에 로드될 수 있다. 특히, 본 발명의 레이아웃 설계 및 검증 툴들(132, 134)이 워킹 메모리(130)에 로드될 수 있다.
특히, 레이아웃 설계 툴로서 게이트 생성 모듈(132)이나 배치/라우팅 툴(134)도 저장 장치(170)로부터 워킹 메모리(130)에 로드될 것이다. 도시되지 않았지만, 워킹 메모리(130)에는 스키매틱 회로를 설계 및 검증하기 위한 툴이나, 스키매틱 회로를 레이아웃으로 자동으로 생성하는 레이아웃 설계 툴들이 더 포함될 수 있을 것이다. 워킹 메모리(130)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
게이트 생성 모듈(132)은 자가정렬 이중 패터닝(SADP) 방식으로 형성되는 게이트들이 어떤 조건에서도 짝수 개로 제공되기 위한 게이트 배치 룰을 제공한다. 예를 들면, 게이트 생성 모듈(132)은 칩내에서의 위치나 환경에 관계없이 표준 셀들을 형성하기 위한 게이트들이 항상 짝수로 형성되도록 설정하는 짝수 게이트 룰을 적용한다. 자가정렬 이중 패터닝(SADP) 공정에 의해서 생성되는 게이트들은 추가적인 정정 공정의 비용의 발생을 막기 위해 항상 짝수개로 형성되어야 한다. 따라서, 게이트 생성 모듈(132)은 칩에서의 어떤 위치나 조건 하에서도 표준 셀들의 영역 내에서 형성되는 게이트들의 수가 짝수로 할당되도록 게이트들의 배치나 배열을 조정할 수 있다. 배치/라우팅 툴(134)은 레이아웃 설계를 위해서 제공되는 넷리스트를 사용하거나 사용자에 의해서 제공되는 위치에 하드매크로나 표준 셀 영역을 결정할 수 있다.
입출력 장치(150)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 입출력 장치(150)는 키보드, 마우스, 터치패드와 같은 입력 장치와 모니터 등의 출력 장치를 구비하여 스키매틱 검증이 완료된 레이아웃을 입력받을 수 있다. 그리고 입출력 장치(150)는 레이아웃 설계 시스템(100)의 레이아웃 설계 절차나 시뮬레이션 및 검증 결과 등을 표시할 수 있다.
저장 장치(170)는 레이아웃 설계 시스템(100)의 저장 매체(Storage Medium)로서 제공된다. 저장 장치(170)는 응용 프로그램들(Application Program), 운영 체제 이미지(OS Image) 및 각종 데이터를 저장할 수 있다. 저장 장치(170)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 저장 장치(170)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 저장 장치(170)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수도 있다.
시스템 버스(190)는 레이아웃 설계 시스템(100)의 내부에서 네트워크를 제공하기 위한 인터커넥터로 제공될 것이다. 시스템 버스(190)를 통해서 CPU(110), 워킹 메모리(130), 입출력 장치(150), 그리고 저장 장치(170)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 시스템 버스(190)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
이상의 설명에 따르면, 레이아웃 설계 시스템(100)은 레이아웃 설계를 위해서 제공되는 다양한 게이트 레벨의 정보를 참조하여 칩의 레이아웃을 설계할 수 있다. 특히, 레이아웃 설계 시스템(100)은 자가정렬 이중 패터닝(SADP) 공정에 의하여 형성되는 게이트가 표준 셀 영역의 주변 환경 조건이나 위치에 관계없이 짝수 개로 형성되도록 제한하는 짝수 게이트 룰을 적용할 수 있다. 이러한 짝수 게이트 룰의 적용에 따라 자가정렬 이중 패터닝(SADP) 방식으로 제조되는 반도체 장치의 레이아웃 설계에서 발생하는 오류들 및 추가 비용을 줄일 수 있다.
도 2a 내지 도 2e는 자가정렬 이중 패터닝(SADP) 공정을 예시적으로 보여주는 도면들이다. 도 2a 내지 도 2e를 참조하면, 자가정렬 이중 패터닝(SADP) 고정에 따라 패턴을 형성하는 경우에 항상 짝수 개의 패턴들이 형성된다.
도 2a를 참조하면, 기판(210) 상에 게이트 전극을 형성하기 위한 폴리실리콘막(220)이 형성되고, 그 상층에는 멘드릴(Mandrel)로 사용될 제 1 패턴(232)과 제 2 패턴(234)이 형성될 수 있다. 제 1 패턴(232)과 제 2 패턴(234)은 리소그래피 공정을 통해서 형성될 수 있다.
도 2b를 참조하면, 제 1 패턴(232)과 제 2 패턴(234) 상에 스페이서막(240)이 형성된다. 스페이서막(240)은 제 1 패턴(232)과 제 2 패턴(234)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 특히, 스페이서막(240)은 중온 산화물(MTO), 고온 산화물(HTO), 또는 ALD 산화물과 같은 실리콘 산화물을 이용하여 형성될 수 있다.
도 2c를 참조하면, 스페이서막(240)의 일부가 제거되고, 제 1 패턴(232)과 제 2 패턴(234)의 측면에 형성된 스페이서들(242, 244, 246, 248)만이 남게된다. 스페이서막(240)의 일부를 제거하는 공정은 예를 들면, 에치백(Etch-back) 공정이 포함될 수 있다. 에치백(Etch-back) 공정에 의해서 스페이서막(240) 중에서 제 1 패턴(232)과 제 2 패턴(234)의 측면에 형성된 스페이서들(242, 244, 246, 248)만이 남게된다.
도 2d를 참조하면, 제 1 패턴(232)과 제 2 패턴(234), 그리고 피식각막인 폴리실리콘막(220)의 일부가 제거된 형태가 도시되어 있다. 스페이서막(240)은 제 1 패턴(232)과 제 2 패턴(234)에 대해 식각 선택비를 갖는 물질일 수 있다. 따라서, 제 1 패턴(232)과 제 2 패턴(234)을 식각하면서, 스페이서막(240)은 식각하지 않는 에천트가 사용될 것이다. 더불어, 폴리실리콘막(220)도 식각에 의해서 스페이서들(242, 244, 246, 248)의 하부에 위치한 폴리실리콘들(222, 224, 226, 228)만이 남게 된다.
도 2e를 참조하면, 스페이서들(242, 244, 246, 248)이 제거되면 게이트 전극으로 사용될 수 있는 폴리실리콘들(222, 224, 226, 228)이 남게 된다. 여기서, 제 1 패턴(232)에 의해서 2개의 게이트들(222, 224)과 제 2 패턴(234)에 의해서 2개의 게이트들(246, 248)이 각각 형성될 것이다. 제 1 패턴(232)에 의해서 형성되는 게이트들(222, 224) 각각의 중심간 거리(W)를 이하에서는 단위 배치 폭(Unit placement width)이라 칭하기로 한다. 즉, 하나의 멘들릴 패턴에 의해서 2개의 게이트들이 형성된다.
이상의 자가정렬 이중 패터닝(SADP) 공정에 따르면, 게이트들은 항상 짝수개가 형성됨을 알 수 있다. 본 발명의 게이트 생성 방법에 따르면, 특정 칩에 대한 조건이 주어지면, 표준 셀 영역에 형성되는 게이트 라인들의 수가 항상 짝수 개가 형성되도록 배치 룰이 적용될 수 있다.
도 3a 및 도 3b는 상술한 자가정렬 이중 패터닝(SADP)을 적용하는 경우에 형성되는 게이트 라인 패턴의 수를 예시적으로 보여주는 도면들이다. 도 3a는 하나의 멘드릴 패턴에 의해서 결정되는 배치 사이트(Placement Site: 이하, PS)의 구조를 보여준다. 도 3b는 3개의 멘드릴 패턴에 의해서 결정되는 배치 사이트들(PS1~PS5)의 게이트 라인 패턴들(G1~G6)을 보여준다.
도 3a를 참조하면, 하나의 배치 사이트(Placement Site : PS)에는 2개의 게이트들(GA, GB)이 형성될 것이다. 2개의 게이트들(GA, GB) 각각의 게이트 폭(d)과 단위 배치 폭(W)은 도시된 바와 같다. 하나의 단위 배치 폭(W)이 정의되면, 레이아웃 설계 단계에서 2개의 게이트 라인들이 생성될 수 있다. 하나의 단위 배치 폭(W)은 게이트들(GA, GB) 각각의 중심 축간의 거리에 해당한다. 즉, 하나의 단위 배치 폭(W)에는 2개의 게이트들이 할당될 수 있다. 배치 폭(2W)에는 단위 배치 폭(W)의 거리를 유지하는 3개의 게이트 라인들이 생성될 수 있을 것이다.
도 3b를 참조하면, 복수의 배치 사이트(PS1~PS5)에는 6개의 게이트들(G1~G6)이 형성될 수 있다. 6개의 게이트들(G1~G6) 각각의 게이트 폭(d)과 단위 배치 폭(W)은 도시된 형태로 형성될 수 있다. 즉, 표준 셀 영역에 할당되는 배치 폭(5W)에는 6개의 게이트들(G1~G6)이 생성될 수 있을 것이다. 결국, 표준 셀 영역에서 단위 배치 폭(W)의 간격으로 형성되는 게이트들은 전체 배치 사이트들의 폭(nW, n은 자연수)에 대해 (n+1)개가 형성될 수 있다. 하지만, 표준 셀 영역에서 배치 사이트의 폭(nW)이 적절하게 제한되지 않는 경우, 게이트들의 수는 홀수 개가 생성될 수 있다. 즉, 짝수 개의 게이트들이 생성되기 위해서는 표준 셀 영역의 배치 사이트의 폭(nW)에 대한 제한 조건이 필요하다. 이러한 배치 사이트의 사이즈를 정의하는 표준 셀 영역의 배치 사이트의 폭(nW)을 결정하는 과정에서 짝수 개의 게이트들이 형성될수 있는 폭으로 조정되어야 한다.
도 4a 및 도 4b는 본 발명의 게이트 생성 룰에 따른 특정 칩 영역에 대한 배치 사이트의 폭을 예시적으로 보여주는 도면이다.
도 4a를 참조하면, 칩 영역(300a)에는 하드매크로 영역과 표준 셀 영역들 각각에 대한 배치 사이트 폭이 정의된다. 여기서, w는 단위 배치 폭(Unit Placement Width)을 의미한다.
우선, 동일한 게이트들을 공유하게 되는 상측의 셀 로우들(CR0, CR1, CR2)의 배치 사이트 폭(W1)은 (2n1-1)w로 정의될 수 있다. 여기서, n1은 자연수이다. 즉, 표준 셀 영역에서 동일한 단위 배치 폭(w)을 갖도록 짝수 개의 게이트들이 형성되기 위한 배치 사이트 폭(W1)은 단위 사이트 폭(w)의 홀수 배로 제공되어야 한다.
셀 로우(CR3~CR5)의 좌측에 형성되는 표준 셀 영역들의 배치 사이트 폭(W2)은 (2n3-1)w로 정의될 수 있다. 여기서, n3은 자연수이다. 예를 들면, 좌측은 입출력 영역에 인접하고 우측은 하드매크로 영역과 접하는 표준 셀 영역에 짝수 개의 게이트들을 제공하기 위한 배치 사이트 폭(W2)은 단위 사이트 폭(w)의 홀수 배로 제공되어야 한다. 더불어, 셀 로우(CR3~CR5)의 중앙부에 형성되는 표준 셀 영역들의 배치 사이트 폭(W3)은 (2n5-1)w로 정의될 수 있다. 여기서, n5은 자연수이다. 하드매크로들 사이에 위치하는 표준 셀 영역에 짝수 개의 게이트들을 제공하기 위한 배치 사이트 폭(W3)은 단위 사이트 폭(w)의 홀수 배로 제공되어야 함을 의미한다. 그리고 셀 로우(CR3~CR5)의 우측에 형성되는 표준 셀 영역들의 배치 사이트 폭(W4)은 (2n7-1)w로 정의될 수 있다. 여기서, n7은 자연수이다. 좌측은 하드매크로 영역에 인접하고 우측은 입출력 영역과 접하는 표준 셀 영역에 짝수 개의 게이트들을 제공하기 위한 배치 사이트 폭(W4)은 단위 사이트 폭(w)의 홀수 배로 제공되어야 한다.
셀 로우의 영역 전체가 표준 셀 영역으로 할당되는 셀 로우(CR6~CR9)에 대응하는 표준 셀 영역의 배치 사이트 폭(W5)은 (2n8-1)w로 정의될 수 있다. 여기서, n8은 자연수이다.
이상에서, 표준 셀 영역에 짝수 개의 게이트들을 제공하기 위한 배치 사이트 폭들(W1, W2, W3, W4, W5)에 대한 게이트 생성 룰이 간략히 설명되었다. 즉, 칩의 임의의 영역에 할당되는 표준 셀 영역의 배치 사이트 폭(Wi, i는 자연수)은 단위 사이트 폭(w)의 홀수 배로 제공되어야 한다.
더불어, 하드매크로의 폭은 위치에 따라 단위 사이트 폭(w)의 홀수 배로 제공되거나 짝수 배로 제공될 수 있다. 예를 들면, 상측의 셀 로우들(CR0, CR1, CR2)의 좌측에 배치되는 하드매크로의 폭(L1)은 (2n1)w로 정의될 수 있다. 여기서, n1은 자연수이다. 즉, 칩의 외곽 또는 입출력 영역에 인접한 하드매크로 영역의 폭(L1)은 단위 사이트 폭(w)의 짝수 배이어야 한다. 즉, 상측의 셀 로우들(CR0, CR1, CR2)의 우측에 배치되는 하드매크로의 폭(L2)은 (2n9)w로 정의될 수 있다.
하지만, 주변이 표준 셀 영역에 둘러싸인 하드매크로들의 폭(L3, L4)은 각각 (2n4-1)w 및 (2n6-1)w로 제공될 수 있다. 즉, 주변이 표준 셀 영역에 둘러싸인 하드매크로의 폭은 단위 배치 폭(w)의 홀수 배로 설정되어야 한다. 이러한 게이트 생성 룰이 적용될 때에만, 하드매크로들의 주변에 위치하는 표준 셀 영역의 게이트 수가 짝수 개로 생성될 수 있다. 하드매크로의 폭과 표준 셀 영역의 폭이 상술한 조건을 만족할 때, 게이트 생성 룰이 일괄적으로 적용되고 충돌이 발생하지 않게 될 것이다.
도 4b는 도 4a의 게이트 생성 룰에 따라 게이트를 할당한 모습을 보여주는 레이아웃이다. 도 4b를 참조하면, 본 발명의 게이트 생성 룰을 적용하면 칩 영역(300b)의 하드매크로 영역에 의해서 절단되는 게이트들의 수는 항상 짝수 개로 설정될 것이다. 더불어, 표준 셀 영역들에 포함되는 게이트들의 수도 항상 짝수 개로 설정될 수 있다.
도 5는 본 발명의 레이아웃 설계 시스템(100)에 의해서 수행되는 레이아웃 설계 절차를 보여주는 순서도이다. 도 5를 참조하면, 레이아웃 설계를 위해서 칩 상세 정보(Chip Specification)나 게이트-레벨 넷리스트와 같은 스키매틱 회로에 대한 검증된 정보들이 제공될 것이다.
S110 단계에서, 칩의 기하 정보나 사이즈가 결정되다. 스키매틱 설계에서 결정된 다양한 기능을 제공하기 위한 칩에 형성될 다양한 표준 셀들의 수, 메모리, 코어 블록 등의 사이즈를 고려하여 칩의 크기가 결정될 것이다.
S120 단계에서, 결정된 칩에 입출력 회로나 패드 등이 구성될 입출력 영역이 결정될 것이다. 더불어, 입출력 영역을 제외한 코어 영역에 하드매크로(또는, 하드 블록)의 위치가 결정된다. 하드매크로는 예를 들면, 아날로그 회로 블록, 에스램, CPU 등이 형성되는 영역으로 표준 셀 영역과 분리되어 형성될 것이다.
S130 단계에서, 하드매크로에 할로(Halo)가 설정된다. 할로(Halo)는 하드매크로 내부에 형성되는 집적회로와 표준 셀 영역을 구분하는 하드매크로의 테두리 영역에 대응한다. 할로 영역의 크기를 조정함으로써 표준 셀 영역의 폭이 조정될 수도 있을 것이다.
S140 단계에서, 상술한 구조에서 표준 셀 영역의 폭이 게이트 생성 룰에 위배되는지 채크를 수행한다. 만일, 표준 셀 영역이나 하드매크로 영역의 폭이 게이트 생성 룰(GGR)을 만족하는 경우, 게이트 레이아웃 설계는 종료된다. 반면, 표준 셀 영역이나 하드매크로 영역의 폭이 게이트 생성 룰(GGR)과 충돌하는 경우, 절차는 S150으로 이동한다.
S150 단계에서, 표준 셀 영역의 폭을 조정하는 절차를 수행한다. 만일, 표준 셀 영역의 폭이 단위 배치 폭(w)의 짝수배인 경우, 표준 셀 영역의 셀 로우의 시작점 또는 종단점을 구성하는 셀의 위치를 조정할 수 있을 것이다. 여기서, 표준 셀의 시작 셀이나 종단셀의 위치를 조정하는 것으로 표준 셀 영역의 폭을 조정할 수도 있지만, 본 발명은 여기에만 국한되지 않는다. 실제로 다양한 셀들을 표준 셀 영역에 배치하는 절차에서 이러한 게이트 생성 룰을 적용할 수도 있을 것이다.
도 6 내지 도 7은 도 5의 순서도에서 기술된 단계들을 각각 보여주는 칩의 단면도이다. 도 6은 칩(400)의 입출력 영역과 하드매크로가 구성된 형태를 보여준다. 도 7은 칩(400)의 표준 셀 영역들 각각에 대한 셀 로우들을 보여준다.
도 6을 참조하면, 칩의 사이즈가 결정되면 입출력 영역과 하드매크로 영역이 할당된다. 예를 들면, 칩의 외부와 데이터 또는 신호를 교환하기 위한 입출력 패드들과 입출력 버퍼나 드라이버가 형성되는 입출력 영역(410)의 크기가 결정된다. 그리고 내부에는 하드매크로 영역들(420, 430, 440, 450)이 결정될 것이다. 하드매크로 영역들(420, 430, 440, 450)의 위치는 입출력 패드와의 거리, 전원 레일의 구성, 또는 다른 코어들과의 상대적 거리를 고려하여 결정될 것이다. 입출력 영역(410)과 하드매크로 영역들(420, 430, 440, 450)이 결정되면, 나머지는 표준 셀 영역(460)으로 할당된다.
도 7은 표준 셀 영역의 폭을 보여주는 단면도이다. 도 7을 참조하면, 표준 셀 영역은 3가지 속성에 따라 분류될 수 있다. 양측에 각각 하드매크로 영역들(420, 430)이 위치하는 표준 셀 영역(470), 입출력 영역(410)과 하드매크로 영역(440) 사이에 위치하는 표준 셀 영역(480), 그리고 입출력 영역(410) 사이에서 하드매크로와 중첩되지 않는 표준 셀 영역(490)으로 구분될 수 있다.
먼저, 양측에 각각 하드매크로 영역들(420, 430)이 위치하는 표준 셀 영역(470)은 폭(W1)은 단위 배치 폭(w)의 홀수배로 제공될 것이다. 이러한 셀 영역의 폭의 크기는 표준 셀 영역의 폭들(W3)에도 동일하게 적용될 것이다. 입출력 영역(410)과 하드매크로 영역(440) 사이에 위치하는 표준 셀 영역(480)의 폭(W2) 또한 단위 배치 폭(w)의 홀수배로 제공될 것이다. 마찬가지로 표준 셀 영역의 폭(W4)도 단위 배치 폭(w)의 홀수배로 제공될 것이다. 이러한 규칙은 표준 셀 영역(490)에도 동일하게 적용될 수 있다.
도 8은 도 7의 표준 셀 영역(470)을 좀더 구체적으로 보여주는 도면이다. 도 8을 참조하면, 하드매크로들(HM1, HM2) 사이에 표준 셀 영역은 3개의 셀 로우들(SCR0, SCR1, SCR2)에 걸쳐서 형성될 것이다.
표준 셀 영역의 셀 로우(SCR0)의 좌측에는 좌측 종단 셀(FC_L)이 존재한다. 그리고 셀 로우(SCR0)의 우측에는 우측 종단 셀(FC_R)이 배치될 것이다. 종단 셀들(FC_L, FC_R)은 각각 표준 셀 영역과 하드매크로들과의 사이에서 표준 셀 영역에 포함되는 셀들을 보호하는 역할을 갖는다. 즉, 표준 셀 영역에 형성되는 다양한 셀들과 하드매크로에 형성되는 코어의 구성이 달라 제조 공정에서 발생할 수 있는 다양한 간섭을 차단하기 위해 종단 셀들(FC_L, FC_R)이 배치된다. 좌측 종단 셀(FC_L)의 폭은 D1, 우측 종단 셀(FC_R)의 폭은 D2이다. 여기서, 종단 셀들의 폭(D1, D2)는 동일하게 제공될 수도 있고, 다르게 제공될 수도 있을 것이다.
본 발명에서 표준 셀 영역의 폭(W1)을 조정하기 위해서 종단 셀들(FC_L, FC_R)의 위치를 좌측 또는 우측으로 이동할 수 있다. 예를 들면, 좌측 종단 셀(FC_L)을 우측으로 간격(d1)만큼 옮김으로써, 표준 셀 영역의 폭(W1)이 감소될 수 있다. 더불어, 단위 배치 폭(w)의 홀수 배로 표준 셀 영역의 폭(W1)을 조정하기 위해서 우측 종단 셀(FC_R)의 위치를 조정할 수도 있을 것이다. 종단 셀들(FC_L, FC_R)의 위치를 하드매크로 방향으로 이동하여, 표준 셀 영역의 폭(W1)을 증가함으로써, 단위 배치 폭(w)의 홀수 배로 표준 셀 영역의 폭(W1)을 조정할 수도 있을 것이다.
이러한 종단 셀들(FC_L, FC_R)의 구성은 셀 로우(SCR1, SCR2) 모두에 적용될 수 있다. 왜냐하면, 하드매크로들(HM1, HM2) 사이에 위치하는 셀 로우들(SCR0, SCR1, SCR2)은 결국 동일한 게이트들을 공유하게 될 것이기 때문이다.
도 9는 도 7의 표준 셀 영역(480)을 좀더 구체적으로 보여주는 도면이다. 도 9를 참조하면, 입출력 영역(I/O area)과 하드매크로(HM3) 사이에 표준 셀 영역은 3개의 셀 로우들(SCR3, SCR4, SCR5)에 걸쳐서 형성될 것이다.
표준 셀 영역의 셀 로우(SCR3)의 좌측에는 좌측 종단 셀(FC_L)이 존재한다. 그리고 셀 로우(SCR0)의 우측에는 우측 종단 셀(FC_R)이 배치될 것이다. 종단 셀들(FC_L, FC_R)은 각각 표준 셀 영역과 입출력 영역(I/O area)과 하드매크로들과의 사이에서 표준 셀 영역에 포함되는 셀들을 보호하는 역할을 갖는다. 즉, 표준 셀 영역에 형성되는 다양한 셀들과 입출력 영역(I/O area)과 하드매크로에 형성되는 구성이 달라 제조 공정에서 발생할 수 있는 다양한 간섭을 차단하기 위해 종단 셀들(FC_L, FC_R)이 배치된다. 좌측 종단 셀(FC_L)의 폭은 D1', 우측 종단 셀(FC_R)의 폭은 D2'이다. 여기서, 좌측 종단 셀(FC_L)의 폭은 D1', 우측 종단 셀(FC_R)의 폭은 D2'은 도 8의 폭들(D1, D2)와 동일할 수도 있고 다르게 설정될 수도 있다.
본 발명에서 표준 셀 영역의 폭(W2)을 조정하기 위해서 종단 셀들(FC_L, FC_R)의 위치를 좌측 또는 우측으로 이동할 수 있다. 예를 들면, 좌측 종단 셀(FC_L)을 우측으로 특정 거리만큼 옮김으로써, 표준 셀 영역의 폭(W2)이 감소될 수 있다. 더불어, 단위 배치 폭(w)의 홀수 배로 표준 셀 영역의 폭(W2)을 조정하기 위해서 우측 종단 셀(FC_R)의 위치를 조정할 수도 있을 것이다. 종단 셀들(FC_L, FC_R)의 위치를 임의의 방향으로 이동시켜 표준 셀 영역의 폭(W2)을 증가함으로써, 단위 배치 폭(w)의 홀수 배로 표준 셀 영역의 폭(W2)을 조정할 수도 있을 것이다. 이러한 종단 셀들(FC_L, FC_R)의 구성은 셀 로우(SCR4, SCR5) 모두에 적용될 수 있다.
도 10은 도 7의 표준 셀 영역(490)을 좀더 구체적으로 보여주는 도면이다. 도 10을 참조하면, 입출력 영역들(I/O area) 사이에 표준 셀 영역이 4개의 셀 로우들(SCR6, SCR7, SCR8, SCR9)에 걸쳐서 형성될 것이다.
표준 셀 영역의 셀 로우(SCR6)의 좌측에는 좌측 종단 셀(FC_L)이 존재한다. 그리고 셀 로우(SCR6)의 우측에는 우측 종단 셀(FC_R)이 배치될 것이다. 종단 셀들(FC_L, FC_R)은 각각 표준 셀 영역과 입출력 영역(I/O area) 사이에서 표준 셀 영역에 포함되는 셀들을 보호하는 역할을 갖는다. 즉, 표준 셀 영역에 형성되는 다양한 셀들과 입출력 영역(I/O area) 사이의 공정 편차에 따라 발생하는 다양한 간섭을 차단하기 위해 종단 셀들(FC_L, FC_R)이 배치된다. 좌측 종단 셀(FC_L)의 폭은 D1", 우측 종단 셀(FC_R)의 폭은 D2"이다. 여기서, 좌측 종단 셀(FC_L)의 폭은 D1", 우측 종단 셀(FC_R)의 폭은 D2"은 도 8의 폭들(D1, D2)와 동일할 수도 있고 다르게 설정될 수도 있다.
본 발명에서 표준 셀 영역의 폭(W0)을 조정하기 위해서 종단 셀들(FC_L, FC_R)의 위치를 좌측 또는 우측으로 이동할 수 있다. 예를 들면, 좌측 종단 셀(FC_L)을 우측으로 특정 거리만큼 옮김으로써, 표준 셀 영역의 폭(W0)이 감소될 수 있다. 더불어, 단위 배치 폭(w)의 홀수 배로 표준 셀 영역의 폭(W0)을 조정하기 위해서 우측 종단 셀(FC_R)의 위치를 조정할 수도 있을 것이다. 종단 셀들(FC_L, FC_R)의 위치를 임의의 방향으로 이동시켜 표준 셀 영역의 폭(W0)을 증가함으로써, 단위 배치 폭(w)의 홀수 배로 표준 셀 영역의 폭(W0)을 조정할 수도 있을 것이다. 이러한 종단 셀들(FC_L, FC_R)의 구성은 셀 로우(SCR7, SCR8, SCR9) 모두에 적용될 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 표준 셀 영역의 게이트 수의 조정 방법을 보여주기 위한 도면이다. 도 11을 참조하면, 하드매크로들(HM1, HM2) 사이에 표준 셀 영역은 3개의 셀 로우들(SCR0, SCR1, SCR2)에 걸쳐서 형성될 것이다. 하지만, 표준 셀 영역의 폭은 복수의 표준 셀들(471~478)의 배치 단계에서 수행될 수 있다. 즉, 표준 셀들(471~478)이 배치될 영역의 폭이 아니라, 표준 셀들(471~478)이 배치되는 단계에서 본 발명의 게이트 생성 룰(GGR)을 적용할 수 있다.
한편, 본 발명에 따른 메모리 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
Claims (20)
- 반도체 장치의 레이아웃 설계 방법에 있어서:
타깃 칩의 사이즈 및 자가정렬 이중 패터닝 공정에 의한 게이트 라인을 형성하기 위한 단위 배치 폭에 대한 정보를 레이아웃 설계 시스템이 제공받는 단계;
상기 타깃 칩에 입출력 영역, 하드매크로 영역, 그리고 표준 셀 영역을 할당하는 단계; 그리고
상기 표준 셀 영역에 위치하는 적어도 하나의 셀 로우의 폭을 상기 단위 배치 폭의 홀수 배로 제공하기 위한 게이트 생성 룰을 적용하여 조정하는 단계를 포함하되,
상기 단위 배치 폭은 상기 이중 패터닝 공정에서 한쌍의 게이트 라인들 각각의 중심간의 폭에 대응하고, 상기 하나의 셀 로우에는 짝수 개의 게이트 라인들이 형성되는 레이아웃 설계 방법. - 제 1 항에 있어서,
상기 게이트 생성 룰은 상기 하드매크로 영역들 중 제 1 영역에 위치하는 하드매크로의 폭은 상기 단위 배치 폭의 짝수 배로, 제 2 영역에 위치하는 하드매크로의 폭은 상기 단위 배치 폭의 홀수 배로 제한하는 레이아웃 설계 방법. - 제 2 항에 있어서,
상기 제 1 영역은 상기 표준 셀 영역과 인접하지 않은 적어도 한면을 갖는 직사각형 형태의 칩 영역에 대응하는 레이아웃 설계 방법. - 제 2 항에 있어서,
상기 제 2 영역은 상기 표준 셀 영역과 사면이 인접한 직사각형 형태의 칩 영역에 대응하는 레이아웃 설계 방법. - 제 1 항에 있어서,
상기 조정하는 단계에서, 상기 표준 셀 영역의 게이트 라인들의 위치를 좌측 또는 우측으로 이동하는 레이아웃 설계 방법. - 제 5 항에 있어서,
상기 조정하는 단계에서, 상기 표준 셀 영역의 양단을 구성하는 적어도 하나의 종단 셀의 위치를 좌측 또는 우측으로 이동하는 레이아웃 설계 방법. - 제 5 항에 있어서,
상기 조정하는 단계에서, 상기 하드매크로의 할로(Halo)의 크기를 변경하여 상기 표준 셀 영역의 폭을 조정하는 레이아웃 설계 방법. - 제 7 항에 있어서,
상기 상기 표준 셀 영역의 폭은 적어도 하나의 셀 로우 단위로 조정되는 레이아웃 설계 방법. - 제 1 항에 있어서,
상기 표준 셀 영역에 표준 셀들을 배치하는 단계를 더 포함하되, 상기 게이트 생성 룰은 상기 표준 셀들을 배치하는 단계에서 적용되는 레이아웃 설계 방법. - 반도체 장치의 레이아웃 설계 시스템의 자가정렬 이중 패터닝 공정이 적용되는 반도체 장치의 레이아웃 설계 방법에 있어서:
칩의 사이즈 및 디자인 룰을 제공받는 단계;
상기 칩에 적어도 하나의 하드매크로 영역과 표준 셀 영역을 할당하는 단계; 그리고
상기 표준 셀 영역의 각 셀 로우의 폭을 게이트 라인 쌍이 형성하는 단위 배치 폭의 홀수 배로 조정하는 단계를 포함하되,
상기 조정하는 단계에서 상기 표준 셀 영역의 각 셀 로우에는 짝수 개의 게이트 라인들이 형성되도록 상기 각 셀 로우의 폭이 조정되는 레이아웃 설계 방법. - 제 10 항에 있어서,
상기 단위 배치 폭은 상기 게이트 라인 쌍이 형성되는 폭에 대응하는 레이아웃 설계 방법. - 제 11 항에 있어서,
상기 단위 배치 폭은 상기 게이트 라인 쌍의 게이트 라인들 각각의 중심간 거리에 대응하는 레이아웃 설계 방법. - 제 10 항에 있어서,
상기 조정하는 단계에서 상기 표준 셀 영역의 셀 로우에 형성되는 종단 셀의 위치를 이동하는 레이아웃 설계 방법. - 제 10 항에 있어서,
상기 조정하는 단계에서, 상기 하드매크로 영역의 할로의 크기를 조정하는 레이아웃 설계 방법. - 반도체 장치의 배치 및 배선 설계 방법에 있어서:
타깃 칩의 게이트 라인의 폭과 게이트 라인쌍 간격을 포함하는 기하 정보를 제공받는 단계;
상기 타깃 칩에 입출력 패드가 형성되는 입출력 영역, 적어도 하나의 하드매크로 영역, 그리고 표준 셀 영역을 할당하는 단계;
상기 표준 셀 영역의 각 셀 로우(Cell Row)의 행방향 폭이 상기 게이트 라인쌍 간격의 홀수 배인지의 여부를 검출하는 게이트 생성 룰 채크 단계; 그리고
상기 검출 결과에 따라 상기 게이트 생성 룰을 위반한 표준 셀 영역의 셀 로우의 행방향 폭을 상기 게이트 라인 쌍의 간격의 홀수 배로 조정하는 단계를 포함하되,
상기 조정하는 단계에서, 짝수 개의 게이트 라인들이 상기 표준 셀 영역의 상기 셀 로우의 행방향 폭 내에 형성되도록 상기 행방향 폭이 조정되는 배치 및 배선 설계 방법. - 제 15 항에 있어서,
상기 게이트 생성 룰을 위반한 표준 셀 영역의 셀 로우의 행방향 폭은 인접한 하드매크로 영역의 할로(Halo)의 사이즈를 변경하여 조정되는 배치 및 배선 설계 방법. - 제 15 항에 있어서,
상기 게이트 생성 룰을 위반한 제 1 표준 셀 영역의 셀 로우의 행방향 폭은 상기 제 1 표준 셀 영역의 양측 종단 셀의 위치를 조정함으로써 조정되는 배치 및 배선 설계 방법. - 제 15 항에 있어서,
상기 게이트 생성 룰은, 상기 하드매크로 영역들 중 상기 표준 셀 영역에 의해서 폐쇄된 하드매크로의 행방향 폭은 상기 게이트 라인쌍 간격의 짝수 배로, 상기 표준 셀 영역에 인접하지 않는 적어도 하나의 면을 가진 하드매크로의 행방향 폭은 상기 게이트 라인쌍 간격의 홀수 배로 제한하는 배치 및 배선 설계 방법. - 제 18 항에 있어서,
상기 게이트 생성 룰을 위반한 하드매크로 영역의 행방향 폭을 조정하는 단계를 더 포함하는 배치 및 배선 설계 방법. - 제 15 항에 있어서,
상기 게이트 라인쌍은 자가정렬 이중 패터닝 공정을 통해서 형성되는 배치 및 배선 설계 방법.
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