TWI677965B - 半導體裝置以及上述的製造方法 - Google Patents

半導體裝置以及上述的製造方法 Download PDF

Info

Publication number
TWI677965B
TWI677965B TW104129443A TW104129443A TWI677965B TW I677965 B TWI677965 B TW I677965B TW 104129443 A TW104129443 A TW 104129443A TW 104129443 A TW104129443 A TW 104129443A TW I677965 B TWI677965 B TW I677965B
Authority
TW
Taiwan
Prior art keywords
gate electrode
gate
contact
region
connection
Prior art date
Application number
TW104129443A
Other languages
English (en)
Other versions
TW201618279A (zh
Inventor
朴判濟
Panjae Park
金秀泰
Sutae Kim
金東鉉
Donghyun Kim
金夏永
Ha-Young Kim
都楨湖
Jung-Ho Do
朴善暎
Sunyoung Park
白尙訓
Sanghoon Baek
崔在完
Jaewan Choi
Original Assignee
南韓商三星電子股份有限公司
Samsung Electronics Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司, Samsung Electronics Co., Ltd. filed Critical 南韓商三星電子股份有限公司
Publication of TW201618279A publication Critical patent/TW201618279A/zh
Application granted granted Critical
Publication of TWI677965B publication Critical patent/TWI677965B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

根據多個範例實施例，一種半導體裝置包括了基板，此基板包括了P型金氧半導體場效電晶體(PMOSFET)區域與N型金氧半導體場效電晶體(NMOSFET)區域，其中第一閘極電極和第二閘極電極在P型金氧半導體場效電晶體區域中，第三閘極電極和第四閘極電極在N型金氧半導體場效電晶體區域，以及第一接點(first contact)與第二接點(second contact)分別連接第一閘極電極與第四閘極電極。第一到第四閘極截止電極定義閘極截止區，其通過第一與第三閘極電極之間以及通過第二與第四閘極電極之間。當直視觀之時，每個第一與第二接點的一部份重疊於閘極截止區。

Description

半導體裝置以及上述的製造方法
本揭露是有關於一種半導體裝置以及上述的製造方法，特別地，本發明概念是有關於一種場效電晶體以及上述的製造方法。
因為小尺寸、多功能特性和/或製造成本低，半導體裝置被廣泛應用在電子工業上。半導體裝置可以被歸類為任何一種儲存邏輯數據的半導體儲存裝置、進行邏輯數據操作的半導體邏輯裝置以及兼具半導體記憶裝置與半導體邏輯裝置功能的混合式半導體。具有優良特性的半導體裝置在電子產業發展有持續的需求。例如，高可靠，高速和/或多功能的半導體裝置需求不斷增加。為了滿足這些要求，半導體裝置的結構已經變得更加複雜以及半導體裝置高度積體化。
本發明概念的範例實施例，可提供半導體裝置改善電子特性與集積密度(Integration Density)。
本發明概念的範例實施例可提供製造一種導體裝置的方法，其能改善電子特性與集積密度。
根據本發明概念的範例實施例，一種半導體裝置可包括： 一個基板包括了P型金氧半導體場效電晶體區域與N型金氧半導體場效電晶體區域；第一閘極電極和第二閘極電極，在P型金氧半導體場效電晶體區域中；第三閘極電極和第四閘極電極，在N型金氧半導體場效電晶體區域中；以及第一接點與第二接點分別連接第一閘極電極與第四閘極電極。第一到第四閘極電極定義一閘極截止區，其通過第一與第三閘極電極值之間以及通過第二與第四之間。當直視時，每個第一與第二接點的一部份重疊於閘極截止區。
在多個範例實施例中，半導體裝置更進一步包括第一連接結構以及第二連接結構。第一連接結構可包括第一與第二接點，第一連接結構與第一和第四閘極電極可彼此連接。第二連接結構與第二和第三閘極電極可彼此連接。第一與第二接點以及第二連接結構可彼此垂直地隔開，以及可彼此相交。
在多個範例實施例中，當直視時，在第一與第二閘極電極之間區域以及第三與第四閘極電極之間區域中，第一與第二連接結構可以彼此相交。
在多個範例實施例中，第一與第二接點其中至少有一個可以與對應的第一閘極電極或第四閘極電極的一個端點部份的一側壁和一上表面彼此連接。
在多個範例實施例中，第一閘極電極在第一和第三閘極電極的延伸方向可對準第三閘極電極，以及當從此直視時，第二閘極電極在第二和第四閘極電極的延伸方向可對準第四閘極電極。
在多個範例實施例中，半導體裝置可更進一步包括：第一裝置隔絕層，在P型金氧半導體場效電晶體區域與N型金氧半導體場效電晶體區域之間。第一與第二接點中至少有一個的下表面，在閘極截止區中直接連接第一裝置隔絕層的上表面。
在多個範例實施例中，半導體裝置可進一步包括P型金氧半導體場效電晶體區域與N型金氧半導體場效電晶體區域的多個主動部份。第一到第四閘極電極可從平行基板的上表面的第一方向延伸，主動部份延伸於一個第二方向，其第二方向與第一方向相交，以及第一到第四閘極電極可相交於主動部份。
在多個範例實施例中，半導體裝置可更進一步包括第二裝置隔絕層，在基板的多個主動部份之間，其中主動部分的上半部份可以向上突出高於第二裝置隔絕層的上表面。
在多個範例實施例中，閘極截止區可包含第一閘極截止區與第二閘極截止區，其彼此隔開。第一閘極截止區可位於第一與第三閘極電極之間，以及第二閘極截止區可位第二與第四閘極電極之間。
在多個範例實施例中，半導體裝置可更進一步包括：連接接點，其與第二與第三閘極電極相互連接。當從此直視時，連接接點能位於第一與第二閘極截止區域之間。
在多個範例實施例中，半導體裝置可更進一步包括：第一裝置隔絕層，位於P型金氧半導體場效電晶體區域與N型金氧半導體場效電晶體區域之間；以及連接線，連接第一與第二接點。連接線能電性地與第一與第四閘極電極相互連接。連接接點可沿著第一裝置隔絕層的一上表面延伸，以便與第二閘極電極的一側壁與第三閘極電極的一側壁連接，以及連接線可在連接接點之上並且與連接接點相交。
在多個範例實施例中，單一閘極截止區域可延伸於第一與第三閘極電極之間以及第二與第四閘極電極之間。
在多個範例實施例中，半導體裝置可更進一步包括：連接第一與第二接點的主動接點，此主動接點電性地與第一與第四閘極電極相互連接。第一與第二接點以及主動接點可構成一個聯合體的一個連接接點，以及此連接接點可與閘極截止區域相交。
在多個範例實施例中，半導體裝置可更進一步包括：第一裝置隔絕層，位於P型金氧半導體場效電晶體區域與N型金氧半導體場效電晶體區域之間。第一與第二接點的下表面與主動接點的下表面，其可直接與第一裝置隔絕層的一個上表面連接。
在多個範例實施例中，半導體裝置可更進一步包括：連接線，與第二與第三閘極電極相互連接，其中連接線可在閘極截止區域中以及與連接接點相交。
根據本發明概念的範例實施例，一種半導體裝置可包括：一個正反器，其包括P型金氧半導體場效電晶體區域與N型金氧半導體場效電晶體區域以及一交叉耦合結構。正反器可包括在P型金氧半導體場效電晶體區域中的一個第一閘極電極與一個第二閘極電極，以及在N型金氧半導體場效電晶體區域中的第三閘極電極與第四閘極電極。此正反器可經配置於施以掃描致能反相訊號(scan enable bar signal)至第一與第四閘極電極。正反器經配置於施以掃描致能訊號至第二與第三閘極電極。交叉耦合結構與第一與第四閘極電極相互連接以及與第二與第三閘極電極相互連接。交叉偶合結構包括第一接點和第二接點，分別連接第一閘極電極與第四閘極電極。此交叉偶合結構包括第一連接結構，具有上述第一與第二接點並且電性地與第一與第四閘極電極相互連接。此交叉偶合結構更包括第二連接結構，與第二與第三閘極電極相互連接。第一與第二接點中至少一個的一個端點部份，當從此直視時，覆蓋對應的前述第一閘極電極或前述第四閘極的兩側壁。
在多個範例實施例中，第一閘極電極可以在第一與第三閘極電極的一個延伸方向對準第三閘極電極，以及第二閘極電極，當從此直視時，其可以在第二與第四閘極電極的一個延伸方向對準第四閘極電極。
在多個範例實施例中，第一和第三閘極電極彼此以位於其間的第一閘極截止區相互隔開，第二和第四閘極電極彼此以位於其間的第二閘極截止區相互隔開。當從此直視時，第一接點的一部份可以與第一閘極截止區重疊，以及第二接點的一部份可以與第二閘極截止區重疊。
在多個範例實施例中，第一和第三閘極電極彼此可以以位於其間的閘極截止區相互隔開，以及閘極截止區可以從第一與第三閘極截止區之間和第二與第四閘極截止區之間延伸。當從此直視時，第一接點與第二接點的一部份可與閘極截止區重疊。
在多個範例實施例中，第一與第二接點以及第二連接結構可彼此垂直地隔開，以及第一與第二連接結構，其在第一與第四閘極電極之間的區域以及第二與第三閘極電極之間的區域可彼此相交。
根據本發明概念的範例實施例，一種製造半導體裝置的方法可包括：在基板中定義P型金氧半導體場效電晶體區域與N型金氧半導體場效電晶體區域；在基板中形成一對閘極結構，這一對閘極結構同時相交P型金氧半導體場效電晶體區域與N型金氧半導體場效電晶體區域，透過圖案化這對閘極結構形成第一、第二、第三以及第四閘極電極，然後在P型金氧半導體場效電晶體區域與N型金氧半導體場效電晶體區域之間形成閘極截止區域，第一與第二閘極電極在P型金氧半導體場效電晶體區域，以及第三與第四閘極電極在N型金氧半導體場效電晶體區域；以及形成第一接點與第二接點分別連接第一閘極電極與第四閘極電極。每個第一與第二接點的一部份，當從此直視時，可與閘極截止區域重疊。
在多個範例實施例中，此方法可進一步包括：形成在基板上的接點區域。形成的第一接點與第二接點可包括在接點區域形成第一接點以及第二接點。每個接點區域的一部份，在佈局中可與閘極截止區域重疊。
在多個範例實施例中，此方法可進一步包括：形成第一連接結構包括第一與第二接點，以及形成第二連結結構彼此連接第二與第三閘極電極。第一連接結構可電性地彼此連接第一與第四閘極電極。第一與第二連接結構，其在第一與第四閘極電極之間以及第二與第三閘極電極之間的區域彼此相交。
在多個範例實施例中，形成的第一、第一、第二、第三以及第四閘極電極可包括形成的閘極截止區域，其藉由形成一個第一閘極截止區域在一對閘極結構中相交一個閘極結構和形成一個第二閘極區域在一對閘極結構中相交其他的閘極結構。在P型金氧半導體場效電晶體區域的第一閘極電極以及在N型金氧半導體場效電晶體區域的第三閘極電極，其可以藉由該第一閘極截止區域去定義。在P型金氧半導體場效電晶體區域的第二閘極電極以及在N型金氧半導體場效電晶體區域的第四閘極電極，其可以藉由第二閘極截止區域去定義。
在多個範例實施例中，單一閘極截止區域可以同時延伸去相交這對閘極結構。
在多個範例實施例中，形成第一到第四閘極電極可以包括：移除在閘極截止區域的每對閘極結構的每一個的一部份；形成覆蓋閘極結構的側壁的間隙壁(spacer)；形成藉由間隙壁(spacer)所定義的溝槽(Trenches)；以及形成每個溝槽內的閘極絕緣圖案和閘極線。
在多個範例實施例中，此方法更可包括：在P型金氧半導體場效電晶體區域形成裝置隔絕層以及N型金氧半導體場效電晶體區域定義主動部份。這對閘極結構可以相交於主動部份。
根據本發明概念的範例實施例，一個半導體裝置包括在基板上邏輯胞。此邏輯胞包括第一到第四閘極電極。第一與第三閘極電極，其在第一方向中彼此隔開。第一與第四閘極電極，其在第二方向中彼此隔開，其方向與第一方向相交。第四閘極電極，其在第二方向中被第三閘極電極隔開。第四閘極電極，其在第一方向中被第二閘極電極隔開。第一接點電性地連接第一閘極電極。第一接點從第一閘極電極與第三閘極電極之間延伸。第一接點在第一方向中被第三閘極電極隔開。第二接點電性地連接第四閘極電極。第二接點從第二閘極電極與第四閘極電極之間延伸。第二接點在第一方向中被第二閘極電極隔開。
在多個範例實施例中，半導體裝置可以更進一步包含：第一連接接點，其在該第二方向延伸。第一連接接點可連接第二閘極電極至第三閘極電極。第一連接接點，在第一方向被第一閘極電極隔開以及在第一方向被第二接點隔開。第一連接接點可從第一接點與第二接點之間延伸。
在多個範例實施例中，半導體裝置可以更進一步包含： 第一連接線，其電性地連接第一閘極電極至第四閘極電極。第一連接線可以從第一閘極電極至該第四閘極電極中一方向延伸，其方向不同於第一方向與第二方向。第一連接線可以延伸在第一接點與第二接點之上。半導體裝置可更進一步包括第一連接接點在第二方向延伸。第一連接接點可連接第二閘極電極至第三閘極電極。第一連接接點，在第一方向中可被第一接點隔開以及在第二方向中可被第二接點隔開。第一連接接點可從第一接點與第二接點之間延伸。第一連接線可在第一連接接點上方延伸。第一連接接點，其可以與第一閘極電極、第四閘極電極以及第一連接線電性地隔絕。
在多個範例實施例中，基板可包括P型金氧半導體場效電晶體區域與N型金氧半導體場效電晶體區域。基板可在P型金氧半導體場效電晶體區域以及該N型金氧半導體場效電晶體區域定義多個鰭片，其包含被彼此隔開的側壁。第一閘極電極以及第二閘極電極可在P型金氧半導體場效電晶體區域中橫跨這些鰭片。第三閘極電極以及第四閘極電極在N型金氧半導體場效電晶體區域可以橫跨這些鰭片。
本發明概念的範例實施例將用參考資料的附加圖片詳細描述。然而，發明概念的範例實施例可用不同方式來實施，並且不應該被解釋為僅限於所示的實施例。相反，提供這些範例實施例作為提供範例，使揭露的內容更加全面與完整，以及完全傳達發明概念給熟知此技藝者所了解。因此，習知的步驟、元件和技術相較於一些發明概念的範例實施例可以不被說明。除非另有說明，在說明與附加圖示中類似的元件將以類似的參考號碼表示，然而因此說明可以不重複。在附圖中，尺寸以及層跟區域的相對尺寸可以被放大表示清楚。
空間相對的術語，例如“在...之下(beneath)”、“以下(below)”、“下(lower)”、“上方(above)”、“上(up)”等，可用以在本文便於描述，以便描述圖中所示的一個元件或特徵相對另一元件或特徵的關係。可以理解的是，空間相對術語旨在除了在附圖中描述的方向之外，還涵蓋裝置在使用或操作不同方向。例如，如果裝置在圖中被翻轉，則被描述為“下方(below)”或“之下(beneath)”的元件或特徵將被定向為“上方(above)”其它元件或特徵。因此，“下方(below)”的範例術語可包括上方和下方的方位。所述裝置可被相反定位（旋轉90度或在其它方位），和所使用的空間相對描述符做出相應的解釋。
在此所使用的術語只用來描述特定的實施例且並非用以作為發明概念的限制。如同本文使用的，那些單一形式的 “一”(“a”或“an”)以及“該”(“the”)也意圖包括複數的形式，除非上下文清楚地表示不同的意義。如本文所使用的，此術語“及/或(and/or)”包括一個相關所列的項目或更多的任何以及所有組合。相同地，術語“示範的” (“exemplary”)意圖參考範例或示意圖。
將會理解的是，當元件或層被稱為“連接(connected to)”、或“耦合(coupled to) ”到另一元件或層時，可以是直接地位於其上、連接到或耦合到另一元件或層或中間元件或中間層是可以存在。
相同地，將會理解當元件、層或基板被稱為“上(on)”在另一元件時，可以是直接地位於其上或中間層是可以存在。相反，當元件被稱為“直接(directly) ”，意指不存在中間元件或中間層。在此將更進一步理解這些術語“包括(comprises)”、“ 包括(comprising)”、“包括(includes)、“及/或(and/or)”以及“包含(including)”使用於說明書中的意義，是用以具體描述的特徵(features)、整體(integers)、步驟、操作(operations)、元件(elements)及/或部件(components)，但不排除存在或增加一個或多個其它特徵、整體、步驟、操作、元件，部件及/或其組合。
應該瞭解的是，儘管術語之第一、第二、第三等等可在本文中用於描述各種元件、部件、區域、層、及/或部分，但是這些元件、部件、區域、層、及/或部分不應該限於這些術語。這些術語僅用於一個元件、組件、區域、層或部分與另一個區域、層或部分的區分。因此，以下討論的第一元件、組件、區域、層或部分也可以被稱為第二元件、組件、區域、層或部分，而不脫離本發明構想的指引。本發明概念的範例實施例在此解釋包括它們的互補相同項。相同的參考號碼或相同的參考指示在整個說明書代表相同元件。
範例實施例在此處用參考資料的橫截面示意圖描述，其為理想的實施方式(中間結構)的概要示意圖。確切的說，來自圖示形狀的變化是可以預期的，舉例來說，因製程技術的變化及/或誤差所造成是可以預期的。因此，這些範例實施例不應該被解釋為局限於在此示出的區域的具體形狀，而應該包括在形狀上的偏差造成的結果，例如，從製程所產生的偏差。因此，在圖中所示的區域實際上是示意性的，它們的形狀並不意圖展示裝置的區域的實際形狀，也不意於限制本發明概念的範圍。
除非另有定義，否則這裡使用的所有術語（包括技術和科學術語）具有相同的含義，能由本發明構思所屬技術領域中具有通常知識者所能理解。將進一步理解這些術語，像是那些詞典中通常的定義，應該被解釋其含義與它們在相關領域的上下文所能理解的定義與本說明書中的含義一致，並且不會在理想化或過度正式方式解釋其意義，除非在此明確的加以定義。
儘管對應一些橫截面的直視和/或透視圖可不顯示，在此顯示出的器件結構的橫截圖提供支撐多個裝置的結構，其結構沿著兩個不同的方向延伸。兩個不同的方向可以是或可以不是彼此正交。在三個不同的方向可以包括一個第三方向，其方向可以是正交的兩個不同的方向。多個裝置的結構可以集成同一電子裝置。例如，當一個裝置結構（例如，一個儲存記憶胞結構或電晶體結構）顯示在一個橫截面，電子設備可以包括多個裝置結構（例如，儲存記憶胞結構或電晶體結構）的，作為將由電子裝置的直視圖加以說明。多個裝置結構可以佈置在一個陣列和/或一個二維的圖案。
圖1是一個根據發明概念的範例實施例描述一個半導體裝置的平面視圖。圖2是圖1的第一邏輯胞C1的放大視圖。
參考圖1跟圖2，根據發明概念的範例實施例的半導體裝置可包括多個邏輯胞。在目前的說明書中，此術語”邏輯胞(Logic Cell)”可以意指使用來進行邏輯操作的單元(Unit)。每個邏輯胞可包含多個電晶體。在實施例中，半導體裝置可包含一個第一邏輯胞C1、一個第二邏輯胞C2以及一個第三邏輯胞C3。第二邏輯胞C2與第三邏輯胞C3可以從Y方向彼此相隔開，而以第一邏輯胞C1位於之間而隔開。每個邏輯胞可以包括主動區域，其藉由第一裝置隔絕層STl隔絕彼此。例如，每個邏輯胞可以包括P型金氧半導體場效電晶體(PMOSFET)區域PR與N型金氧半導體場效電晶體(NMOSFET)區域NR。P型金氧半導體場效電晶體區域PR與N型金氧半導體場效電晶體區域NR藉由第一裝置隔絕層STl隔絕彼此。以下，將更為詳細描述第一邏輯胞C1。然而，其他邏輯單元可以與第一邏輯胞C1具有相同的結構或可具有對應於第一邏輯胞C1的一個結構。九個邏輯單元顯示於圖1。然而，所述發明概念不限於此。
第一邏輯胞C1可以包括第一到第五區域R1到R5。該第一到第四區域R1到R4可以組成一個正反器(Flip-flop)。第五區域R5可以連接至此正反器，以及可以包括接收一個外加時脈訊號(CK)的一時脈電路。更詳細來說，第一區域R1可以包括提供一個掃瞄功能與一個反向器功能的一個核心電路(Core Circuit)，以及第二區域R2與第四區域R4可以是緩衝器區域(Buffer Region)。第三區域R3可以是一個進行跳過功能(Skip Function)及/或跳線功能(Jumper Function)的一個區域。
以下，第一到第五區域R1到R5將詳述更多細節。
圖3為圖2的正反器的邏輯電路圖。圖4為圖3中的第一區域R1的等效電路圖。圖5為圖3中第二區域R2或第四區域R4的等效電路圖示。
參考圖3和圖4，第一區域R1可以包括接收一個掃描輸入訊號SI的第一元件E1和接收一外部輸入訊號D的一第二元件E2。第一元件E1可包括四個彼此串聯的四個電晶體。換句話說，第一元件E1可以包括第一到第四電晶體，其順序地從一電源VDD到一接地VSS排列。第一與第二電晶體可以是P型金氧半導體電晶體(PMOS)，以及第三與第四電晶體可以是N型金氧半導體電晶體(NMOS)。掃描輸入訊號SI可以施於第一與第三電晶體。掃描致能反相訊號(Scan Enable Bar Signal)/SE可以施於第二電晶體，以及一掃描致能訊號SE可以施於第四電晶體。第二元件E2可以包括彼此串聯的四個電晶體。換句話說，第二元件E2可以包括第一到第四電晶體，其依序地從電源VDD到接地VSS排列。第二元件E2的第一與第二電晶體可以是P型金氧半導體電晶體(PMOS)，以及第二元件E2的第三與第四電晶體可以是N型金氧半導體電晶體(NMOS)。外部輸入訊號D可以施於第二元件E2的第二與第三電晶體。掃描致能訊號SE可以施於第二元件E2的第一電晶體，以及掃描致能反相訊號(Scan Enable Bar Signal)/SE可以施於第二元件E2的第四電晶體。
參考圖3與圖5，第二區域R2可包括一個第三元件E3、一個第四元件E4、一個第五元件E5，上述這些元件連接在一個第一節點N1與一個第二節點N2之間。一個時脈訊號CLK以及一個時脈反相訊號/CLK可以提供每一個第三與第四元件E3和E4。第四區域R4可以包括相同元件作為第三到第五元件E3、E4以及E5。在第四區域R4的第三到第五元件E3、E4以及E5可以在第二節點N2與第三節點N3之間連接。除了在第二節點N2與第三節點N3之間連接之外，第四區域R4的其他特點其實質上可相同於第二區域R2。以下，將主要地描述第二區域R2。然而，以下描述也可以運用至第四區域R4。
第四元件E4與第五元件E5可以並聯地連接在第三元件E3與第二節點N2之間。第三元件E3可包括串聯的四個電晶體。換句話說，第三元件E3可以包括第一到第四電晶體，其順序地連接一電源VDD到一接地VSS。第三元件E3的第一與第二電晶體可以是P型金氧半導體電晶體(PMOS)，第三元件E3的第三與第四電晶體可以是N型金氧半導體電晶體(NMOS)。透過第一節點N1傳輸的訊號可以施於第三元件E3的第一與第四電晶體。時脈訊號CLK可以施於第三元件E3的第二電晶體，時脈反相訊號/CLK可以施於第三元件E3的第三電晶體。
第四元件E4可包括四個串聯的電晶體。換句話說，第四元件E4可以包括第一到第四電晶體，其順序地連接一電源VDD到一接地VSS。第四元件E4的第一與第二電晶體可以是P型金氧半導體電晶體(PMOS)，第四元件E4的第三與第四電晶體可以是N型金氧半導體電晶體(NMOS)。第四元件E4的第一與第四電晶體可連接第二節點N2。時脈反相訊號/CLK可以施於第四元件E4的第二電晶體，時脈訊號CLK可以施於第四元件E4的第三電晶體。
以下表1為根據本發明概念的範例實施例之正反器的一個時序表。
[表1]
如果外部輸入訊號D[n]是邏輯高位準(logic high level)以及掃描致能訊號SE沒有被激發，當外部時脈訊號CK從低位準轉換至高位準時，外部輸出訊號Q[n+1]變成邏輯高位準。如果外部輸入訊號D[n]是邏輯低位準(logic low level)以及掃描致能訊號SE沒有被激發，當外部時脈訊號CK從低位準轉換至高位準時，外部輸出訊號Q[n+1]變成邏輯高位準。如果外部輸入訊號D[n]、掃描致能訊號SE以及掃描輸入訊號SI不存在，當外部時脈訊號CK從高位準轉換至低位準時，外部輸出訊號Q[n+1]維持一個先前的循環值Q[n]。如果外部輸入訊號D[n]不存在，以及掃描致能訊號SE與掃描輸入訊號SI被激發，當外部時脈訊號CK從低位準轉換至高位準，外部輸出訊號Q[n+1]變成邏輯高位準。在範例實施列中，外部輸入訊號D[n]可以不存在、掃描致能訊號SE可被激發以及掃描輸入訊號SI可不被激發。在此情況，當外部時脈訊號CK從低位準轉換至高位準，外部輸出訊號Q[n+1]變成邏輯低位準。
以下，第一區域R1將詳述更多細節。
圖6A為圖2與圖3中第一區域的平面視圖。圖6B、6C、6D、6E以及6F為分別沿著圖6A的線A-A’、B-B’、C-C’、D-D’以及E-E’的橫截面視圖。
參考圖6A到圖6F，第一裝置隔絕層STl可提供在基板100中，以定義P型金氧半導體場效電晶體區域PR與N型金氧半導體場效電晶體區域NR。例如，基板100可以是矽基板、鍺基板以及絕緣體上矽(Silicon-on-insulator，SOI)基板。P型金氧半導體場效電晶體區域PR與N型金氧半導體場效電晶體區域NR可以在第一方向D1以位於其間的第一裝置隔絕層STl彼此隔開。每個P型金氧半導體場效電晶體區域PR與N型金氧半導體場效電晶體區域NR顯示於圖6A的區域。可替代地，每個P型金氧半導體場效電晶體區域PR與N型金氧半導體場效電晶體區域可包括多個藉由第一裝置隔絕層ST1相互隔絕的區域。
在第一方向D1延伸的閘極電極G1到G5可提供於基板100。閘極G1到G5可提供於依序堆疊的第一與第二層間絕緣層151與152。閘極電極G1到G5中的每個第一到第四閘極電極G1到G4可提供至P型金氧半導體場效電晶體區域PR或N型金氧半導體場效電晶體區域NR。在範例實施例中，第一與第二閘極G1與G2可提供至P型金氧半導體場效電晶體區域PR，以及第三與第四閘極G3與G4可提供至N型金氧半導體場效電晶體區域NR。第一閘極電極G1可在第一與第三閘極電極G1與G3的一延伸方向(例如，第一方向D1)對準第三閘極電極G3，以及第二閘極電極G2可在第二與第四閘極電極G2與G4的一延伸方向(例如，此第一方向D1)對準第四閘極電極G4。
第一閘極截止區CT1可以通過第一與第三閘極電極G1與G3之間，以及第二閘極截止區CT2可以通過第二與第四閘極電極G2與G4之間。換句話說，第一與第三閘極G1與G3可以在第一方向D1以位於其間的第一閘極截止區CT1彼此隔開，以及第二與第四閘極G2與G4可以在第一方向D1以位於其間的第二閘極截止區CT2彼此隔開。第一與第二閘極截止區CT1與CT2可定義在P型金氧半導體場效電晶體區域PR與N型金氧半導體場效電晶體區域NR之間的第一裝置隔絕層STl。當直視(plan view)來觀看時，第一與第二閘極截止區CT1與CT2可以在與第一方向D1相交的第二方向D2上彼此不重疊。換句話說，當從直視觀看時，第一與第二閘極截止區CT1與CT2在第一方向D1可以彼此隔開，所以在之後描述的一個第一連接接點(Connection Contact)NC1可放置在第一與第二閘極截止區CT1與CT2之間。
更詳細地，可以經由圖案化第一方向D1上延伸的一個閘極結構來形成第一和第三閘極電極G1和G3。此時，圖案化製程可在一個佈局上沿著第一閘極截止區域CT1來進行。同樣地，經由圖案化沿著第一方向D1延伸的其他閘極結構來形成第二和第四閘極電極G2和G4。此時，圖案化製程可在一個佈局上沿著第二閘極截止區域CT2來進行。
第一閘極電極G1可以是在圖3與圖4所描述的第一元件E1中施以掃描致能反相訊號/SE的電晶體的閘極電極。第四閘極電極G4可以是第二元件E2中，施以掃描致能反相訊號/SE的電晶體的閘極電極。第二閘極電極G2可以是在第一元件E1中，施以掃描致能訊號SE的電晶體的閘極電極。第三閘極電極G3可以是第二元件E2中，施以掃描致能訊號SE的電晶體的閘極電極。
第五閘極電極G5可以在第一方向D1延伸同時與P型金氧半導體場效電晶體區域PR以及N型金氧半導體場效電晶體區域NR兩者相交。
每個閘極電極G1到G5可包括依序堆疊的閘極絕緣圖案110、閘極線120以及罩蓋圖案(Capping Pattern)130。閘極絕緣圖案110可包括氧化矽層、氮氧化矽層或介電係數高於氧化矽層的介電係數的一高介電係數介電層的至少其中之一。閘極線120可包括摻雜(doped)半導體材質、金屬或導電金屬氮化物(Conductive Metal Nitride)的至少其中之一。罩蓋圖案130可包括氧化矽(Silicon Oxide)層、氮化矽(Silicon Nitride)層或氮氧化矽(Silicon Oxynitride)層的至少其中之一。如圖6E所示，可在閘極電極G1到G5的側壁(Sidewall)上提供間隙壁(Spacer)SP。間隙壁(Spacer)SP包括氧化矽、氮化矽或氮氧化矽至少其中之一。
一個第一交互耦合結構(Cross-coupling Structure)XC1可在第一區域R1上提供。第一交互耦合結構XC1可連接第一閘極電極G1至第四閘極電極G4，以及可連接第二閘極電極G2至第三閘極電極G3。第一交互耦合結構XC1可在位於P型金氧半導體場效電晶體區域PR或N型金氧半導體場效電晶體區域NR之間的第一裝置隔絕層ST1上提供，。第一交互耦合結構XC1可包括一個連接第一閘極電極G1與第四閘極電極G4的第一連接結構和連接第二閘極電極G2與第三閘極電極G3的第二連接結構。
第二連接結構可以包括第一連接接點NC1。第一連接接點NC1是可以同時將掃描致能訊號SE施於第二閘極電極G2與第三閘極電極G3的結構。第一連接接點NC1可以有一個線路形狀，在第一裝置隔絕層ST1的上表面上以第二方向D2延伸。第一連接接點NC1可同時覆蓋第二閘極電極G2的一個端點部份與第三閘極電極G3的一個端點部份。換句話說，第一連接接點NC1的端點部份可連接第二閘極電極G2的端點部份的上表面與側壁，以及第一連接接點NC1的另一端點部份可連接第三閘極電極G3的一端點部份的上表面與側壁。所以，第一連接接點NC1可電性地連接第二閘極電極G2與第三閘極電極G3。第二閘極電極G2與第三閘極電極G3的所述端點部份可以分別地與第二與第一閘極截止區域CT2與CT1相鄰。
第一連接接點NC1可包括金屬、導電金屬氮化物以及摻雜半導體材料的至少其中之一。在多個範例實施例中，第一連接接點NC1可包括鎢、鈦、鉭、氮化鎢(Tungsten Nitride)、氮化鈦(Titanium Nitride)以及氮化鉭(Tantalum Nitride)至少其中之一。
第一連接裝置可包括第一與第二接點CB1和CB2、第一連接線NL1以及第一與第二導孔(vias)V1與V2。第一與第二接點CB1和CB2可分別地直接連接到第一與第四閘極電極G1與G4。第一連接線NL可電性地與第一與第四閘極電極彼此相互連接。第一與第二導孔V1與V2可分別放置在第一連接線NL1以及第一與第二接點CB1和CB2之間。第一連接線NL1可為用來同時施以掃描致能反相訊號/SE至第一與第四閘極電極G1與G4的結構。第一連接線NL1可以在第一連接接點NC1上提供，並且可垂直地與第一連接接點NC1隔開。第一連接線NL1可以在第一與第二接點CB1和CB2上方延伸。當直視觀之時，第一連接線NL1可以與第一連接接點NC1相交。更詳細地，第一連接線NL1和第一連接接點NC1可在第一裝置隔絕層ST1彼此相交。第一連接接點NC1與第一閘極電極G1、第四閘極電極G4以及第一連接線NL1電性地絕緣。
第一連接線NL1可透過第一導孔V1和第一接點CB1電性地連接至第一閘極電極G1，以及可透過第二導孔V2和第二接點CB2電性地連接至第四閘極電極G4。第一與第二接點CB1和CB2可在第一與第二層間隔絕層(Interlayer Insulating Layer)151和152中提供，以及第一與第二導孔V1與V2可在位於第二隔絕層152上方的第三層間隔絕層153中提供。第一連接線NL1可在位於第三隔絕層153上的第四層間隔絕層154提供。
更詳細地，當從此直視觀之，第一接點CB1的一部份可以與第一閘極截止區CT1重疊以及第二接點CB2的一部份可以與第二閘極截止區CT2重疊。所以，第一接點CB1可與第一閘極電極G1的端點部份的上表面與側壁直接連接，第二接點CB2可與第四閘極電極G4的端點部份的上表面與側壁直接連接。例如，如圖6所示，第一接點CB1可覆蓋第一閘極電極G1的端點部份的上表面與側壁。所以，第一接點CB1第一閘極電極G1的接觸區域可以增加。同樣地，第二接點CB2可覆蓋第四閘極電極G4的端點部份的上表面與側壁。第一與第四閘極電極G1和G4的端點部份可分別相鄰於第一與第二閘極截止區CT1與CT2。
此外，因為第一接點CB1環繞第一閘極電極G1的端點部份，第一接點CB1的下表面的一部份可直接連接第一閘極截止區CT1的第一裝置隔絕層ST1的上表面。同樣地，因為第二接點CB2環繞第四閘極電極G4的端點部份，第二接點CB2的下表面的一部份可直接連接第二閘極截止區CT2的第一裝置隔絕層ST1的上表面。
第一與第二接點CB1和CB2、第一與第二導孔V1與V2以及第一連接線NL1可包括金屬、導電金屬氮化物以及摻雜半導體材料至少其中之一。第一到第四層間絕緣層151、152、153以及154可包括氧化矽。
根據發明概念的範例實施例，第一交叉耦合結構XC1可改善包括正反器的半導體裝置的集積密度。如上所述，根據發明概念的範例實施例，正反器可包括第二閘極電極G2與第三閘極電極G3，其施以掃描致能訊號SE，並且可以分別在P型金氧半導體場效電晶體區域PR上與N型金氧半導體場效電晶體區域NR上提供。此外，根據發明概念的範例實施例，正反器也可包括第一閘極電極G1與第四閘極電極G4，其施以掃描致能反相訊號/SE，並且可以分別在P型金氧半導體場效電晶體區域PR與N型金氧半導體場效電晶體區域NR上提供。為了個別地連接第一與第二閘極電極G1與G2至第四與第三閘極電極G4與G3，第一與第四閘極電極G1和G4可以實體地彼此連接以便形成一個電極，以及第二與第三閘極電極G2和G3可分別形成在此電極的兩側。因此，第二與第三閘極電極G2和G3可以彼此電性地連接。在此情況，可能需要三條閘極線，在第二方向D2上的第一區域R1的寬度因此而增加。
然而，根據發明概念的範例實施例，第一與第四閘極電極G1和G4之間的連接和第二與第三閘極電極G2和G3之間的連接可以使用藉由第一交叉耦合結構XC1的兩個導線來實現。所以，在第二方向D2的第一區域R1的寬度因此可以降低。此外，第一與第二接點CB1與CB2可以與第一與第二閘極截止區CT1與CT2之間部分重疊，所以接點CB1與CB2以及第一與第四閘極電極G1和G4之間的接點區域可以減少，以便降低接觸電阻(Contact Resistance)。此外，藉由第一與第二接點CB1與CB2與第一與第二閘極截止區域CT1與CT2部分重疊，可以減少在第二方向D2第一區域R1的寬度。
參考圖6A與6E，第三接點CB3、第四導孔V4以及第一導線CBL1可以依序地在第五閘極電極G5上提供。第三接點CB3可以不覆蓋第五閘極電極G5的兩個側壁，而與描述於資料圖6的接點CB1有所不同。換句話說，所有第三接點CB3的側壁可提供於第五閘極電極G5上。在範例實施例中，不同於圖6A與圖6E，第一導線CBL1可由第五閘極電極G5來偏移(offset)。因此，可能限制和/或避免在第一導線CBL1與鄰近導線(例如，第二導線CBL2)發生短路。
再次參考圖6A、6B、6C以及6D，多個主動部份AP可以提供至每一個P型金氧半導體場效電晶體區域PR與N型金氧半導體場效電晶體區域NR。在範例實施例中，主動部份AP可藉由在第二方向D2延伸的第二裝置隔絕層ST2加以定義。換句話說，主動部份AP可以藉由垂直突出於第二裝置隔絕層ST2之間的基板100的部分加以定義。每一個主動部分AP可以具有從第二裝置隔絕層ST2之間突出的鰭片圖案(Fin Pattern)FN。主動部分AP可以與閘極電極G1到G5交錯以及可以在第二方向D2延伸。第一閘極電極G1以及第二閘極電極G2跨過位於P型金氧半導體場效電晶體區域PR的鰭片，以及第三閘極電極G3以及第二閘極電極G4跨過位於N型金氧半導體場效電晶體區域NR的鰭片。
圖6A顯示在每一個P型金氧半導體場效電晶體區域PR與N型金氧半導體場效電晶體區域NR上所提供的三個主動部份AP。然而發明概念不受此限。第一裝置隔絕層ST1以及多個第二裝置隔絕層ST2可以連接彼此而形成一個單一聯合體(United Body)。第一裝置隔絕層ST1的厚度可以大於那些第二裝置隔絕層ST2的厚度。換句話說，第一裝置隔絕層ST1的下表面比那些第二裝置隔絕層ST2的下表面更深。在這樣的情況下，這些第二裝置隔絕層ST2可藉由不同於形成第一裝置隔絕層ST1的步驟的額外步驟來形成。在範例實施例中，這些第二裝置隔絕層ST2與第一裝置隔絕層ST1可在同時間形成，並且可以具有實質上相同的厚度(例如，實質上相同的深度)。第一與第二裝置隔絕層ST1與ST2可以形成在基板100的上半部分。例如，第一與第二裝置隔絕層ST1與ST2可以包括氧化矽層。
源極/汲極區域SD可以在主動部分AP沒有被閘極電極G1到G5覆蓋的一部分內形成。源極/汲極區域SD可以配置於鰭片圖案FN內。或是，源極/汲極區域SD可延伸至基板100的上部分，例如，第二裝置隔絕層ST2之間。在P型金氧半導體場效電晶體區域PR的源極/汲極區域SD可以是P型摻雜區域(P-type Dopant Regions)，而N型金氧半導體場效電晶體區域NR的源極/汲極區域SD可以是N型摻雜區域(N-type Dopant Regions) 。
從第一方向D1以位於之間的多個第二裝置隔絕層ST2相互隔開的P型金氧半導體場效電晶體區域PR的多個源極/汲極區域SD，可藉由連接導電圖案CA而彼此相互電性地連接。換句話說，每一個連接導電圖案CA通常可以覆蓋主動部份並且可以與安置於第一方向D1的源極/汲極區域SD相互連接。連接導電圖案CA可以直接連接主動部份AP。連接導電圖案CA可以包括金屬矽化物(Metal Silicide)。例如，連接導電圖案CA可以包括矽化鈦、矽化鉭和矽化鎢其中至少一個。連接導電圖案CA可以進一步包括金屬層。例如，此金屬層可以包括鈦、鉭和鎢至少其中一個。在範例實施例中，每一個連接導電圖案CA可以包括金屬矽化物層與在金屬矽化物層上面的金屬層。
藉由與P型金氧半導體場效電晶體區域PR的源極/汲極區域SD相同的方法，N型金氧半導體場效電晶體區域NR的源極/汲極區域SD可以透過連接導電圖案CA彼此連接。換句話說，從第一方向D1以位於其間的第二裝置隔絕層ST2相互隔開的N型金氧半導體場效電晶體區域NR的源極/汲極區域SD，可藉由連接導電圖案CA電性地彼此連接。連接導電圖案CA可以在第一與第二層間隔絕層151與152內提供。
第一邏輯胞C1在P型金氧半導體場效電晶體區域PR與從第一方向D1上跟第一邏輯胞C1相鄰的第二邏輯胞C2之間可以包括第一共同導線(first common conductive line)PW1，以及包括在N型金氧半導體場效電晶體區域NR與從第一方向D1上跟第一邏輯胞C1相鄰的第三邏輯胞C3之間的第二共同導線PW2。在多個範例實施例中，相鄰P型金氧半導體場效電晶體區域PR的第一共同導線PW1可以是提供汲極電壓VDD(例如，電源電壓)的一個電力路徑(Electrical Path)。在多個範例實施例中，相鄰N型金氧半導體場效電晶體區域NR的第二共同導線PW2可以是一個提供源極電壓VSS(例如，接地電壓)的電力路徑。
第一與第二共同導線PW1與PW2可以第二方向D2延伸並且可以由配置在第二方向的多個邏輯胞所分享。此外，第一共同導線PW1可以由第一邏輯胞C1的P型金氧半導體場效電晶體區域PR以及第二邏輯胞C2的P型金氧半導體場效電晶體區域PR所分享，以及第二共同導線PW2可以由第一邏輯胞C1的N型金氧半導體場效電晶體區域NR以及第三邏輯胞C3的N型金氧半導體場效電晶體區域NR來分享。
第三導孔V3可以在連接導電圖案(connection conductive pattern)CA上提供。一些P型金氧半導體場效電晶體區域PR的源極/汲極區域SD可以透過連接導電圖案CA與第三導孔V3連接至第一共同導線PW1。類似地，一些N型金氧半導體場效電晶體區域NR的源極/汲極區域SD可以透過連接導電圖案CA與第三導孔V3連接至第二共同導線PW2。
圖7為根據本發明概念的範例實施例的一個半導體裝置的佈局的平面視圖。詳細地，圖7為一平面視圖顯示圖2與圖3中第一區域R1的一些元件佈局。
參考圖7，可以放置第一主動區域佈局(Active Region Layout)RX1以及第二主動區域佈局RX2。P型金氧半導體(PMOS)電晶體可以形成於第一主動區域佈局RX1，以及N型金氧半導體(NMOS)電晶體可以形成於第二主動區域佈局RX2。第一主動區域佈局RX1可以定義基板100的P型金氧半導體場效電晶體區域PR，以及第二主動區域佈局RX2可以定義基板100的N型金氧半導體場效電晶體區域NR。
定義電晶體閘極的閘極佈局(Gate Layout)PC1與PC2可被配置。閘極佈局PC1與PC2可以在第一方向D1彼此平行延伸。每個閘極佈局PC1與PC2可以同時與第一主動區域佈局RX1以及第二主動區域佈局RX2兩者相交。
第一閘極截止區CT1可放置在第一閘極佈局PC1。第一閘極截止區CT1可以定義將被圖案化的第閘極結構GS1的一個區域。更詳細說明，第一閘極截止區CT1可以定義一個將第一閘極電極G1與第三閘極電極G3隔開的區域。第二閘極截止區CT2可以放置在與第一閘極佈局PC1相鄰的第二閘極佈局PC2上。第二閘極截止區CT2可以定義將被圖案化的第二閘極結構GS2的一個區域。更詳細說明，第二閘極截止區CT2可以定義一個第二閘極電極G2與第四閘極電極G4隔開的區域。第一與第二閘極截止區CT1與CT2，當從此直視觀之時，其可以放置在第一主動區域佈局RX1以及第二主動區域佈局RX2之間。
第一接點佈局(Contact Layout)DC1(或稱第一接點區域)以及第二接點佈局DC2可以分別放置在第一閘極佈局PC1與第二閘極佈局PC2上。第一接點佈局DC1可以定義第一接點CB1，其在之後描述，以及第二接點佈局DC2可以定義第二連接CB2，其在之後描述。當從直視觀之時，第一接點佈局DC1可以包括一個重疊於第一閘極截止區域CT1的第一區域P1，以及第二接點佈局DC2可以包括一個重疊於第二閘極截止區域CT2的第二區域P2。
如上所述，接點與閘極電極的接點區域(Contact Area)可以藉由第一與第二區域P1與P2增加，所以可以減少接點與閘極電極的接觸電阻(Contact Resistance)。此外，可以減少在第一方向D1中半導體裝置的寬度。
第三接點佈局DC3可以放置在第一與第二閘極截止區CT1與CT2之間。此第三接點佈局DC3可以在與第一方向D1香交的第二方向D2上延伸而與第一閘極佈局PC1與第二閘極佈局PC2相交。第三接點佈局DC3可以定義一個第一連接接點NC1，其在之後描述。
圖8A到12A是平面視圖，用以說明製造圖2與圖3的第一區域的方法。圖8B到12B是一個分別沿著圖8A到12A中的線A-A’的橫截面視圖。圖12C是一個分別沿著圖12A中的線B-B’的橫截面視圖。圖10C、11C以及12D是一個分別沿著圖10A、11A以及12A中的線C-C’的橫截面視圖。
參考圖8A與8B，可提供一個基板100。例如，此基板100可以是矽基板、鍺基板或絕緣體上矽(SOI)基板。
第一裝置隔絕層ST1可以形成於基板100上以便定義P型金氧半導體場效電晶體區域PR與N型金氧半導體場效電晶體區域NR。此外，第二裝置隔絕層ST2可以形成於基板100上，以便在每一個P型金氧半導體場效電晶體區域PR與N型金氧半導體場效電晶體區域NR上定義多個主動部份AP。第一與第二裝置隔絕層ST1與ST2可以藉由淺溝槽隔離(STI)技術以及可以包括，例如，氧化矽層。
第一與第二裝置隔絕層ST1與ST2在與第三方向D3的相反方向可以具有多個深度。第三方向D3可以垂直於第一與第二方向D1與D2以及垂直於基板100的上表面。在範例實施例中，第二裝置絕緣層ST2的深度可以小於第一裝置隔絕層ST1的深度。在此情況，可以使用額外的製程來形成第二裝置隔絕層ST2，其製程不同於形成第一裝置隔絕層ST1的製程。在範例實施例中，可以同時形成第二裝置隔絕層ST2與第一裝置隔絕層ST1。在此情況，第二裝置隔絕層ST2的深度可以實質上與第一裝置隔絕ST1相同。
主動部分AP可以具有多個鰭片圖案FN，其從第二裝置隔絕層ST2之間突出並以第二方向D2延伸。主動部份AP可以以第二方向D2延伸。
參照圖9A和9B，閘極結構GS1與GS2可以形成在基板100上。閘極結構GS1與GS2可以與主動部份AP相交以及可以沿著第一方向D1相互平行的延伸。每個閘極結構GS1與GS2可以同時相交於P型金氧半導體場效電晶體區域PR與N型金氧半導體場效電晶體區域NR。閘極結構GS1與GS2可以分別對應於參考圖7所描述的閘極佈局PC1與PC2。在範例實施例中，該閘極結構GS1與GS2可以是一個犧牲閘極(Sacrificial Gate)。例如，閘極結構GS1與GS2可包括多晶矽(Poly-silicon)。
根據圖10A、10B以及10C，每個第一與第二閘極結構GS1與GS2可以被圖案化以分割成兩個閘極結構。藉由圖案化製程，重疊於第一閘極截止區域CT1的第一閘極結構GS1的一部分可以被移除以及重疊於第二閘極截止區域CT2的第二閘極結構GS2的一部分可以被移除。圖案化製程可以使用第一與第二閘極截止區域CT1與CT2所定義的光罩來進行。
離子植入(Ion Implantation)製程可以在具有閘極結構GS1與GS2的基板100進行，以便形成源極/汲極區域SD。所述的源極/汲極SD可以形成在每個閘極結構GS1與GS2兩側的主動部分AP的上半部。
在多個實施例中，放置在每個閘極結構GS1和GS2兩側的主動部分AP的上半部分可以是凹陷(Recessed)，以及選擇性磊晶成長(Selective Epitaxial Growth，SEG)製程可以在凹陷的主動部份AP上進行以便形成源極/汲極區域SD。P型金氧半導體場效電晶體區域PR的源極/汲極區域SD可以摻雜P型摻雜物，以及源極/汲極區域SD的N型金氧半導體場效電晶體區域NR可以摻雜N型摻雜物。
在範例實施例中，如果第一與第二閘極結構GS1與GS2是犧牲閘極，在圖案化製程使用具有第一與第二閘極截止區域CT1與CT2的光罩之後，可以形成間隙壁(Spacer)SP以便覆蓋第一與第二閘極結構GS1與GS2的側壁。接著，可以形成絕緣層以便覆蓋第一與第二閘極結構GS1與GS2與間隙壁SP，然後此絕緣層可加以平坦化(Planaried)直到暴露第一與第二閘極結構GS1與GS2的上表面，藉以形成第一層間絕緣層151。第一層間絕緣層151可以覆蓋所有的源極/汲極區域SD。第一層間絕緣層151可以包括氧化矽。
參考圖11A、11B與11C，閘極結構GS1與GS2可以被閘極電極G1到G5取代。每個閘極電極G1到G5可以包括閘極絕緣圖案110、閘極線110以及罩蓋圖案(Capping Pattern)130。
在更多細節中，暴露的閘極結構GS1與GS2可以選擇性的移除以便形成溝槽(Trench)。閘極絕緣層可以共形地(Conformally)形成在在溝槽的內部側壁以及底部表面。閘極導電層可以形成在閘極絕緣層上以便完全地填滿溝槽。之後，可平坦化閘極導電層以及閘極絕緣層以便形成閘極絕緣圖案110與閘極線120。接著，可以形成罩蓋圖案130以便分別地覆蓋閘線120的上表面。使用犧牲閘極的閘極電極G1到G5的形成製程可以定義為最後的閘極製程。
在多個範例實施例中，最後閘極製程描述為一個實施例。然而，發明概念不在此限。在多個範例實施例中，第一閘極製程可以運用在多個發明概念的多個範例實施例中。如果第一閘極製程運用在多個發明概念的多個範例實施例，每個上述的閘極結構GS1與GS2可以形成包括閘極絕緣圖案110以及閘極線120。此後，閘極結構GS1與GS2可以使用如圖7具有第一與第二閘極截止區域CT1與CT2的光罩來加以圖案化，以便形成相似於如圖11A到11C所示的最後結構。
根據圖12A、12B、12C與12D，第二層間絕緣層152可以形成在第二層間絕緣層151上。接著，可以進行圖案化製程以便形成接點孔(Contact Hole)H1到H4，其穿透第二與第一層間絕緣層152與151。
為了形成第一到第三接點孔H1、H2與H3，可以基於參照圖7所描述的第一到第三接點佈局DC1、DC2以及DC3來製造一個光罩。此光罩可對應在微影製程(Photolithography Process)中使用的光柵(Reticle)。
形成第一與第三接點孔H1至H3的製程可以使用非等向性蝕刻製程(Anisotropic Etching Process)。在非等向性蝕刻製程中，在由第一到第三接點佈局DC1到DC3所定義的開口下的閘極線120可以保留，，但是罩蓋圖案130的部份、間隙壁SP以及開口下的第一與第二層間絕緣層151與152可以被移除。此非等向性蝕刻製程可以持續進行直到暴露出第一裝置隔絕層ST1的上表面。
第一接點孔H1可以暴露第一閘極電極G1的一端點部份(例如，第一閘極電極G1的閘極線120)。換句話說，第一接點孔H1可以暴露第一閘極電極G1的一端點部份的上表面以及側壁。第二接點孔H2可以暴露第四閘極電極G4的一端點部份(例如，第四閘極電極G4的閘極線120)。換句話說，第二接點孔H2可以暴露第四閘極電極G4的一端點部份的上表面以及側壁。第一與第二接點孔H1與H2可以分別地跟第一與第二閘極截止區域CT1與CT2部分重疊。
第三接點孔H3可以同時暴露在第二閘極電極G2的端點部份與第三閘極電極G3的端點部份。第三接點孔H3可以放置在第一與第二閘極截止區域CT1與CT2之間。第一到第四閘極電極G1到G4的一端點部份可以相鄰於第一與第二閘極截止區域CT1與CT2。
第四接點孔H4可以形成在閘極電極G1到G5之間。第四接點孔H4可形成在P型金氧半導體場效電晶體區域PR與N型金氧半導體場效電晶體區域NR上。第四接點孔H4可形成在源極/汲極區域SD。
再次根據圖6A到6F，導電層(Conductive Layer)可以形成在第二層間絕緣層152上以便填滿接點孔H1到H4。導電層可以包括金屬、導電金屬氮化物(Metal Nitride)與摻雜半導體材料至少其中一個。
導電層可以加以平坦化直到暴露第二層間絕緣層152，藉以使得分別在接點孔H1、H2與H3形成第一接點CB1、第二接點CB2與第一連接接點NC1。藉由平坦化製程，第一與第二接點CB1與CB2與第一連接接點NC1的上表面可以實質上與第二層間絕緣層152的上表面共平面(Coplanar)。
此外，連接導電圖案CA可以藉由導電層的平坦化製程分別地在多個第四接點孔H4中形成。連接導電圖案CA可以連接到每個閘極電極G1到G5兩側的源極/汲極區域SD。每個連接導電圖案CA可以具有以第一方向D1延伸的長條形狀(Bar Shape)。
第三層間絕緣層153可以形成在第二層間絕緣層152上。可以形成導孔V1到V3以穿透第三層間絕緣層153。導孔V1到V3可以連接至第一與第二接點以及連接導電圖案CA。接著，第四層間絕緣層154可以形成在第二層間絕緣層153上。第一與第二共同導線PW1與PW2以及第一連接線NL1可以形成在第四層間絕緣層154中。第一與第二共同導線PW1與PW2以及一個第一連接線NL1可以穿透第四層間絕緣層154，為了連接導孔V1到V3。
圖13A是圖2與圖3中第二區域的平面視圖，圖13B與13C是分別沿著圖13A的線A-A’與B-B’的橫截面視圖。以下，將主要描述目前實施例與圖6A到6F的實施例的差異，以避免冗長。如前述的相同的元件將藉由相同的參考號碼或相同的參考指示去表示。
參考圖13A、13B與13C，可以在第二區域R2提供閘極電極G6到G10。每一個第六到第九閘極電極G6到G9可以配置在P型金氧半導體場效電晶體區域PR或N型金氧半導體場效電晶體區域NR。在範例實施例中，第六與第七閘極電極G6到G7可以在P型金氧半導體場效電晶體區域PR中提供，以及第八與第九閘極電極G8到G9可以在N型金氧半導體場效電晶體區域NR中提供。第六與第八閘極電極G6與G8可以在第六與第八閘極電極G6與G8的延伸方向(例如，在第一方向中D1)彼此對準。第七與第九閘極電極G7與G9可以在第七與第九閘極電極G7與G9的延伸方向(例如，在第一方向中D1)彼此對準。
第三閘極截止區域CT3可以穿過第六與第八閘極電極G6與G8之間。不同於圖6A中的第一與第二閘極截止區域CT1與CT2，第三閘極截止區域CT3也可以延伸至穿過第七與第九閘極電極G7與G9之間。
換句話說，第六與第八閘極電極G6與G8在第一方向D1上可以藉由配置其間的第三閘極截止區CT3彼此隔開，以及第七與第九閘極電極G7與G9在第一方向D1上可以藉由配置其間的第三閘極截止區CT3彼此隔開。第三閘極截止區CT3可以定義在P型金氧半導體場效電晶體區域PR與N型金氧半導體場效電晶體區域NR之間的第一裝置隔絕層ST1上。
更多細節中，第六到第九閘極電極G6到G9可以藉由圖案化一對在第一方向D1延伸的閘極結構而同時形成。同時，圖案化製程可以使用在一佈局上的第三閘極截止區域CT3來進行。
第六閘極電極G6可以對應參照圖3與圖5加以說明的第三元件E3的電晶體的閘極電極，其電晶體施以時脈訊號CLK。第七閘極電極G7可以對應圖3與圖5之第四元件E4的電晶體的閘極電極，其電晶體施以時脈反相訊號/CLK。第八閘極電極G8可以對應第三元件E3的電晶體的閘極電極，其電晶體的閘極電極被提供時脈反相訊號/CLK。第九閘極電極G9可以對應一個第四元件E4的電晶體的閘極電極，其電晶體施以時脈訊號CLK。
第十閘極電極G10可依照第一方向D1延伸而同時與P型金氧半導體場效電晶體區域PR與N型金氧半導體場效電晶體區域NR相交。
第二交叉耦合結構XC2可以在第二區域R2中提供。第二交叉耦合結構XC2可以電性地連接第六閘極電極G6至第九閘極電極G9以及可以電性地連接第七閘極電極G7至第八閘極電極G8。第二交叉耦合結構XC2可以提供在P型金氧半導體場效電晶體區域PR與N型金氧半導體場效電晶體區域NR之間的第一裝置隔絕層ST1上提供。第二交叉耦合結構XC2可包括連接第六閘極電極G6至第九閘極電極G9的第三連接結構，以及連接第七閘極電極G7至第八閘極電極G8的第四連接結構。
第三閘極連接結構可以包括第二連接接點NC2。第二連接接點NC2可以用來同時施以時脈訊號CLK到第六與第九閘極電極G6與G9的結構。第二連接接點NC2可以包括主動接點AC、第三接點CB3以及第四接點CB4。主動接點AC可以在第一裝置隔絕層ST1上提供以便與第三閘極截止區CT3相交。第三接點CB3和第四接點CB4可以從主動接點的兩個端點部份分別延伸至第六閘極電極G6與第九閘極電極G9。
在更多細節中，主動接點AC可以與第一裝置隔絕層ST1直接連接以及在第三與第四接點CB3與CB4之間延伸。當從直視觀之時，第三與第四接點CB3與CB4的部份可以與第三閘極截止區CT3重疊。因此，第三接點CB3可以直接與第六閘極電極G6的端點部份的上表面與側壁連接(例如，第六閘極電極G6的閘極線的一個端點部份)，第四接點CB4可以直接與第九閘極電極G9的端點部份的上表面與側壁連接(例如，第九閘極電極G9的閘極線的一個端點部份)。第六與第九閘極電極G6與G9的一個端點部份可以相鄰於第三閘極截止區域CT3。第三與第四接點CB3與CB4的其他特性可以實質上與如參照圖6A到圖6F所描述的相同於第一與第二接點CB1與CB2的對應的特性，其如圖6A到圖6F參考資料所描述。
主動接點AC以及第三與第四接點CB3與CB4可以形成一個沒有接合物(Interface)在其間的聯合體(United Body)。在範例實施例中，用來形成主動接點AC的第二接點孔以及用來形成第三與第四接點CB3與CB4的第二接點孔可以使用彼此不相同的蝕刻製程來形成，以及可以藉由用導電材料填滿第一與第二接點孔來形成第二連接接點NC2。第二連接接點可以用金屬、導電金屬氮化物(Metal Nitride)和摻雜半導體材料至少其中之一形成。例如，第二連接接點NC2可以包括鎢、鈦、鉭、氮化鎢、氮化鈦和氮化鉭至少其中之一。
第四連接結構可以包括第五與第六接點CB5與CB6、第二連接線NL2以及第五與第六導孔V5與V6。第五與第六接點CB5與CB6可以分別地直接與第七與第八閘極電極G7與G8的連接，以及第二連接線NL2可以讓第七與第八閘極電極G7與G8彼此電性地相連接。第五與第六導孔V5與V6可以分別的放置在第二連接線NL2以及第五與第六接點CB5與CB6之間。第二連接線NL2可以是用來同時施以時脈反相訊號/CLK至第七與第八閘極電極G7與G8的結構。第二連接線NL2可以垂直地從連接接點NC2中隔開。當從直視觀之時，第二連接線NL2可以與第二連接接點NC2相交。更詳細的內容中，第二連接線NL2可以在第一裝置隔絕層ST1與第二連接接點NC2相交。
第五與第六接點CB5與CB6，當從直視觀之時，可以不與第三閘極截止區CT3重疊。換句話說，第五與第六接點CB5與CB6可以只與第七與第八閘極電極G7與G8的上表面(例如，第七與第八閘極電極G7與G8的閘極線120的上表面)連接，不同於參照圖6A到6F所述的第一與第二接點CB1與CB2。第五與第六接點CB5與CB6可以相似於參照圖6E所描述的第三接點CB3。
圖2的第四區域R4可以包括第二交叉耦合結構XC2或第三交叉耦合結構XC3，其實質上相同於第一交叉耦合結構XC1。
第二交叉耦合結構XC2可以包括同時施以時脈訊號CLK至第六與第九閘極電極G6與G9的結構以及同時施以時脈反相訊號/CLK至第七與第八閘極電極G7與G8的結構。這裡，在本發明概念的範例實施例中，第二交叉耦合結構XC2可以使用兩個導線來實現。因此，可以減少在第二方向D2的半導體裝置的寬度。此外，在第一方向D1的半導體裝置的寬度也可以減少，其藉由與第三閘極截止區域CT3部分地重疊的第三與第四接點CB3與CB4以及與第三閘極截止區域CT3相交的主動接點AC。
根據發明概念的範例實施例，第二交叉耦合結構XC2可以對應一個能從參照圖6A到6F所描述的第一交叉耦合結構XC1修改而來的結構。因此，在範例實施例中，在第一區域R1中可以使用第二交叉耦合結構XC2以及在第二區域R2中可以使用第一交叉耦合結構XC1。
圖14是一個平面視圖，用以說明根據發明概念的範例實施例中顯示半導體裝置的佈局。詳細地，圖14是一個平面視圖，其顯示圖2與圖3中第二區域R2的一些元件的佈局。
參考圖14，第三閘極截止區域CT3可以配置以同時與第三與第四閘極佈局PC3與PC4相交，而與圖7不同。第三閘極截止區域CT3可以定義一個圖案化閘極結構的區域。此外，第三閘極截止區域CT3可以定義一個區域，其中第六到第九閘極電極G6到G9將彼此分開(如圖13A到13C所示)。
第四接點佈局DC4可以放置在第三與第四閘極佈局PC3與PC4。第四接點佈局DC4可以同時與第三與第四閘極佈局PC3與PC4相交。第四接點佈局DC4可以定義一個將用來形成前述的第二連接接點NC2的區域。當從直視觀之時，第四接點佈局可以包括與第三閘極截止區CT3重疊的第三區域P3。第二連接接點NC2以及第六與第九閘極電極G6與G9之間的接點區域可以透過第三區域P3增加，所以可以減少在其間的接觸電阻。此外，可以減少在第一方向D1中半導體裝置的寬度。
第五與第六接點佈局DC5以及DC6可以分別放置在第四與第三閘極佈局PC4與PC3上。第五與第六接點佈局DC5與DC6定義用來形成前述的第五與第六接點CB5與CB6的區域。
如先前所述，製造圖2與圖3的第一區域的方法將描述為一個實施例。然而，圖2與圖3中的第二到第五區域R2到R5，其藉由與前述相似的製造方法可以與第一區域R1一起形成。
圖15是一個方塊示意圖，其根據發明概念的範例實施例顯示了包括一個半導體裝置的電子系統。
參考圖15，根據發明概念的範例實施例，電子系統1100可包括控制器1110、輸出/輸入裝置(I/O)1120、記憶體裝置1130、界面單元1140以及資料匯流排1150。控制器1110、輸出/輸入裝置(I/O)1120、記憶體裝置1130以及界面單元1140上述裝置中至少有兩項可以透過資料匯流排1150彼此通訊。資料匯流排1150可以對應一路徑，其電子數據可以藉由此路徑傳遞。
控制器1110可以包括微處理器、數位訊號處理器、微控制器或是具有類似上述任何功能的其它邏輯裝置的至少一個。輸出/輸入裝置(I/O)1120可以包含一個鍵盤板（keypad）、鍵盤和/或顯示裝置。記憶體裝置1130可以儲存數據和/或指令。界面單元1140可以傳遞電子數據到通訊網路或可以從通訊網路接收電子數據。界面單元1140可以藉由無線或有線操作。例如，界面單元1140可以包括天線或無線/有線接收機。雖然在附圖中沒有顯示，電子系統1100可以更包括快頁動態隨機存取記憶體和/或快頁靜態隨機存取記憶體，其做為快取記憶體用來增進控制器的操作。根據上述的實施例，至少可提供一個半導體裝置至控制器1110和/或輸出/輸入裝置(I/O)1120。
電子系統1100可以被運用在個人數位助理(PDA)、平板電腦、無線電話、手機、數位音樂撥放器、計憶卡或其他電子產品。其它電子產品可以藉由無線接收或傳遞資料數據。
根據發明概念的範例實施例，在半導體裝置中，交叉偶合結構的接點可以與閘極截止區域部份的重疊。因此可以增進集積密度與半導體裝置的電子特性。
雖然本發明概念參照範例實施例進行說明，將顯而易見的，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾。因此，應當理解上述實施例為非限制性，而是說明性的。它將可以被理解由任何所屬技術領域中具有通常知識者可作些許的更動與潤飾，其不脫離本揭露的精神和範圍內。
C1、C2、C3‧‧‧邏輯胞
R1～R5‧‧‧區域
PR‧‧‧P型金氧半導體場效電晶體區域
NR‧‧‧N型金氧半導體場效電晶體區域
ST1、ST2‧‧‧裝置隔絕層
SI‧‧‧掃描輸入訊號
SE‧‧‧掃描致能訊號
/SE‧‧‧掃描致能反相訊號
SP‧‧‧間隙壁
A、A’、B、B’、C、C’、D、D’‧‧‧參考點
CLK‧‧‧時脈訊號
/CLK‧‧‧時脈反相訊號
VDD‧‧‧電源
VSS‧‧‧接地
CT1、CT2、CT3‧‧‧閘極截止區
E1～E5‧‧‧元件
N1～N3‧‧‧節點
CA‧‧‧導體圖案
NC1、NC2‧‧‧連接接點
NL1、NL2‧‧‧連接線
D1～D3‧‧‧方向
DC1～DC6‧‧‧佈局
PW1、PW2‧‧‧共同導線
PC1～PC4‧‧‧閘極佈局
P1‧‧‧重疊於第一閘極截止區域CT1的第一區域
P2‧‧‧重疊於第二閘極截止區域CT2的第二區域
P3‧‧‧重疊於第三閘極截止區域CT3的第三區域
FN‧‧‧鰭片圖案
H1、H2、H3、H4‧‧‧接點孔
AP‧‧‧主動部份
G1、G2、G3、G4、G5、G6、G7、G8、G9、G10‧‧‧閘極電極
GS1、GS2‧‧‧閘極結構
XC1、XC2‧‧‧交叉耦合結構
CBL1、CBL2、CBL3、CBL4‧‧‧導線
CB1、CB2、CB3、CB4、CB5、CB6‧‧‧連接
RX1、RX2‧‧‧主動區域佈局
V1、V2、V3、V4、V5、V6‧‧‧導孔
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸出/輸入裝置(I/O)
1130‧‧‧記憶體裝置
1140‧‧‧界面單元
1150‧‧‧資料匯流排
100‧‧‧基板
110‧‧‧閘極絕緣圖案
120‧‧‧閘極線
130‧‧‧罩蓋圖案
151、152、153、154
‧‧‧層間隔絕層
前述和其它特徵的發明概念，藉由非限制性的發明概念的範例實施例中更具體的描述，將顯而易見，如附圖中所示，其中類似的參考特徵可以參考在不同的視圖的類似部分。附圖不一定按比例，而是將重點放在說明的發明概念的原則。圖1是一個根據發明概念的範例實施例描述一個半導體裝置的平面圖。
圖2是圖1的第一邏輯胞的放大視圖。
圖3為圖2中正反器的邏輯電路圖示。
圖4為圖3中的第一區域的等效電路圖示。
圖5為圖3中第2或第4區域的等效電路圖示。
圖6A為圖2與圖3中第一區域的平面視圖。
圖6B、6C、6D、6E以及6F為分別沿著圖6A中的線A-A’、B-B’、C-C’、D-D’以及E-E’的橫切面視圖。
圖7為根據本發明概念的範例實施例的一個半導體裝置的佈局的平面視圖。
圖8A到12A是平面視圖，顯示用於製造圖2與圖3的第一區域的方法。
圖8B到12B是分別沿著圖8A到12A中的線A-A’的橫切面視圖。
圖10C、11C以及12D是一個分別沿著圖10A、11A以及12A中的線C-C’的橫切面視圖。
圖12C是一個分別沿著圖12A中的線B-B’的橫切面視圖。
圖13A是圖2與圖3中第二區域的平面視圖。
圖13B與13C是分別沿著圖13A的線A-A’與B-B’的橫切面視圖。
圖14是一個平面視圖，根據發明概念的範例實施例，顯示半導體裝置的佈局。
圖15是一個示意的方塊圖，其根據發明概念的範例實施例顯示了電子系統包括一個半導體裝置。

Claims (25)

  1. 一種半導體裝置，包括：一基板，包括一P型金氧半導體場效電晶體(PMOSFET)區域與一N型金氧半導體場效電晶體(NMOSFET)區域；一第一閘極電極和一第二閘極電極，在該P型金氧半導體場效電晶體區域；一第三閘極電極和一第四閘極電極，在該N型金氧半導體場效電晶體區域；該些第一到第四閘極電極定義一閘極截止區，其通過該些第一與第三閘極電極之間與通過該些第二與第四閘極電極之間；以及一第一接點與一第二接點，分別連接該第一閘極電極與該第四閘極電極，每個該第一與第二接點的一部份直視時重疊於該閘極截止區，該第一接點的一部份沿著該閘極截止區裡的該第一閘極電極的一側壁覆蓋並延伸，該第二接點的一部份沿著該閘極截止區裡的該第四閘極電極的一側壁覆蓋並延伸。
  2. 如申請專利範圍第1項所述的半導體裝置，更進一步包括：一第一連接結構，包括該第一與第二接點，該第一連接結構與該第一閘極電極和該第四閘極電極彼此連接；以及一第二連接結構，與該第二閘極電極和該第三閘極電極彼此連接，其中該第一接點以及該第二接點與該第二連接結構彼此隔開，以及該第一連接結構與該第二連接結構彼此相交。
  3. 如申請專利範圍第2項所述的半導體裝置，其中該第一連接結構與該第二連接結構，當從該直視時，在該第一閘極電極與該第二閘極電極之間以及在該第三連接結構與該第四連接結構之間的一區域彼此相交。
  4. 如申請專利範圍第1項所述的半導體裝置，其中該第一接點與該第二接點中至少有一個與對應的該第一閘極電極或該第四閘極電極的一端點部份的一側壁和一上表面連接。
  5. 如申請專利範圍第1項所述的半導體裝置，其中該第一閘極電極在該第一閘極電極和該第三閘極電極的一延伸方向對準該第三閘極電極，以及當從該直視時，該第二閘極電極在該第二閘極電極和該第四閘極電極的一延伸方向對準該第四閘極電極。
  6. 如申請專利範圍第1項所述的半導體裝置，更進一步包括：一第一裝置隔絕層，在該P型金氧半導體場效電晶體區域與該N型金氧半導體場效電晶體區域之間，其中該第一接點與該第二接點中至少有一個的一下表面，在該閘極截止區中，直接連接到該第一裝置隔絕層的一上表面。
  7. 如申請專利範圍第1項所述的半導體裝置，其中該基板定義在該P型金氧半導體場效電晶體區域與該N型金氧半導體場效電晶體區域的多個主動部份，該第一到該第四閘極電極延伸於一第一方向，其中該第一方向平行該基板的一上表面，該些主動部份延伸於一第二方向，其中該第二方向與該第一方向相交，以及該第一到該第四閘極電極相交於該些主動部份。
  8. 如申請專利範圍第7項所述的半導體裝置，更進一步包括：多個第二裝置隔絕層，在該基板的該些主動部份之間，其中該些主動部分的多個上半部份向上突出高於該些第二裝置隔絕層的多個上表面。
  9. 如申請專利範圍第1項所述的半導體裝置，其中該閘極截止區包含一第一閘極截止區與一第二閘極截止區，其彼此隔開，該第一閘極截止區位於該第一閘極電極與該第三閘極電極之間，以及該第二閘極截止區位於該第二閘極電極與該第四閘極電極之間。
  10. 如申請專利範圍第9項所述的半導體裝置，更進一步包括：一連接接點，與該第二閘極電極與該第三閘極電極相互連接，其中當從該直視時，該連接接點位於該第一閘極截止區域與該第二閘極截止區域之間。
  11. 如申請專利範圍第10項所述的半導體裝置，更進一步包括：一第一裝置隔絕層，位於該P型金氧半導體場效電晶體區域與該N型金氧半導體場效電晶體區域之間；以及一連接線，連接該第一接點與該第二接點，其中該連接線電性地與該第一閘極電極與該第四閘極電極相互連接，該連接接點沿著該第一裝置隔絕層的一上表面延伸，以便與該第二閘極電極的一側壁與該第三閘極電極的一側壁連接，以及該連接線在該連接接點之上並且與該連接接點相交。
  12. 如申請專利範圍第1項所述的半導體裝置，其中一單一閘極截止區域位於該第一閘極電極與該第三閘極電極之間，以及位於該第二閘極電極與該第四閘極電極之間。
  13. 如申請專利範圍第12項所述的半導體裝置，更進一步包括：一主動接點，連接該第一接點與該第二接點，其中該主動接點電性地與該第一閘極電極與該第四閘極電極相互連接，該第一接點與該第二接點以及該主動接點構成一聯合體的一連接接點，以及該連接接點與該閘極截止區域相交。
  14. 如申請專利範圍第13項所述的半導體裝置，更進一步包括：一第一裝置隔絕層，位於該P型金氧半導體場效電晶體區域與該N型金氧半導體場效電晶體區域之間，其中該第一接點與該第二接點的下表面與該主動接點的一下表面直接與該第一裝置隔絕層的一上表面連接。
  15. 如申請專利範圍第13項所述的半導體裝置，更進一步包括：一連接線，與該第二閘極電極與該第三閘極電極相互連接，其中該連接線在該閘極截止區域中以及與該連接接點相交。
  16. 一種半導體裝置，包括：一正反器，包括一P型金氧半導體場效電晶體區域與一N型金氧半導體場效電晶體區域，該正反器包括在該P型金氧半導體場效電晶體區域中的一第一閘極電極與一第二閘極電極；該正反器包括在該N型金氧半導體場效電晶體區域中的一第三閘極電極與一第四閘極電極；該正反器經配置於施以一掃描致能反相訊號(Scan Enable Bar Signal)至該第一閘極電極與該第四閘極電極，該正反器經配置於施以一掃描致能訊號至該第二閘極電極與該第三閘極電極；以及一交叉耦合結構，與該第一閘極電極與該第四閘極電極相互連接，以及與該第二閘極電極與該第三閘極電極相互連接，該交叉耦合結構包括一第一接點和一第二接點，分別連接到該第一閘極電極與該第四閘極電極；該交叉耦合結構包括一第一連接結構，具有該第一接點與該第二接點並且電性地與該第一閘極電極與該第四閘極電極相互連接，該交叉耦合結構包括一第二連接結構，與該第二閘極電極與該第三閘極電極相互連接，該第一接點覆蓋該第一閘極電極的一第一側壁且沿著一閘極截止區裡的該第一閘極電極的該第一側壁沿伸，該第二接點覆蓋該第四閘極電極的一第二側壁且沿著該閘極截止區裡的該第四閘極電極的該第二側壁沿伸，該第一側壁朝向該第三閘極電極，以及該第二側壁朝向該第二閘極電極。
  17. 如申請專利範圍第16項所述的半導體裝置，其中該第一閘極電極，與該第一閘極電極與該第三閘極電極的一延伸方向對準該第三閘極電極，以及該第二閘極電極，當從該直視時，其在該第二與第四閘極電極的一延伸方向對準該第四閘極電極。
  18. 如申請專利範圍第16項所述的半導體裝置，其中該第一閘極電極和該第三閘極電極彼此以位於其間的一第一閘極截止區相互隔開，該第二和第四閘極電極彼此以位於其間的一第二閘極截止區相互隔開，當從該直視時，該第一接點的一部份與該第一閘極截止區重疊，以及該第二接點的一部份與該第二閘極截止區重疊。
  19. 如申請專利範圍第16項所述的半導體裝置，其中該第一閘極電極與該第三閘極電極彼此以位於其間的一閘極截止區相互隔開，當從該直視時，該閘極截止區從該第一閘極電極與該第三閘極電極之間以及該第二閘極電極與該第四閘極電極之間延伸，以及當從該直視時，每一該第一接點與該第二接點的一部份與該閘極截止區重疊。
  20. 如申請專利範圍第16項所述的半導體裝置，其中該第一接點與該第二接點以及該第二連接結構彼此相隔開，以及該第一連接結構與該第二連接結構，其在該第一閘極電極與該第四閘極電極之間以及該第二閘極電極與該第三閘極電極之間的一區域彼此相交。
  21. 一種半導體裝置，包括：一基板；以及一邏輯胞，位於該基板上，該邏輯胞包括第一到第四閘極電極，該第一閘極電極與該第三閘極電極從一第一方向彼此相隔開，該第一閘極電極與該第二閘極電極從一第二方向彼此相隔開，該第二方向與該第一方向相交，該第四閘極電極從該第二方向與該第三閘極電極相隔開，該第四閘極電極從該第一方向與該第二閘極電極相隔開，該些第一到第四閘極電極定義一閘極截止區，其通過該些第一與第三閘極電極之間與通過該些第二與第四閘極電極之間，一第一接點電性地連接該第一閘極電極，該第一接點從該第一閘極電極與該第三閘極電極之間延伸，該第一接點從該第一方向與該第三閘極電極相隔開，一第二接點電性地連接該第四閘極電極，該第二接點從該第二閘極電極與該第四閘極電極之間延伸，該第二接點從該第一方向與該第二閘極電極相隔開，當從此直視時，該第一接點與該第二接點重疊於該閘極截止區，該第一接點的一部份沿著該閘極截止區裡的該第一閘極電極的一側壁覆蓋並延伸，該第二接點的一部份沿著該閘極截止區裡的該第四閘極電極的一側壁覆蓋並延伸。
  22. 如申請專利範圍第21項所述的半導體裝置，更進一步包含：一第一連接接點，從該第二方向延伸，其中該第一連接接點連接該第二閘極電極到該第三閘極電極，該第一連接接點，從該第一方向由與第一接點相隔開以及從該第一方向與該第二接點相隔開，以及該第一連接接點從該第一接點與該第二接點之間延伸。
  23. 如申請專利範圍第21項所述的半導體裝置，更進一步包含：一第一連接線，電性地連接該第一閘極電極至該第四閘極電極，其中該第一連接線從該第一閘極電極至該第四閘極電極以一方向延伸，其中該方向不同於該第一方向與該第二方向，以及該第一連接線在該第一接點與該第二接點之上延伸。
  24. 如申請專利範圍第23項所述的半導體裝置，更進一步包含：一第一連接接點，在該第二方向延伸，其中該第一連接接點連接該第二閘極電極至該第三閘極電極，該第一連接接點在該第一方向與該第一接點相隔開以及在該第一方向與該第二接點隔開，該第一連接接點在該第一接點與該第二接點之間延伸，該第一連接線在該第一連接接點上方延伸，以及該第一連接接點與該第一閘極電極、該第四閘極電極以及該第一連接線電性隔絕。
  25. 如申請專利範圍第21項所述的半導體裝置，其中該基板包括一P型金氧半導體場效電晶體區域與一N型金氧半導體場效電晶體區域，該基板在該P型金氧半導體場效電晶體區域以及該N型金氧半導體場效電晶體區域定義多個鰭片，其包含彼此隔開的側壁，該第一閘極電極以及該第二閘極電極其在該P型金氧半導體場效電晶體區域中橫跨該些鰭片，以及該第三閘極電極以及該第四閘極電極在該N型金氧半導體場效電晶體區域中橫跨該些鰭片。
TW104129443A 2014-09-18 2015-09-07 半導體裝置以及上述的製造方法 TWI677965B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201462052076P 2014-09-18 2014-09-18
US62/052,076 2014-09-18
KR10-2015-0011322 2015-01-23
KR1020150011322A KR102133377B1 (ko) 2014-09-18 2015-01-23 반도체 소자 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
TW201618279A TW201618279A (zh) 2016-05-16
TWI677965B true TWI677965B (zh) 2019-11-21

Family

ID=55661982

Family Applications (3)

Application Number Title Priority Date Filing Date
TW104129250A TWI679435B (zh) 2014-09-18 2015-09-04 形成用於測試的半導體裝置的方法及用於測試前端製程端半導體裝置上的目標電晶體的方法
TW104129443A TWI677965B (zh) 2014-09-18 2015-09-07 半導體裝置以及上述的製造方法
TW104129580A TWI672600B (zh) 2014-09-18 2015-09-08 設計半導體元件布局的方法以及用於設計半導體元件的布局的基於電腦的系統

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW104129250A TWI679435B (zh) 2014-09-18 2015-09-04 形成用於測試的半導體裝置的方法及用於測試前端製程端半導體裝置上的目標電晶體的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW104129580A TWI672600B (zh) 2014-09-18 2015-09-08 設計半導體元件布局的方法以及用於設計半導體元件的布局的基於電腦的系統

Country Status (2)

Country Link
KR (5) KR102423878B1 (zh)
TW (3) TWI679435B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180037819A (ko) * 2016-10-05 2018-04-13 삼성전자주식회사 변형 셀을 포함하는 집적 회로 및 그 설계 방법
KR102633141B1 (ko) * 2016-12-07 2024-02-02 삼성전자주식회사 집적회로 소자
KR102358481B1 (ko) 2017-06-08 2022-02-04 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US10741539B2 (en) * 2017-08-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Standard cells and variations thereof within a standard cell library
DE102017127276A1 (de) 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Standardzellen und abwandlungen davon innerhalb einer standardzellenbibliothek
KR102499036B1 (ko) * 2017-09-22 2023-02-13 삼성전자주식회사 임계 치수 측정 시스템 및 임계 치수 측정 방법
KR102419646B1 (ko) 2017-12-22 2022-07-11 삼성전자주식회사 크로스 커플 구조를 구비하는 집적 회로 및 이를 포함하는 반도체 장치
US10796064B2 (en) 2018-08-14 2020-10-06 International Business Machines Corporation Autonomous placement to satisfy self-aligned double patterning constraints

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100093145A1 (en) * 2005-10-07 2010-04-15 Renesas Technology Corp. Semiconductor device and manufacturing method thereof for reducing the area of the memory cell region
US20100187615A1 (en) * 2008-03-13 2010-07-29 Tela Innovations, Inc. Linear Gate Level Cross-Coupled Transistor Device with Direct Electrical Connection of Cross-Coupled Transistors to Common Diffusion Node
US20130026572A1 (en) * 2011-07-29 2013-01-31 Synopsy, Inc. N-channel and p-channel finfet cell architecture
US20140027918A1 (en) * 2012-07-30 2014-01-30 Globalfoundries Inc. Cross-coupling based design using diffusion contact structures

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661419A (en) * 1996-05-23 1997-08-26 Sun Microsystems, Inc. Dynamic phase-frequency detector circuit
JP3233347B2 (ja) * 1997-11-17 2001-11-26 日本電気株式会社 集積回路試験装置及び集積回路試験方法
US6423558B1 (en) * 2000-02-25 2002-07-23 Advantest Corporation Method for fabricating integrated circuit (IC) dies with multi-layered interconnect structures
US6567967B2 (en) * 2000-09-06 2003-05-20 Monterey Design Systems, Inc. Method for designing large standard-cell base integrated circuits
US6678868B2 (en) * 2002-04-17 2004-01-13 Sun Microsystems, Inc. Using Boolean expressions to represent shapes within a layout of an integrated circuit
JP2007043049A (ja) * 2004-12-20 2007-02-15 Matsushita Electric Ind Co Ltd セル、スタンダードセル、スタンダードセル配置方法、スタンダードセルライブラリ、ならびに半導体集積回路
US7337420B2 (en) * 2005-07-29 2008-02-26 International Business Machines Corporation Methodology for layout-based modulation and optimization of nitride liner stress effect in compact models
US7489151B2 (en) * 2005-10-03 2009-02-10 Pdf Solutions, Inc. Layout for DUT arrays used in semiconductor wafer testing
US8631383B2 (en) * 2008-06-30 2014-01-14 Qimonda Ag Integrated circuits, standard cells, and methods for generating a layout of an integrated circuit
TWM357609U (en) * 2008-12-08 2009-05-21 Chunghwa Picture Tubes Ltd LCD panels capable of testing cell defects, line defects and layout defects
US8255837B2 (en) * 2009-02-03 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for cell boundary isolation in double patterning design
US8294485B2 (en) 2009-02-12 2012-10-23 International Business Machines Corporation Detecting asymmetrical transistor leakage defects
US8907441B2 (en) * 2010-02-09 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for double-patterning-compliant standard cell design
US8631374B2 (en) * 2011-03-30 2014-01-14 Synopsys, Inc. Cell architecture for increasing transistor size
JP5699826B2 (ja) * 2011-06-27 2015-04-15 富士通セミコンダクター株式会社 レイアウト方法及び半導体装置の製造方法
US8581348B2 (en) * 2011-12-13 2013-11-12 GlobalFoundries, Inc. Semiconductor device with transistor local interconnects
US9355910B2 (en) * 2011-12-13 2016-05-31 GlobalFoundries, Inc. Semiconductor device with transistor local interconnects
US20130320451A1 (en) * 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100093145A1 (en) * 2005-10-07 2010-04-15 Renesas Technology Corp. Semiconductor device and manufacturing method thereof for reducing the area of the memory cell region
US20100187615A1 (en) * 2008-03-13 2010-07-29 Tela Innovations, Inc. Linear Gate Level Cross-Coupled Transistor Device with Direct Electrical Connection of Cross-Coupled Transistors to Common Diffusion Node
US20130026572A1 (en) * 2011-07-29 2013-01-31 Synopsy, Inc. N-channel and p-channel finfet cell architecture
US20140027918A1 (en) * 2012-07-30 2014-01-30 Globalfoundries Inc. Cross-coupling based design using diffusion contact structures

Also Published As

Publication number Publication date
TWI672600B (zh) 2019-09-21
KR20160034164A (ko) 2016-03-29
TW201612535A (en) 2016-04-01
KR20160034167A (ko) 2016-03-29
KR20160034163A (ko) 2016-03-29
KR102255450B1 (ko) 2021-05-25
KR20160034169A (ko) 2016-03-29
TWI679435B (zh) 2019-12-11
KR20160034161A (ko) 2016-03-29
KR102133377B1 (ko) 2020-07-15
TW201618279A (zh) 2016-05-16
KR102335243B1 (ko) 2021-12-06
KR102423878B1 (ko) 2022-07-22
TW201614531A (en) 2016-04-16

Similar Documents

Publication Publication Date Title
TWI677965B (zh) 半導體裝置以及上述的製造方法
CN105448910B (zh) 半导体装置
KR102178732B1 (ko) 반도체 소자
US9673099B2 (en) Method of fabricating integrated circuit devices
US9755079B2 (en) Semiconductor devices including insulating gates and methods for fabricating the same
US9153692B2 (en) Semiconductor device having a stress film on a side surface of a fin
US9299811B2 (en) Methods of fabricating semiconductor devices
TWI615945B (zh) 積體電路
KR102173638B1 (ko) 반도체 소자 및 그 형성방법
CN106252328B (zh) 半导体装置
US9461148B2 (en) Semiconductor device and method of fabricating the same
US20160056155A1 (en) Semiconductor device and method for manufacturing the same
US9773869B2 (en) Semiconductor device and method of fabricating the same
US20160027703A1 (en) Semiconductor device and method of fabricating the same
TW201444053A (zh) 具有虛擬閘極及閘極的半導體裝置
US9634093B2 (en) Method for fabricating semiconductor device
US9171952B2 (en) Low gate-to-drain capacitance fully merged finFET
KR101707465B1 (ko) 반도체 소자
KR102253496B1 (ko) 반도체 소자 및 이의 제조 방법
USRE49988E1 (en) Integrated circuit devices
KR20200060198A (ko) 반도체 소자