KR20160034161A - 다수의 소자 측정이 가능한 테스트용 반도체 장치 및 그것의 제조 방법 및 테스트 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치의 복수의 트랜지스터들을 테스트하는 방법은, 전반부 공정(FEOL)을 통해서 상기 반도체 장치에 복수의 소자들 또는 복수의 로직 셀들을 형성하는 단계, 상기 복수의 소자들 또는 상기 복수의 로직 셀들을 연결하여 상기 복수의 트랜지스터들 중 어느 하나를 선택하기 위한 선택 로직으로 구성하는 단계, 상기 선택 로직과 상기 복수의 트랜지스터들을 연결하고, 상기 선택 로직의 입력단 및 상기 복수의 트랜지스터들의 드레인 또는 소스 단을 연결하는 패드를 형성하는 단계, 그리고 상기 선택 로직을 사용하여 상기 복수의 트랜지스터들 순차적으로 선택하고, 선택된 어느 하나의 트랜지스터의 전기적 특성을 상기 패드를 통해서 측정하는 단계를 포함한다.

Description

다수의 소자 측정이 가능한 테스트용 반도체 장치 및 그것의 제조 방법 및 테스트 방법{SEMICONDUCTOR DEVICE FOR TESTING A LARGE NUMBER OF DEVICES AND COMPOSING METHOD AND TEST METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 좀 더 상세하게는 반도체 장치 내에 존재하는 다수의 소자들의 전류 전압 특성을 효과적으로 측정하기 위한 반도체 장치 및 그것의 소자 테스트 방법에 관한 것이다.
최근, 스마트폰, 테이블릿 PC, 디지털 카메라, MP3 플레이어, PDA 등과 같은 모바일 기기의 이용이 폭발적으로 증가하고 있다. 이러한 모바일 기기에서도 멀티미디어의 구동 및 각종 데이터의 처리량이 증가하면서, 고속 프로세서의 채용이 확대되고 있다. 모바일 기기에는 다양한 응용 프로그램(Application program)들이 구동된다. 다양한 응용 프로그램들을 구동하기 위하여, 모바일 기기에는 워킹 메모리(예를 들면, DRAM), 비휘발성 메모리, 그리고 응용 프로세서(Application Processor: 이하, AP)와 같은 반도체 장치들이 사용된다.
반도체 장치를 생산하기 위한 새로운 공정을 적용하는 경우, 수율을 높이기 위해서 반도체 장치 내의 다수의 트랜지스터의 특성을 모니터링하는 방법이 사용되고 있다. 테스트용 반도체 장치를 형성하기 위해서 제조되는 칩의 전반부 공정(Front End of Line: 이하, FEOL)이 완료된 칩에 패드를 형성하여 테스트를 진행하고 있다. 이러한 방식의 소자 테스트를 위해서는 하나의 트랜지스터의 직류 특성을 측정하기 위해서 3개 이상의 패드를 형성해야 하는 제약이 따른다. 따라서, 반도체 장치 내 많은 수의 트랜지스터 소자를 측정하기 위해 가능한 많은 수의 소자를 측정할 수 있는 설계 및 테스트 방법이 절실한 실정이다.
본 발명은 상술한 기술적 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 많은 수의 반도체 장치 내 소자를 측정할 수 있는 반도체 장치 및 그것의 소자 측정 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 반도체 장치의 복수의 트랜지스터들을 테스트하는 방법은, 전반부 공정(FEOL)을 통해서 상기 반도체 장치에 복수의 소자들 또는 복수의 로직 셀들을 형성하는 단계, 상기 복수의 소자들 또는 상기 복수의 로직 셀들을 연결하여 상기 복수의 트랜지스터들 중 어느 하나를 선택하기 위한 선택 로직으로 구성하는 단계, 상기 선택 로직과 상기 복수의 트랜지스터들을 연결하고, 상기 선택 로직의 입력단 및 상기 복수의 트랜지스터들의 드레인 또는 소스 단을 연결하는 패드를 형성하는 단계, 그리고 상기 선택 로직을 사용하여 상기 복수의 트랜지스터들 순차적으로 선택하고, 선택된 어느 하나의 트랜지스터의 전기적 특성을 상기 패드를 통해서 측정하는 단계를 포함한다.
본 발명의 실시 예에 따른 테스트용 반도체 장치는, 테스트되는 복수의 트랜지스터들, 선택 신호에 응답하여 상기 복수의 트랜지스터들 중 어느 하나를 선택하기 위한 디코더, 그리고 상기 선택 신호를 상기 디코더에 제공하고, 복수의 패드들을 포함하되, 상기 디코더는 전반부 공정(FEOL) 이후에 복수의 로직 셀들, 복수의 소자들이 조합되어 형성된다.
본 발명의 실시 예에 따른 테스트용 반도체 장치를 형성하는 방법은, 디코더를 구성하기 위한 복수의 소자들, 로직 셀들, 기능 블록들(IPs) 중 적어도 어느 하나를 상기 테스트용 반도체 장치의 칩 영역에 배치하는 단계, 전반부 공정(FEOL)을 통해서 상기 테스트용 반도체 장치에 복수의 트랜지스터들, 복수의 소자들, 로직 셀들, 그리고 기능 블록들(IPs) 중 적어도 하나를 형성하는 단계, 상기 복수의 트랜지스터들을 선택 신호에 응답하여 순차적으로 선택하기 위한 디코더를 형성하는 단계, 그리고 상기 디코더와 상기 복수의 트랜지스터들을 연결하고, 상기 선택 로직의 입력단 및 상기 복수의 트랜지스터들의 드레인 또는 소스 단을 연결하는 패드를 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 장치 및 그것의 테스트 방법에 따르면, 전반부 공정(FEOL) 단계의 칩에 대한 효과적인 소자 선택이 가능하다. 따라서, 테스트를 위해 선택할 수 있는 소자의 수를 획기적으로 증가시킬 수 있다. 본 발명의 테스트용 반도체 장치 및 그것의 형성 방법에 따르면, 반도체 장치의 제조 공정에서 소자 모니터링 효율을 극대화할 수 있어 높은 수율을 제공할 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 테스트용 반도체 장치를 보여주는 블록도이다.
도 2a 및 도 2b는 본 발명의 테스트용 반도체 장치를 구성하기 위한 제조 단계별 단면도를 보여주는 도면들이다.
도 3은 본 발명의 테스트용 반도체 장치를 구성하는 방법을 간략히 보여주는 순서도이다.
도 4는 도 1의 선택 회로(110)의 일 예를 보여주는 회로도이다.
도 5는 상술한 도 4의 논리 구조를 갖는 디코더를 형성하기 위한 레이아웃 구조를 보여주는 평면도이다.
도 6a 및 도 6b는 표준 셀로 제공되는 인버터(111)와 낸드 게이트(113)의 예시적인 레이아웃을 보여주는 도면들이다.
도 7은 본 발명의 제 2 실시 예에 따른 테스트용 반도체 장치(200)를 보여주는 블록도이다.
도 8은 도 7의 테스트용 반도체 장치(200)에 대한 테스트 방법을 보여주는 순서도이다.
도 9는 본 발명의 제 3 실시 예에 따른 테스트용 반도체 장치(300)를 보여주는 블록도이다.
도 10은 도 9의 반도체 장치의 하나의 셀 행(Cell Row)에 위치하는 셀들의 구조를 예시적으로 보여주는 회로도이다.
도 11은 도 10의 셀 로우에 대한 레이아웃 구조를 보여주는 도면이다.
도 12는 본 발명의 로직 필러 셀을 포함하는 반도체 장치의 테스트 방법을 보여주는 순서도이다.
도 13은 본 발명의 제 4 실시 에에 따른 테스트용 반도체 장치를 보여주는 블록도이다.
도 14는 도 13의 테스트용 반도체 장치(400)를 사용하는 소자 테스트 방법을 보여주는 순서도이다.
도 15는 본 발명의 제 5 실시 에에 따른 테스트용 반도체 장치를 보여주는 블록도이다.
도 16은 도 15의 테스트용 반도체 장치(500)를 사용하는 소자 테스트 방법을 보여주는 순서도이다.
도 17은 본 발명의 제 6 실시 예에 따른 테스트용 반도체 장치를 보여주는 블록도이다.
도 18은 도 17의 테스트용 반도체 장치(600)를 사용한 소자 테스트 방법을 간략히 보여주는 순서도이다.
도 19는 본 발명의 반도체 장치를 구비하는 휴대용 단말기를 나타내는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제 1 실시 예에 따른 테스트용 반도체 장치를 보여주는 블록도이다. 도 1을 참조하면, 테스트용 반도체 장치(100)는 전반부 공정(FEOL)이 완료된 칩에 적어도 하나의 선택 로직(110, 150)을 형성하여 트랜지스터들(120, 160)을 선택할 수 있다.
선택 로직(110)은 패드들(P1, P2, P3)을 통해서 제공되는 입력 신호에 따라 트랜지스터들(120) 중 어느 하나를 선택한다. 선택 로직(110)은 예를 들면 논리 게이트들로 구성되는 디코더(Decoder)일 수 있다. 선택 로직(110)은 전반부 공정(FEOL)이 완료된 반도체 장치에서 기판의 상층에 형성된 비아와 메탈 라인을 제거하고, 새로운 비아 및 메탈 라인을 형성함으로써 구현될 수 있다. 따라서, 전반부 공정(FEOL) 이후에 일부 비아와 메탈층을 제거하는 과정, 그리고 디코더를 형성하기 위한 비아 및 메탈 라인을 형성하기 위한 마스크(Mask)가 필요하다.
즉, 전반부 공정(FEOL)이 완료된 반도체 장치에서, 테스트를 위한 별도의 비아와 메탈 라인, 그리고 신호 입력을 위한 패드들(P1, P2, P3)을 형성하게 될 것이다. 그리고 테스트 대상인 복수의 트랜지스터들의 게이트들(m개)와 연결되면, 복수의 트랜지스터들(120) 중 어느 하나를 선택할 수 있는 선택 로직(110)이 구현될 수 있다.
선택 로직(110)은 다양한 방법에 따라 구성될 수 있다. 예를 들면, 전반부 공정(FEOL)이 완료된 칩 상에 존재하는 다양한 표준 셀들, 변형된 필러 셀들(예를 들면, 로직 필러 셀), 또는 특정 목적으로 설계 단계에서 미리 구비된 로직 셀이나 트랜지스터들, 또는 미리 칩의 여유 공간에 형성된 디코더 IP(Intellectual Progerty)들을 활용할 수 있다. 선택 로직(110)을 통해서 테스트 장치(미도시됨)는 복수의 트랜지스터들(120)을 하나씩 순차적으로 선택하고, 선택된 트랜지스터에 대해서 직류 특성과 같은 전기적 특성을 측정할 수 있다.
복수의 트랜지스터들(120)은 전기적 특성이 검출되는 테스트 대상 소자(DUT)들이다. 복수의 트랜지스터들(120)은 선택 로직(110)에 의해서 어느 하나가 선택될 것이다. 선택된 트랜지스터의 게이트에는 선택 로직(110)에 의해서 선택 신호(Selection Signal)가 제공된다. 그러면, 선택된 트랜지스터가 턴온(Turn-On)되고, 공통 드레인(Common Drain: 130)과 공통 소스(135) 사이에 채널이 형성될 것이다. 테스트 장치(미도시됨)는 프로브 카드에 장착된 프로빙 니들(Probing needle)을 통해서 패드들(P4, P5)에 접속하고, 선택된 트랜지스터의 전기적 특성을 측정하게 될 것이다. 여기서, 복수의 트랜지스터들(120) 각각은 선택 로직(110)으로부터 제공되는 개별적인 게이트 라인에 연결될 것이다. 즉, 4개의 트랜지스터가 존재하는 경우, 4개의 트랜지스터들 각각은 선택 로직(110)으로부터 제공되는 4개의 게이트 라인들과 연결될 것이다.
공통 단자들(130, 135)은 복수의 트랜지스터들 각각의 공통 드레인(CD) 및 공통 소스(CS)를 형성한다. 공통 드레인(130)은 패드(P4)와 연결되기 위해 콘택을 통해서 전기적으로 연결될 수 있다. 공통 소스(135)는 패드(P5)와 콘택을 통해서 전기적으로 연결될 것이다. 공통 단자들(130, 135)은 선택 로직(110)에 의해서 선택된 어느 하나의 트랜지스터의 드레인 및 소스로 작용하게 될 것이다. 여기서, 복수의 트랜지스터들 각각이 공통 단자들(130, 135)을 통해서 측정되는 것으로 표현되었으나, 본 발명은 여기에 국한되지 않는다. 복수의 트랜지스터들 각각의 드레인과 소스가 공통으로 형성되지 않고도 다양한 방식에 따라 측정될 수 있음은 잘 이해될 것이다.
패드들(P1, P2, P3)을 통해서는 테스트 장치에 의해서 제공되는 선택 신호가 입력될 수 있다. 예를 들면, 패드들을 통해서 3비트의 선택 신호가 제공된다면, 선택 로직(110)은 8개(23)의 트랜지스터들 중 어느 하나를 선택할 수 있다. 여기서, 패드들(P1, P2, P3)의 수는 예시적인 것이며, 복수의 트랜지스터들(120)의 수에 따라 패드들의 숫자와 선택 로직(110)의 디코딩 사이즈는 가변될 수 있음은 잘 이해될 것이다. 패드들(P4, P5)은 각각 공통 드레인(130) 및 공통 소스(135)에 전기적으로 연결된다. 패드들(P4, P5)에 인가되는 전압 또는 측정 전류 등을 통해서 선택된 어느 하나의 트랜지스터의 직류 특성이 검출될 수 있다.
선택 로직(150), 복수의 트랜지스터들(160), 공통 단자들(170, 175), 패드들(P6, P7, P8, P9, P10) 각각의 기능은 실질적으로 앞서 설명된 선택 로직(110), 복수의 트랜지스터들(120), 공통 단자들(130, 135), 패드들(P1, P2, P3, P4, P5)과 동일하다. 하지만, 선택하기 위한 복수의 트랜지스터들(160)의 수에 따라 패드들(P6, P7, P8)의 수와 게이트 라인의 수(n)는 가변될 수 있음은 잘 이해될 것이다.
이상에서 설명된 본 발명의 반도체 장치(100)는 전반부 공정(FEOL)이 완료된 칩에 선택 로직(110, 150)을 형성하여 하나의 선택 로직을 통해서 복수의 트랜지스터들 중 어느 하나를 선택할 수 있다. 따라서, 실질적으로 많은 수의 소자들을 모니터링할 수 있어 제조 공정에서 발생하는 열화나 결함의 검출 가능성을 높일 수 있다. 이러한 테스트용 반도체 장치(100)를 통해서 제조 공정의 각 단계별로 발생하는 오류나 결함의 검출 확률을 높일 수 있어, 획기적인 수율 증가가 가능할 것으로 기대된다.
도 2a 및 도 2b는 본 발명의 테스트용 반도체 장치를 구성하기 위한 제조 단계별 단면도를 보여주는 도면들이다. 도 2a는 전반부 공정(FEOL)이 에 의해서 형성된 반도체 장치의 단면이고, 도 2b는 본 발명의 실시 예에 따른 테스트용 반도체 장치를 구성한 이후의 단면을 보여준다.
도 2a를 참조하면, 전반부 공정(FEOL)에 의해서 반도체 장치에서 동작하는 기본 소자들의 형성이 완료된다. 예를 들면, 전반부 공정(FEOL)에서 도펀트(Dopent)들의 주입을 통해서 웰(Well), 소스(Source), 드레인(Drain) 등이 형성될 수 있다. 더불어, 전반부 공정(FEOL)에서 절연막, 게이트 등의 형성이 이루어질 수 있다. 일반적으로 전반부 공정(FEOL)을 통해서 반도체 장치의 가장 기본적인 구성인 트랜지스터와 같은 소자들이 형성된다.
예시적으로, 본 발명의 반도체 장치(100)를 구성하는 PMOS 트랜지스터는 전반부 공정(FEOL)에 의해서 P형 기판(P-Sub) 상부에 형성되는 N-웰(101)에 형성될 수 있다. N-웰(101)에는 PMOS 트랜지스터의 일단(드레인 또는 소스)을 형성하기 위한 P+ 도핑 영역들(102a, 102b) 및 바디 바이어스를 위한 N+ 도핑 영역(102c)이 형성될 것이다. 그리고 채널의 상부에는 절연막(103)이 형성된다. 절연막의 상부에는 도전형으로 제공되는 게이트 전극(104)이 형성될 것이다. 그리고 게이트 전극(104)의 상부에는 메탈 라인 또는 비아(Via)와의 연결을 위한 콘택(CB)이 형성될 것이다. 도핑 영역들(102a, 102b, 102c)의 상부에는 콘택 플러그들(CP)이 형성된다. 그리고 콘택 플러그들(CP)의 상부에는 메탈 라인이나 비아와의 연결을 위해 콘택들(CA1, CA2, CA3)이 형성될 것이다. 더불어, 전반부 공정(FEOL)에 의해서 비아와 메탈 라인이 더 형성될 수 있음은 잘 이해될 것이다.
상술한 제조 공정을 통해서 소자들의 형성이 완료되면, 소자들 상호간의 전기적인 연결을 위한 배선 공정에 해당하는 후반부 공정(BEOL)이 이어질 것이다. 하지만, 본 발명의 테스트용 칩을 제공하기 위해서 전반부 공정(FEOL)이 완료된 후에 반도체 장치의 연산 기능을 수행하기 위해서 형성되는 비아와 메탈 라인들은 제거된다. 그리고 그 이후에 본 발명의 테스트용 반도체 장치(100)로 제공되기 위한 추가적인 비아(V0)와 메탈층(M1)을 형성하게 될 것이다.
도 2b는 본 발명의 실시 예에 따른 테스트용 반도체 장치(100)의 단면을 보여주는 도면이다. 특히, 전반부 공정(FEOL)이 완료된 반도체 장치에 선택 로직(110, 도 1 참조)을 구성하는 경우의 단면이 도시되어 있다. 도 2b를 참조하면, 테스트용 반도체 장치(100)의 전반부 공정(FEOL)에 의해서 제조된 반도체 장치는 본 발명의 테스트를 위해 별도의 비아와 메탈 라인을 형성하기 위한 마스크(Mask)가 제공될 것이다.
전반부 공정(FEOL)에 의해서 형성되는 반도체 장치들의 상부에 비아들(V0_1, V0_2, V0_3, VO_4) 및 메탈 라인(M1)을 형성하는 마스크가 제공된다. 이후 비아들(V0_1, V0_2, V0_3, VO_4) 및 메탈 라인(M1)에 의해서 본 발명의 선택 로직들(110, 150)이 구성되다. 그리고 선택 로직들(110, 150)과 테스트 대상 트랜지스터들(120, 160)의 게이트가 상술한 마스크에 의해서 연결될 것이다.
이상에서는 전반부 공정(FEOL)이 완료된 반도체 장치를 이용하여 본 발명의 테스트용 반도체 장치(100)를 구성하는 방법이 설명되었다. 본 발명의 테스트용 반도체 장치(100)는 전반부 공정(FEOL) 이후에 비아와 콘택을 사용한 최소한의 라우팅 공정을 추가하여 선택 로직(110, 150) 및 테스트 대상 트랜지스터들(120, 160)이 연결될 수 있다. 선택 로직들(110, 150)은 입력되는 선택 신호에 각각 응답하여 테스트 대상 트랜지스터들(120, 160)을 하나씩 순차적으로 선택하게 될 것이다.
도 3은 본 발명의 테스트용 반도체 장치를 구성하는 방법을 간략히 보여주는 순서도이다. 도 3을 참조하면, 테스트용 반도체 장치(100)는 소자의 구성이 완료되는 전반부 공정(FEOL) 이후의 칩에 대해서 최소한의 도전 라인과 비아 콘택을 사용하여 형성될 수 있다. 즉, 간단한 라우팅 공정을 통해서 복수의 트랜지스터들를 선택할 수 있는 선택 로직(110, 150)이 구성될 수 있다.
S110 단계에서, 반도체 장치(100)의 전반부 공정(FEOL)이 수행된다. 전반부 공정(FEOL)을 통해서 반도체 장치(100)의 소자와 일부 콘택들이 형성될 것이다. 이 단계에서, 선택 로직(110, 150)을 형성하기 위한 다양한 소자들이 미리 형성될 수도 있다. 이 경우, 본 발명의 선택 로직(110, 150)을 용이하게 구성하기 위한 예비 설계 과정이 별도로 존재할 수도 있음은 잘 이해될 것이다. 이 경우, 설계 단계부터 선택 로직(110, 150)을 합성하기 위한 칩 면적의 할당 및 회로 구성을 위한 레이아웃이 고려되어야 한다. 즉, 선택 로직(110, 150)을 추가하기 위한 다양한 소자나 표준 셀들에 대한 배치가 설계 단계에서부터 고려될 것이다. 하지만, 본 발명의 이점은 반도체 장치(100)의 설계 단계에서 별도의 선택 로직(110, 150)을 합성하기 위한 레이아웃이 고려되지 않아도 무방하다. 즉, 전반부 공정(FEOL) 이후에 기존에 반도체 장치(100)에 형성된 다양한 소자들, 표준 로직 셀들, 또는 기능 블록(IP), 디코더 회로들을 사용하여 선택 로직(110, 150)을 구성할 수 있다.
S120 단계에서, 선택 로직(110, 150)들에 대한 합성이 수행된다. 만일, 선택 로직(110, 150)을 구성하기 위한 별도의 표준 셀이나 소자들, 또는 디코더 회로들이 설계 단계에서 준비된 경우라면, 비아나 메탈 라인을 형성하여 선택 로직(110, 150)이 형성될 것이다. 그리고 테스트 대상 트랜지스터들(120, 160)과의 라우팅 및 패드들이 이 단계에서 형성될 것이다. 만일, 전반부 공정(FEOL) 이전에 선택 로직(110, 150)을 구성하기 위한 별도의 설계 단계가 존재하지 않았다고 해도 이미 형성된 소자나 표준 셀들, 디코더 회로들을 활용하여 본 발명의 선택 로직(110, 150)이 형성될 수 있다. 즉, 선택 로직(110, 150)은 전반부 공정(FEOL) 이후에 설계되고 형성될 수도 있다. 여기서, 선택 로직(110, 150)을 형성하기 위해서 전반부 공정(FEOL) 이후에 상층부에 존재하는 비아나 메탈 라인을 제거하는 절차가 포함될 수 있음은 잘 이해될 것이다.
S130 단계에서, 테스트 장치에 의해서 테스트용 반도체 장치(100)에 대한 테스트 절차가 진행된다. 즉, 패드들(P1, P2, P3)을 통해서 선택 신호가 선택 로직(110)에 제공되고, 선택 로직(110)은 복수의 트랜지스터들(120) 중 어느 하나를 선택할 것이다. 그리고 선택된 트랜지스터의 전기적 특성은 패드들(P4, P5)를 통해서 테스트 장치(미도시됨)가 검출하게 될 것이다.
이상에서의 설명에 따르면, 본 발명의 실시 예에 따른 테스트용 반도체 장치(100)는 전반부 공정(FEOL) 이후에 적어도 하나의 선택 로직(110, 150)을 형성할 수 있다. 따라서, 선택 로직(110, 150)에 제공되는 선택 신호를 제공하기 위한 소수의 패드만 형성하더라도 복수의 트랜지스터들을 선택할 수 있다. 따라서, 본 발명의 테스트용 반도체 장치(100)를 사용하면 단위 면적당 테스트할 수 있는 트랜지스터의 수를 획기적으로 증가시킬 수 있다. 이러한 테스트용 반도체 장치(100) 및 그것의 테스트 방법에 따르면, 제조 공정중에 발생하는 결함을 보다 높은 정확도로 모니터링할 수 있다. 따라서, 새로운 제조 공정이 적용되더라도 신속한 수율 상승이 가능하다.
도 4는 도 1의 선택 회로(110)의 일 예를 보여주는 회로도이다. 도 4를 참조하면, 선택 회로(110)는 예를 들면 디코더(110a, Decoder)로 제공될 수 있다.
디코더(110a)는 두개의 선택 신호(A, B)에 의해서 4개의 출력 신호들(D1, D2, D3, D4) 중 어느 하나를 활성화할 수 있다. 즉, 디코더(110a)는 예를 들면 2×4 디코더로 제공될 수 있다. 하지만, 디코더(110a)는 인에이블 입력(Enable)이 존재하는 방식이나, 또는 3×8, 4×16, 5×32 등의 다양한 형태로 구성될 수 있음은 잘 이해될 것이다. 일반적으로, 반도체 장치를 구성하는 표준 로직 셀들에는 인버터(Inverter)와 낸드 게이트(NAND)들이 다수 포함된다. 이러한 인버터와 낸드 게이트를 활용하는 경우, 제한된 칩면적 내에서 더 많은 트랜지스터를 선택할 수 있는디코더의 구성이 가능할 것이다.
아래 표 1은 도시된 디코더의 진리표(Truth table)를 보여준다.
A B D1
(A'+B')		 D2
(A+B)		 D3
(A+B')		 D4
(A'+B)
0 0 1 0 1 1
0 1 1 1 0 1
1 0 1 1 1 0
1 1 0 1 1 1
선택 신호(A, B)의 입력 논리값에 따라서 출력 신호들(D1, D2, D3, D4) 중 어느 하나의 논리 값이 '0'으로 선택될 수 있다. 이러한 논리 값에 대응하는 게이트 전압으로 제공되는 출력 신호들(D1, D2, D3, D4)에 의해서 PMOS 트랜지스터가 선택될 수 있을 것이다. 물론, 디코더의 구성 방식은 다양하게 변경될 수 있다. NMOS 트랜지스터를 선택하기 위하여 선택 신호(A, B)의 입력단이나 출력 신호들(D1, D2, D3, D4)의 출력단에 인버터들을 추가할 수 있다. 이 경우 출력 신호들(D1, D2, D3, D4)의 논리 값은 반전될 것이다.
도 5는 상술한 도 4의 논리 구조를 갖는 디코더를 형성하기 위한 레이아웃 구조를 보여주는 평면도이다. 도 5를 참조하면, 디코더(110a)는 선택 신호를 제공받기 위한 패드들(PAD1, PAD2), 인버터들(111, 112), 낸드 게이트들(113, 114, 115, 116)을 포함할 수 있다.
인버터(111)는 도 4의 인버터(INV1)에 대응하며, 테스트용 반도체 장치(100)에 형성되는 표준 셀이나, 후술하게 되는 로직 필러 셀, 또는 복수의 소자들을 조합하여 형성할 수 있다. 여기서, 설명의 편의를 위해서 인버터(111)가 표준 로직 셀로 제공되는 것을 재활용하는 것으로 가정하기로 한다. 인버터(111)의 입력 단으로는 패드(PAD1)을 통해서 입력되는 제 1 선택 신호(A)가 제공될 것이다. 패드(PAD1)와 인버터(111)는 콘택을 통해서 연결될 것이다. 인버터(111)출력은 각각 낸드 게이트들(115, 116)의 입력단으로 전달된다.
인버터(112)는 도 4의 인버터(INV2)에 대응한다. 인버터(112)는 패드(PAD2)와 도전 라인으로 연결되며, 패드(PAD2)를 통해서 제 2 선택 신호(B)를 제공받을 수 있다. 인버터(112)의 출력 신호는 낸드 게이트들(113, 115)의 입력단으로 제공될 것이다. 인버터(112)는 표준 로직 셀로 제공되는 경우, 도시된 바와 같이 인버터(111)와 다른 셀 로우(Cell row)에 위치하는 것이 선택될 수도 있고, 동일한 셀 로우(Cell row)에 포함된 것이 선택될 수도 있을 것이다.
낸드 게이트(113)는 도 3의 낸드 게이트(NAND4)에 대응하며, 선택 신호들(A, B')을 제공받는다. 낸드 게이트(113)는 선택 신호들(A, B')에 대한 낸드(NAND) 논리 연산을 수행하여 출력 신호(D4)로 전달할 것이다. 출력 신호(D4)는 복수의 트랜지스터들 중 어느 하나의 게이트 단으로 제공될 것이다. 낸드 게이트(114)는 도 3의 낸드 게이트(NAND1)에 대응하며, 선택 신호들(A, B)을 제공받는다. 낸드 게이트(114)는 선택 신호들(A, B)에 대한 낸드 논리 연산을 수행하여 출력 신호(D1)로 전달할 것이다. 낸드 게이트(115)는 도 3의 낸드 게이트(NAND2)에 대응하며, 선택 신호들(A', B')을 제공받는다. 낸드 게이트(115)는 선택 신호들(A', B')에 대한 낸드 논리 연산을 수행하여 출력 신호(D2)로 전달할 것이다. 낸드 게이트(116)는 도 3의 낸드 게이트(NAND3)에 대응하며, 선택 신호들(A', B)을 제공받는다. 낸드 게이트(116)는 선택 신호들(A', B)에 대한 낸드 논리 연산을 수행하여 출력 신호(D3)로 전달할 것이다.
이상에서 간략한 디코더 회로를 구성하기 위한 로직 셀의 선택, 그리고 선택된 로직 셀들간의 라우팅된 형태가 예시적으로 설명되었다. 하지만, 디코더(110a)를 형성하기 위해서 선택되는 로직 셀의 위치나, 전기적 연결을 위한 도전 라인의 선택은 다양한 형태로 변경될 수 있음은 잘 이해될 것이다.
도 6a 및 도 6b는 표준 셀로 제공되는 인버터(111)와 낸드 게이트(113)의 예시적인 레이아웃을 보여주는 도면들이다. 도 6a 및 도 6b를 참조하면, 인버터(111)와 낸드 게이트(113)는 반도체 장치(100)의 표준 로직 셀로서 제공될 수 있다.
인버터(111)는 본 발명의 디코더를 구성하기 위한 예시적인 로직 셀(Logic Cell)에 해당한다. 인버터(111)는 상보형 MOS(Complementary MOS Transistor: 이하, CMOS) 트랜지스터를 사용하여 형성될 수 있다. 즉, PMOS 트랜지스터의 소스(Source)에 구동 전압(VDD)이 제공되고, NMOS 트랜지스터의 소스에 접지 전압(VSS)이 제공될 것이다. 그리고, PMOS 트랜지스터의 드레인과 NMOS 트랜지스터의 드레인(Drain)은 도전 라인(111e)에 연결되어 출력단(DO)으로 제공된다. 그리고 PMOS 트랜지스터와 NMOS 트랜지스터의 공통 게이트(111d)는 인버터(111)의 입력단(DI)에 연결된다.
인버터(111)는 N-웰(111a)에 형성되는 PMOS 트랜지스터와 P형 기판에 형성되는 NMOS 트랜지스터로 구성될 수 있다. N-웰 상에 PMOS 트랜지스터를 형성하기 위해서 P+ 도핑 영역(111b)이 제공된다. 그리고 P형 기판에 NMOS 트랜지스터를 형성하기 위하여 N+ 도핑 영역(111c)이 형성된다. PMOS 트랜지스터와 NMOS 트랜지스터 각각은 공통 게이트(111d)에 의해서 소스와 드레인 사이의 채널(Channel)이 제어된다. 그리고 PMOS 트랜지스터와 NMOS 트랜지스터 각각의 소스는 구동 전압(VDD) 또는 접지 전압(VSS)을 전달하는 전원 라인과 콘택 플러그를 통해서 연결될 수 있다. 그리고 공통 게이트(111d)는 입력 신호를 제공받기 위하여 입력 신호 라인(DI)에 콘택 플러그를 통해서 연결될 수 있다. PMOS 트랜지스터와 NMOS 트랜지스터들 각각의 드레인(Drain)은 도전 라인에 연결되어 출력단(DO)으로 제공된다. 여기서 설명되는 인버터(111)의 레이아웃은 예시적인 구성에 지나지 않으며, 인버터(111)는 다양한 레이아웃 방식들로 형성될 수 있음은 잘 이해될 것이다.
도 6b는 도 5의 낸드 게이트(113)의 예시적인 레아아웃 구조를 보여주는 도면이다. 도 6b를 참조하면, 낸드 게이트(113)는 인버터와 마찬가지로 표준 셀로 제공될 수 있다.
낸드 게이트(113)는 상보형 MOS(CMOS) 트랜지스터들로 구성될 수 있다. 즉, PMOS 트랜지스터의 소스(Source)에 구동 전압(VDD)이 제공되고, NMOS 트랜지스터의 소스에 접지 전압(VSS)이 제공될 것이다. 낸드 게이트(113)는 N-웰(113a)에 형성되는 PMOS 트랜지스터들과 P형 기판 또는 P-웰(113b)에 형성되는 NMOS 트랜지스터로 구성된다. N-웰(113a) 상에 PMOS 트랜지스터를 형성하기 위해서 P+ 도핑 영역(113c)이 제공된다. 그리고 두개의 입력 신호가 제공되는 도전 라인들(DI1, DI2)에 의해서 P+ 도핑 영역(113c)은 하나의 공통 소스와 두 개의 드레인들이 형성될 수 있다. 그리고 전원 전압(VDD)이 제공되는 파워 라인(113g)이 PMOS 트랜지스터들의 공통 소스에 연결될 것이다. 따라서, 두 개의 도전 라인들(DI1, DI2) 중 어느 하나만이라도 PMOS 트랜지스터를 활성화하는 경우, 출력단(DO)은 전원 전압(VDD)으로 풀업될 것이다.
P형 기판 또는 P-웰(113b)에 NMOS 트랜지스터를 형성하기 위하여 N+ 도핑 영역(113d)이 형성된다. 예시적으로 P-웰(113b)이 형성되는 것으로 도시되었으나, P-웰이 아닌 P형 기판상에 N+ 도핑 영역(113d)이 형성될 수도 있음은 잘 이해될 것이다. NMOS 트랜지스터들은 두개의 입력 신호가 제공되는 도전 라인들(DI1, DI2)에 의해서 드레인과 소스가 스위칭되는 구조를 가진다. 따라서, 두개의 입력 신호 모두가 하이 레벨일 때, 접지(VSS) 전압이 제공되는 파워 라인(113h)과 출력단(DO)이 연결되는 구조를 갖는다.
이상에서는 표준 셀로 제공되는 인버터(111)와 2입력 낸드 게이트(113)의 예시적인 레이아웃이 각각 설명되었다. 하지만, 인버터(111)와 낸드 게이트(113)의 레이아웃 구조는 상술한 구조에만 국한되지 않으며, 선택 신호들(DI)의 수에 따라, 또는, 반도체 장치의 디자인 룰 등과 같은 특성에 따라 다양하게 변경될 수 있음은 잘 이해될 것이다.
도 7은 본 발명의 제 2 실시 예에 따른 테스트용 반도체 장치(200)를 보여주는 블록도이다. 도 7을 참조하면, 테스트용 반도체 장치(200)는 전반부 공정(FEOL)을 단계에서 테스트를 위해서 미리 디코더 기능 블록들(Intellectual Properties:이하, IPs)이 형성된다. 그리고 전반부 공정(FEOL)이 완료되면 구비된 디코더 기능 블록들(IPs)과 테스트 대상 트랜지스터들을 연결하기 위한 라우팅 공정이 추가될 것이다.
테스트용 반도체 장치(200)는 설계 단계에서 특정 영역의 트랜지스터들(215, 225, 235, 245, 255, 265)을 선택하기 위한 복수의 디코더 IP들(210, 220, 230, 240, 250, 260)이 형성된다. 즉, 복수의 디코더 IP들(210, 220, 230, 240, 250, 260)은 전반부 공정(FEOL)에서 형성된다. 그리고 본 발명의 테스트용 반도체 장치(200)를 형성하기 위해서 비아와 메탈 마스크를 통해서 라우팅을 수행하면 복수의 디코더 IP들(210, 220, 230, 240, 250, 260)은 트랜지스터들(215, 225, 235, 245, 255, 265)과 연결된다.
본 발명의 테스트용 반도체 장치(200)는 전반부 공정(FEOL) 이후에 이미 존재하는 디코더 IP(210, 220, 230, 240, 250, 260)들과 트랜지스터들(215, 225, 235, 245, 255, 265)을 연결하기 위한 라우팅 공정만으로 형성될 수 있다. 따라서, 디코더(Decoder)를 구성하기 위한 별도의 소자들이나 셀들의 조합 절차는 생략될 수 있다.
도 8은 도 7의 테스트용 반도체 장치(200)에 대한 테스트 방법을 보여주는 순서도이다. 도 8을 참조하면, 테스트 대상 트랜지스터들을 선택하기 위한 디코더 IP들은 설계 단계에서 특정 칩 영역에 배치된다. 그리고 테스트를 위해서 내장된 디코더 IP들이 테스트 대상 트랜지스터들과 연결됨으로써 테스트용 반도체 장치가 구성된다.
S210 단계에서, 테스트를 위해 사용되는 디코더 IP들(210, 220, 230, 240, 250, 260)이 내장되는 테스트용 반도체 장치(200)에 대한 칩 설계가 수행된다. 이때, 측정 가능한 트랜지스터의 수를 극대화하기 위해서 설계 단계에서 내장되는 디코더 IP의 수, 디코더 IP 당 선택할 수 있는 트랜지스터들의 수가 결정될 것이다. 그리고 디코더 IP와 트랜지스터들 사이에 최소 거리를 제공할 수 있는 레이아웃으로 테스트용 반도체 장치(200)의 설계가 이루어질 것이다.
S220 단계에서, 테스트용 반도체 장치(200)를 형성하기 위한 전반부 공정(FEOL)이 수행되고, 소자와 일부 콘택들이 형성될 것이다. 이 단계에서, 디코더 IP들(210, 220, 230, 240, 250, 260)과 트랜지스터들이 형성될 것이다.
S230 단계에서, 전반부 공정(FEOL)에 의해서 제공되는 테스트용 반도체 장치(200)에 대한 라우팅 절차가 수행된다. 즉, 전반부 공정(FEOL)에 의해서 제공되는 메탈층과 비아의 일부를 제거하고, 디코더 IP들(210, 220, 230, 240, 250, 260)과 트랜지스터들을 연결하기 위한 라우팅 공정이 수행될 수 있다. 라우팅을 통해서 디코더 IP들(210, 220, 230, 240, 250, 260)에 연결되는 패드들이 형성되고, 더불어 트랜지스터들의 공통 드레인/공통 소스단이 특정을 위한 패드들에 연결될 것이다.
S240 단계에서, 본 발명의 트랜지스터들(215, 225, 235, 245, 255, 265)에 대한 테스트가 수행된다. 즉, 디코더 IP들(210, 220, 230, 240, 250, 260)에 연결되는 패드들을 통해서 테스트 장치는 선택 신호를 입력하게 될 것이다. 그러면, 선택 신호에 대응하는 어느 하나의 트랜지스터의 게이트 신호가 활성화된다. 활성화된 트랜지스터의 전기적인 특성은 공통 소스나 공통 드레인에 연결된 패드를 통해서 테스트 장치가 모니터링 할 것이다. 이러한 어느 하나의 디코더 IP를 통해서 선택되는 테스트 동작은 각각의 디코더 IP(210, 220, 230, 240, 250, 260)을 통해서 순차적으로 진행됨으로써, 반도체 장치(200)에서 모니터링 가능한 전체 트랜지스터가 선택될 수 있다.
이상에서는 테스트 대상 트랜지스터를 선택하기 위한 디코더가 설계 초기에 미리 구비된 기능 블록(IP)으로 제공되는 실시 예가 설명되었다. 이 경우, 디코더 IP의 수나 위치는 설계 단계에서 최대의 트랜지스터들이 테스트될 수 있는 값으로 설정될 것이다.
도 9는 본 발명의 제 3 실시 예에 따른 반도체 장치를 보여주는 블록도이다. 도 9를 참조하면, 본 발명의 테스트용 반도체 장치(300)의 회로 블록은 전원 레일(Power rail)을 기준으로 형성되는 복수의 행들로 구분된다. 그리고 각각의 행들에는 기능에 따라 복수의 로직 셀들, 로직 필러 셀들, 일반 필러 셀들이 포함될 수 있다. 더불어, 도시되지는 않았지만 각각의 행들에는 하나 이상의 탭 셀(Tap Cell)이 포함될 수도 있다.
로직 셀들(310, 320)은 반도체 장치(300)의 연산 동작을 실질적으로 수행하는 표준 셀들의 단위이다. 로직 셀들(310, 320)에는 신호의 입력단과 출력단이 존재한다. 로직 셀들(310, 320)의 입력단으로 제공된 신호는 로직 셀들(310, 320)의 연산 동작에 의해서 처리되어 출력단으로 출력된다. 더불어, 각각의 로직 셀들(310, 320)에는 전원 라인이 구비되어야 한다. 예를 들면, 구동 전압(VDD)과 접지 전압(VSS)이 로직 셀들(310, 320)에 제공될 것이다. 도시된 셀들의 행(Cell Row) 구분도 이러한 전원 라인의 배열과 관련이 있다.
로직 필러 셀(330)은 로직 셀들(310, 320)과 인접하여 위치하는 셀이다. 하지만, 로직 필러 셀(330)은 테스트용 반도체 장치(300)에서 구동되는 다양한 논리 블록과는 관련이 없다. 로직 필러 셀(330)은 실질적으로 반도체 장치(300)가 수행하는 논리 연산에는 기여하지 않지만, 테스트 동작에서 트랜지스터를 구성하기 위해서 전반부 공정(FEOL) 이후에 사용될 수도 있다. 테스트 동작에서 트랜지스터를 선택하기 위해서 로직 필러 셀(330)은 더미 영역에 형성되지만, 표준 셀과 실질적으로 동일한 형태로 제공된다. 즉, 로직 필러 셀(330)은 라우팅을 통해서 일반적인 표준 셀과 동일한 기능을 수행할 수 있다.
일반 필러 셀(360)은 하나의 행에 존재하는 일종의 더미 영역이다. 일반 필러 셀(360)은 회로 블록의 레이아웃 설계시에 공정 밀도를 평준화하기 위해 로직 셀들 사이에 공간을 메우는 역할을 수행한다. 그리고 일반 필러 셀(360)은 로직 셀들에 형성되는 N-웰(N-Well)의 연속성을 유지하기 위해서 로직 셀들 사이에 삽입될 수 있다. 즉, 일반 필러 셀(360)은 로직 셀(110)과 N-웰을 공유할 수 있다. 그리고 행 방향으로 인접한 다른 로직 셀들과도 일반 필러 셀(360)은 N-웰을 공유한다. 일반 필러 셀(360)의 존재에 의하여 셀들의 행(Cell Row1)에 포함되는 로직 셀들 또는 논리 필러 셀들은 대부분 N-웰(N-Well)을 공유하게 될 것이다.
하지만, 일반 필러 셀(360)은 테스트용 반도체 장치(100)의 연산에서 어떠한 기여도 하지 않는다. 즉, 일반 필러 셀(360)은 내부에 MOS 트랜지스터와 같은 어떠한 능동 소자도 포함하고 있지 않다. 따라서, 일반 필러 셀(360)을 구성하기 위해서 메탈 라인과의 콘택의 사용은 필요치 않다.
이상에서는 하나의 행(Cell Row1)에서 로직 셀(310, 320)과 로직 필러 셀(330), 그리고 일반 필러 셀(360)이 형성되는 본 발명의 반도체 장치(300)의 배치와 기능이 설명되었다. 하지만, 각각의 행들(Row2~Row5)에 대해서도 로직 셀, 로직 필러 셀, 그리고 일반 필러 셀들의 위치는 변하더라도 동일한 기능들을 수행하도록 배열될 것이다. 더불어, 본 발명의 로직 필러 셀(330)의 존재에 따라 본 발명의 테스트용 반도체 장치(300)의 구현이 용이하게 수행될 수 있다.
도 10은 도 9의 반도체 장치의 하나의 셀 행(Cell Row)에 위치하는 셀들의 구조를 예시적으로 보여주는 회로도이다. 도 10을 참조하면, 본 발명의 로직 필러 셀(330)이 표준 로직 셀들 사이에 구비될 수 있다. 본 발명의 표준 로직 셀들(310, 320, 340)과 로직 필러 셀(330)은 인버터(Inverter)로 구성되는 경우를 예로 들어 설명하기로 한다.
각각의 표준 로직 셀들(310, 320, 340)과 그 사이의 공간을 차지하는 본 발명의 로직 필러 셀(330)로 하나의 셀 로우(Cell row)가 구성될 수 있다. 구동 전압(VDD)과 접지 전압(VSS) 사이에 병렬 또는 직렬로 제공되는 표준 로직 셀들(310, 320, 340)은 직렬로 연결되어 버퍼(Buffer)나 링 오실레이터(Ring Oscillator)와 같은 회로로 구성될 수 있다. 이때, 로직 필러 셀(330)은 실질적으로 전기적인 결합이 존재하지 않을 것이다. 하지만, 본 발명의 테스트용 반도체 장치(300)로 구성되는 경우, 본 발명의 로직 필러 셀(330)이 디코더(Decoder)를 구성하기 위한 인버터로 제공될 수 있다. 메탈 라인과 비아를 통해서 로직 필러 셀(330)의 입출력단이 디코더를 구성하기 위한 게이트들의 입출력단과 연결될 수 있을 것이다. 이러한 라우팅 과정에 의해서 로직 필러 셀(330)은 테스트 공정에서만 정상적인 인버터로 동작하게 된다.
도 11은 도 10의 셀 로우에 대한 레이아웃 구조를 간략히 보여주는 도면이다. 도 11을 참조하면, 본 발명의 회로 블록에는 복수의 인버터들(310, 320, 340), 탭 셀(350), 그리고 로직 필러 셀(330)이 포함되는 것으로 가정하기로 한다. 여기서, 로직 필러 셀(330)은 인버터(310, 320, 340)들과 동일한 구조로 형성될 것이다. 하지만, 로직 필러 셀(330)은 전반부 공정(FEOL)의 완료 이후에도 콘택을 통한 입출력단의 연결은 존재하지 않을 것이다. 표준 셀로 제공되는 인버터들(310, 320, 340)의 입출력단은 상호 비아와 도전 라인을 통해서 연결된다. 하지만, 로직 필러 셀(330)의 입출력단을 구성하는 게이트 라인들이나 드레인 소스에는 콘택이 형성되지 않을 것이다.
만일, 본 발명의 테스트용 반도체 장치(300)로 구성되는 경우, 로직 필러 셀(330)의 입출력단에는 콘택이 형성되될 것이다. 반면, 표준 로직 셀로 제공되는 복수의 인버터들(310, 320, 340)의 입출력단을 구성하는 도전 라인은 제거될 것이다. 비아와 도전 라인의 제거 이후에 표준 셀들(310, 320, 340) 또는 논리 필러 셀(330)의 라우팅에 의해서 트랜지스터를 선택하기 위한 디코더가 구성될 수 있다.
도 12는 본 발명의 로직 필러 셀을 포함하는 반도체 장치의 테스트 방법을 보여주는 순서도이다. 도 12를 참조하면, 본 발명의 반도체 장치(300)는 전반부 공정(FEOL) 이후에 라우팅만으로도 논리 소자의 기능을 수행하할 수 있는 로직 필러 셀들을 포함할 수 있다.
S310 단계에서, 전반부 공정(FEOL) 이후에 도전 라인과 콘택만을 형성하는 것으로 논리 로직의 기능을 수행할 수 있는 로직 필러 셀들이 칩 설계 과정에서부터 고려될 것이다. 여기서, 로직 필러 셀(Logic filler cell)의 위치나 수는 테스트 대상이 되는 트랜지스터들의 수 또는 테스트 대상이 되는 칩 영역의 크기에 따라 다양하게 할당될 수 있을 것이다. 여기서, 로직 필러 셀(Logic filler cell)은 필러 셀뿐 아니라 칩의 잉여 영역에 존재하는 다양한 스페어 셀들을 사용하여 구성될 수 있음은 잘 이해될 것이다.
S320 단계에서, 반도체 장치(300)의 전반부 공정(FEOL)이 수행되고, 소자와 일부 콘택들이 형성될 것이다. 전반부 공정(FEOL)을 통해서 반도체 장치(300)의 소자들과 콘택 및 하층부의 메탈 라인들이 형성될 수 있을 것이다. 물론, 로직 필러 셀(Logical filler cell)이나 스페어 셀들이 전반부 공정(FEOL)에서 형성될 수 있다.
S330 단계에서, 전반부 공정(FEOL)에 의해서 제공되는 테스트용 반도체 장치(300)에 대한 라우팅 절차가 수행된다. 즉, 전반부 공정(FEOL)에 의해서 제공되는 반도체 장치의 메탈층과 비아의 일부가 제거되고, 본 발명의 논리 필러 셀들 또는 스페어 셀들에 대한 라우팅이 수행된다. 논리 필러 셀들 또는 스페어 셀들에 대한 라우팅을 통해서 본 발명의 디코더가 형성된다. 그리고 라우팅을 통해서 형성되는 메탈층에 선택 신호를 입력하기 위한 패드와 트랜지스터들의 소스 및 드레인에 연결되는 패드들이 형성될 것이다.
S340 단계에서, 로직 필러 셀들을 통해서 형성된 디코더를 통해서 복수의 트랜지스터들 중 어느 하나를 선택하여 전기적 특성이 측정될 것이다. 즉, 테스트 장치는 로직 논리 셀들에 의해서 형성되는 디코더에 패드들을 통해서 선택 신호를 입력하게 될 것이다. 그러면, 선택 신호에 대응하는 어느 하나의 트랜지스터의 게이트 신호가 활성화된다. 활성화된 트랜지스터의 전기적인 특성은 공통 소스나 공통 드레인에 연결된 패드를 통해서 테스트 장치가 모니터링 할 것이다. 이러한 테스트 절차는 테스트용 반도체 장치에 구성된 모든 트랜지스터들이 모니터링될 때까지 지속될 것이다.
이상에서는 테스트 대상 트랜지스터를 선택하기 위한 디코더가 본 발명의 특정 목적을 위해서 형성된 논리 필러 셀을 통해서 형성될 수 있음이 설명되었다. 그리고 논리 필러 셀들의 수나 위치는 설계 단계에서 최대의 트랜지스터들이 테스트될 수 있는 값으로 설정될 수도 있을 것이다. 하지만, 설계 단계에서 모든 필러 셀들이 라우팅 이후에 논리 게이트로 사용될 수 있는 구조로 계획될 수도 있을 것이다.
도 13은 본 발명의 제 4 실시 에에 따른 테스트용 반도체 장치를 보여주는 블록도이다. 도 13을 참조하면, 반도체 장치(400)는 설계 당시에 테스트를 위한 트랜지스터들(418, 428, 438, 448)이 선택된다. 그리고 선택된 트랜지스터들(418, 428, 438, 448) 각각을 순차적으로 선택하기 위한 디코더들이 형성되는 디코더 영역들(410, 420, 430, 440)이 결정된다. 또한, 디코더 영역들(410, 420, 430, 440) 각각에 구성되는 디코더 회로에 선택 신호를 제공하기 위한 패드 영역들(419, 429, 439, 449)이 형성될 것이다.
디코더 영역들(410, 420, 430, 440) 각각은 하나의 디코더를 형성하기 위한 표준 셀들 또는 앞서 설명된 논리 필러 셀들이나 스페어 셀들이 형성된다. 여기서, 디코더 영역들(410, 420, 430, 440)에 포함되는 셀들은 표준 셀들인 것으로 가정하기로 한다. 디코더 영역(410)에는 복수의 로직 셀들(411~416)이 포함될 수 있을 것이다. 예를 들면, 복수의 로직 셀들(411~416)은 전반부 공정(FEOL) 이후에 테스트를 위한 라우팅 이후에 디코더로 동작할 수 있다. 나머지 디코더 영역들(420, 430, 440)에 위치하는 로직 셀들도 디코더 영역(410)에 포함되는 로직 셀들과 동일한 배치 형태로 또는 다른 배치 형태로 제공될 수 있을 것이다.
디코더 영역들(410, 420, 430, 440)과 테스트 대상 영역(418, 128, 438, 448), 그리고 패드 영역들(419, 429, 439, 449)은 디코더를 형성하기 위해 소요되는 도전 라인의 길이를 최소화할 수 있는 위치 및 사이즈로 선택될 수 있다. 즉, 테스트의 정확도를 높이기 위해서 디코더를 구성하거나, 테스트되는 트랜지스터들과 디코더 간의 거리, 또는 패드와 디코더와의 거리를 최소화할 수 있도록 반도체 장치의 레이아웃이 결정될 수 있다. 또는, 디코더를 구성하는 로직 셀들은 상대적으로 큰 사이즈의 소자들이 포함되도록 레이아웃 단계에서 조정될 수 있다.
도 14는 도 13의 테스트용 반도체 장치(400)를 사용하는 소자 테스트 방법을 보여주는 순서도이다. 도 14를 참조하면, 본 발명의 반도체 장치(400)는 설계 당시에 테스트를 위한 디코더를 구성하기 위한 디코딩 단위가 결정된다. 디코딩 단위는 하나의 디코더와, 테스트 대상이 되는 트랜지스터들, 그리고 하나의 디코더와 트랜지스터들을 측정하기 패드들을 의미한다. 각각의 디코딩 단위를 구성하기 위한 로직 셀들이나 패드, 또는 테스트 대상 트랜지스터들이 선택된다. 전반부 공정(FEOL)이 완료되면, 설계 당시에 계획된 회로 구조로 디코더 및 패드들이 형성될 것이다.
S410 단계에서, 반도체 장치의 설계 과정에서부터 디코딩 단위가 고려될 수 있다. 디코딩 단위가 결정되고, 하나의 디코더를 구성하기 위한 로직 셀들이 각각의 디코딩 단위마다 할당될 것이다. 예를 들면, 도 13에서 테스트용 소자 영역(418)을 최적화된 성능으로 측정하기 위한 디코더를 구성하기 위하여 로직 셀들(411~416), 그리고 패드 영역(419)이 할당될 수 있다. 물론, 디코딩 단위들 각각에 대해서 로직 셀들과 패드 영역이 할당될 것이다.
S420 단계에서, 반도체 장치(400)의 전반부 공정(FEOL)이 수행된다. 즉, 반도체 장치(400)를 구성하는 소자와 콘택들, 그리고 다양한 기능 블록들이 형성될 것이다. 전반부 공정(FEOL)을 통해서 반도체 장치(400)의 소자들과 콘택 및 하층부의 메탈 라인들이 형성된다. 물론, 본 발명의 디코딩 단위들 각각에 대응하는 로직 셀들(Logic cell)이 전반부 공정(FEOL)에서 형성될 것이다. 더불어, 테스트되는 트랜지스터들도 이 단계에서 형성된다.
S430 단계에서, 전반부 공정(FEOL)에 의해서 제공되는 반도체 장치(400)에 대한 라우팅 절차가 수행된다. 즉, 전반부 공정(FEOL)에 의해서 제공되는 반도체 장치의 메탈층과 비아의 일부가 제거되고, 본 발명의 로직 셀들에 대한 라우팅이 수행된다. 그러면, 디코딩 단위들 각각에 대응하는 패드가 형성되고, 패드를 통해서 선택 신호를 입력받는 디코더가 형성될 것이다. 그리고 디코더와 디코더에 의해서 선택되는 트랜지스터들의 게이트가 각각 연결될 것이다.
S440 단계에서, 디코딩 단위들 각각에 형성된 디코더를 통해서 복수의 트랜지스터들 중 어느 하나가 선택된다. 테스트 장치로부터 패드를 통해서 선택 신호를 제공받으면, 디코더는 선택 신호에 대응하는 어느 하나의 트랜지스터를 선택할 것이다. 그러면, 선택된 트랜지스터의 전기적 특성이 테스트 장치에 의해서 측정될 것이다. 이러한 테스트 절차는 테스트용 반도체 장치(400)에서 디코더에 연결된 모든 트랜지스터들이 센싱될 때까지 지속될 것이다.
이상에서는 최적의 테스트 조건을 갖도록 디코딩 단위가 구성되는 방법이 간략히 설명되었다. 하나의 디코더를 구성하기 위한 로직 셀들의 수나 위치, 그리고 하나의 디코더가 선택할 수 있는 테스트 대상 소자들의 수는 설계 단계에서 다양한 목적에 따라 선택될 수 있다. 예를 들면 가능한 많은 수의 트랜지스터들을 테스트하기 위한 디코딩 단위나 패드 단위, 로직 셀들의 종류도 선택될 수 있을 것이다. 또는, 가능한 높은 정밀도나 정확도로 트랜지스터들을 센싱하기 위해서는 디코더를 구성하는 로직의 종류, 메탈 라인의 종류 등이 고려되어 디코딩 단위가 결정돌 수도 있음은 잘 이해될 것이다.
도 15는 본 발명의 제 5 실시 에에 따른 테스트용 반도체 장치를 보여주는 블록도이다. 도 15를 참조하면, 테스트용 반도체 장치(500)는 설계 당시에 테스트를 위한 트랜지스터들(518, 528, 538, 548)이 선택된다. 그리고 선택된 트랜지스터들(518, 528, 538, 548) 각각을 순차적으로 선택하기 위한 디코더들이 형성되는 디코더 영역들(510, 520, 530, 540)이 결정된다. 또한, 디코더 영역들(510, 520, 530, 540) 각각에 구성되는 디코더 회로에 선택 신호를 제공하기 위한 패드 영역들(519, 529, 539, 549)이 형성될 것이다.
디코더 영역들(510, 520, 530, 540) 각각은 하나의 디코더를 형성하기 위한 복수의 트랜지스터들(TR1~TR10)로 구성될 수 있다. 여기서, 디코더 영역들(510, 520, 530, 540)에 포함되는 트랜지스터들(TR1~TR10)은 다양한 기준에 따라 선택될 수 있다. 예를 들면, 디코더를 구성하기 위한 도전 라인들의 길이를 최소화할 수 있는 트랜지스터들(TR1~TR10)이 선택될 수 있을 것이다. 또는, 트랜지스터들(TR1~TR10)은 테스트 대상 트랜지스터들의 수를 극대화하기 위해 특정 칩 영역 내에 위치하는 트랜지스터들 중에서 선택될 수도 있을 것이다. 더불어, 디코더를 형성하기 위한 트랜지스터들(TR1~TR10)은 디코딩 신뢰성을 높이기 위해서 또는 고전압에 대한 안정성을 제공하기 위해서 상대적으로 큰 사이즈의 트랜지스터들이 선택될 수도 있을 것이다.
디코더 영역(510)에는 복수의 트랜지스터들(TR1~TR10)이 포함될 수 있을 것이다. 하지만, 복수의 트랜지스터들(TR1~TR10)은 디코더를 형성할 수 있는 충분한 수의 트랜지스터를 의미함은 잘 이해될 것이다. 복수의 트랜지스터들(TR1~TR10)은 전반부 공정(FEOL) 이후에 최적의 위치나 최적의 성능을 갖는 것들이 선별될 것이다. 그리고 선별된 복수의 트랜지스터들(TR1~TR10)에 대한 라우팅 공정을 거치면, 테스트되는 트랜지스터들(518)을 선택할 수 있는 디코더로 구성될 것이다. 나머지 디코더 영역들(520, 530, 540)에 위치하는 트랜지스터들(TR1~TR10)도 디코더 영역(510)과 동일한 기준에 의해서 선택되고 본 발명의 실시 예에 따른 라우팅 공정을 통해서 디코더로 구성될 것이다.
여기서, 디코더 영역들(510, 520, 530, 540)과 테스트 대상 영역(518, 528, 538, 548), 그리고 패드 영역들(519, 529, 539, 549)은 디코더를 형성하기 위해 소요되는 도전 라인의 길이를 최소화할 수 있는 위치 및 사이즈로 선택될 수 있다. 즉, 테스트의 효율이나 정확도를 높이기 위해서, 테스트되는 트랜지스터들과 도전 라인의 길이, 또는 패드와 디코더와의 거리를 최소화할 수 있도록 반도체 장치의 레이아웃이 결정될 수 있다.
도 16은 도 15의 테스트용 반도체 장치(500)를 사용하는 소자 테스트 방법을 보여주는 순서도이다. 도 16을 참조하면, 본 발명의 반도체 장치(500)는 전반부 공정(FEOL)이 완료된 이후에 디코더 영역들(510, 520, 530, 540)과 테스트 대상 영역(518, 528, 538, 548)이 형성될 것이다.
S510 단계에서, 반도체 장치(500)의 전반부 공정(FEOL)이 수행된다. 즉, 반도체 장치(500)를 구성하는 소자와 콘택들, 그리고 다양한 기능 블록들이 형성될 것이다. 전반부 공정(FEOL)을 통해서 반도체 장치(500)의 소자들과 콘택 및 하층부의 메탈 라인들이 형성된다. 전반부 공정(FEOL)이 완료되면, 기본적으로 디코더 영역들(510, 520, 530, 540)과 테스트 대상 영역(518, 528, 538, 548)에 위치하는 트랜지스터들이나 표준 셀들이 형성될 것이다.
S520 단계에서, 전반부 공정(FEOL)에 의해서 제공되는 반도체 장치(500)에 대한 라우팅 절차가 수행된다. 즉, 전반부 공정(FEOL)에 의해서 제공되는 반도체 장치의 메탈층과 비아들의 일부가 제거되고, 본 발명의 디코더 영역들(510, 520, 530, 540)과 테스트 대상 영역(518, 528, 538, 548), 그리고 패드 영역들(519, 529, 539, 549)을 형성하기 위한 라우팅이 수행된다. 그러면, 디코더 영역들(510, 520, 530, 540) 각각에는 대응하는 트랜지스터들을 선택하기 위한 디코더가 형성될 것이다. 더불어, 디코더들 각각에는 선택 신호를 제공받기 위한 패드들이 형성된다. 그리고 디코더들 각각과 디코더들에 의해서 선택되는 트랜지스터들 사이에 도전 라인이 형성될 것이다.
S530 단계에서, 디코딩 단위(패드, 디코더, 테스트 대상 트랜지스터들)들에 대한 순차적인 테스트가 수행될 것이다. 또는, 적어도 2개 이상의 디코딩 단위(패드, 디코더, 테스트 대상 트랜지스터들)들에 대한 병렬 테스트가 수행될 수도 있을 것이다. 선택 신호에 의해서 복수의 트랜지스터들 중 어느 하나가 선택된다. 테스트 장치로부터 패드를 통해서 선택 신호를 제공받으면, 디코더는 선택 신호에 대응하는 어느 하나의 트랜지스터를 선택할 것이다. 그러면, 선택된 트랜지스터의 전기적 특성이 테스트 장치에 의해서 측정될 것이다. 이러한 테스트 절차는 테스트용 반도체 장치(500)에서 디코더에 연결된 모든 트랜지스터들이 센싱될 때까지 계속될 것이다.
이상에서는 디코더를 구성하기 위해 전반부 공정(FEOL) 이후에 트랜지스터들이 선택되는 본 발명의 테스트 방법이 설명되었다. 하나의 디코더를 구성하기 위한 트랜지스터들의 수나 위치, 그리고 하나의 디코더가 선택할 수 있는 테스트 대상 소자들의 수는 설계 단계에서나, 전반부 공정(FEOL) 이후에 수행되는 반도체 장치(500)의 형성 단계에서 다양한 목적에 따라 선택될 수 있다.
도 17은 본 발명의 제 6 실시 예에 따른 테스트용 반도체 장치를 보여주는 블록도이다. 도 17을 참조하면, 테스트용 반도체 장치(600)는 에스램(SRAM)이나 메모리와 같은 기능 블록(IP)에 사용되는 디코더를 테스트를 위해 트랜지스터를 선택하는 디코더로 사용할 수 있음을 보여준다. 반도체 장치(600)는 디코더(611)가 구비되는 에스램 영역(610), 테스트 영역(618), 패드 영역(619)을 포함할 수 있다.
에스램 영역(610)은 적어도 하나의 디코더 회로(611, 613)를 구비하는 칩 영역이다. 응용 프로세서(Application Processor)와 같은 반도체 장치(600)는 일반적으로 다양한 용도를 위해서 내부에 메모리를 구비하게 된다. 예를 들면, 프로세서의 캐시 메모리로 제공되는 에스램이나, 롬(ROM)과 같은 다양한 메모리 구성이 반도체 장치에 내장될 수 있다. 또한, 메모리가 아니라 하더라도 다양한 회로 구성으로 디코더 회로가 이미 전반부 공정(FEOL) 이후에 형성되어 있는 경우도 있을 수 있다. 에스램 영역(610)은 설계 당시에 디코더 회로를 포함하는 다양한 기능 블록(IP)이나 메모리 영역일 수 있음은 잘 이해될 것이다.
본 발명의 테스트용 반도체 장치(600)는 이러한 기본적으로 반도체 장치(600)에 제공되는 디코더 회로를 재활용하여 테스트 대상 트랜지스터들을 선택하기 위한 디코더로 사용할 수 있다. 예를 들면, 에스램 영역(610)의 행 디코더(611) 또는 열 디코더(613)가 본 발명의 테스트용 트랜지스터를 선택하기 위한 디코더로 구성될 수 있다. 설명의 간략화를 위해서 행 디코더(611)를 테스트를 위한 디코더로 재활용하는 것으로 가정하기로 한다. 전반부 공정(FEOL)이 완료된 후에, 일부의 비아와 메탈층을 제거한 후에 행 디코더(611)와 테스트 영역(618)의 트랜지스터들의 게이트가 연결될 것이다. 이러한 행 디코더(611)와 트랜지스터들의 연결은 최소한의 마스크만으로도 가능하다. 마찬 가지로, 이때 패드 영역(619)이 형성된다. 패드 영역(619)의 일부 패드는 행 디코더(611)의 선택 신호 라인과 연결되고, 일부 패드들은 테스트 대상 트랜지스터들이 공통 소스(CS)와 공통 드레인(CD)에 연결될 수 있을 것이다.
도 18은 도 17의 테스트용 반도체 장치(600)를 사용한 소자 테스트 방법을 간략히 보여주는 순서도이다. 도 18을 참조하면, 본 발명의 반도체 장치(600)는 전반부 공정(FEOL)이 완료된 이후에 이미 완성된 디코더 회로들을 활용하여 테스트용 디코더로 재구성할 수 있다.
S610 단계에서, 반도체 장치(600)의 전반부 공정(FEOL)이 수행된다. 즉, 반도체 장치(600)를 구성하는 소자와 콘택들, 그리고 다양한 기능 블록들이 형성될 것이다. 전반부 공정(FEOL)을 통해서 반도체 장치(600)의 에스램 영역(610)이나 테스트 영역(618)을 구성하는 기본 회로 블록이나 소자들, 콘택 및 하층부의 메탈 라인들이 형성될 것이다. 전반부 공정(FEOL)이 완료되면, 에스램 영역(610)의 디코더회로들(611, 613)도 완성된 형태를 갖게 될 것이다.
S620 단계에서, 전반부 공정(FEOL)에 의해서 제공되는 반도체 장치(600)에 대한 라우팅 절차가 수행된다. 즉, 전반부 공정(FEOL)에 의해서 제공되는 반도체 장치의 메탈층과 비아들의 일부가 제거된다. 그 이후에 에스램 영역(610)에 존재하는 디코더 회로(예를 들면, 행 디코더, 611)와 테스트 영역(618)의 트랜지스터들 간의 전기적 연결 공정이 진행된다. 즉, 행 디코더(611)의 출력단과 메탈층을 연결하는 비아가 형성되고, 메탈 층이 형성된다. 메탈 층이 형성되는 과정에서 패드 영역(619)이 형성될 수 있다. 즉, 행 디코더(611)에 형성되는 입력단과 연결되는 패드들과, 테스트 영역(618)의 공통 소스(CS)나 공통 드레인(CD)에 연결되는 패드들이 형성될 것이다.
S630 단계에서, 테스트 대상 트랜지스터들에 대한 순차적 측정이 수행된다. 테스트 장치(미도시됨)는 패드들을 통해서 행 디코더(611)에 선택 신호를 입력하면, 행 디코더(611)는 선택 신호를 통해서 복수의 트랜지스터들 중 어느 하나를 선택할 것이다. 그러면, 선택된 트랜지스터가 턴온되고, 채널 전류나 전압은 공통 소스와 공통 드레인에 연결되는 패드를 통해서 테스트 장치에 의해서 측정될 것이다. 이러한 트랜지스터의 선택과 측정은 테스트 영역(618)의 모든 트랜지스터들이 측정 완료될 때까지 수행될 것이다.
이상에서는 디코더를 구성하기 위해 전반부 공정(FEOL) 이후에 이미 존재하는 디코더 회로를 재활용하는 방법이 설명되었다. 디코더 회로를 구비한 소자의 예로 에스램(SRAM)을 예로 들었지만, 본 발명은 여기에 국한되지 않는다. 다양한 회로나 기능 블록에 포함되는 디코더가 본 발명의 테스트용 디코더로 재활용될 수 있음은 잘이해될 것이다.
도 19는 본 발명의 반도체 장치를 구비하는 휴대용 단말기를 나타내는 블록도이다. 도 19를 참조하면, 본 발명의 실시 예에 따른 휴대용 단말기(1000)는 이미지 처리부(1100), 무선 송수신부(1200), 오디오 처리부(1300), 이미지 파일 생성부(1400), 불휘발성 메모리(1500), 유저 인터페이스(1600), 그리고 컨트롤러(1700)를 포함한다.
이미지 처리부(1100)는 렌즈(1110), 이미지 센서(1120), 이미지 프로세서(1130), 그리고 디스플레이부(1140)를 포함한다. 무선 송수신부(1200)는 안테나(1210), 트랜시버(1220), 모뎀(1230)을 포함한다. 오디오 처리부(1300)는 오디오 프로세서(1310), 마이크(1320), 그리고 스피커(1330)를 포함한다.
휴대용 단말기(1000)에는 다양한 종류의 반도체 장치들이 포함될 수 있다. 특히, 컨트롤러(1700)의 기능을 수행하는 응용 프로세서(Application processor)의 경우 복수의 기능 블록들(IPs)이 내장되는 시스템 온 칩(SoC)으로 제공될 수 있다. 이 경우, 상대적으로 고집적의 소자들이 형성되고, 수율의 향상을 위해서는 보다 많은 수의 소자들에 대한 테스트가 요구되고 있다. 이러한 요구에 따라 컨트롤러(1700)를 구성하는 반도체 장치에 대해서 본 발명의 테스트 방법을 사용하면, 획기적으로 증가된 수의 소자들을 측정할 수 있다.
한편, 본 발명에 따른 메모리 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 반도체 장치의 복수의 트랜지스터들을 테스트하는 방법에 있어서:
    전반부 공정(FEOL)을 통해서 상기 반도체 장치에 복수의 소자들 또는 복수의 로직 셀들을 형성하는 단계;
    상기 복수의 소자들 또는 상기 복수의 로직 셀들을 연결하여 상기 복수의 트랜지스터들 중 어느 하나를 선택하기 위한 선택 로직으로 구성하는 단계;
    상기 선택 로직과 상기 복수의 트랜지스터들을 연결하고, 상기 선택 로직의 입력단 및 상기 복수의 트랜지스터들의 드레인 또는 소스 단을 연결하는 패드를 형성하는 단계; 그리고
    상기 선택 로직을 사용하여 상기 복수의 트랜지스터들 순차적으로 선택하고, 선택된 어느 하나의 트랜지스터의 전기적 특성을 상기 패드를 통해서 측정하는 단계를 포함하는 테스트 방법.
  2. 제 1 항에 있어서,
    상기 복수의 소자들은 상기 반도체 장치의 특정 칩 영역에 위치하는 소자들인 것을 특징으로 하는 테스트 방법.
  3. 제 1 항에 있어서,
    상기 복수의 로직 셀들은 상기 반도체 장치에 제공되는 표준 로직 셀들인 테스트 방법.
  4. 제 1 항에 있어서,
    상기 복수의 로직 셀들은 상기 반도체 장치의 설계 과정에서 필러 셀로 할당된 셀을 표준 로직 셀과 동일한 기능을 갖도록 형성한 로직 필러 셀들 중에서 선택되는 테스트 방법.
  5. 제 4 항에 있어서,
    상기 로직 필러 셀들의 입출력단은 상기 전반부 공정에서 표준 로직 셀들의 입출력단과는 차단되는 테스트 방법.
  6. 제 1 항에 있어서,
    상기 선택 로직은 상기 반도체 장치의 설계 과정에서 상기 복수의 트랜지스터들의 위치에 따라 특정 칩 영역에 형성되는 디코더 기능 블록(Decoder IP)으로 제공되는 테스트 방법.
  7. 제 1 항에 있어서,
    상기 선택 로직은 상기 반도체 장치에서 특정 기능을 위해서 미리 형성된 디코더 회로를 라우팅하여 형성되는 테스트 방법.
  8. 제 1 항에 있어서,
    상기 전반부 공정(FEOL)이 완료된 후에, 상기 반도체 장치에 형성된 상기 복수의 소자들 또는 상기 복수의 로직 셀들의 상층부에 형성된 비아와 메탈 라인을 제거하는 단계를 더 포함하는 테스트 방법.
  9. 제 8 항에 있어서,
    상기 비아와 메탈 라인이 제거된 후에, 상기 선택 로직을 구성하기 위한 콘택 또는 도전 라인이 형성되는 테스트 방법.
  10. 테스트용 반도체 장치에 있어서:
    소스 및 드레인을 갖는 테스트되는 복수의 트랜지스터들;
    선택 신호에 응답하여 상기 복수의 트랜지스터들 중 어느 하나를 선택하기 위한 디코더; 그리고
    상기 선택 신호를 상기 디코더에 제공하고, 상기 소스 또는 드레인에 연결되는 복수의 패드들을 포함하되,
    상기 디코더는 전반부 공정(FEOL) 이후에 복수의 로직 셀들, 복수의 소자들이 조합되어 형성되는 테스트용 반도체 장치.
  11. 제 10 항에 있어서,
    상기 복수의 로직 셀들은 표준 로직 셀들, 로직 필러 셀들, 또는 스페어 영역에 형성된 로직 셀들 중에서 선택되는 테스트용 반도체 장치.
  12. 제 11 항에 있어서,
    상기 로직 필러 셀들은 상기 전반부 공정(FEOL)에서 논리 연산 기능을 갖도록 형성된 필러 셀들인 것을 특징으로 하는 테스트용 반도체 장치.
  13. 제 10 항에 있어서,
    상기 복수의 로직 셀들, 복수의 소자들은 상기 테스트용 반도체 장치의 설계 단계에서 미리 테스트를 위해 미리 배정된 칩 영역에 형성되는 테스트용 반도체 장치.
  14. 제 10 항에 있어서,
    상기 디코더는 상기 테스트용 반도체 장치의 복수의 특정 칩 영역들에 형성된 기능 블록(IP)로 제공되는 테스트용 반도체 장치.
  15. 제 14 항에 있어서,
    상기 전반부 공정(FEOL) 이후에 상기 디코더와 상기 패드들간, 또는 상기 디코더와 상기 복수의 트랜지스터들 간에 도전 라인 또는 비아를 사용한 라우팅을 통해서 전기적인 연결을 갖는 테스트용 반도체 장치.
  16. 제 10 항에 있어서,
    상기 디코더는 상기 테스트용 반도체 장치에 형성된 메모리 회로의 행 디코더 또는 열 디코더를 라우팅하여 제공되는 테스트용 반도체 장치.
  17. 제 16 항에 있어서,
    상기 메모리 회로는 에스램 영역에 대응하는 테스트용 반도체 장치.
  18. 제 16 항에 있어서,
    상기 소스 및 상기 드레인은 테스트되는 상기 복수의 트랜지스터들의 공통 소스 및 공통 드레인으로 형성되는 테스트용 반도체 장치.
  19. 테스트용 반도체 장치를 형성하는 방법에 있어서:
    디코더를 구성하기 위한 복수의 소자들, 로직 셀들, 기능 블록들(IPs) 중 적어도 어느 하나를 상기 테스트용 반도체 장치의 칩 영역에 배치하는 단계;
    전반부 공정(FEOL)을 통해서 상기 테스트용 반도체 장치에 복수의 트랜지스터들, 복수의 소자들, 로직 셀들, 그리고 기능 블록들(IPs) 중 적어도 하나를 형성하는 단계;
    상기 복수의 트랜지스터들을 선택 신호에 응답하여 순차적으로 선택하기 위한 디코더를 형성하는 단계; 그리고
    상기 디코더와 상기 복수의 트랜지스터들을 연결하고, 상기 선택 로직의 입력단 및 상기 복수의 트랜지스터들의 드레인 또는 소스 단을 연결하는 패드를 형성하는 단계를 포함하는 형성 방법.
  20. 제 19 항에 있어서,
    상기 배치하는 단계에서, 상기 복수의 소자들 또는 로직 셀들은 상기 디코더를 형성할 때 도전 라인의 소모를 최소화하는 위치의 표준 셀들 또는 소자들이 선택되는 형성 방법.
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