CN105448764B - 用于测试大量器件的半导体装置及其构成方法和测试方法 - Google Patents

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Abstract

提供了一种用于测试半导体装置的多个晶体管的方法。所述方法包括利用前段制程(FEOL)工艺形成多个元件或多个逻辑单元；利用多个元件或多个逻辑单元中的至少一个来形成选择逻辑器；使选择逻辑器与多个晶体管连接，形成用于使选择逻辑器的输入端子与多个晶体管的漏极端子或源极端子连接的焊盘；利用选择逻辑器顺序地选择多个晶体管并测量所述多个晶体管之中的所选择的晶体管的电特性。

Description

用于测试大量器件的半导体装置及其构成方法和测试方法
要求于2014年9月18日在美国专利商标局提交的第62/052,076号美国专利临时申请和于2015年1月9日在韩国知识产权局提交的第10-2015-0003369号韩国专利申请的优先权，上面参考的申请中的每个的全部内容通过引用包含于此。
技术领域
本公开涉及一种半导体装置，更具体地讲，涉及半导体装置和能够有效地测量半导体装置的大量器件的电流-电压特性的器件测试方法。
背景技术
近些年，已经增加了对诸如智能电话、平板PC、数码相机、MP3播放器、PDA等的移动装置的使用。在这样的移动装置中，提高了对多媒体的驱动和各种数据的吞吐量，并且使用了高速度处理器和大容量存储介质。在移动装置上驱动各种应用程序。移动装置可以使用半导体装置(例如，工作存储器(例如，DRAM)、非易失性存储器和应用处理器(在下文中，称为“AP”))来驱动各种应用程序。
如果使用用于制造半导体装置的新的工艺，则会监视半导体的晶体管特性以提高成品率。在制造包括用于测试的半导体元件的芯片之后，可以利用形成在经历前段制程(前道工序，Front End Of Line(FEOL))工艺的芯片上的焊盘执行测试。这种测试方法可以使用三个焊盘来测量晶体管的DC特性。
发明内容
发明构思的示例实施例提供了半导体装置和能够尽可能多地测量半导体装置的元件的元件测量方法。
发明构思的示例实施例涉及一种用于测试半导体装置的多个晶体管的方法。所述方法包括利用前段制程(FEOL)工艺形成多个元件或多个逻辑单元；利用所述多个元件或所述多个逻辑单元中的至少一个来形成选择逻辑器；使选择逻辑器与所述多个晶体管连接；形成用于使选择逻辑器的输入端子与所述多个晶体管的漏极端子或源极端子连接的焊盘；利用选择逻辑器顺序地选择所述多个晶体管并测量所述多个晶体管之中一个所选择的晶体管的电特性。
在示例实施例中，所述多个元件可以是放置在半导体装置的特定的芯片区域的元件。
在示例实施例中，所述多个逻辑单元可以是位于半导体装置的标准逻辑单元。
在示例实施例中，所述多个逻辑单元可以包括作为在半导体装置的设计阶段分配给填充单元的单元的逻辑填充单元，逻辑填充单元可以形成为具有与标准逻辑单元相同的功能。
在示例实施例中，逻辑填充单元和标准逻辑单元可以均包括输入端子和输出端子，形成所述多个元件或所述多个逻辑单元的FEOL工艺可以包括形成逻辑填充单元的输入端子和输出端子，从而它们可以与标准逻辑单元的输入端子和输出端子分开。
在示例实施例中，选择逻辑器可以在半导体装置的设计阶段根据所述多个晶体管的位置利用形成在特定的芯片区域的译码器知识产权(IP)来实现。
在示例实施例中，形成选择逻辑器的步骤可以包括对为了特定的功能而预先形成在半导体装置的译码器电路进行布线。
在示例实施例中，所述方法还可以包括在执行FEOL工艺之后，去除形成在半导体装置的所述多个元件或所述多个逻辑单元的上层部分处的过孔和金属线。
在示例实施例中，所述方法还可以包括在去除过孔和金属线之后，形成用于形成选择逻辑器的接触件或导线。发明构思的示例实施例涉及一种用于测试的半导体装置，所述半导体装置包括：将要被测试的多个晶体管，所述多个晶体管中的每个具有源极和漏极；译码器，被构造成响应于选择信号来选择所述多个晶体管中的一个，在FEOL工艺之后通过合成多个逻辑单元中的至少一个和多个元件来形成译码器；以及多个焊盘，与源极或漏极连接，所述焊盘被构造成向译码器提供选择信号。
在示例实施例中，所述多个逻辑单元可以包括形成在备用区域的标准逻辑单元、逻辑填充单元和逻辑单元中的至少一种。
在示例实施例中，逻辑填充单元可以是在FEOL工艺形成为具有逻辑功能的填充单元。
在示例实施例中，所述多个逻辑单元和所述多个元件可以在用于测试的半导体装置的设计阶段形成在用于测试而预先选择的芯片区域。
在示例实施例中，译码器可以包括在用于测试的半导体装置的特定的芯片区域的知识产权(IP)。
在示例实施例中，在FEOL工艺之后，利用导线或过孔通过布线来使译码器与焊盘电连接或者使译码器与所述多个晶体管电连接。
在示例实施例中，可以通过与形成在用于测试的半导体装置的存储电路的行译码器或列译码器有关的布线来形成译码器。
在示例实施例中，存储电路可以对应于SRAM区域。发明构思的示例实施例涉及一种用于形成用于测试的半导体装置的方法。所述方法包括：在用于测试的半导体装置的芯片区域设置用于形成译码器的元件、逻辑单元和知识产权(IP)中的至少一种；利用FEOL工艺在用于测试的半导体装置形成元件、逻辑单元和IP中的至少一种以及晶体管，所述晶体管包括漏极和源极；形成响应于选择信号而顺序地选择晶体管的译码器；使译码器与晶体管连接并形成用于使译码器的输入端子与晶体管的漏极或源极连接的焊盘。
在示例实施例中，形成元件、逻辑单元和知识产权(IP)中的所述至少一种和晶体管的步骤可以包括在元件或逻辑单元之中选择被构造成执行特定的功能的元件或逻辑单元。
在示例实施例中，形成译码器的步骤可以包括选择当形成译码器时与需要最小化的导线的位置对应的标准单元或元件中的一个，并且包括通过标准单元或元件中的所选择的一个来形成译码器。
在示例实施例中，形成译码器的步骤可以包括选择具有比参考尺寸大的尺寸的标准单元或元件中的一个并且将标准单元或元件中的所选择的一个修改为译码器。
在示例实施例中，所述设置步骤可以包括根据晶体管和焊盘的位置或晶体管的数量与焊盘来确定IP的数量、位置和译码大小。
在示例实施例中，所述方法还可以包括在FEOL工艺之后去除过孔或金属线。
根据发明构思的示例实施例，提供了一种用于测试位于前段制程(FEOL)端半导体装置上的目标晶体管的方法。FEOL端半导体装置包括目标晶体管以及利用FEOL工艺形成的多个元件和多个逻辑单元中的至少一个。目标晶体管均包括源极、栅极和漏极。所述方法包括：通过修改位于FEOL端半导体装置上的所述多个元件和所述多个逻辑单元中的所述至少一个形成译码器；形成焊盘图案，所述焊盘图案限定连接到译码器的输入端子、连接到目标晶体管中的至少一个的源极的源极端子、连接到目标晶体管中的至少一个的漏极的漏极端子；将译码器连接到目标晶体管的栅极；以及利用译码器选择目标晶体管中的一个并且利用源极端子和漏极端子测量目标晶体管中的所选择的目标晶体管的电特性。
在示例实施例中，目标晶体管的源极可以连接到公共源极，目标晶体管的漏极可以连接到公共漏极，形成焊盘图案的步骤可以包括形成连接到公共源极的源极端子和形成连接到公共漏极的漏极端子。
在示例实施例中，位于FEOL端半导体装置上的所述多个元件和所述多个逻辑单元中的所述至少一个可以连接到过孔和金属线，形成译码器的步骤可以包括去除连接到位于FEOL端半导体装置上的所述多个元件和所述多个逻辑单元中的所述至少一个的过孔和金属线，并布线新的互连结构以将所述多个元件和所述多个逻辑单元中的所述至少一个改成为译码器。
在示例实施例中，FEOL端半导体装置可以包括基于电源轨被划分成多个轨的电路块。每个行可以包括标准逻辑单元、逻辑填充单元和普通的填充单元。形成译码器的步骤可以包括将逻辑填充单元中的一个改为译码器。将译码器连接到目标晶体管的栅极的步骤可以包括将译码器连接到在与译码器相同的行中的标准逻辑单元的门。
在示例实施例中，形成译码器的步骤可以包括形成译码器以包括至少一个反相器和至少一个NAND门。
附图说明
发明构思的前述及其他特征将通过发明构思的非限制性实施例的更具体的描述而变得明显，如在附图中所示出的，在整个不同的附图中同样的附图标记始终表示同样的部件。附图不必是按比例绘制的，相反重点放在示出发明构思的原理。在附图中：
图1是示意性地示出根据发明构思的示例实施例的用于测试的半导体装置的框图；
图2A和图2B是根据发明构思的示例实施例的用于测试的半导体装置的剖视图；
图3是示意性地示出根据发明构思的示例实施例的制造用于测试的半导体装置的方法的流程图；
图4是示意性地示出根据发明构思的示例实施例的图1的选择电路110的电路图；
图5是用于具有图4的逻辑功能的译码器的布局结构的平面图；
图6A和图6B是示意性地示出利用标准单元实现的反相器111和NAND门的布局的图；
图7是示意性地示出根据发明构思的示例实施例的用于测试的半导体装置的框图；
图8是示意性地示出图7的用于测试的半导体装置的测试方法的流程图；
图9是示意性地示出根据发明构思的示例实施例的半导体装置的图；
图10是示意性地示出置于图9的半导体装置的一个单元行的单元的电路图；
图11是示意性地示出图10的单元行的布局的图；
图12是示意性地示出根据发明构思的示例实施例的包括逻辑填充单元(fillercell)的用于测试的半导体装置的测试方法的流程图；
图13是示意性地示出根据发明构思的示例实施例的用于测试的半导体装置的框图；
图14是示意性地示出利用图13的用于测试的半导体装置400的器件测试方法的流程图；
图15是示意性地示出根据发明构思的示例实施例的用于测试的半导体装置的框图；
图16是示意性地示出利用图15的半导体装置的器件测试方法的流程图；
图17是示意性地示出根据发明构思的示例实施例的用于测试的半导体装置的框图；
图18是示意性地示出利用图17的半导体装置的器件测试方法的流程图；以及
图19是示意性地示出根据发明构思的示例实施例的包括半导体装置的便携式终端的框图。
具体实施方式
将参照附图详细描述示例实施例，在附图中示出了一些示例实施例。然而，发明构思的示例实施例可以以各种不同的形式来实现，并且不应被解释为仅限于示出的实施例。相反，将这些示例实施例提供为示例，使得本公开将是彻底的和完整的，并且这些实施例将向本领域技术人员充分传达发明构思的范围。因此，对于发明构思的示例实施例来说，可以不再描述已知的工艺、元件和技术。除非另外标出，否则在整个附图和书面描述中，同样的附图标记指示同样的元件，因此，会不再重复描述。在附图中，为了清楚起见会夸大层和区域的尺寸和相对尺寸。
将理解的是，尽管这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一区域、层或部分区分开。因此，在不脱离发明构思的示例实施例的情况下，能够将下面讨论的第一元件、组件、区域、层或部分命名为第二元件、组件、区域、层或部分。
为了易于描述，这里可以使用诸如“在……下方”、“在……下面”、“下面的”、“在……之下”、“在……上面”和“上面的”等的空间相对术语来描述如附图中示出的一个元件或特征与另一元件或特征的关系。将理解的是，除了附图中描绘的方位以外，空间相对术语意图包括装置在使用或操作中的不同方位。例如，如果附图中的装置翻转，则被描述为“在”其他元件或特征“下面”或“下方”或“之下”的元件将被定位为“在”其他元件或特征“上面”。因此，示例性术语“在……下面”和“在……之下”可包括“在……上面”和“在……下面”两种方位。所述装置可以被另外定位(旋转90度或在其他方位)并且相应地解释这里使用得空间相对描述符。另外，还将理解得是，当层被称为“在”两个层“之间”时，在所述两个层之间可以仅有该层，或者也可以存在一个或更更多中间层。
这里使用的术语是出于描述具体实施例的目的，并且不意图成为发明构思的示例实施例的限制。如这里使用的，除非上下文另外明确指出，否则单数形式“一种/个”、“所述”和“该”也意图包括复数形式。进一步将理解的是，当在该说明书中使用术语“包括”和/或“包含”时，说明存在陈述的特征、整体、步骤、操作、元件和/或组件时，而不排除存在或添加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。如这里使用的，术语“和/或”包括一个或更多个相关所列项的任意和所有组合。另外，术语“示例性”意图称为示例或举例说明。当诸如“……中的至少一种”的表述在一系列元件之后时，修改整列元件而不修饰该列中的单个元件。
将理解，当元件或层被称为“在”另一元件或层“上”、“连接到”、“结合到”或“邻近于”另一元件或层时，该元件或层可以直接在所述另一元件或层上、连接到、结合到或邻近于所述另一元件或层，或者可以存在中间元件或层。相反，当元件被称为“直接在”另一元件或层“上”、“直接连接到”、“直接结合到”或“直接邻近于”另一元件或层时，不存在中间元件或中间层。用于描述元件或层之间的关系的其他词语(例如，“在……之间”与“直接在……之间”、“邻近”对“直接邻近”、“在……上”对“直接在……上”)应以相似的方式来解释。如这里使用的术语“和/或”包括一个或更多个相关所列项的任意组合和所有组合。
这里参照作为示例实施例的理想化的实施例(和中间结构)的示意图的剖视图来描述示例实施例。这样，预计将出现例如由制造技术和/或公差引起的示出的形状的变化。因此，示例实施例不应被理解为局限于这里示出的区域的特定的形状，而是将包括例如由制造所造成的形状上的偏差。例如，示出为矩形的注入区域可以在其边缘具有圆形或弯曲的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样，通过注入形成的埋置区域可导致在埋置区域和通过其发生注入的表面之间的区域中出现一定程度的注入。因而，附图中示出的区域实质上是示意性的，它们的形状并不意图示出装置的区域的实际的形状，也不意图限制示例实施例的范围。除非另外定义，否则这里使用的所述术语(包括技术术语和科技术语)具有与该发明构思所属领域的普通技术人员通常理解的意思相同的意思。进一步将理解的是，诸如在通用字典中定义的术语应该被解释为具有与相关领域和/或本说明书的背景中它们的意思一致的意思，并且除非这里明确这样定义，否则将不以理想的或过于形式化的含义来解释。
尽管可能没有示出一些剖视图的对应的平面图和/或透视图，但是这里示出的装置结构的剖视图对沿如将在平面图中示出的两个不同的方向延伸和/或沿如将在透视图中示出的三个不同的方向延伸的多个装置结构提供支持。所述两个不同的方向可以或者不会彼此正交。所述三个不同的方向可以包括可以与所述两个不同的方向正交的第三方向。所述多个装置结构可以集成在同一电子装置中。例如，当在剖视图中示出装置结构(例如，存储单元结构或晶体管结构)时，如将通过电子装置的平面图所示出的，电子装置可以包括多个装置结构(例如，存储单元结构或晶体管结构)。所述多个装置可以布置成阵列和/或二维图案。
图1是示意性地示出根据发明构思的示例实施例的用于测试的半导体装置的框图。参照图1，用于测试的半导体装置100在完成前段制程工艺(在下文中称为“FEOL工艺”)的芯片处形成至少一个选择逻辑器110和150以选择晶体管120和160。在下文中，术语“FEOL端芯片”或“FEOL端半导体装置”可以是指其FEOL工艺完成的芯片或半导体装置。
选择逻辑器110根据通过焊盘P1、P2和P3提供的输入信号来选择晶体管120中的一个晶体管。例如，选择逻辑器110可以是由逻辑门形成的译码器。可以通过在FEOL端半导体装置中去除形成在基板的上层的金属线和过孔并且重新形成过孔和金属线来实现选择逻辑器110。因此，在FEOL工艺之后，可以完成去除一些过孔和金属层以及用于形成过孔和金属线的掩模的工艺。
即，在完成FEOL端半导体装置之后，形成了用于测试的单独的过孔和金属线以及用于信号输入的焊盘P1至P3。如果选择逻辑器110与将被测试的多个(例如m个)晶体管中的栅极连接，则可以实现用于选择晶体管120中的一个晶体管的选择逻辑器110。
选择逻辑器110可以根据各种方法来实现。例如，可以使用FEOL端芯片上存在的各种标准单元或改进的填充单元(例如，逻辑填充单元)、出于特定目的而在设计步骤中预先设置的逻辑单元或晶体管或者预先形成在芯片的自由区的译码器IP(知识产权)。测试器(或测试设备)(未示出)可以通过选择逻辑器110一个接一个地顺序地选择晶体管120并测量选择的晶体管的诸如DC特性的电特性。
晶体管120是测试目标元件并且可以称为待测器件，(在下文中，称为“DUT”)，从待测器件检测电特性。选择逻辑器110选择晶体管120中的一个。可以从选择逻辑器110向晶体管的栅极提供选择信号。如果选择的晶体管导通，则可以在公共漏极130和公共源极135之间形成沟道。当测试器通过探针板的探测针与焊盘P4和P5连接时，测试器可以测量选择的晶体管的电特性。这里，晶体管120的栅极可以通过单独的栅极线连接到选择逻辑器110。在存在四个晶体管的情况下，所述四个晶体管的栅极可以通过四条栅极线连接到选择逻辑器110。
多个晶体管的多个漏极可以通过接触件电连接以形成公共漏极130。公共漏极130与焊盘P4连接。多个晶体管的多个源极通过接触件电连接以形成公共源极135。公共源极135与焊盘P5连接。公共端子130和135被用作通过选择逻辑器110选择的晶体管的漏极和源极。在图1中，可以通过公共端子130和135来测量每个晶体管。然而，示例实施例不限于此。例如，可以根据各种方法来进行测量而不连接多个晶体管的源极和漏极。
来自所述测试的选择信号被提供到焊盘P1至P3。例如，如果通过焊盘P1至P3提供了3比特选择信号，则选择逻辑器110可以选择8(23)个晶体管中的一个。这里，焊盘的数量是非限制性的示例。焊盘的数量和选择逻辑器110的译码大小(decoding size)可以根据晶体管120的数量而改变。焊盘P4和P5分别电连接到公共漏极130和公共源极135。可以通过施加到焊盘P4和P5的电压或测量电流来测量选择的晶体管的DC特性。
选择逻辑器150、晶体管160、公共端子170和175以及焊盘P6至P10的功能与选择逻辑器110、晶体管120、公共端子130和135以及焊盘P1至P5的功能基本相同。同样地，可以明显的是，焊盘P6至P8的数量与栅极线的数量根据晶体管160的数量而改变。
在示例实施例中，半导体装置100可以通过形成在FEOL端芯片的选择逻辑器110/150而选择多个晶体管中的一个，从而监测大量的元件并提高检测到在制造阶段(manufacturing level)引起的缺陷或劣化的可能性。用于测试的半导体装置100可以能够改善在每个制造步骤引起的错误或缺陷。换言之，可以能够显著提高成品率。
图2A和图2B是根据发明构思的示例实施例的用于测试的半导体装置的剖视图。图2A是通过FEOL工艺形成的半导体装置的剖视图。图2B是根据发明构思的示例实施例的用于测试的半导体装置的剖视图。
参照图2A，在FEOL工艺形成半导体装置的基本元件。例如，在FEOL工艺，可以通过注入掺杂剂来形成阱、源极、漏极等。此外，可以在FEOL工艺形成绝缘层、栅极等。一般而言，可以通过FEOL工艺形成半导体装置的诸如晶体管的基本元件。
例如，半导体装置100的PMOS晶体管形成在N-阱101，N-阱101通过FEOL工艺形成在p-型基板P-Sub上。作为PMOS晶体管的一端(漏极或源极)的P+掺杂区102a和102b和用于体偏置的N+掺杂区102c形成在N-阱101。绝缘层103形成在沟道上。导电的栅电极104形成在绝缘层103上。用于与金属线或过孔连接的接触件CB形成在栅电极104上。多个接触塞CP分别形成在掺杂区域102a、102b和102c上。用于与金属线或过孔连接的接触件CA1、CA2和CA3分别形成在多个接触塞CP上。另外，可以理解的是，可以通过FEOL工艺进一步形成过孔和金属线。
如果通过上述FEOL工艺形成元件，然后执行与用于使元件电连接的互连工艺对应的后段制程工艺(后道工序工艺，Back End Of Line process)(在下文中，称为“BEOL工艺”)。然而，在发明构思的示例实施例中，在完成FEOL工艺之后，可以去除被形成为执行半导体装置的功能的过孔和金属线，以提供测试芯片。然后，另外地形成过孔V0和金属层M1，以形成根据发明构思的示例实施例的用于测试的半导体装置100。
图2B示出了根据发明构思的示例实施例的用于测试的半导体装置的剖视图。具体地，示出了在FEOL-端半导体装置处形成了选择逻辑器110(参照图1)的示例。参照图2B，通过FEOL工艺可以制造的半导体装置。接下来，在发明构思的示例实施例中，可使用掩模来形成单独的过孔和金属线。
可以在通过FEOL工艺制造的半导体装置之上设置用于形成过孔V0_1、V0_2、V0_3和V0_4的掩模和金属线M1。然后，可以利用过孔V0_1、V0_2、V0_3和V0_4以及金属线M1来实现根据发明构思的示例实施例的选择逻辑器110和150。利用掩模可以将选择逻辑器110和150与待测晶体管120和160的栅极连接。
描述了利用FEOL端半导体装置制造用于测试的半导体装置100的方法。在用于测试的半导体装置100中，在FEOL工艺之后，利用过孔和接触件将选择逻辑器110和150与待测晶体管120和160通过最小量的布线来连接。选择逻辑器110和150中的每个可以响应于输入的选择信号而一个接一个顺序地选择将被测试的晶体管。
图3是示意性地示出根据发明构思的示例实施例的制造用于测试的半导体装置的方法的流程图。参照图3，利用相对于FEOL端芯片呈最小化的导线和过孔来形成用于测试的半导体装置100，所述FEOL端芯片包括制造的元件。即，利用简单的布线工艺来形成用于选择多个晶体管的选择逻辑器110和150。
在操作S110中，执行关于半导体装置的FEOL工艺。通过FEOL工艺形成半导体装置的元件和接触件。在此步骤中，可以预先制造用于形成选择逻辑器110和150的各种元件。在这种情况下，可以明显的是，用于形成选择逻辑器110和150的初步设计步骤单独地存在。此时，可考虑关于使选择逻辑器110和150合成的电路信息的布局和芯片区域的分配。即，可以从设计步骤来考虑关于用于添加选择逻辑器110和150的各种元件或标准单元的布置。然而，根据发明构思的示例实施例的方法具有的优势在于，在半导体装置的设计步骤不必考虑用于使单独的选择逻辑器110和150合成的布局。即，在FEOL工艺之后，可以利用预先形成在半导体装置处的各种元件、标准逻辑单元或IP或译码器电路来形成选择逻辑器110和150。
在操作S120中，合成选择逻辑器110和150。如果在设计步骤预先准备了用于选择逻辑器110和150的单独的标准单元或元件或者译码器电路，那么通过制造过孔或金属线来形成选择逻辑器110和150。在该步骤中，形成具有将被测试的晶体管120和160的布线以及焊盘。即使在FEOL工艺之前不存在用于选择逻辑器110和150的单独的设计步骤，也可以利用预先形成的元件或标准单元和译码器电路来形成选择逻辑器110和150。即，可以在FEOL工艺之后设计并形成选择逻辑器110和150。这里，可以明显的是，包括在FEOL工艺之后去除存在于上层部分上的过孔或金属线的工艺，以形成选择逻辑器110和150。
在操作S130中，测试器(或测试设备)对用于测试的半导体装置100进行测试。即，通过焊盘P1、P2和P3向选择逻辑器110提供选择信号以选择晶体管120中的一个。测试器通过焊盘P4和P5来检测所选择的晶体管的电特性。
如上所述，根据发明构思的示例实施例的用于测试的半导体装置100包括在FEOL工艺之后形成的至少一个选择逻辑器110和150。因此，即使形成少量用于提供将被施加到选择逻辑器110和150的选择信号的焊盘，也能够选择多个晶体管，从而显著地提高单位面积将被测试的晶体管的数量。根据测试的半导体装置100及其测试方法，能够更精确地监测在制造工艺期间产生的缺陷。换言之，即使使用新的制造工艺，也能够在短期内提高成品率。
图4是示意性地示出根据发明构思的示例实施例的图1的选择电路110的电路图。参照图4，选择电路110可以利用例如译码器110a来实现。
译码器110a响应于两个选择信号A和B来激活四个输出信号D1、D2、D3和D4中的一个。例如，译码器110a可以是2-4译码器(2-by-4decoder)。然而，示例实施例可以不限于此。例如，译码器110a可以多方面地改变以具有使能输入或者具有诸如3-8、4-16、5-32等的输入/输出结构。通常，半导体装置的标准逻辑单元可以包括多个反相器和多个NAND门。可以通过利用这样的反相器和NAND门来形成用于在受限制的芯片区域内选择更多个晶体管的译码器。
下面的表1示出了译码器的真值表。
[表1]
Figure BDA0000806082790000121
根据选择信号A和B的逻辑值，输出信号D1至D4中的一个具有逻辑值“0”。通过均具有与这样的逻辑值对应的栅极电压的输出信号D1至D4来选择PMOS晶体管。可以多方面地改变译码器110a的构造。可以将反相器添加到选择信号A和B的输入或者输出信号D1至D4的输出，从而选择NMOS晶体管。在这种情况下，可以使输出信号D1至D4的逻辑值反转。
图5是用于具有图4的逻辑功能的译码器的布局结构的平面图。参照图5，译码器110a包括用于接收选择信号的焊盘PAD1和PAD2、反相器111和112以及NAND门(nand gate，与非门)113、114、115和116。
可以通过合成用于形成用于测试的半导体装置100的标准单元、逻辑填充单元或多个元件来形成反相器111。这里，为了便于描述，假设将标准逻辑单元再用作反相器111。通过焊盘PAD1输入的第一选择信号A被提供到反相器111的输入端子。焊盘PAD1和反相器111通过接触件连接。反相器111的输出被传递到NAND门/与非门115和116的输入端子。
反相器112对应于图4的反相器INV2。反相器112通过导线与焊盘PAD2连接，并且通过焊盘PAD2接收第二选择信号B。反相器112的输出被提供到NAND门113和115的输入端子。如所示出的，如果利用标准逻辑单元来实现反相器112，则可以选择置于与反相器111不同的单元行处的一个或包括在与反相器111相同的单元行中的一个。
NAND门113对应于图5的NAND门NAND4并接收选择信号A和B'。NAND门113逻辑性地组合选择信号A和B'以输出输出信号D4。输出信号D4可以被提供到晶体管中的一个晶体管的栅极。NAND门114对应于图5的NAND门NAND1并接收选择信号A和B。NAND门114逻辑性地组合选择信号A和B以输出输出信号D1。NAND门115对应于图5的NAND门NAND2并接收选择信号A'和B'。NAND门115逻辑性地组合选择信号A'和B'以输出输出信号D2。NAND门116对应于图5的NAND门NAND3并且接收选择信号A'和B。NAND门116逻辑性地组合选择信号A'和B以输出输出信号D3。
已经描述了用于形成简单的译码器电路的逻辑单元的选择和选择的逻辑单元之间的布线的示例。然而，可以明显的是，多方面地改变被选择以形成译码器110a的逻辑单元的位置或对用于电连接的导线的选择。
图6A和图6B是示意性地示出利用标准单元实现的反相器111和NAND门113的布局的图。参照图6A和图6B，可以利用半导体装置100的标准逻辑单元来实现反相器111和NAND门113。
反相器111可以对应于用于形成根据发明构思的示例实施例的译码器的逻辑单元。利用互补MOS(在下文中称为“CMOS”)晶体管来形成反相器111。即，驱动电压VDD可以通过线111f被提供至PMOS晶体管的源极，接地电压VSS被提供至NMOS晶体管的源极。PMOS晶体管的漏极和NMOS晶体管的漏极连接到导线111e以形成输出端子DO。PMOS晶体管和NMOS晶体管的栅极(在下文中称为“公共栅极”)连接到反相器111的输入端子DI。
反相器111由形成在N-阱111a的PMOS晶体管和形成在P-型基板的NMOS晶体管形成。用于PMOS晶体管的P+掺杂区111b设置在N-阱111a上。用于NMOS晶体管的N+掺杂区111c形成在P-型基板上。通过公共栅极111d来控制PMOS晶体管和NMOS晶体管的源极-漏极沟道。PMOS晶体管的源极和NMOS晶体管的源极通过用于传输驱动电压VDD或接地电压VSS的电源线和接触塞来连接。公共栅极111d通过接触塞连接到用于接收输入信号的输入信号线DI。PMOS晶体管和NMOS晶体管的漏极连接到导线以形成输出端子DO。反相器111的布局是非限制性的。可以明显的是，根据各种布局方式来形成反相器111。
图6B是示意性地示出图5的NAND门113的布局的图。参照图6B，利用像反相器那样的标准单元来实现NAND门113。
NAND门113由CMOS晶体管来形成。即，驱动电压VDD被提供到PMOS晶体管的源极，接地电压VSS被提供到NMOS晶体管的源极。NAND门113由形成在N-阱113a的PMOS晶体管和形成在P-阱113b的NMOS晶体管形成。PMOS晶体管的P+掺杂区113c设置在N-阱113a上。公共源极和两个漏极通过导线DI1和DI2而形成在P+掺杂区113c，其中，向导线DI1和DI2提供两个输入信号。PMOS晶体管的源极(在下文中称为“公共源极”)连接到向其提供电源电压VDD的电源线113g。如果两条导线DI1和DI2中的一条被激活，则输出端子DO被上拉到电源电压VDD。
NMOS晶体管的N+掺杂区113d形成在P-型基板或P-阱113b。发明构思的示例实施例可以包括形成在P-阱113b的N+掺杂区113d。NMOS晶体管的源极和漏极通过导线DI1和DI2来开关，其中，向导线DI1和DI2提供两个输入信号。因此，当两个输入信号都维持在高电平时，提供有接地电压VSS的电源线113h与输出端子DO连接。
描述了利用标准单元实现的反相器111和2个输入的NAND门113的布局。然而，示例实施例可以不限于此。布局可以根据选择信号DI的数量或诸如半导体装置的设计规则的特性来不同地改变。
图7是示意性地示出根据发明构思的示例实施例的用于测试的半导体装置200的框图。参照图7，用于测试的半导体装置200包括为了FEOL阶段的测试而预先形成的译码器知识产权(在下文中称为“IP”)。如果完成了FEOL工艺，则可以执行布线工艺以使译码器IP与将被测试的晶体管连接。
用于测试的半导体装置200可以包括在设计阶段并且在具体区域形成为选择晶体管215、225、235、245、255以及265的多个译码器IP(DEC IP)210、220、230、240、250和260。即，在FEOL工艺可以形成译码器IP 210、220、230、240、250和260。如果通过过孔和金属掩模来进行布线以形成用于测试的半导体装置200，则译码器IP 210、220、230、240、250以及260可以与晶体管215、225、235、245、255以及265连接。
在FEOL工艺之后对用于测试的半导体装置200施加用于使预先形成的译码器IP210、220、230、240、250以及260与晶体管215、225、235、245、255以及265连接的布线工艺。因此，没有必要使单独的元件或单元组合以实现译码器。
图8是示意性地示出图7的用于测试的半导体装置200的测试方法的流程图。参照图8，在设计阶段，用于选择将被测试的晶体管的译码器IP设置在特定的芯片区域。可以通过使为了测试而嵌入的译码器IP与将被测试的晶体管连接来实现用于测试的半导体装置。
在操作S210中，可以设计包括将被用于测试的译码器IP 210、220、230、240、250以及260的用于测试的半导体装置200。此时，可以在设计阶段确定译码器IP的数量和将被一个译码器IP选择的晶体管的数量以增大(和/或最大化)将被测量的晶体管的数量。可以设计用于测试的半导体装置200，使得减小(和/或最小化)译码器IP和晶体管之间的距离。
在操作S220中，执行FEOL工艺以形成用于测试的半导体装置200。在该步骤中，形成译码器IP 210、220、230、240、250以及260和晶体管。
在操作S230中，进行与通过FEOL工艺形成的用于测试的半导体装置200有关的布线。即，去除通过FEOL工艺形成的一些金属层和过孔，并且进行布线以使译码器IP 210、220、230、240、250以及260与晶体管连接。形成将通过布线与译码器IP 210、220、230、240、250以及260连接的焊盘，出于规范，晶体管的公共漏极/公共源极与焊盘连接。
在操作S240中，对晶体管215、225、235、245、255以及265进行测试。即，测试器(或测试设备)通过与译码器IP 210、220、230、240、250和260连接的焊盘输入选择信号。在这种情况下，与选择信号对应的晶体管的栅极信号被激活，并且测试器通过与公共源极或公共漏极连接的焊盘来监测被激活的晶体管的电特性。通过剩余的译码器IP 210、220、230、240、250以及260顺序地执行通过一个译码器IP选择的测试操作，从而能够选择用于测试的半导体装置200的将被监测的所有晶体管。
在示例实施例中，可以利用在设计的开始而预先设置的IP来实现用于选择将被测试的晶体管的译码器。在这种情况下，可以在设计阶段就确定译码器IP的位置或数量以最大量地测试晶体管。
图9是示意性地示出根据发明构思的示例实施例的半导体装置的图。参照图9，在示例实施例中，用于测试的半导体装置300的电路块可以被划分成多个以电源轨(powerrails)为基础形成的行。每个行可以根据功能而包括多个逻辑单元、逻辑填充单元和普通的填充单元。尽管未示出，但是每个行可以包括一个或更多个分接单元(tap cell)。
逻辑单元310和320中的每个是半导体装置300基本通过其来操作的标准单元部件(cell unit)。逻辑单元310和320中的每个具有输入端子和输出端子。逻辑单元310和320对提供到它们的输入端子的信号进行处理，并通过它们的输出端子来输出经处理的结果。另外，逻辑单元310和320中的每个可以具有电源线。例如，可以向逻辑单元310和320提供驱动电压VDD和接地电压VSS。所示出的对单元的行的划分可以与电源线的布置相关。
逻辑填充单元330可以是被放置成与逻辑单元310和320相邻的单元。然而，逻辑填充单元330不与用于测试的半导体装置300处的被驱动的各个逻辑块相关。逻辑填充单元330不参与半导体装置300的逻辑操作，但是在FEOL工艺之后被使用以在测试操作形成晶体管。用于在测试操作选择晶体管的逻辑填充单元330形成在虚设区域，但是其可以被实现为与标准单元一样。即，逻辑填充单元330可以通过布线来执行与普通标准单元一样的功能。
普通填充单元360可以是属于行的虚设区域。使用普通填充单元360来填充逻辑单元之间的空间，以对准电路块的布局的设计中的工艺密度。普通填充单元360插置在逻辑单元之间以维持形成在逻辑单元处的N-阱的连续性。即，普通填充单元360共用逻辑单元310和N-阱。普通逻辑单元360与在行方向上相邻的其他逻辑单元共用N-阱。普通填充单元360可以使第一单元行的单元中的大多数逻辑单元或逻辑填充单元能够共用N-阱。
然而，普通填充单元360不参与用于测试的半导体装置300的操作。即，普通填充单元360不包括诸如MOS晶体管的有源元件。因此，对于普通填充单元360而言不使用具有金属线的接触件。
描述了半导体装置300的布置和功能，在所述半导体装置300中，逻辑单元310和320、逻辑填充单元330和普通填充单元360形成在一个单元行。然而，即使改变了形成在其余的单元行的逻辑单元、逻辑填充单元和普通填充单元的位置，它们也可以被布置成执行相同的功能。此外，在发明构思的示例实施例中，根据逻辑填充单元330的存在能够简单地实现用于测试的半导体装置300。
图10是示意性地示出置于图9的半导体装置的一个单元行的单元的电路图。参照图10，在发明构思的示例实施例中，逻辑填充单元330可设置在标准逻辑单元之间。将描述的情况为标准逻辑单元310、320和340与逻辑填充单元330由反相器形成。
在发明构思的示例实施例中，一个单元行可以由标准逻辑单元310、320以及340和占据标准逻辑单元310、320与标准逻辑单元340之间的空间的逻辑填充单元330形成。在驱动电压VDD和接地电压VSS之间串联或并联设置的标准逻辑单元310、320以及340可以构成诸如缓冲器或环形振荡器的电路。此时，没有电连接逻辑填充单元330。然而，在用于测试的半导体装置300的情况下，逻辑填充单元330可以用作用于译码器的反相器。逻辑填充单元330的输入端子和输出端子可以通过金属线和过孔与用于形成译码器的门的输入端子和输出端子连接。这种布线可以使逻辑填充单元330能够仅在测试工艺作为正常的反相器来运行。
图11是示意性地示出图10的单元行的布局的图。参照图11，假设根据发明构思的示例实施例的电路块包括多个反相器310、320和340、分接单元350和逻辑填充单元330。这里，逻辑填充单元330以与反相器310、320和340相同的结构形成。然而，逻辑填充单元330的输入端子和输出端子即使在完成FEOL工艺之后也没有通过接触件进行连接。被设置为标准单元的反相器310、320和340的输入端子和输出端子通过过孔和导线互连。然而，在栅极线或者在逻辑填充单元330的源极和漏极没有形成作为逻辑填充单元330的输入端子和输出端子的接触件。
如果形成了用于测试的半导体装置300，则在逻辑填充单元330的输入端子和输出端子形成接触件。相比之下，去除用于形成被设置为标准单元的反相器310、320和340的输入端子和输出端子的导线。在去除了过孔和导线之后，通过逻辑填充单元330或标准单元310、320和340的布线来形成用于选择晶体管的译码器。
图12是示意性地示出根据发明构思的示例实施例的包括逻辑填充单元的用于测试的半导体装置的测试方法的流程图。参照图12，根据发明构思的示例实施例的半导体装置包括能够在FEOL工艺之后仅通过布线来执行逻辑功能的逻辑填充单元。
在操作S310中，可以从芯片设计阶段来考虑能够在FEOL工艺之后通过形成导线和接触件来执行逻辑功能的逻辑填充单元。这里，逻辑填充单元的位置或数量可以根据将被测试的晶体管的数量或将被测试的芯片区域的尺寸来多方面地决定。这里，可以利用存在于芯片的冗余区域处的各种备用单元和填充单元来形成逻辑填充单元。
在操作S320中，执行半导体装置300的FEOL工艺以形成元件和一些接触件。通过FEOL工艺来形成半导体装置300的元件、接触件和下金属线。当然，可以在FEOL工艺形成逻辑填充单元或备用单元。
在操作S330中，进行关于通过FEOL工艺设置的用于测试的半导体装置300的布线。即，去除通过FEOL工艺形成的半导体装置的一些金属层和过孔，并进行关于逻辑填充单元或备用单元的布线。通过关于逻辑填充单元或备用单元的布线可以形成根据发明构思的示例实施例的译码器。在通过布线形成的金属层处形成了提供选择信号的焊盘和与晶体管的源极和漏极连接的焊盘。
在操作S340中，通过利用逻辑填充单元形成的译码器来选择晶体管中的一个，测量所选择的晶体管的电特性。即，测试器(或测试设备)可以通过焊盘向由逻辑填充器形成的译码器输入选择信号。在这种情况下，与选择信号对应的晶体管的栅极信号被激活，测试器通过连接到公共源极或公共漏极的焊盘来监测被激活的晶体管的电特性。重复该测试操作直至形成在用于测试的半导体装置的所有晶体管均被检测。
如上所述，根据发明构思的示例实施例，利用出于特定目的而形成的逻辑填充单元来形成用于选择将被测试的晶体管的译码器。可以在设计阶段确定逻辑填充单元的位置或数量以最大量地测试晶体管。然而，所有填充单元可以在设计阶段被设置成具有将在布线之后被用作逻辑门的结构。
图13是示意性地示出根据发明构思的示例实施例的用于测试的半导体装置的框图。参照图13，半导体装置400在设计上包括被选择以进行测试的晶体管418、428、438和448。确定其中形成有用于顺序地选择晶体管418、428、438和448的译码器的译码器区域410、420、430和440。此外，形成用于向形成在译码器区域410、420、430和440的译码器电路提供选择信号的焊盘区域419、429、439和449。
用于形成译码器的标准单元或上述逻辑填充单元或备用单元形成在译码器区域410、420、430和440中的每个处。这里，假设包括在译码器区域410、420、430和440中的单元为标准单元。译码器区域410包括多个逻辑单元411至416。例如，在完成FEOL工艺之后，逻辑单元411至416可以在用于测试的布线之后作为译码器来运行。置于其余的译码器区域420、430和440的逻辑单元(例如，421至426、431至436和/或441至446)可以被布置成与译码器区域410中包括的逻辑单元相同或不同。
可以确定译码器区域410、420、430和440、测试目标区域418、428、438和448以及焊盘区域419、429、439和449的位置和尺寸，以减小(和/或)最小化形成译码器所需要的导线的长度。即，为了改善测试操作的精确度，可以确定半导体装置的布局，以形成用于提高测试操作的精确性的译码器，或者减小(和/或)最小化将被测试的晶体管和译码器之间的距离、或焊盘与译码器之间的距离。可选择地，可以在布局阶段调整构成译码器的逻辑单元，使得它们包括大尺寸的元件。
图14是示意性地示出利用图13的用于测试的半导体装置400的器件测试方法的流程图。参照图14，设计时确定用于形成用于测试的译码器的译码单元。译码单元是指译码器、将被测试的晶体管和用于测量译码器和晶体管的焊盘。选择测试目标晶体管或者用于形成每个译码单元的逻辑单元或焊盘。如果完成了FEOL工艺，则译码器和焊盘被形成为具有在设计时决定的电路结构。
在操作S410中，从半导体装置的设计阶段来考虑译码单元。确定译码单元，并且为每个译码单元分配用于形成译码器的逻辑单元。例如，指派逻辑单元411至416和焊盘区域419以为了以优化的性能进行测试而形成用于测量器件区域418的译码器。当然，可以针对各个译码单元来指派逻辑单元和焊盘区域。
在操作S420中，执行半导体装置400的FEOL工艺以形成半导体装置400的元件、接触件和各个IP。半导体装置400的元件、接触件和下金属线通过FEOL工艺形成。当然，可以在FEOL工艺形成与译码单元对应的逻辑填充单元。此外，可以在此步骤形成将被测试的晶体管。
在操作S430中，进行与通过FEOL工艺提供的半导体装置400有关的布线。即，去除通过FEOL工艺形成的半导体装置的一些金属层和过孔，并进行关于逻辑单元的布线。然后，形成与译码单元对应的焊盘，形成用于通过焊盘接收选择信号的译码器。利用译码器连接通过译码器选择的晶体管的栅极。
在操作S440中，晶体管中的通过译码器选择的一个晶体管形成在每个译码单元。如果通过焊盘接收到来自测试器(或测试设备)的选择信号，则译码器选择与选择信号对应的一个晶体管。然后，通过测试器测量选择的晶体管的电特性。重复该测试操作直至对连接到译码器的所有晶体管进行了感测。
描述了将译码单元设置成具有优化的测试条件的方法。可以在设计阶段根据各种目的来确定用于形成译码器的逻辑单元的数量和位置以及将被一个译码器选择的测试目标元件的数量。例如，可以选择逻辑单元的种类、焊盘单元、用于尽可能多地测试晶体管的译码单元。另外，可以清楚的是，基于形成译码器的逻辑器的种类、金属线的种类等来确定译码单元，从而以可能的高精确度感测晶体管。
图15是示意性地示出根据发明构思的示例实施例的用于测试的半导体装置的框图。参照图15，半导体装置500在设计上包括被选择以进行测试的晶体管518、528、538和548。确定其中形成有用于顺序地选择晶体管518、528、538和548的译码器的译码器区域510、520、530和540。此外，形成有用于向形成在译码器区域510、520、530和540的译码器电路提供选择信号的焊盘区域519、529、539和549。
用于形成译码器的晶体管TR1至TR10形成在译码器区域510、520、530和540中的每个处。这里，可以根据各种条件来选择包括在译码器区域510、520、530和540中的晶体管TR1至TR10。例如，选择能够使用于形成译码器的导线的长度最小的晶体管TR1至TR10。可选择地，可以从被布置在特定的芯片区域中的晶体管来选择晶体管TR1至TR10以增大(和/或最大化)测试目标晶体管的数量。另外，作为用于形成译码器的晶体管TR1至TR10，可以选择具有相对大尺寸的晶体管以提高译码可靠性或提供高电压稳定性。
译码器区域510可以包括晶体管TR1至TR10。然而，应当理解的是，晶体管TR1至TR10的数量是足以形成译码器的。可以在FEOL工艺之后选择晶体管TR1至TR10以具有优化的位置或性能。可以通过对选择的晶体管TR1至TR10布线来形成用于选择将被测试的晶体管518的译码器。布置于其余的译码器区域520、530和540的晶体管TR1至TR10可以以与译码器区域510相同的方式被选择，或者可以被用于通过根据发明构思的示例实施例的布线而形成译码器。
可以确定译码器区域510、520、530和540、测试目标区域518、528、538和548以及焊盘区域519、529、539和549的位置和尺寸，以减小(和/或)最小化形成译码器所需要的导线的长度。即，为了改善测试操作的精确度或效率，可以确定半导体装置的布局，从而减小(和/或)最小化将被测试的晶体管和译码器之间的距离或焊盘与译码器之间的距离。
图16是示意性地示出利用图15的半导体装置500的器件测试方法的流程图。参照图16，在完成FEOL工艺之后，根据发明构思的示例实施例的半导体装置500包括译码器区域510、520、530和540与测试目标区域518、528、538和548。
在操作S510中，执行半导体装置500的FEOL工艺以形成半导体装置500的元件、接触件和各种IP。半导体装置500的元件、接触件和下金属线通过FEOL工艺形成。如果完成了FEOL工艺，则形成了置于译码器区域510、520、530和540的晶体管和标准单元以及测试目标区域518、528、538和548。
在操作S520中，进行与由FEOL工艺提供的半导体装置500有关的布线。即，去除通过FEOL工艺形成的半导体装置的一些金属层和过孔，并进行与逻辑单元有关的布线以形成根据发明构思的示例实施例的译码器区域510、520、530和540、测试目标区域518、528、538和548以及焊盘区域519、529、539和549。然后，在译码器区域510、520、530和540中的每个形成用于选择晶体管的译码器。此外，在译码器处形成用于接收选择信号的焊盘。在译码器和通过译码器选择的晶体管之间形成导线。
在操作S530中，相对于译码单元(焊盘、译码器和测试目标晶体管)顺序地执行测试操作。可选择地，相对于至少两个译码单元并行地执行测试操作。通过选择信号来选择多个晶体管中的一个。如果通过焊盘从测试器(或测试设备)接收到选择信号，则译码器选择与选择信号对应的一个晶体管。然后，测试器测量所选择的晶体管的电特性。重复该测试操作直至对连接到译码器的所有晶体管进行了感测。
描述了在FEOL工艺之后选择晶体管以形成译码器的根据发明构思的示例实施例的测试方法。可以根据在设计阶段的各种目的或在FEOL工艺之后执行的形成半导体装置500的步骤来确定构成译码器的晶体管的数量和位置以及将被一个译码器选择的测试目标晶体管的数量。
图17是示意性地示出根据发明构思的示例实施例的用于测试的半导体装置的框图。参照图17，用于测试的半导体装置600可以使用用于诸如SRAM或存储器的知识产权(IP)的译码器来作为用于选择晶体管以进行测试的译码器。半导体装置600包含具有译码器611的SRAM(静态随机存取存储器)区域610、测试区域618、单元阵列612和焊盘区域619。
SRAM区域610是包括至少一个译码器电路611和613的芯片区域。诸如应用处理器的半导体装置600通常可以包括用于各种用途的存储器。例如，半导体装置600可以包括诸如SRAM(用作处理器的高速缓冲存储器)、ROM等的各种存储器。另外，可以在FEOL工艺之后预先形成除了存储器以外的使用各种电路组件的译码器电路。可以清楚的是，SRAM区域610在设计上是各种IP或包括译码器电路的存储器区域。
根据发明构思的示例实施例的用于测试的半导体装置600将半导体装置600的译码器电路再用作用于选择测试目标晶体管的译码器。例如，SRAM区域610的行译码器611或列译码器613可以用于形成用于选择根据发明构思的示例实施例的测试目标晶体管的译码器。为了便于描述，假设行译码器611被重新用作用于测试的译码器。在完成FEOL工艺之后，去除一些过孔和金属层，然后利用行译码器611连接测试区域618的晶体管的栅极。可以能够利用掩模来使行译码器611和晶体管之间的这种连接最小化。同样地，此时，形成焊盘区域619。利用行译码器611的选择信号线连接焊盘区域619中的一些焊盘，一些焊盘与测试目标晶体管的公共源极CS和公共漏极CD连接。
图18是示意性地示出利用图17的半导体装置600的器件测试方法的流程图。参照图18，根据发明构思的示例实施例的半导体装置600在FEOL工艺之后对预先形成的译码器电路(作为用于测试的译码器)重新配置。
在操作S610中，执行半导体装置600的FEOL工艺以形成半导体装置600的元件、接触件和各种IP。通过FEOL工艺形成半导体装置600的电路块、元件、接触件和下金属线。如果完成了FEOL工艺，则形成了SRAM区域610的译码器电路611和613。
在S620中，进行与通过FEOL工艺提供的半导体装置600有关的布线。即，去除通过FEOL工艺形成的半导体装置的一些金属层和过孔，并使SRAM区域610的译码器电路(例如，行译码器611)与测试区域618的晶体管电连接。即，形成用于连接行译码器611的输出端子和金属层的过孔，并形成金属层。当形成金属层时形成了焊盘区域619。即，形成了与行译码器611的输入端子连接的焊盘和与测试区域618的公共源极CS或公共漏极CD连接的焊盘。
在操作S630中，相对于测试目标晶体管顺序地执行测试操作。如果通过焊盘接收到来自测试器(或测试设备)的选择信号，则行译码器611响应于选择信号来选择一个晶体管。然后，所选择的晶体管导通，并且测试器经由与公共源极和公共漏极连接的焊盘来测量通道电流或电压。执行晶体管的选择和测量直至测量了测试区域618的所有晶体管。
描述了在FEOL工艺之后再使用预先存在的译码器电路来形成译码器的方法。SRAM可以是在包括译码器电路的器件中。然而，示例实施例不限于此。可以清楚的是，包括在各个电路中的译码器或知识产权被再用作根据发明构思的示例实施例的用于测试的译码器。
图19是示意性地示出根据发明构思的示例实施例的包括半导体装置的便携式终端的框图。参照图19，根据发明构思的示例实施例的便携式终端1000包含图像处理单元1100、RF收发器单元1200、音频处理单元1300、图像文件生成单元1400、存储器1500、用户接口1600和控制器1700。
图像处理单元1100包括透镜1110、图像传感器1120、图像处理器1130和显示单元1140。RF收发单元1200包括天线1210、收发器1220和调制解调器1230。音频处理单元1300包括音频处理器1310、麦克风1320和扬声器1330。
便携式终端1000可以包括各种类型的半导体装置。具体地，可以利用嵌入有多个IP的芯片上系统来实现执行控制器1700的功能的应用处理器。在这种情况下，形成了相对高度集成的器件，并且需要对更多个晶体管进行测试以提高成品率。如果根据发明构思的示例实施例的测试方法应用于形成控制器1700的半导体装置以满足该需要，则能够测量其数量显著增多的元件。
可以根据各种不同的封装技术来封装根据发明构思的示例实施例的存储系统。该封装技术的示例可以包括下述：PoP(层叠封装件)、球栅阵列(BGA)、芯片级封装件(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装件(PDIP)、华夫裸片封装件(Die in wafflePack)、晶片形式的裸片(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装件(CERDIP)、塑料公制四方扁平封装件(MQFP)、小外形集成电路(SOIC)、收缩型小外形封装件(SSOP)、薄型小外形封装件(TSOP)、薄型四方扁平封装件(TQFP)、系统级封装件(SIP)、多芯片封装件(MCP)、晶片级制造封装件(WFP)和晶片级处理堆叠封装件(WSP)。
根据半导体装置及其测试方法，对FEOL工艺阶段的芯片进行有效的器件选择是可能的，从而显著地增多将被测试的元件的数量。另外，在半导体装置的制造阶段提高(和/或最大化)监测器件的效率，从而提高了成品率。
尽管已经参照一些示例实施例描述了发明构思，但是对于本领域技术人员而言将明显的是，在不脱离发明构思的精神和范围的情况下可以进行各种改变和修改。因此，应该理解的是，上述实施例不是限制性的，而是示例性的。

Claims (22)

1.一种用于测试半导体装置的多个晶体管的方法，所述方法包括：
利用前段制程工艺形成多个元件或多个逻辑单元；
利用所述多个元件或所述多个逻辑单元中的至少一个来形成选择逻辑器；
使选择逻辑器与所述多个晶体管连接；
形成用于使选择逻辑器的输入端子与所述多个晶体管的漏极端子或源极端子连接的焊盘；以及
利用选择逻辑器顺序地选择所述多个晶体管并测量所述多个晶体管之中的所选择的晶体管的电特性，
其中，所述方法还包括：在执行前段制程工艺之后，去除形成在半导体装置的所述多个元件或所述多个逻辑单元的上层部分处的过孔和金属线。
2.如权利要求1所述的方法，其中，所述多个元件是放置在半导体装置的特定的芯片区域的元件，
其中，特定的芯片区域表示完成前段制程工艺的芯片区域。
3.如权利要求1所述的方法，其中，所述多个逻辑单元是位于半导体装置的标准逻辑单元。
4.如权利要求1所述的方法，其中，所述多个逻辑单元包括作为在半导体装置的设计阶段被分配给填充单元的单元的逻辑填充单元，逻辑填充单元被形成为具有与标准逻辑单元相同的功能。
5.如权利要求4所述的方法，其中，逻辑填充单元和标准逻辑单元均包括输入端子和输出端子，
形成所述多个元件或所述多个逻辑单元的前段制程工艺包括形成逻辑填充单元的输入端子和输出端子，从而逻辑填充单元的输入端子和输出端子与标准逻辑单元的输入端子和输出端子分开。
6.如权利要求1所述的方法，其中，选择逻辑器在半导体装置的设计阶段根据所述多个晶体管的位置利用形成在特定的芯片区域的译码器知识产权来实现，
其中，特定的芯片区域表示完成前段制程工艺的芯片区域。
7.如权利要求1所述的方法，其中，形成选择逻辑器的步骤包括对为了特定的功能而预先形成在半导体装置的译码器电路进行布线，
其中，特定的功能表示用于选择测试晶体管的功能。
8.如权利要求1所述的方法，所述方法还包括：在去除过孔和金属线之后，形成用于形成选择逻辑器的接触件或导线。
9.一种用于测试的半导体装置，所述半导体装置包括：
将要被测试的多个晶体管，所述多个晶体管中的每个晶体管具有源极和漏极；
译码器，被构造成响应于选择信号来选择所述多个晶体管中的一个，在前段制程工艺之后通过合成多个元件和多个逻辑单元中的至少一个来形成译码器；以及
多个焊盘，与源极或漏极连接，所述焊盘被构造成向译码器提供选择信号，
其中，在执行前段制程工艺之后，去除形成在半导体装置的所述多个元件或所述多个逻辑单元的上层部分处的过孔和金属线。
10.如权利要求9所述的用于测试的半导体装置，其中，所述多个逻辑单元包括形成在备用区域的标准逻辑单元、逻辑填充单元和逻辑单元中的至少一种。
11.如权利要求10所述的用于测试的半导体装置，其中，逻辑填充单元是在前段制程工艺形成为具有逻辑功能的填充单元。
12.如权利要求9所述的用于测试的半导体装置，其中，所述多个逻辑单元和所述多个元件在用于测试的半导体装置的设计阶段形成在用于测试而预先选择的芯片区域。
13.如权利要求9所述的用于测试的半导体装置，其中，译码器包括位于用于测试的半导体装置的特定的芯片区域的知识产权，
其中，特定的芯片区域表示完成前段制程工艺的芯片区域。
14.如权利要求13所述的用于测试的半导体装置，其中，在前段制程工艺之后，利用导线或过孔通过布线来使译码器与焊盘电连接或者使译码器与所述多个晶体管电连接。
15.如权利要求9所述的用于测试的半导体装置，其中，通过与形成在用于测试的半导体装置的存储电路的行译码器或列译码器有关的布线来形成译码器。
16.如权利要求15所述的用于测试的半导体装置，其中，存储电路对应于静态随机存取存储器区域。
17.如权利要求15所述的用于测试的半导体装置，其中，将要被测试的所述多个晶体管的漏极和源极对应于将要被测试的所述多个晶体管的公共源极和公共漏极的各个部分。
18.一种用于形成用于测试的半导体装置的方法，所述方法包括：
在用于测试的半导体装置的芯片区域设置用于形成译码器的元件、逻辑单元和知识产权中的至少一种；
利用前段制程工艺在用于测试的半导体装置形成元件、逻辑单元和知识产权中的至少一种和晶体管，所述晶体管包括漏极和源极；
形成响应于选择信号而顺序地选择晶体管的译码器；
将译码器连接到晶体管；
形成用于使译码器的输入端子与晶体管的漏极或源极连接的焊盘，
其中，所述方法还包括：在前段制程工艺之后去除过孔或金属线。
19.如权利要求18所述的方法，其中，设置元件、逻辑单元和知识产权中的所述至少一种和晶体管的步骤包括在元件或逻辑单元之中选择被构造成执行特定的功能的元件或逻辑单元，
其中，特定的功能表示用于选择测试晶体管的功能。
20.如权利要求18所述的方法，其中，形成译码器的步骤包括选择与形成译码器时需要最小化的导线的位置对应的标准单元或元件中的一个，并且包括从标准单元或元件中的所选择的一个来形成译码器。
21.如权利要求18所述的方法，其中，形成译码器的步骤包括选择具有比参考尺寸大的尺寸的标准单元或元件中的一个并且将标准单元或元件中的所选择的一个改变为译码器。
22.如权利要求18所述的方法，其中，所述设置步骤包括根据晶体管和焊盘的位置或晶体管的数量与焊盘来确定知识产权的数量、位置和译码大小。
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