KR20210060695A - 반도체 소자 - Google Patents

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KR20210060695A
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채중규
천관영
김윤진
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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에서, 제1 수평 방향으로 연장되어 제1 회로 영역, 및 더미 영역 및 제2 회로 영역을 가로지르는 제1 활성 라인; 및 상기 반도체 기판 상에서, 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 라인 패턴들을 포함한다. 상기 더미 영역은 상기 제1 회로 영역 및 상기 제2 회로 영역 사이에 배치되고, 상기 제1 활성 라인은 상기 제1 회로 영역 내의 제1 회로 활성 부분 및 상기 더미 영역 내의 제1 더미 활성 부분, 및 상기 제2 회로 영역 내의 제2 회로 활성 부분을 포함하고, 상기 라인 패턴들은 서로 인접하는 한 쌍의 더미 라인들을 포함하고, 상기 제1 더미 활성 부분은 상기 한 쌍의 더미 라인들 사이에 배치되고, 상기 제1 회로 활성 부분은 제1 폭을 갖고, 상기 제2 회로 활성 부분은 제1 폭과 다른 제2 폭을 갖고, 상기 제1 더미 활성 부분은 상기 제1 폭과 동일한 폭을 갖는 제1 폭 부분, 상기 제2 폭과 동일한 폭을 갖는 제2 폭 부분, 및 상기 제1 폭 부분과 상기 제2 폭 부분 사이의 제1 폭 변동 부분을 포함하고, 상기 제1 폭 변동 부분은 상기 한 쌍의 더미 라인들 사이에 배치된다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 레이아웃 형성 방법 및 이를 이용하여 형성된 반도체 소자에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자에서 집적회로가 배치되지 않는 더미 영역은 반도체 소자의 집적도 상승을 제한할 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 신뢰성을 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 수평 방향으로 연장되는 한 쌍의 제1 및 제2 더미 활성 영역들, 상기 한 쌍의 제1 및 제2 더미 활성 영역들은 상기 제1 수평 방향과 수직한 제2 수평 방향으로 이격되고; 상기 제1 수평 방향으로 연장되는 한 쌍의 제1 및 제2 회로 활성 영역들, 상기 한 쌍의 제1 및 제2 회로 활성 영역들은 상기 제2 수평 방향으로 이격되고; 및 상기 제2 수평 방향으로 연장되고 상기 제1 수평 방향으로 이격되는 복수의 라인 패턴들을 포함한다. 상기 한 쌍의 제1 및 제2 더미 활성 영역들은 복수의 라인 패턴들 중에서 서로 인접하는 한 쌍의 라인 패턴들 사이에 배치되고, 상기 제1 및 제2 더미 활성 영역들 중 적어도 하나는 서로 인접하는 상기 한 쌍의 제1 라인 패턴들 사이에서 상기 제2 수평 방향의 폭이 변하는 폭 변동 부분을 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에서, 제1 수평 방향으로 연장되어 제1 회로 영역, 및 더미 영역 및 제2 회로 영역을 가로지르는 제1 활성 라인; 및 상기 반도체 기판 상에서, 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 라인 패턴들을 포함한다. 상기 더미 영역은 상기 제1 회로 영역 및 상기 제2 회로 영역 사이에 배치되고, 상기 제1 활성 라인은 상기 제1 회로 영역 내의 제1 회로 활성 부분 및 상기 더미 영역 내의 제1 더미 활성 부분, 및 상기 제2 회로 영역 내의 제2 회로 활성 부분을 포함하고, 상기 라인 패턴들은 서로 인접하는 한 쌍의 더미 라인들을 포함하고, 상기 제1 더미 활성 부분은 상기 한 쌍의 더미 라인들 사이에 배치되고, 상기 제1 회로 활성 부분은 제1 폭을 갖고, 상기 제2 회로 활성 부분은 제1 폭과 다른 제2 폭을 갖고, 상기 제1 더미 활성 부분은 상기 제1 폭과 동일한 폭을 갖는 제1 폭 부분, 상기 제2 폭과 동일한 폭을 갖는 제2 폭 부분, 및 상기 제1 폭 부분과 상기 제2 폭 부분 사이의 제1 폭 변동 부분을 포함하고, 상기 제1 폭 변동 부분은 상기 한 쌍의 더미 라인들 사이에 배치된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에서, 제1 수평 방향으로 연장되어 회로 영역 및 더미 영역을 가로지르는 활성 라인; 상기 반도체 기판 상에서, 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 라인 패턴들; 상기 활성 라인 상의 회로 소스/드레인 영역 및 더미 소스/드레인 영역; 및 상기 회로 영역 내에서, 상기 활성 라인 상에 배치되는 복수의 반도체 층들을 포함한다. 상기 라인 패턴들은 상기 회로 영역 내에서, 상기 복수의 반도체 층들을 가로지르며 상기 복수의 반도체 층들 각각의 상부면, 측면 및 하부면을 덮는 게이트 라인을 포함하고, 상기 라인 패턴들은 상기 더미 소스/드레인 영역 양 옆에 위치하며 서로 인접하는 한 쌍의 더미 라인들을 포함하고, 상기 더미 소스/드레인 영역 아래의 상기 활성 라인은 상기 제1 폭을 갖는 제1 폭 부분, 상기 제1 폭과 다른 제2 폭을 갖는 제2폭 부분, 및 상기 제1 폭 부분과 상기 제2 폭 부분 사이의 제1 폭 변동 부분을 포함하고, 상기 제1 폭 변동 부분은 상기 한 쌍의 더미 라인들 사이에 배치된다.
실시 예들에 따르면, 제1 폭을 갖는 제1 회로 활성 부분을 포함하는 제1 회로 영역과, 상기 제1 폭과 다른 제2 폭을 갖는 제2 회로 활성 부분을 포함하는 제2 회로 영역 사이에, 더미 활성 부분을 포함하는 더미 영역을 배치될 수 있다. 상기 더미 활성 부분은 상기 제1 회로 활성 부분과 연속성을 갖는 상기 제1 폭을 갖는 제1 더미 부분, 상기 제2 회로 활성 부분과 연속성을 갖는 상기 제2 폭을 갖는 제2 더미 부분, 및 상기 제1 더미 부분과 상기 제2 더미 부분 사이의 폭 변동 부분을 포함할 수 있다. 상기 폭 변동 부분과 상기 제1 회로 활성 부분 사이에 상기 제1 더미 부분이 배치되고, 상기 폭 변동 부분과 상기 제2 회로 활성 부분 사이에 상기 제2 더미 부분이 배치될 수 있다. 이와 같은 상기 제1 더미 부분과 상기 제2 더미 부분은 반도체 공정에 의해 상기 제1 회로 활성 부분과 상기 제2 회로 활성 부분의 폭이 변화 되는 것을 방지하는 버퍼 역할을 할 수 있다. 따라서, 상기 제1 회로 활성 부분과 상기 제2 회로 활성 부분을 균일한 폭으로 형성할 수 있기 때문에, 상기 제1 회로 영역과, 상기 제2 회로 영역에 형성되는 소자, 예를 들어 트랜지스터의 특성이 변하는 것을 방지할 수 있다. 따라서, 반도체 소자의 신뢰성을 향상시킬 수 있고, 산포 특성을 개선할 수 있다. 또한, 상기 제1 회로 영역과 상기 제2 회로 영역 사이의 간격, 즉 상기 더미 영역의 크기를 최소화 하면서도 신뢰성 있는 반도체 소자를 형성할 수 있기 때문에, 반도체 소자의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 나타낸 플로우 챠트이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 나타낸 플로우 챠트이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도들이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 표준 셀들을 나타낸 평면도들이다.
도 5a 내지 도 5j는 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 필러 셀들을 나타낸 평면도들이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃 형성 방법을 나타낸 평면도들이다.
도 8a 내지 8c은 도 7의 레이아웃을 이용하여 형성된 반도체 소자를 나타낸 평면도들이다.
도 9는 도 8c의 일부분을 확대한 부분 확대도이다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 12는 도 11의 일부분을 확대한 부분 확대도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 14a 내지 도 14c는 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 필러 셀들의 변형 예를 나타낸 평면도들이다.
도 15a 내지 도 15c는 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 필러 셀들의 다른 변형 예를 나타낸 평면도들이다.
도 16a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 평면도이다.
도 16b는 도 16a의 일부분을 확대한 부분 확대도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 18은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타낸 단면도이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 나타낸 플로우 챠트이다.
도 1을 참조하면, 회로 설계를 할 수 있다 (S10). 상기 회로 설계는 반도체 소자의 집적 회로를 설계하는 것을 포함할 수 있다. 레이아웃을 형성할 수 있다 (S20a). 회로 설계에 따른 집적 회로를 이용하여 레이아웃을 형성할 수 있다. 상기 레이아웃을 형성하는 단계(S20a)는 복수의 표준 셀들을 형성하는 단계(S25), 기준 필러 셀들을 형성하는 단계(S30), 패턴 분석 하는 단계(S35), 기준 필러 셀들 중 인접하는 표준 셀의 패턴과 연속성 없는 패턴을 갖는 부적합 필러 셀들을 선정하는 단계(S40) 및 부적합 필러 셀들을 인접하는 표준 셀들의 패턴들과 연속성 있는 패턴들을 갖는 새로운 필러 셀들을 대체하는 단계(S45)를 포함할 수 있다. 포토 마스크를 형성할 수 있다 (S60). 상기 포토 마스크는 상술한 레이아웃을 이용하여 형성할 수 있다. 반도체 소자를 형성할 수 있다 (S80). 상기 반도체 소자는 상기 포토 마스크를 이용하여 형성할 수 있다.
다음으로, 상기 레이아웃을 형성하는 단계의 변형 예에 대하여, 도 2를 참조하여 설명하기로 한다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 나타낸 플로우 챠트이다.
도 2를 참조하면, 레이아웃을 형성하는 단계(S20b)는 복수의 표준 셀들을 형성하는 단계(S25), 패턴 분석 단계(S36) 및 필러 셀들을 형성하는 단계(S50)를 포함할 수 있다. 상기 패턴 분석 단계(S36)는 상기 복수의 표준 셀들의 패턴들을 폭에 대한 정보를 추출하는 단계일 수 있다. 상기 필러 셀들을 형성하는 단계(S50)는 상기 복수의 표준 셀들과 인접하는 영역에서 상기 복수의 표준 셀들의 패턴들과 연속성 있는 패턴들을 포함하는 필러 셀들을 형성하는 것을 포함할 수 있다.
다음으로, 도 3a 내지 도 7을 참조하여 앞에서 설명한 레이아웃을 형성하는 단계(도 1의 S20a 및 도 2의 S20b)에 대한 일 예를 설명하기로 한다.
우선, 도 3a 및 도 3b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 평면 모양에 대하여 설명하기로 한다. 도 3a은 본 발명의 일 실시예에 따른 반도체 소자의 회로 영역 및 더미 영역을 나타낸 평면도이고, 도 3b는 도 3a의 평면도에 파워 배선들(M1(VDD, VSS) 및 라인 패턴들(GL)을 추가적으로 나타낸 평면도이다.
도 3a 및 도 3b를 참조하면, 복수의 표준 셀 영역들(SC) 및 상기 복수의 표준 셀 영역들(SC)과 인접하는 복수의 필러 셀 영역들(FC)이 배치될 수 있다. 상기 복수의 표준 셀 영역들(SC)은 회로 영역으로 정의될 수 있고, 상기 복수의 필러 셀 영역들(FC)은 더미 영역으로 정의될 수 있다.
상기 복수의 표준 셀 영역들(SC)은, 도 3a 및 도 3b에서, 제1 내지 제8 표준 셀 영역들(SC1 ~ SC8)을 포함하는 것으로 도시하고 있지만, 본 발명은 보다 다양한 형태로 배열되는 표준 셀 영역들을 포함할 수 있다. 상기 복수의 필러 셀 영역들(FC)은 도 3a 및 도 3b에서, 제1 내지 제6 필러 셀 영역들(FC1 ~ FC6)을 포함하는 것으로 도시하고 있지만, 본 발명은 보다 다양한 형태로 배열되는 필러 셀 영역들을 포함할 수 있다.
제1 수평 방향(X)으로 연장되는 파워 배선들(M1(VDD, VSS)이 배치될 수 있다. 상기 파워 배선들(M1(VDD, VSS)은 상기 제1 수평 방향(X)과 수직한 제2 수평 방향(Y)으로 이격될 수 있다. 상기 파워 배선들(M1(VDD, VSS)은 제1 파워 배선(VDD) 및 제2 파워 배선(VSS)을 포함할 수 있다. 상기 제2 수평 방향(Y)으로 연장되는 라인 패턴들(GL)이 배치될 수 있다. 상기 라인 패턴들(GL)은 게이트 라인들 및 더미 라인들을 포함할 수 있다.
다음으로, 도 4a 내지 도 4c를 참조하여, 본 발명의 일 실시예에 따른 표준 셀들의 일 예를 설명하기로 한다. 도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 표준 셀들을 나타낸 평면도들이다.
도 4a 내지 도 4c를 참조하면, 집적 회로에 포함되는 레이아웃의 단위로써의 복수의 표준 셀 영역들(도 3a 및 도 3b의 SC)을 채우는 표준 셀들이 제공될 수 있다. 상기 표준 셀들은 인버터 표준 셀들, 낸드 표준 셀들 및 노어 표준 셀들 등과 같은 다양한 형태의 표준 셀들을 포함할 수 있다. 본 발명의 실시예에 따른 도 4a 내지 도 4c에 도시된 제1 내지 제3 표준 셀들(C1, C2, C3)은, 표준 셀들 중에서, 인버터 표준 셀들을 나타낼 수 있다.
도 4a 내지 도 4c에 도시된 제1 내지 제3 표준 셀들(C1, C2, C3)은 제1 수평 방향(X)으로 연장되는 한 쌍의 활성 라인들(ACT), N 웰 영역(NWELL), 상기 제1 수평 방향(X)과 수직한 제2 수평 방향(Y)으로 연장되는 복수의 라인 패턴들(GL), 복수의 콘택 플러그들(CNT), 상기 제2 수평 방향(Y)으로 연장되는 복수의 하부 배선들(M1), 복수의 하부 비아들(V0), 복수의 상부 비아들(V1) 및 상기 제1 수평 방향(X)으로 연장되는 상부 배선(M2)을 포함할 수 있다.
상기 복수의 라인 패턴들(GL)은 서로 이격된 더미 라인들(GL_D) 및 상기 더미 라인들(GL_D) 사이의 게이트 라인(GL_G)을 포함할 수 있다. 상기 게이트 라인(GL_G)은 상기 한 쌍의 활성 라인들(ACT)을 가로지를 수 있다.
상기 복수의 하부 배선들(M1)은 한 쌍의 제1 및 제2 파워 배선들(VDD, VSS), 및 복수의 라우팅 배선들(M1_R)을 포함할 수 있다.
상기 한 쌍의 활성 라인들(ACT)은 제1 활성 라인(도 4a의 ACT_1a, 도 4b의 ACT_1b, 도 4c의 ACT_1c) 및 제2 활성 라인(도 4a의 ACT_2a, 도 4b의 ACT_2b, 도 4c의 ACT_2c)을 포함할 수 있다.
상기 제1 활성 라인(도 4a의 ACT_1a, 도 4b의 ACT_1b, 도 4c의 ACT_1c)은 상기 N 웰 영역(NWELL) 내에 배치될 수 있다. 상기 N 웰 영역(NWELL) 내에 배치되는 상기 제1 활성 라인(도 4a의 ACT_1a, 도 4b의 ACT_1b, 도 4c의 ACT_1c)은 N형의 도전형을 가질 수 있고, 상기 N 웰 영역(NWELL) 내에 배치되지 않는 상기 제2 활성 라인(도 4a의 ACT_2a, 도 4b의 ACT_2b, 도 4c의 ACT_2c)은 P형의 도전형을 가질 수 있다. 따라서, N형의 도전형을 갖는 상기 제1 활성 라인(도 4a의 ACT_1a, 도 4b의 ACT_1b, 도 4c의 ACT_1c)은 PMOS 트랜지스터가 형성될 수 있는 활성 영역일 수 있고, P형의 도전형을 갖는 상기 제2 활성 라인(도 4a의 ACT_2a, 도 4b의 ACT_2b, 도 4c의 ACT_2c)은 NMOS 트랜지스터가 형성될 수 있는 활성 영역일 수 있다.
이하에서, 별도의 언급이 없더라도, 상기 N 웰 영역(NWELL)에 형성되는 제1 활성 라인은 N형의 도전형을 갖는 것으로 이해될 수 있고, 상기 제1 활성 라인과 마주보며 상기 N 웰 영역(NWELL)에 형성되지 않는 제2 활성 라인은 P형의 도전형을 갖는 것으로 이해될 수 있다.
상기 복수의 콘택 플러그들(CNT)은 상기 게이트 라인(GL_G) 양 옆에 배치되어 상기 제1 활성 라인(도 4a의 ACT_1a, 도 4b의 ACT_1b, 도 4c의 ACT_1c)과 중첩하는 제1 콘택 플러그(CNT_1a) 및 제2 콘택 플러그(CNT_1b), 상기 게이트 라인(GL_G) 양 옆에 배치되어 제2 활성 라인(도 4a의 ACT_2a, 도 4b의 ACT_2b, 도 4c의 ACT_2c)과 중첩하는 제3 콘택 플러그(CNT_2a) 및 제4 콘택 플러그(CNT_2b)를 포함할 수 있다. 상기 복수의 콘택 플러그들(CNT)은 상기 게이트 라인(GL_G)과 중첩하는 게이트 콘택 플러그(CNT_G)를 더 포함할 수 있다. 상기 제1 내지 제4 콘택 플러그들(CNT_1a, CNT_1b, CNT_2a, CNT_2b)은 "소스/드레인 콘택 플러그"로 지칭될 수도 있다. 예를 들어, 제1 콘택 플러그(CNT_1a)는 제1 소스/드레인 콘택 플러그로 지칭될 수 있다.
상기 제1 콘택 플러그(CNT_1a)의 상기 제2 수평 방향(Y)의 길이는 상기 제2 콘택 플러그(CNT_1b)의 상기 제2 수평 방향(Y)의 길이와 다를 수 있다. 예를 들어, 상기 제1 콘택 플러그(CNT_1a)의 상기 제2 수평 방향(Y)의 길이는 상기 제2 콘택 플러그(CNT_1b)의 상기 제2 수평 방향(Y)의 길이 보다 클 수 있다. 상기 제3 콘택 플러그(CNT_2a)의 상기 제2 수평 방향(Y)의 길이는 상기 제4 콘택 플러그(CNT_2b)의 상기 제2 수평 방향(Y)의 길이 보다 클 수 있다.
상기 제1 콘택 플러그(CNT_1a)의 일부는 상기 제1 파워 배선(VDD)과 중첩할 수 있고, 상기 제3 콘택 플러그(CNT_2a)의 일부는 상기 제2 파워 배선(VSS)과 중첩할 수 있다. 상기 제1 콘택 플러그(CNT_1a)과 상기 제1 파워 배선(VDD) 사이의 하부 비아(V0)는 상기 제1 콘택 플러그(CNT_1a)과 상기 제1 파워 배선(VDD)를 전기적으로 연결할 수 있고, 상기 제3 콘택 플러그(CNT_2a)과 상기 제2 파워 배선(VSS) 사이의 하부 비아(V0)는 상기 제3 콘택 플러그(CNT_2a)과 상기 제2 파워 배선(VSS)를 전기적으로 연결할 수 있다.
일 예에서, 상기 제2 및 제4 콘택 플러그들(CNT_1b, CNT_2b)은 상기 제2 및 제4 콘택 플러그들(CNT_1b, CNT_2b)과 중첩하는 하부 비아들(V0)을 통하여 상기 라우팅 배선들(M1_R)과 전기적으로 연결될 수 있다.
일 예에서, 상기 게이트 콘택 플러그(CNT_G)는 상기 게이트 콘택 플러그(CNT_G)과 중첩하는 하부 비아(V0)를 통하여 상기 라우팅 배선(M1_R)과 전기적으로 연결될 수 있다.
일 예에서, 상기 상부 배선(M2)은 상기 제2 및 제4 콘택 플러그들(CNT_1b, CNT_2b)과 중첩하는 부분을 포함할 수 있다. 상기 상부 배선(M2)은 상기 제2 및 제4 콘택 플러그들(CNT_1b, CNT_2b)과 중첩하는 상기 라우팅 배선들(M1_R) 상의 상부 비아들(V1)을 통하여 상기 라우팅 배선들(M1_R)과 전기적으로 연결될 수 있다.
상기 제1 표준 셀(도 4a의 C1)에서, 상기 제1 활성 라인(도 4a의 ACT_1a) 및 상기 제2 활성 라인(도 4a의 ACT_2a)은 서로 동일한 상기 제2 수평 방향(Y)의 제1 폭을 가질 수 있다.
상기 제2 표준 셀(도 4b의 C2)에서, 상기 제1 활성 라인(도 4b의 ACT_1b) 및 상기 제2 활성 라인(도 4b의 ACT_2b)은 서로 동일한 상기 제2 수평 방향(Y)의 제2 폭을 가질 수 있다. 상기 제2 폭은 상기 제1 폭 보다 작을 수 있다.
상기 제3 표준 셀(도 4c의 C3)에서, 상기 제1 활성 라인(도 4c의 ACT_1c) 및 상기 제2 활성 라인(도 4c의 ACT_2c)은 서로 다른 상기 제2 수평 방향(Y)의 폭을 가질 수 있다. 예를 들어, 상기 제3 표준 셀(도 4c의 C3)에서, 상기 제1 활성 라인(도 4c의 ACT_1c)은 상기 제2 수평 방향(Y)의 상기 제1 폭을 가질 수 있고, 상기 제2 활성 라인(도 4c의 ACT_2c)은 상기 제2 수평 방향(Y)의 상기 제2 폭을 가질 수 있다.
다음으로, 5a 내지 도 5g를 참조하여 본 발명의 일 실시예에 따른 필러 셀들의 일 예를 설명하기로 한다. 도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 반도체 소자를 구성하는 필러 셀들을 나타낸 평면도들이다.
도 5a 내지 도 5g를 참조하면, 집적 회로에 포함되는 레이아웃의 단위로써의 필러 셀들이 제공될 수 있다. 예를 들어, 도 5a 내지 도 5g에 도시된 예시적인 예의 제1 내지 제28 필러 셀들(F1 ~ F28)은 한 쌍의 제1 및 제2 활성 라인들(ACT(ACT_1, ACT_2)), N 웰 영역(NWELL), 한 쌍의 제1 및 제2 라인 패턴들(GL(GL_D1, GL_D2)), 한 쌍의 제1 및 제2 파워 배선들(M1(VDD, VSS), 및 콘택 플러그들(CNT)을 포함할 수 있다. 상기 제1 활성 라인(ACT_1)은 상기 N 웰 영역(NWELL) 내에 배치될 수 있다.
각각의 제1 내지 제28 필러 셀들(F1 ~ F28)에서, 상기 콘택 플러그들(CNT)은 상기 제1 활성 라인(ACT_1)과 중첩하는 콘택 플러그 및 상기 제2 활성 라인(ACT_2))과 중첩하는 콘택 플러그를 포함할 수 있다. 상기 콘택 플러그들(CNT)은 서로 인접하는 한 쌍의 상기 제1 및 제2 라인 패턴들(GL_D1, GL_D2)의 가운데 부분에 배치될 수 있다.
상기 콘택 플러그들(CNT)은 상기 제1 및 제2 활성 라인들(ACT(ACT_1, ACT_2))과 중첩할 수 있으며, 상기 콘택 플러그들(CNT) 각각의 모양 및 크기는 도면에 도시된 모양 및 크기에 한정되지 않고 다양하게 변형될 수 있다.
다른 예에서, 각각의 제1 내지 제28 필러 셀들(F1 ~ F28) 내에서, 상기 콘택 플러그들(CNT)은 생략될 수 있다. 상기 제1 내지 제28 필러 셀들(F1 ~ F28) 뿐만 아니라, 추후 언급될 다른 필러 셀은 상기 콘택 플러그들(CNT)을 포함하거나, 또는 상기 콘택 플러그들(CNT)을 포함하지 않을 수 있다. 따라서, 이하에서, 필러 셀에 대하여 설명하면서 콘택 플러그에 대한 별도의 언급이 없더라도, 필러 셀은 콘택 플러그를 포함하는 경우와, 콘택 플러그를 포함하지 않는 경우를 모두 포함하는 것으로 이해될 수 있다.
각각의 제1 내지 제28 필러 셀들(F1 ~ F28)에서, 상기 한 쌍의 제1 및 제2 라인 패턴들(GL(GL_D1, GL_D2))은 더미 라인들(GL_D)일 수 있다.
상기 필러 셀들에서, 상기 표준 셀들과 비교 대상이 되는 패턴들은 활성 라인들(ACT)일 수 있다. 예를 들어, 도 4a 내지 도 4c의 상기 제1 내지 제3 표준 셀들(도 4a 내지 도 4c의 C1 ~ C3)의 활성 라인들(ACT)과 상기 제1 내지 제28 필러 셀들(F1 ~ F28)의 활성 라인들(ACT)은 서로 비교 대상이 되는 패턴들일 수 있다.
상기 제1 내지 제28 필러 셀들(F1 ~ F28)은 앞에서 상술한 표준 셀들의 패턴들과의 연속성 있는 패턴들을 갖기 위하여, 다양한 형태를 갖도록 형성될 수 있다. 예를 들어, 상기 제1 내지 제28 필러 셀들(F1 ~ F28)은 하나의 필러 셀 내에서 폭 변동 부분이 없는 활성 라인들(ACT)을 갖는 제1 내지 제4 필러 셀들(F1 ~ F4), 및 하나의 필러 셀 내에서 폭 변동 부분이 있는 활성 라인들(ACT)을 갖는 제5 내지 제28 필러 셀들(F5 ~ F28)을 포함할 수 있다.상기 제1 내지 제28 필러 셀들(F1 ~ F28)의 상기 제1 활성 라인들(ACT_1) 중에서, 상기 제2 수평 방향(Y)의 제1 폭을 갖는 제1 활성 라인의 부분은 "제1 더미 부분(W_A1a)"로 나타낼 수 있고, 상기 제1 폭 보다 작은 상기 제2 수평 방향(Y)의 제2 폭을 갖는 제1 활성 라인의 부분은 "제2 더미 부분(W_A1b)"로 나타낼 수 있다. 상기 제1 내지 제28 필러 셀들(F1 ~ F28)의 상기 제2 활성 라인들(ACT_2) 중에서, 상기 제1 폭을 갖는 제2 활성 라인의 부분은 "제3 더미 부분(W_A2a)"로 나타낼 수 있고, 상기 제2 폭을 갖는 제2 활성 라인의 부분은 "제4 더미 부분(W_A2b)"로 나타낼 수 있다.
도 5a를 참조하면, 상기 제1 내지 제4 필러 셀들(F1 ~ F4)에서, 상기 제1 필러 셀(F1)의 상기 제1 및 제2 활성 라인들(ACT_1, ACT_2)은 서로 동일한 상기 제2 수평 방향(Y)의 폭을 갖고, 상기 제2 필러 셀(F2)의 상기 제1 및 제2 활성 라인들(ACT_1, ACT_2)은 서로 동일한 상기 제2 수평 방향(Y)의 폭을 가지며, 상기 제1 필러 셀(F1)의 상기 제1 및 제2 활성 라인들(ACT_1, ACT_2) 보다 작은 상기 제2 수평 방향(Y)의 폭을 갖고, 상기 제3 필러 셀(F3)의 상기 제1 활성 라인(ACT_1)은 상기 제3 필러 셀(F3)의 상기 제2 활성 라인(ACT_2) 보다 작은 상기 제2 수평 방향(Y)의 폭을 갖고, 상기 제4 필러 셀(F4)의 상기 제1 활성 라인(ACT_1)은 상기 제4 필러 셀(F4)의 상기 제2 활성 라인(ACT_2) 보다 큰 상기 제2 수평 방향(Y)의 폭을 가질 수 있다.
도 5b 및 도 5c를 참조하면, 상기 제5 내지 제12 필러 셀들(F5 ~ F12)에서, 상기 제1 활성 라인(ACT_1)은 서로 다른 상기 제2 수평 방향(Y)의 폭을 갖는 상기 제1 더미 부분(W_A1a)" 및 상기 제2 더미 부분(W_A1b)을 모두 포함할 수 있고, 상기 제2 활성 라인(ACT_2)은 서로 다른 상기 제2 수평 방향(Y)의 폭을 갖는 상기 제3 더미 부분(W_A2a) 및 상기 제2 더미 부분(W_A1b)을 모두 포함할 수 있다. 따라서, 상기 제5 내지 제12 필러 셀들(F5 ~ F12)에서, 상기 제1 활성 라인(ACT_1)은 서로 다른 상기 제2 수평 방향(Y)의 폭을 갖는 상기 제1 더미 부분(W_A1a)" 및 상기 제2 더미 부분(W_A1b) 사이에서 제1 폭 변동 부분(VA1)을 가질 수 있고, 상기 제2 활성 라인(ACT_2)은 서로 다른 폭을 갖는 상기 제3 더미 부분(W_A2a) 및 상기 제2 더미 부분(W_A1b) 사이에서 제2 폭 변동 부분(VA2)을 가질 수 있다.
도 5b를 참조하면, 상기 제5 내지 제8 필러 셀들(F5 ~ F8)에서, 상기 제1 활성 라인(ACT_1)의 상기 제1 폭 변동 부분(VA1) 및 상기 제2 활성 라인(ACT_2)의 상기 제2 폭 변동 부분(VA2)은 상기 한 쌍의 제1 및 제2 라인 패턴들(GL(GL_D1, GL_D2)) 사이의 가운데 부분에 위치할 수 있다.
도 5c를 참조하면, 상기 제9 내지 제12 필러 셀들(F9 ~ F12)에서, 상기 제1 활성 라인(ACT_1)의 상기 제1 폭 변동 부분(VA1) 및 상기 제2 활성 라인(ACT_2)의 상기 제2 폭 변동 부분의 각각(VA2)은 상기 한 쌍의 제1 및 제2 라인 패턴들(GL(GL_D1, GL_D2)) 중 어느 하나의 라인 패턴에 가깝게 배치될 수 있다. 예를 들어, 상기 제9 필러 셀(F9)에서 상기 제1 및 제2 폭 변동 부분들(VA1, VA2)은 상기 제2 라인 패턴(GL_D2)에 가깝게 배치되고, 상기 제10 필러 셀(F10)에서 상기 제1 폭 변동 부분(VA1)은 상기 제2 라인 패턴(GL_D2)에 가깝게 배치되고, 상기 제2 폭 변동 부분(VA2)은 상기 제1 라인 패턴(GL_D1)에 가깝게 배치되고, 상기 제11 필러 셀(F11)에서 상기 제1 및 제2 폭 변동 부분들(VA1, VA2)은 상기 제1 라인 패턴(GL_D1)에 가깝게 배치되고, 상기 제12 필러 셀(F12)에서 상기 제1 폭 변동 부분(VA1)은 상기 제1 라인 패턴(GL_D1)에 가깝게 배치되고, 상기 제2 폭 변동 부분(VA2)은 상기 제2 라인 패턴(GL_D2)에 가깝게 배치될 수 있다.
도 5d 내지 도 5g를 참조하면, 상기 제13 내지 제28 필러 셀들(F13 ~ F28)에서, 상기 제1 및 제2 활성 라인들(ACT_1, ACT_2) 중 어느 하나는 일정한 상기 제2 수평 방향(Y)의 폭을 가질 수 있고, 다른 하나는 폭 변동 부분을 가질 수 있다.
도 5d 및 도 5e를 참조하면, 상기 제13 내지 제20 필러 셀들(F13 ~ F20)에서, 상기 제1 및 제2 활성 라인들(ACT_1, ACT_2) 중 어느 하나는 일정한 상기 제2 수평 방향(Y)의 폭을 가질 수 있고, 다른 하나는 상기 제1 및 제2 라인 패턴들(GL_D1, GL_D2) 사이의 가운데 부분에서 폭 변동 부분을 가질 수 있다.
도 5f 및 도 5g를 참조하면, 상기 제21 내지 제28 필러 셀들(F21 ~ F28)에서, 상기 제1 및 제2 활성 라인들(ACT_1, ACT_2) 중 어느 하나는 일정한 상기 제2 수평 방향(Y)의 폭을 가질 수 있고, 다른 하나는 상기 제1 및 제2 라인 패턴들(GL_D1, GL_D2) 중 어느 하나의 라인 패턴에 가까운 폭 변동 부분(VA1 또는 VA2)를 가질 수 있다.
다시, 도 5b 내지 도 5g를 참조하면, 상기 제5 내지 제28 필러 셀들(F5 ~ F28)에서, 상기 제1 및 제2 활성 라인들(ACT_1, ACT_2) 중 적어도 하나의 활성 라인은 서로 다른 상기 제2 수평 방향(Y)의 폭을 가질 수 있고, 서로 다른 상기 제2 수평 방향(Y)의 폭을 갖는 활성 라인 중에서 상대적으로 큰 폭을 갖는 더미 부분은 상대적으로 얇은 폭을 갖는 더미 부분 보다 상기 제1 및 제2 파워 배선들(M1(VDD, VSS) 사이의 가운데 부분을 향하는 방향으로 돌출되는 모양일 수 있다.
다른 변형 예에서, 상기 제5 내지 제28 필러 셀들(F5 ~ F28)에서, 상기 제1 및 제2 활성 라인들(ACT_1, ACT_2) 중 적어도 하나의 활성 라인은 서로 다른 상기 제2 수평 방향(Y)의 폭을 가질 수 있고, 서로 다른 상기 제2 수평 방향(Y)의 폭을 갖는 활성 라인 중에서 상대적으로 큰 폭을 갖는 더미 부분은 상대적으로 얇은 폭을 갖는 더미 부분 보다 상기 제1 및 제2 파워 배선들(M1(VDD, VSS) 사이의 가운데 부분으로부터 멀어지는 방향으로 돌출되는 모양으로 변형될 수 있다. 이와 같은 변형 예들은 상기 제5 내지 제28 필러 셀들(F5 ~ F28)로부터 쉽게 이해될 수 있다. 그렇지만, 이와 같은 변형 예들을 보다 이해하기 위하여, 상기 제5 내지 제28 필러 셀들(F5 ~ F28)의 변형 예들 중 일부를 도시한 도 5h 및 도 5i를 참조하여 설명하기로 한다.
도 5h 및 도 5i를 참조하면, 상술한 각각의 상기 제5 내지 제12 필러 셀들(F5 ~ F12)은 도 5h 및 도 5i에서와 같은 각각의 제29 내지 제36 필러 셀들(F29 ~ F36)로 변형될 수 있다. 예를 들어, 제29 필러 셀(F29)은 상기 제5 필러 셀(도 5b의 F5)에서 상대적으로 큰 폭을 갖는 더미 부분(도 5b의 W_A1a, W_A2a)을 상대적으로 얇은 폭을 갖는 더미 부분(도 5b의 W_A1b, W_A2b) 보다 상기 제1 및 제2 파워 배선들(M1(VDD, VSS)) 사이의 가운데 부분으로부터 멀어지는 방향으로 돌출되는 모양으로 변형시킴으로써 형성될 수 있다.
앞에서 도 5a 내지 도 5i를 참조하여 설명한 상기 제1 내지 제36 필러 셀들(F29 ~ F36)은 서로 인접하는 한 쌍의 제1 및 제2 라인 패턴들(GL(GL_D1, GL_D2))을 포함하고 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 본 발명의 기술적 사상은 상기 제1 내지 제36 필러 셀들(F29 ~ F36)을 서로 조합한 필러 셀들을 포함할 수 있다. 예를 들어, 상기 제1 내지 제36 필러 셀들(F29 ~ F36) 중에서 서로 동일한 필러 셀들을 조합하여 형성될 수 있는 제1 조합 필러 셀, 및 상기 제1 내지 제36 필러 셀들(F29 ~ F36) 중에서 서로 다른 필러 셀들을 조합하여 형성될 수 있는 제2 조합 필러 셀을 포함할 있다. 이와 같은 상기 제1 및 제2 조합 셀들의 예시적인 예에 대하여 도 5j를 참조하여 설명하기로 한다. 여기서, 도 5j는 조합 셀의 예시적인 예를 나타내는 것으로써, 도 5j에서 도시되지 않은 다양한 조합 셀들은 본 발명의 범주 내에 포함되는 것으로 볼 수 있다.
도 5j를 참조하면, 제37 필러 셀(F37)은 앞에서 설명한 서로 동일한 상기 제1 필러 셀(F1)을 상기 제1 수평 방향(X)으로 결합하여 형성할 수 있다. 제38 필러 셀(F38)은 상기 제9 필러 셀(F9)과 상기 제1 필러 셀(F1)을 상기 제1 수평 방향(X)으로 결합하여 형성할 수 있고, 제39 필러 셀(F39)은 상기 제33 필러 셀(F33)과 상기 제1 필러 셀(F1)을 상기 제1 수평 방향(X)으로 결합하여 형성할 수 있다.
일 에에서, 도 1에서 설명한 상기 기준 필러 셀들을 형성하는 단계(도 1의 S30)에서, 상기 기준 필러 셀은 상기 제1 및 제2 필러 셀들(F1, F2) 중 어느 하나로 선정될 수 있다. 예를 들어, 상기 제1 필러 셀(F1)을 기준 필러 셀로 형성할 수 있다.
다른 예에서, 상기 필러 셀 영역들(FC)의 상기 제1 수평 방향(X)의 폭의 크기가 상기 제1 필러 셀(F1)의 상기 제1 수평 방향(X)의 폭 보다 큰 경우에, 상기 제1 필러 셀(F1)을 복수개 조합한 조합 셀, 예를 들어, 상기 제1 필러 셀(F1)을 상기 제1 수평 방향(X)으로 두 개 조합한 제37 필러 셀(F37)을 기준 필러 셀로 형성할 수도 있다.
다음으로, 도 6 및 도 7을 참조하여 도 1에서 설명한 레이아웃 형성 단계(S20a)에 대하여 설명하기로 한다. 도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃 형성 방법을 나타낸 평면도들이다. 이하에서, 상술한 상기 제1 필러 셀(F1)을 기준 필러 셀로 이용하여 레이아웃 형성하는 방법을 설명하지만, 필러 셀 영역의 크기에 따라서, 기준 필러 셀로써, 상기 제37 필러 셀(F37)을 이용할 수도 있다.
도 6을 참조하면, 복수의 표준 셀들(C1a, C2a, C3a)을 형성할 수 있다. 상기 복수의 표준 셀들(C1a, C2a, C3a)이 배치된 영역은 표준 셀 영역들(SC)로 정의될 수 있다. 상기 복수의 표준 셀 영역들(SC)은 도 3a에서의 제1 내지 제3 표준 셀 영역(SC1 ~ SC3)일 수 있다. 상기 제1 표준 셀 영역(SC1)은 제1 표준 셀(C1a)이 배치된 영역일 수 있고, 상기 제2 표준 셀 영역(SC2)은 제2 표준 셀(C2a)이 배치된 영역일 수 있고, 상기 제3 표준 셀 영역(SC3)은 제3 표준 셀(C3a)이 배치된 영역일 수 있다.
일 예에서, 상기 제1 및 제2 표준 셀들(C1a, C2a)은 인버터 표준 셀들일 수 있고, 상기 제3 표준 셀(C3a)은 낸드 표준 셀일 수 있다.
상기 제1 내지 제3 표준 셀들(C1a, C2a, C3a)이 형성되지 않은 영역에 기준 필러 셀들(F1)을 형성할 수 있다. 상기 기준 필러 셀들(F1)이 형성되는 영역은 필러 셀 영역들(FC)로 정의될 수 있다. 상기 필러 셀 영역들(FC)은 하나의 필러 셀이 배치되는 제1 필러 셀 영역(FC1), 복수의 필러 셀들이 배치되는 제2 필러 셀 영역(FC2) 및 하나의 필러 셀이 배치되는 제3 필러 셀 영역(FC3)을 포함할 수 있다. 상기 제2 필러 셀 영역(FC2)은 하나의 필러 셀이 배치되는 FC2_1 필러 셀 영역 및 하나의 필러 셀이 배치되는 FC2_2 필러 셀 영역을 포함할 수 있다.
상기 제1 내지 제3 표준 셀들(C1a, C2a, C3a) 사이의 간격 또는 이격 거리에 따라, 서로 인접하는 표준 셀들 사이에 하나의 기준 필러 셀(F1) 또는 복수의 기준 필러 셀들(F1)이 배치될 수 있다. 여기서, 복수의 기준 필러 셀들(F1)은 상기 제37 필러 셀(F37)로 대체될 수도 있다.
도 6의 레이아웃에서, 상기 제1 내지 제3 표준 셀들(C1a, C2a, C3a)은 라우팅이 완료된 표준 셀들일 수 있다. 예를 들어, 상기 제1 내지 제3 표준 셀들(C1a, C2a, C3a)은 도 4a 내지 도 4c에서 상술한 것과 같은 상기 복수의 콘택 플러그들(CNT), 상기 복수의 하부 배선들(M1), 상기 복수의 하부 비아들(V0), 상기 복수의 상부 비아들(V1) 및 상기 상부 배선(M2)까지 형성된 표준 셀들일 수 있다. 또한, 상기 제1 내지 제3 표준 셀들(C1a, C2a, C3a) 및 상기 기준 필러 셀들(F1)이 배치된 레이아웃은 앞에서 상술한 상기 라인 패턴들(GL)을 포함할 수 있다. 상기 라인 패턴들(GL)은 게이트 라인들(GL_G) 및 더미 라인들(GL_D)을 포함할 수 있다. 상기 게이트 라인들(GL_G)은 각각의 상기 표준 셀들에 포함될 수 있고, 상기 더미 라인들(GL_D)은 각각의 상기 기준 필러 셀들(F1)에 포함될 수 있다. 또한, 상기 더미 라인들(GL_D)은 각각의 상기 제1 내지 제3 표준 셀들(C1a, C2a, C3a)의 양 옆에 위치할 수 있다.
도 7을 참조하면, 도 1에서 설명한 패턴 분석을 하는 단계(도 1의 35) 및 기준 필러 셀들 중 인접하는 표준 셀의 패턴과 연속성 없는 패턴을 갖는 부적합 필러 셀들을 선정하는 단계(S40)를 진행할 수 있다. 예를 들어, 상기 패턴 분석을 하는 단계(도 1의 35)는 상기 제1 내지 제3 표준 셀들(C1a, C2a, C3a)의 상기 활성 라인들(ACT_1, ACT_2)의 상기 제2 수평 방향(Y)의 폭에 대한 정보를 획득하는 것을 포함할 수 있다.
상기 기준 필러 셀들 중 인접하는 표준 셀의 패턴과 연속성 없는 패턴을 갖는 부적합 필러 셀들을 선정하는 단계(S40)는 상기 제1 내지 제3 표준 셀들(C1a, C2a, C3a)의 상기 활성 라인들(ACT_1, ACT_2)의 상기 제2 수평 방향(Y)의 폭과 상기 기준 필러 셀(도 6의 F1)의 상기 활성 라인들(ACT_1, ACT_2)의 상기 제2 수평 방향(Y)의 폭을 비교하여, 상기 제1 내지 제3 표준 셀들(C1a, C2a, C3a)의 상기 활성 라인들(ACT_1, ACT_2)의 폭과 상기 기준 필러 셀(도 6의 F1)의 상기 활성 라인들(ACT_1, ACT_2)의 폭이 동일한 경우에, 연속성 있는 패턴을 갖는 것으로 인식하여 상기 기준 필러 셀(F1)을 적합 필러 셀로 선정하고, 상기 제1 내지 제3 표준 셀들(C1a, C2a, C3a)의 상기 활성 라인들(ACT_1, ACT_2)의 상기 제2 수평 방향(Y)의 폭과 상기 기준 필러 셀(도 6의 F1)의 상기 활성 라인들(ACT_1, ACT_2)의 상기 제2 수평 방향(Y)의 폭이 서로 다른 경우에, 상기 기준 필러 셀(도 6의 F1)을 부적합 필러 셀로 선정하는 것을 포함할 수 있다.
상기 부적합 필러 셀들을 인접하는 표준 셀들의 패턴들과 연속성 있는 패턴들을 갖는 새로운 필러 셀들로 대체하는 단계(도 1의 S45)는 상기 부적합 필러 셀들을 도 5a 내지 도 5i의 상기 제2 내지 제36 필러 셀들(F5 ~ F36) 중 적절한 필러 셀로 대체하는 것을 포함할 수 있다. 예를 들어, FC1 필러 셀 영역에서, 기준 필러 셀(도 6의 F1)은 제8 필러 셀(F8)로 대체될 수 있고, FC2_1 필러 셀 영역에서, 기준 필러 셀(도 6의 F1)은 상기 제9 필러 셀(F9)로 대체될 수 있고, FC2_2 필러 셀 영역에서, 기준 필러 셀(도 6의 F1)은 적합 필러 셀로 선정되어 잔존할 수 있고, FC3 필러 셀 영역에서, 기준 필러 셀(도 6의 F1)은 제8 필러 셀(F8)로 대체될 수 있다.
다른 예에서, FC2_1 필러 셀 영역에서, 기준 필러 셀(도 6의 F1)을 상기 제9 필러 셀(도 7의 F9)로 대체하고, 기준 필러 셀(도 6의 F1)은 적합 필러 셀로 선정하여 잔존시키는 대신에, FC2_1 필러 셀 및 FC2_2 필러 셀을 포함하는 FC2 필러 셀을 도 5j에서와 같은 조합 필러 셀(도 5j의 F38)로 대체할 수도 있다.
다른 실시 예에서, 도 2에서 설명한 것과 같은 방법으로 레이아웃을 형성할 수 있다. 예를 들어, 기준 필러 셀들(F1)을 형성하는 단계(도 1의 S30)를 생략하고, 복수의 표준 셀들을 형성하는 단계(도 2의 S25)를 진행한 후에, 상기 제1 내지 제3 표준 셀들(C1a, C2a, C3a)의 상기 활성 라인들(ACT_1, ACT_2)의 폭에 대한 정보를 획득하는 패턴 분석 단계(도 2의 S36)를 진행하고, 상기 제1 내지 제3 표준 셀들(C1a, C2a, C3a)이 형성되지 않은 영역에 상기 제1 내지 제3 표준 셀들(C1a, C2a, C3a)의 상기 활성 라인들(ACT)과 연속성 있는 활성 라인들을 갖는 필러 셀들을 형성하는 단계(도 2의 S50)를 진행할 수 있다. 이와 같은 필러 셀들은 도 5a 내지 도 5j의 상기 제1 내지 제39 필러 셀들(F1 ~ F39)을 이용하여 형성할 수 있다.
다음으로, 도 7에서와 같은 레이아웃을 이용하여 형성된 반도체 소자에 대하여 설명하기로 한다. 도 8a 내지 8c은 도 7의 레이아웃을 이용하여 형성된 반도체 소자를 나타낸 평면도들이고, 도 9는 도 8a의 일부분을 확대한 부분 확대도고, 도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이다. 도 10a 내지 도 10c에서, 도 10a는 도 8a의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 10b는 도 8a의 II-II'선 및 III-III'선을 따라 취해진 영역들을 나타낸 단면도이고, 도 10c는 도 8a의 IV-IV'선을 따라 취해진 영역을 나타낸 단면도이다.
도 8a 내지 도 8c에서, 도 8b는 도 8a의 일부 구성요소를 나타낸 평면도이고, 도 8c는 도 8b의 구성요소에 도 8a의 일부 구성요소를 추가한 평면도이다. 그리고, 도 8a 내지 도 8c는 도 7의 레이아웃에 따라 형성된 평면도들이다. 따라서, 도 7의 레이아웃의 구성요소들은 도 8a 내지 도 8c의 평면도에 반영될 수 있다. 이하에서, 실시예에 따른 반도체 소자를 설명함에 있어서, 도 7의 레이아웃의 구성요소들 중에서, 반도체 소자 형성 공정을 진행하면서 변형된 구성요소 및 도 7의 레이아웃에 반영되지 않은 구성요소를 중심으로 설명하기로 한다. 따라서, 도 7의 레이아웃의 구성요소들 중에서, 반도체 소자 형성 공정을 진행하면서 평면 모양이 변형되지 않은 구성요소들은 별도의 설명 없이 직접적으로 인용하거나, 또는 설명을 생략하기로 한다.
도 8a 내지 도 8c를 참조하면, 도 7의 레이아웃에서의 상기 제1 내지 제3 표준 셀들(C1a, C2a, C3a) 및 상기 필러 셀들(F8, F9, F1)은 상기 반도체 소자 형성 단계(도 1 및 도 2의 S80)에 의해 반도체 소자에 반영되어 형성될 수 있다. 예를 들어, 도 7의 레이아웃에서의 필러 셀들(F8, F9, F1)이 반도체 소자 형성 단계(도 1 및 도 2의 S80)에 의해 더미 셀들(F8d, F9d, F1d)로 형성될 수 있다. 도 7의 레이아웃과 실질적으로 동일한 복수의 콘택 플러그들(CNT), 복수의 하부 배선들(M1), 복수의 하부 비아들(V0), 복수의 상부 비아들(V1) 및 상부 배선(M2)이 배치될 수 있다. 도 7의 레이아웃의 활성 라인들(ACT)이 반영된 활성 라인들(ACT')이 배치될 수 있고, 도 7의 라인 패턴들(GL)의 반영된 라인 패턴들(SP, GATE)이 배치될 수 있다. 상기 라인 패턴들(SP, GATE)은 도 7 레이아웃의 상기 더미 라인들(GL_D)에 대응하는 더미 라인들(SP) 및 도 7 레이아웃의 상기 게이트 라인들(GL_G)에 대응하는 게이트 라인들(GATE)을 포함할 수 있다.
일 예에서, 상기 더미 라인들(SP)은 상기 표준 셀들과 인접하는 제1 더미 라인들(SP1) 및 서로 인접하는 상기 제1 더미 라인들(SP1) 사이에 위치하는 제2 더미 라인(SP2)을 포함할 수 있다.
상기 필러 셀 영역들(FC) 내에서, 상기 활성 라인들(ACT') 상에 더미 소스/드레인 영역들(SD_d)이 배치될 수 있다. 상기 표준 셀 영역들(SC) 내에서, 상기 활성 라인들(ACT') 상에 회로 소스/드레인 영역들(SD_a)이 배치될 수 있다. 상기 회로 소스/드레인 영역들(SD_a)은 대칭 구조일 수 있다.
상기 더미 소스/드레인 영역들(SD_d) 중에서, 일부는 비대칭 구조일 수 있다. 예를 들어, 도 7에서 설명한 FC1 필러 셀 영역 및 FC3 필러 셀 영역에 형성되는 제8 필러 셀(도 7의 F8)에 대응하여 형성된 더미 셀(F8d) 및 도 7에서 설명한 FC2_1 필러 셀 영역에 형성되는 제9 필러 셀(도 7의 F9)에 대응하여 형성된 더미 셀(F9d)은 비대칭 구조일 수 있다. 예를 들어, 상기 더미 셀들(F8d, F9d)의 상기 제2 수평 방향(Y)의 측면들은 비대칭 구조일 수 있다.
반도체 소자에서, 도 7 레이아웃의 상기 복수의 표준 셀 영역들(SC)은 회로 영역들로 지칭될 수 있고, 상기 필러 셀 영역들(FC)은 더미 영역들로 지칭될 수 있다. 상기 회로 영역들(SC)은 상기 제1 수평 방향(X)으로 배열되는 제1 회로 영역(SC2) 및 제2 회로 영역(SC3)을 포함할 수 있고, 상기 더미 영역들(FC)은 상기 제1 회로 영역(SC2) 및 상기 제2 회로 영역(SC3) 사이의 제1 더미 영역(FC3)을 포함할 수 있다.
상기 활성 라인들(ACT') 은 상기 제1 수평 방향(X)으로 연장되어 제1 회로 영역(SC2), 및 더미 영역(FC3) 및 제2 회로 영역(SC3)을 가로지르는 제1 활성 라인(ACT_1') 및 제2 활성 라인(ACT_2')을 포함할 수 있다. 상기 제1 활성 라인(ACT_1') 및 상기 제2 활성 라인(ACT_2')은 서로 마주볼 수 있다. 상기 제1 활성 라인(ACT_1')은 N 웰 영역(NWELL) 내에 배치될 수 있다. 상기 N 웰 영역(NWELL) 내에 형성되는 상기 제1 활성 라인(ACT_1')은 N형의 도전형을 가질 수 있고, 상기 N 웰 영역(NWELL) 내에 형성되지 않는 상기 제2 활성 라인(ACT_2')은 P형의 도전형을 가질 수 있다.
상기 제1 활성 라인(ACT_1')은 상기 제1 회로 영역(SC2) 내의 제1 회로 활성 부분(도 8b의 AT1) 및 상기 더미 영역(FC3) 내의 제1 더미 활성 부분(도 8b의 AD1), 및 상기 제2 회로 영역(SC3) 내의 제2 회로 활성 부분(도 8b의 AT2)을 포함할 수 있다. 상기 제2 활성 라인(ACT_2')은 상기 제1 회로 영역(SC2) 내의 제3 회로 활성 부분(도 8b의 AT3) 및 상기 더미 영역(FC3) 내의 제2 더미 활성 부분(도 8b의 AD2), 및 상기 제2 회로 영역(SC3) 내의 제4 회로 활성 부분(도 8b의 AT4)을 포함할 수 있다. 상기 제1 더미 활성 부분(도 8b의 AD1) 및 상기 제2 더미 활성 부분(도 8b의 AD2)은 서로 인접하는 한 쌍의 더미 라인들(SP1) 사이에 배치될 수 있다.
상기 제1 회로 활성 부분(AT1)은 상기 제2 수평 방향(Y)의 제1 폭을 갖고, 상기 제2 회로 활성 부분(AT2)은 상기 제1 폭 보다 작은 상기 제2 수평 방향(Y)의 제2 폭을 갖고, 상기 제1 더미 활성 부분(도 8b의 AD1)은 상기 제1 폭과 동일한 폭을 갖는 제1 폭 부분, 상기 제2 폭과 동일한 폭을 갖는 제2 폭 부분, 및 상기 제1 폭 부분과 상기 제2 폭 부분 사이의 제1 폭 변동 부분을 포함할 수 있다. 상기 제1 폭 변동 부분은 상기 한 쌍의 더미 라인들(SP1) 사이에 배치될 수 있다. 이와 같은 제1 폭 변동 부분에 대하여 도 9를 참조하여 설명하기로 한다.
도 9를 참조하여, 상기 더미 셀들(F8d, F9d)에 대하여 설명하기로 한다. 설명의 편의를 위하여, 상기 더미 셀들(F8d, F9d) 중 FC1 필러 셀 영역 및 FC3 필러 셀 영역에 형성되는 더미 셀(F8d)은 제1 더미 셀로 지칭하고, FC2_1 필러 셀 영역에 형성되는 더미 셀(F9d)은 제2 더미 셀로 지칭하기로 한다.
도 9를 참조하면, 상기 활성 라인들(ACT')에서, 상기 제1 더미 셀(F8d) 내에 형성되는 제1 활성 영역(ACT_1')은 제1 더미 활성 영역(ACT_1d1')으로 정의할 수 있고, 상기 제1 더미 셀(F8d) 내에 형성되는 제2 활성 영역(ACT_2')은 제2 더미 활성 영역(ACT_2d1')으로 정의할 수 있다.
실시 예에서, 상기 제1 더미 활성 영역(ACT_1d1')은 도 8b의 제1 더미 활성 부분(AD1)으로 대체되어 설명될 수 있고, 상기 제2 더미 활성 영역(ACT_2d1')은 도 8b의 제2 더미 활성 부분(AD2)으로 대체되어 설명될 수도 있다.
상기 제1 더미 셀(F8d) 내에서, 상기 제1 더미 활성 영역(ACT_1d1')은 상기 제2 수평 방향(Y)의 제1 폭을 갖는 제1 폭 부분(A1a), 상기 제1 폭 보다 큰 상기 제2 수평 방향(Y)의 제2 폭을 갖는 제2 폭 부분(A2a), 및 상기 제1 폭 부분(A1a)과 상기 제2 폭 부분(A2a) 사이의 제1 폭 변동 부분(A3a)을 포함할 수 있고, 상기 제2 더미 활성 영역(ACT_2d1')은 상기 제1 폭을 갖는 제3 폭 부분(A1b), 상기 제2 폭을 갖는 제4 폭 부분(A2b), 및 상기 제3 폭 부분(A1b)과 상기 제4 폭 부분(A2b) 사이의 제2 폭 변동 부분(A3b)을 포함할 수 있다.
상기 제1 더미 셀(F8d) 내에서, 상기 제1 폭 부분(A1a) 및 상기 제2 폭 부분(A2a)의 상기 제1 수평 방향(X)의 길이는 실질적으로 동일할 수 있다. 따라서, 상기 제1 폭 변동 부분(A3a)은 서로 인접하는 라인 패턴들(SP) 사이의 가운데 부분에 배치될 수 있다. 상기 제1 더미 셀(F8d) 내에서, 상기 제3 폭 부분(A1b) 및 상기 제4 폭 부분(A2b)의 상기 제1 수평 방향(X)의 길이는 실질적으로 동일할 수 있다. 따라서, 상기 제2 폭 변동 부분(A3b)은 서로 인접하는 라인 패턴들(SP) 사이의 가운데 부분에 배치될 수 있다.
상기 활성 라인들(ACT')에서, 상기 제2 더미 셀(F9d) 내에 형성되는 제1 활성 영역(ACT_1')은 제3 더미 활성 영역(ACT_1d2')으로 정의할 수 있고, 상기 제2 더미 셀(F9d) 내에 형성되는 제2 활성 영역(ACT_2')은 제4 더미 활성 영역(ACT_2d2')으로 정의할 수 있다.
상기 제2 더미 셀(F9d) 내에서, 제3 더미 활성 영역(ACT_1d2')은 상기 제2 폭을 갖는 제5 폭 부분(A1a'), 상기 제1 폭을 갖는 제6 폭 부분(A2a'), 및 상기 제5 폭 부분(A1a')과 상기 제4 폭 부분(A2a') 사이의 제3 폭 변동 부분(A3a')을 포함할 수 있고, 상기 제4 더미 활성 영역들(ACT_2d2')은 상기 제2 폭을 갖는 제7 폭 부분(A1b'), 상기 제1 폭을 갖는 제8 폭 부분(A2b'), 및 상기 제7 폭 부분(A1b')과 상기 제8 폭 부분(A2b') 사이의 제4 폭 변동 부분(A3b')을 포함할 수 있다.
상기 제2 더미 셀(F9d) 내에서, 상기 제5 폭 부분(A1a')의 상기 제1 수평 방향(X)의 길이는 상기 제6 폭 부분(A2a')의 상기 제1 수평 방향(X)의 길이 보다 클 수 있다. 따라서, 상기 제2 더미 셀(F9d) 내에서, 상기 제3 폭 변동 부분(A3a')은 서로 인접하는 라인 패턴들(SP) 중 어느 하나의 라인 패턴과 가까울 수 있다. 상기 제2 더미 셀(F9d) 내에서, 상기 제7 폭 부분(A1b')의 상기 제1 수평 방향(X)의 길이는 상기 제8 폭 부분(A2b')의 상기 제1 수평 방향(X)의 길이 보다 클 수 있다. 따라서, 상기 제2 더미 셀(F9d) 내에서, 상기 제4 폭 변동 부분(A3b')은 서로 인접하는 라인 패턴들(SP) 중 어느 하나의 라인 패턴과 가까울 수 있다.
상기 제1 더미 활성 영역(ACT_1d1')은 서로 대향하는 제1 더미 활성 측면(S1) 및 제2 더미 활성 측면(S2)을 갖고, 상기 제2 더미 활성 영역(ACT_2d1')은 서로 대향하는 제3 더미 활성 측면(S3) 및 제4 더미 활성 측면(S4)을 갖고, 상기 제2 더미 활성 측면(S2) 및 상기 제3 더미 활성 측면(S3)은 서로 마주볼 수 있다.
평면으로 보았을 때, 상기 제1 더미 활성 영역(ACT_1d1')의 상기 제1 더미 활성 측면(S1) 및 상기 제2 더미 활성 영역(ACT_2d1')의 상기 제4 더미 활성 측면(S4)은 실질적으로 곧은 직선 모양일 수 있다.
평면으로 보았을 때, 상기 제1 더미 활성 영역(ACT_1d1')의 상기 제2 더미 활성 측면(S2)은 휘어진 부분(bending portion)을 가질 수 있다. 상기 제2 더미 활성 영역(ACT_2d1')의 상기 제3 더미 활성 측면(S3)은 휘어진 부분(bending portion)을 가질 수 있다.
상기 더미 소스/드레인 영역들(SD_d)은 상기 제1 더미 활성 영역(ACT_1d1') 상의 제1 더미 소스/드레인 영역(SD_d1) 및 상기 제2 더미 활성 영역(ACT_2d1')상의 제2 더미 소스/드레인 영역(SD_d2)을 포함할 수 있다. 평면으로 보았을 때, 상기 제1 및 제2 더미 소스/드레인 영역들(SD_d1, SD_d2)은 비대칭 구조일 수 있다.
실시예들에서, 도 8a 내지 도 8c 및 도 9를 참조하여 상술한 더미 셀, 예를 들어, 상기 제1 및 제2 더미 셀들(F8d, F9d)은 집적 회로 종류에 따른 회로 영역들 및 더미 영역들의 크기, 모양 또는 배치 등에 따라서 다양한 형태의 더미 셀들로 대체될 수 있다. 예를 들어, 상기 제1 및 제2 더미 셀들(F8d, F9d)은 도 5a 내지 도 5j를 참조하여 상술한 제1 내지 제39 필러 셀들(F1 ~ F39)을 이용하여 형성된 더미 셀들로 대체될 수도 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 소자는 제1 내지 제39 필러 셀들(F1 ~ F39)을 이용하여 형성된 더미 셀들을 포함할 수 있다.
다음으로, 도 10a 내지 도 10c를 참조하여 실시예에 따른 반도체 소자의 단면 구조를 설명하기로 한다. 도 10a는 도 8a의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 10b는 도 8a의 II-II'선 및 III-III'선을 따라 취해진 영역을 나타낸 단면도이고, 도 10c는 도 8a의 IV-IV'선을 따라 취해진 영역을 나타낸 단면도이다.
도 8a 내지 도 8c와 함께, 도 10a 내지 도 10c를 참조하면, 상기 활성 라인들(ACT')은 상기 반도체 기판(5) 상에 배치될 수 있다. 상기 활성 라인들(ACT')은 상기 N 웰 영역(NWELL)에 형성되는 상기 제1 활성 라인(ACT_1') 및 상기 N 웰 영역(NWELL)에 형성되지 않고 상기 제1 활성 라인(ACT_1')과 마주보는 제2 활성 라인(ACT_2')을 포함할 수 있다.
상기 반도체 기판(5) 상에 상기 활성 라인들(ACT')을 한정하는 소자분리 막(10)이 배치될 수 있다. 상기 소자분리 막(10)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 활성 라인들(ACT') 중에서, 상기 회로 영역들(SC)에 형성되는 활성 라인들(ACT')은 회로 활성 영역들(ACT_a)로 정의될 수 있고, 필러 셀 영역(FC)에 형성되는 활성 라인들(ACT')은 더미 활성 영역들(ACT_d)로 정의될 수 있다.
상기 회로 활성 영역들(ACT_a) 상에 상기 회로 소스/드레인 영역들(SD_a)이 배치될 수 있고, 상기 더미 활성 영역들(ACT_d) 상에 상기 더미 소스/드레인 영역들(SD_d)이 배치될 수 있다.
상기 더미 소스/드레인 영역들(SD_d)은 도 9에서 설명한 것과 같은 상기 제1 더미 소스/드레인 영역(SD_d1) 및 상기 제2 더미 소스/드레인 영역(SD_d2)을 포함할 수 있다. 상기 회로 활성 영역들(ACT_a)은 제1 회로 활성 영역(ACT_a1) 및 제2 회로 활성 영역(ACT_a2)을 포함할 수 있다. 상기 제1 회로 활성 영역(ACT_a1)은 상기 제1 활성 라인(ACT_1')에 형성될 수 있고, 상기 제2 회로 활성 영역(ACT_a2)은 상기 제2 활성 라인(ACT_2')에 형성될 수 있다.
상기 회로 소스/드레인 영역들(SD_a)은 상기 제1 회로 활성 영역(ACT_a1)의 제1 회로 소스/드레인 영역(SD_a1) 및 상기 제2 회로 활성 영역(ACT_a2) 상의 제2 회로 소스/드레인 영역( SD_a2)을 포함할 수 있다.
상기 복수의 라인 패턴들(SP, GATE) 중에서, 상기 게이트 라인들(GATE)은 게이트(27) 및 상기 게이트(27) 상의 절연성 캐핑 층(30)을 포함할 수 있다. 상기 게이트(27)는 게이트 유전체(20), 상기 게이트 유전체(20) 상의 게이트 전극(25)을 포함할 수 있다.
상기 회로 활성 영역들(ACT_a) 상에 상기 반도체 기판(5)의 상부면과 수직한 수직 방향으로 적층되고 서로 이격되는 복수의 반도체 층들(15)이 배치될 수 있다. 상기 복수의 반도체 층들(15)은 상기 제1 회로 활성 영역(ACT_a1) 상의 복수의 제1 반도체 층들(15a) 및 상기 제2 회로 활성 영역(ACT_a2) 상의 복수의 제2 반도체 층들(15b)을 포함할 수 있다. 상기 게이트들(27)은 상기 복수의 반도체 층들(15)과 중첩하며, 상기 복수의 반도체 층들(15)의 상부면 및 하부면들을 덮을 수 있다.
상기 복수의 반도체 층들(15)은 서로 인접하는 회로 소스/드레인 영역들(SD_a) 사이에 배치될 수 있다. 상기 복수의 반도체 층들(15)은 서로 인접하는 회로 소스/드레인 영역들(SD_a)과 전기적으로 연결될 수 있다.
일 예에서, 상기 회로 소스/드레인 영역들(SD_a)과 상기 게이트(27) 사이에 절연성 내측 스페이서들(40)이 배치될 수 있다.
일 에에서, 상기 복수의 반도체 층들(15) 상에서 상기 게이트(27) 및 상기 절연성 캐핑 층(30)의 측면을 덮는 절연성의 게이트 스페이서들(35)이 배치될 수 있다.
상기 복수의 라인 패턴들(SP, GATE) 중에서, 상기 제1 더미 라인들(SP1)은 상기 활성 라인들(ACT') 상부에서 상기 활성 라인들(ACT') 내부로 연장될 수 있다. 상기 제1 더미 라인들(SP1)은 서로 인접하는 상기 회로 소스/드레인 영역(SD_a)과 상기 더미 회로 소스/드레인 영역(SD_d)을 전기적으로 분리할 수 있다.
상기 복수의 라인 패턴들(SP, GATE) 중에서, 상기 제2 더미 라인들(SP2)은 상기 게이트 라인들(GATE)과 실질적으로 동일한 구조일 수 있다.
다른 예에서, 상기 제2 더미 라인들(SP2)은 상기 제1 더미 라인들(SP1)과 동일한 구조로 대체될 수 있다.
상기 소자분리 막(10) 상에 상기 더미 및 회로 소스/드레인 영역들(SD_d, SD_a)을 덮는 층간 절연 층(60)이 배치될 수 있다. 상기 층간 절연 층(60)은 상기 더미 소스/드레인 영역들(SD_d)의 상부면 전체를 덮을 수 있다.
상기 콘택 플러그들(CNT)이 배치될 수 있다. 상기 콘택 플러그들(CNT)은 상기 회로 소스/드레인 영역들(SD_a) 상에서 상기 회로 소스/드레인 영역들(SD_a)과 접촉하면서 전기적으로 연결될 수 있는 회로 소스/드레인 콘택 플러그들(CNT_c1, CNT_c2), 및 상기 게이트 전극(25) 상에서 상기 게이트 전극(25)과 접촉하며 전기적으로 연결될 수 있는 게이트 콘택 플러그(CNT_G)를 포함할 수 있다.
일 예에서, 상기 회로 소스/드레인 콘택 플러그들(CNT_c1, CNT_c2)은 서로 다른 상기 제2 수평 방향(Y)의 길이를 갖는 제1 소스/드레인 콘택 플러그(CNT_c1) 및 제2 소스/드레인 콘택 플러그(CNT_c2)를 포함할 수 있다.
상기 회로 소스/드레인 콘택 플러그들(CNT_c1, CNT_c2) 중에서, 상대적으로 상기 제2 수평 방향(Y)의 길이가 긴 플러그는 제1 소스/드레인 콘택 플러그(CNT_c1)로 정의할 수 있고, 상대적으로 상기 제2 수평 방향(Y)의 길이가 짧은 플러그는 제2 소스/드레인 콘택 플러그(CNT_c2)로 정의할 수 있다. 따라서, 상기 제1 소스/드레인 콘택 플러그(CNT_c1)의 상기 제2 수평 방향(Y)의 길이는 상기 제2 소스/드레인 콘택 플러그(CNT_c2)의 상기 제2 수평 방향(Y)의 길이 보다 클 수 있다.
다른 예에서, 상기 콘택 플러그들(CNT)은 상기 더미 소스/드레인 영역들(SD_d) 상에서 상기 더미 소스/드레인 영역들(SD_d)과 접촉할 수 있는 더미 콘택 플러그들(CNT_d)을 더 포함할 수 있다.
다른 예에서, 상기 더미 콘택 플러그들(CNT_d)은 생략될 수 있다. 상기 더미 콘택 플러그들(CNT_d)이 생략되는 경우에, 상기 더미 소스/드레인 영역들(SD)의 전체 상부면은 상기 층간 절연 층(60)과 접촉할 수 있다.
상기 층간 절연 층(60) 상에 제1 상부 층간 절연 층(70) 및 제2 상부 층간 절연 층(80)이 배치될 수 있다.
상기 콘택 플러그들(CNT) 상에서, 상기 콘택 플러그들(CNT)과 접촉하며 전기적으로 연결되는 상기 하부 비아들(V0)이 배치될 수 있다. 상기 하부 비아들(V0) 상에서, 상기 하부 비아들(V0)과 전기적으로 연결되는 상기 하부 배선들(M1)이 배치될 수 있다. 상기 하부 배선들(M1) 상에서, 상기 하부 배선들(M1)과 전기적으로 연결되는 상부 비아들(V1)이 배치될 수 있다. 상기 상부 비아들(V1) 상에서, 상기 상부 비아들(V1)과 전기적으로 연결되는 상기 상부 배선들(M2)이 배치될 수 있다.
일 예에서, 상기 하부 비아들(V0) 및 상기 하부 배선들(M1)은 상기 제1 상부 층간 절연 층(70) 내에서 다마신 구조로 형성될 수 있다.
일 예에서, 상기 상부 비아들(V1) 및 상기 상부 배선들(M2)은 상기 제2 상부 층간 절연 층(80) 내에서 다마신 구조로 형성될 수 있다.
다음으로, 도 11, 도 12 및 도 13을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예에 대하여 설명하기로 한다. 도 11은 도 8c의 평면도에서 베이스 라인들(RX')을 더 포함하는 평면도이고, 도 12는 도 9의 부분 확대 평면도에서 베이스 라인들(RX')을 더 포함하는 부분 확대 평면도이고, 도 13은 도 10b의 II-II'선 및 III-III'선을 따라 취해진 단면도에서, 상기 베이스 라인들(RX')을 더 포함하는 단면도이다. 따라서, 도 11 내지 도 13을 참조하여 도 8c, 도 9 및 도 13에서 추가된 상기 베이스 라인들(RX')을 중심으로 설명하기로 한다.
변형 예에서, 도 11 내지 도 13을 참조하면, 상기 베이스 라인들(RX')은 상기 반도체 기판(5) 상에 배치될 수 있다. 상기 활성 라인들(ACT')은 상기 베이스 라인들(RX') 상에 배치될 수 있다. 상기 활성 라인들(ACT') 각각의 폭은 상기 베이스 라인들(RX') 각각의 폭 보다 작은 폭을 가질 수 있다. 일 예에서, 상기 베이스 라인들(RX')은 상기 활성 라인들(ACT')과 실질적으로 동일한 평면 모양이면서, 상기 활성 라인들(ACT') 보다 큰 폭을 가질 수 있다.
상기 소자분리 막(10)은 상기 베이스 라인들(RX')의 측면들을 덮도록 연장될 수 있다.
도 5a 내지 도 5j를 참조하여 상술한 상기 필러 셀들(F1 ~ F39)은 제1 폭의 활성 라인 및 상기 제1 폭과 다른 제2 폭의 활성 라인을 이용하여 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 서로 다른 3가지의 폭 또는 그 이상의 서로 다른 폭을 갖는 활성 라인들을 이용하여 필러 셀들을 형성될 수 있다. 이와 같이, 서로 다른 폭들을 갖는 활성 라인들을 포함하는 필러 셀들의 예시적인 예를 도 14a를 참조하여 설명하기로 한다.
우선, 도 14a를 참조하면, F1' 필러 셀은 제1 폭(W1)의 활성 라인(ACT)을 포함할 수 있고, F2' 필러 셀은 상기 제1 폭(W1) 보다 큰 제2 폭(W2)의 활성 라인(ACT)을 포함할 수 있고, F3'필러 셀은 상기 제2 폭(W2) 보다 큰 제3 폭(W3)의 활성 라인(ACT)을 포함할 수 있고, F4'필러 셀은 상기 제3 폭(W3) 보다 큰 제4 폭(W4)을 갖는 활성 라인(ACT)을 포함할 수 있다.
실시 예에서, 상기 제1 내지 제4 폭(W1 ~ W4)의 활성 라인들을 다양하게 조합하여 필러 셀들을 형성할 수 있다. 서로 다른 폭을 갖는 활성 라인들을 이용하여 형성된 하나의 활성 라인을 포함하는 필러 셀의 예시적인 예를 도 14b 및 도 14c를 참조하여 설명하기로 한다.
도 14b 및 도 14c를 참조하면, F5' 필러 셀은 상기 제1 폭(W1)을 갖는 부분 및 상기 제2 폭(W2)을 갖는 부분을 포함하는 활성 라인(ACT)을 포함할 수 있고, F6' 필러 셀은 상기 제1 폭(W1)을 갖는 부분 및 상기 제3 폭(W3)을 갖는 부분을 포함하는 활성 라인(ACT)을 포함할 수 있다. F7' 필러 셀은 상기 제1 폭(W1)을 갖는 부분 및 상기 제4 폭(W4)을 갖는 부분을 포함하는 활성 라인(ACT)을 포함할 수 있고, F8' 필러 셀은 상기 제2 폭(W2)을 갖는 부분 및 상기 제3 폭(W3)을 갖는 부분을 포함하는 활성 라인(ACT)을 포함할 수 있다. F9'필러 셀은 상기 제2 폭(W2)을 갖는 부분 및 상기 제4 폭(W4)을 갖는 부분을 포함하는 활성 라인(ACT)을 포함할 수 있고, F10' 필러 셀은 상기 제3 폭(W3)을 갖는 부분 및 상기 제4 폭(W4)을 갖는 부분을 포함하는 활성 라인(ACT)을 포함할 수 있다.
실시 예에서, 상술한 제1 내지 제4 폭(W1 ~ W4)을 갖는 활성 라인(ACT)은 필러 셀 뿐 만 아니라, 표준 셀에도 동일하게 적용될 수 있다. 따라서, 도 8a 내지 도 8c를 참조하여 상술한 상기 활성 라인들(ACT')의 각각은 서로 다른 두 가지의 폭을 갖는 것이 아니라, 둘 또는 그 이상의 폭들을 갖는 활성 라인으로 대체될 수 있다.
앞에서 상술한 필러 셀 및 표준 셀은 서로 다른 폭을 갖는 활성 라인들을 이용하여 형성하고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 가장 작은 폭의 활성 라인을 기준 활성 라인으로 지정하고, 폭이 증가되는 활성 라인의 부분은 기준 활성 라인을 복수 개 배치함으로써 대체할 수 있다. 이와 같은 예에 대하여 도 15a 내지 도 15c를 참조하여 설명하기로 한다. 도 15a 내지 도 15c는 설명의 편의를 위하여 앞에서 설명한 도 14a 내지 도 14c의 F1' 필러 셀 내지 F10' 필러 셀에 대응하는 F1" 필러 셀 내지 F10" 필러 셀을 도시하고 있다.
도 14a 및 도 15a를 참조하면, 도 14a의 F1' 필러 셀에 대응하는 F1" 필러 셀이 제공될 수 있고, 도 14a의 F2' 필러 셀을 두 개의 활성 라인들(ACTa)로 대체하는 F2" 필러 셀이 제공될 수 있고, 도 14a의 F3' 필러 셀을 세 개의 활성 라인들(ACTa)로 대체하는 F3" 필러 셀이 제공될 수 있고, 도 14a의 F4' 필러 셀을 네 개의 활성 라인들(ACTa)로 대체하는 F4" 필러 셀이 제공될 수 있다.
도 14b, 도 14c, 도 15b 및 도 15c를 참조하면, 도 15a에서 설명한 것과 동일한 방법으로 도 14b 및 도 14c에서 설명한 F5'필러 셀 내지 F10' 필러 셀의 활성 라인들을 도 15b 및 도 15c에 도시된 바와 같이, 복수개의 활성 라인들을 포함하는 F5" 필러 셀 내지 F10" 필러 셀로 대체할 수 있다. 예를 들어, 도 14b 및 도 14c에서 상기 제2 폭(W2)의 활성 라인은 2 개의 활성 라인들로 대체될 수 있고, 상기 제3 폭(W3)의 활성 라인은 3 개의 활성 라인들로 대체될 수 있고, 상기 제4 폭(W4)의 활성 라인은 4 개의 활성 라인들로 대체될 수 있다.
이와 같이, 하나의 활성 라인을 복수개의 활성 라인으로 대체하여 형성될 수 있는 필러 셀들, 예를 들어 F5"필러 셀 내지 F10" 필러 셀을 적용하여 형성될 수 있는 반도체 소자에 대하여 설명하기로 한다. 예를 들어, 앞에서 도 8a 내지 도 8c를 참조하여 상술한 상기 제1 활성 라인(ACT_1')은 서로 다른 폭을 갖는 부분들을 포함하는 하나의 활성 라인이고, 상기 제2 활성 라인(ACT_2')은 서로 다른 폭을 갖는 부분들을 포함하는 하나의 활성 라인일 수 있다. 이와 같은 도 8a 내지 도 8c를 참조하여 상술한 상기 제1 활성 라인(ACT_1')에서, 서로 다른 폭을 갖는 부분들은 서로 다른 개수의 활성 라인들로 대체될 수 있고, 상기 제2 활성 라인(ACT_2')에서, 서로 다른 폭을 갖는 부분들은 서로 다른 개수의 활성 라인들로 대체될 수 있다. 이와 같이 도 8a 내지 도 8c를 참조하여 상술한 상기 제1 활성 라인(ACT_1') 및 상기 제2 활성 라인(ACT_2')을 대체할 수 있는 활성 라인들에 대하여 도 16a 및 도 16b를 참조하여 설명하기로 한다.
도 16a는 도 8c의 상기 제1 활성 라인(ACT_1') 및 상기 제2 활성 라인(ACT_2')에서 상대적으로 작은 폭을 갖는 부분은 2개의 활성 라인들로 대체하고, 상대적으로 큰 폭을 갖는 부분은 3개의 활성 라인들로 대체하여 도시한 평면도이고, 도 16b는 도 9의 상기 제1 활성 라인(ACT_1') 및 상기 제2 활성 라인(ACT_2')에서 상대적으로 작은 폭을 갖는 부분은 2개의 활성 라인들(또는 활성 핀들)로 대체하고, 상대적으로 큰 폭을 갖는 부분은 3개의 활성 라인들(또는 활성 핀들)로 대체하여 도시한 부분 확대 평면도이다. 여기서, 상기 제1 활성 라인(ACT_1') 및 상기 제2 활성 라인(ACT_2')에서 상대적으로 작은 폭을 갖는 부분은 2개의 활성 라인들(또는, 활성 핀들)로 대체하고, 상대적으로 큰 폭을 갖는 부분은 3개의 활성 라인들(또는, 활성 핀들)로 대체한 부분을 중심으로 설명하기로 한다.
도 16a, 도 16b 및 도 17을 참조하면, 도 8a 내지 도 8c, 도 9를 참조하여 상술한 상기 제1 활성 라인(도 8a 내지 도 8c의 ACT_1')은 제1 활성 핀들(ACTa_1')로 대체될 수 있고, 도 8a 내지 도 8c, 도 9를 참조하여 상술한 상기 제2 활성 라인(도 8a 내지 도 8c의 ACT_2')은 제2 활성 핀들(ACTa_2')로 대체될 수 있다. 따라서, 도 8a 내지 도 8c, 도 9를 참조하여 상술한 상기 활성 라인들(ACT')은 상기 제1 및 제2 활성 핀들(ACTa_1', ACTa_2')을 포함하는 활성 라인들(ACTa')로 대체될 수 있다.
도 8a 내지 도 8c를 참조하여 상술한 상기 제1 활성 라인(도 8a 내지 도 8c의 ACT_1')에서, 폭이 큰 제1 활성 부분(도 8a 내지 도 8c의 ACT_1'의 AT1)은 상기 제1 활성 핀들(ACTa_1')의 개수가 상대적으로 큰 제1 활성 부분(도 16a의 AT1a)으로 대체될 수 있고, 도 8a 내지 도 8c를 참조하여 상술한 상기 제1 활성 라인(도 8a 내지 도 8c의 ACT_1')은 폭이 작은 제2 활성 부분(도 8a 내지 도 8c의 ACT_1'의 AT2)은 상기 제1 활성 핀들(ACTa_1')의 개수가 상대적으로 적은 제2 활성 부분(도 16a의 AT2a)으로 대체될 수 있다. 도 8a 내지 도 8c, 도 9를 참조하여 상술한 상기 제1 활성 라인(도 8a 내지 도 8c의 ACT_1')에서, 폭 변동 부분을 포함하는 더미 부분(AD1)은 상기 제1 활성 핀들(ACTa_1')의 개수가 변화하는 더미 부분(AD1a)으로 대체될 수 있다. 예를 들어, 도 8a 내지 도 8c 및 도 9의 상기 활성 라인들(ACT') 중에서 상대적으로 얇은 부분을 두 개의 활성 핀들로 대체하고, 도 8a 내지 도 8c 및 도 9의 상기 활성 라인들(ACT') 중에서 상대적으로 두꺼운 부분을 세 개의 활성 핀들로 대체하여 형성할 수 있다.
도 8a 내지 도 8c의 단면 구조를 나타내는 도 10a 및 도 10c에서, 상기 반도체 층들(도 10a 및 도 10c의 15)은 생략될 수 있다. 도 10a 및 도 10c에서의 상기 게이트(도 10a 및 도 10c의 27)는 상기 제1 및 제2 활성 핀들(도 17의 ACTa_1', ACTa_2')의 돌출 부들(도 17의 ACTa_a)의 상부면 및 측면들 덮는 게이트(127)로 대체될 수 있다. 상기 게이트(127)는 게이트 유전체(120) 및 상기 게이트 유전체(120) 상의 게이트 전극(125)을 포함할 수 있다. 상기 게이트(127) 상에 게이트 캐핑 층(127)이 배치될 수 있다. 상기 게이트(127) 및 상기 게이트 캐핑 층(127)은 게이트 라인(GATE)을 구성할 수 있다.
다음으로, 도 18을 참조하여 도 17의 단면 구조에서 베이스 라인들(RX')을 더 포함하는 반도체 소자의 구조에 대하여 설명하기로 한다.
도 18을 참조하면, 도 17의 단면 구조에서, 상기 활성 핀들(ACTa')과 상기 반도체 기판(5) 사이에 베이스 라인들(RX')이 배치될 수 있다. 상기 베이스 라인들(RX')은 N 웰 영역(NWELL)에 형성되는 제1 베이스 라인(RX_1') 및 상기 제1 베이스 라인(RX_1')과 이격되는 제2 베이스 라인(RX_2')을 포함할 수 있다.
다음으로, 도 19를 참조하여, 도 17의 단면 구조에서, 상기 게이트들(127)에 의해 덮이는 상기 활성 핀들(ACTa')의 상기 돌출 부들(ACTa_a)은 나노 와이어들(ACTa_a)로 대체될 수 있다. 상기 나노 와이어들(ACTa_a)의 각각은 상기 게이트(127)에 의해 둘러싸일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 수평 방향으로 연장되는 한 쌍의 제1 및 제2 더미 활성 영역들, 상기 한 쌍의 제1 및 제2 더미 활성 영역들은 상기 제1 수평 방향과 수직한 제2 수평 방향으로 이격되고;
    상기 제1 수평 방향으로 연장되는 한 쌍의 제1 및 제2 회로 활성 영역들, 상기 한 쌍의 제1 및 제2 회로 활성 영역들은 상기 제2 수평 방향으로 이격되고; 및
    상기 제2 수평 방향으로 연장되고 상기 제1 수평 방향으로 이격되는 복수의 라인 패턴들을 포함하되,
    상기 한 쌍의 제1 및 제2 더미 활성 영역들은 복수의 라인 패턴들 중에서 서로 인접하는 한 쌍의 라인 패턴들 사이에 배치되고,
    상기 제1 및 제2 더미 활성 영역들 중 적어도 하나는 서로 인접하는 상기 한 쌍의 제1 라인 패턴들 사이에서 상기 제2 수평 방향의 폭이 변하는 폭 변동 부분을 갖는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 더미 활성 영역은 서로 대향하는 제1 더미 활성 측면 및 제2 더미 활성 측면을 갖고,
    상기 제2 더미 활성 영역은 서로 대향하는 제3 더미 활성 측면 및 제4 더미 활성 측면을 갖고,
    상기 제2 더미 활성 측면 및 상기 제3 더미 활성 측면은 서로 마주보고,
    평면으로 보았을 때, 상기 제1 더미 활성 영역의 상기 제1 더미 활성 측면 및 상기 제2 더미 활성 영역의 상기 제4 더미 활성 측면은 실질적으로 곧은 직선 모양인 반도체 소자.
  3. 제 2 항에 있어서,
    평면으로 보았을 때, 상기 제1 더미 활성 영역의 상기 제2 더미 활성 측면은 휘어진 부분(bending portion)을 갖는 반도체 소자.
  4. 제 3 항에 있어서,
    평면으로 보았을 때, 상기 제2 더미 활성 영역의 상기 제3 더미 활성 측면은 휘어진 부분(bending portion)을 갖는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1 더미 활성 영역은 제1 폭 부분, 제2 폭 부분, 상기 제1 폭 부분과 상기 제2 폭 부분 사이의 제1 폭 변동 부분을 포함하고,
    상기 제1 폭 부분의 상기 제2 수평 방향의 폭은 상기 제2 폭 부분의 상기 제2 수평 방향의 폭 보다 크고,
    상기 제1 폭 부분의 상기 제1 수평 방향의 길이는 상기 제2 폭 부분의 상기 제1 수평 방향의 길이와 실질적으로 동일한 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 더미 활성 영역은 제1 폭 부분, 제2 폭 부분, 상기 제1 폭 부분과 상기 제2 폭 부분 사이의 제1 폭 변동 부분을 포함하고,
    상기 제1 폭 부분의 상기 제2 수평 방향의 폭은 상기 제2 폭 부분의 상기 제2 수평 방향의 폭 보다 크고,
    상기 제1 폭 부분의 상기 제1 수평 방향의 길이는 상기 제2 폭 부분의 상기 제1 수평 방향의 길이와 다른 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제1 더미 활성 영역은 제1 폭 부분, 제2 폭 부분, 상기 제1 폭 부분과 상기 제2 폭 부분 사이의 제1 폭 변동 부분을 포함하고,
    상기 제1 폭 부분의 상기 제2 수평 방향의 폭은 상기 제2 폭 부분의 상기 제2 수평 방향의 폭 보다 크고,
    상기 제2 더미 활성 영역은 제3 폭 부분, 상기 제3 폭 부분과 다른 제4 폭 부분, 및 상기 제3 폭 부분과 상기 제4 폭 부분 사이의 제2 폭 변동 부분을 포함하고,
    상기 제3 폭 부분의 상기 제2 수평 방향의 폭은 상기 제4 폭 부분의 상기 제2 수평 방향의 폭 보다 큰 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1 폭 부분과 상기 제3 폭 부분은 서로 마주보는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제1 더미 활성 영역은 제1 폭 부분, 제2 폭 부분, 상기 제1 폭 부분과 상기 제2 폭 부분 사이의 제1 폭 변동 부분을 포함하고,
    상기 제1 폭 부분의 상기 제2 수평 방향의 폭은 상기 제2 폭 부분의 상기 제2 수평 방향의 폭 보다 크고,
    상기 제2 더미 활성 영역은 제3 폭 부분, 상기 제3 폭 부분과 다른 제4 폭 부분, 및 상기 제3 폭 부분과 상기 제4 폭 부분 사이의 제2 폭 변동 부분을 포함하고,
    상기 제3 폭 부분의 상기 제2 수평 방향의 폭은 상기 제4 폭 부분의 상기 제2 수평 방향의 폭 보다 작은 반도체 소자.
  10. 제 1 항에 있어서,
    상기 제1 더미 활성 영역 상의 제1 더미 소스/드레인 영역;
    상기 제2 더미 활성 영역 상의 제2 더미 소스/드레인 영역;
    상기 제1 회로 활성 영역 상의 제1 회로 소스/드레인 영역;
    상기 제2 회로 활성 영역 상의 제2 회로 소스/드레인 영역;
    상기 제1 및 제2 더미 소스/드레인 영역들의 상부면 전체를 덮는 층간 절연 층;
    상기 제1 회로 소스/드레인 영역과 전기적으로 연결되는 제1 소스/드레인 콘택 플러그; 및
    상기 제2 회로 소스/드레인 영역과 전기적으로 연결되는 제2 소스/드레인 콘택 플러그를 포함하는 반도체 소자.
  11. 제 10 항에 있어서,
    평면으로 보았을 때, 상기 제1 및 제2 회로 소스/드레인 영역들의 각각은 대칭 구조이고,
    평면으로 보았을 때, 상기 제1 및 제2 더미 소스/드레인 영역들 중 적어도 하나는 비대칭 구조인 반도체 소자.
  12. 반도체 기판 상에서, 제1 수평 방향으로 연장되어 제1 회로 영역, 및 더미 영역 및 제2 회로 영역을 가로지르는 제1 활성 라인;
    상기 반도체 기판 상에서, 상기 제1 수평 방향으로 연장되어 상기 제1 회로 영역, 및 상기 더미 영역 및 상기 제2 회로 영역을 가로지르는 제2 활성 라인; 및
    상기 반도체 기판 상에서, 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 라인 패턴들을 포함하되,
    상기 제1 활성 라인은 상기 반도체 기판의 N 웰 영역에 배치되고,
    상기 제2 활성 라인은 상기 반도체 기판의 상기 N웰 영역과 이격되고,
    상기 더미 영역은 상기 제1 회로 영역 및 상기 제2 회로 영역 사이에 배치되고,
    상기 제1 활성 라인은 상기 제1 회로 영역 내의 제1 회로 활성 부분 및 상기 더미 영역 내의 제1 더미 활성 부분, 및 상기 제2 회로 영역 내의 제2 회로 활성 부분을 포함하고,
    상기 제2 활성 라인은 상기 제1 회로 영역 내의 제3 회로 활성 부분 및 상기 더미 영역 내의 제2 더미 활성 부분, 및 상기 제2 회로 영역 내의 제4 회로 활성 부분을 포함하고,
    상기 제1 더미 활성 부분의 적어도 일부는 상기 제2 더미 활성 부분의 적어도 일부와 다른 폭을 갖는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 라인 패턴들은 서로 인접하는 한 쌍의 더미 라인들을 포함하고,
    상기 제1 더미 활성 부분은 상기 한 쌍의 더미 라인들 사이에 배치되고,
    상기 제1 회로 활성 부분은 제1 폭을 갖고,
    상기 제2 회로 활성 부분은 제1 폭과 다른 제2 폭을 갖고,
    상기 제1 더미 활성 부분은 상기 제1 폭과 동일한 폭을 갖는 제1 폭 부분, 상기 제2 폭과 동일한 폭을 갖는 제2 폭 부분, 및 상기 제1 폭 부분과 상기 제2 폭 부분 사이의 제1 폭 변동 부분을 포함하고,
    상기 제1 폭 변동 부분은 상기 한 쌍의 더미 라인들 사이에 배치되고,
    상기 한 쌍의 더미 라인들은 상기 제1 더미 활성 부분과 함께 상기 제2 더미 활성 부분을 한정하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 제1 더미 활성 부분의 상기 제1 폭 변동 부분은 상기 한 쌍의 더미 라인들 중에서 어느 하나의 더미 라인에 가까운 반도체 소자.
  15. 제 12 항에 있어서,
    상기 제1 회로 활성 부분 상에서 서로 이격되며 적층된 복수의 제1 반도체 층들;
    상기 제3 회로 활성 부분 상에서 서로 이격되며 적층된 복수의 제2 반도체 층들;
    상기 제1 회로 영역 내에서, 상기 제2 수평 방향으로 연장되며 상기 복수의 제1 반도체 층들 및 상기 복수의 제2 반도체 층들과 중첩하는 소자 게이트 라인;
    상기 제1 회로 활성 부분 상에서 상기 소자 게이트 라인 양 옆에 배치되고, 상기 복수의 제1 반도체 층들과 연결되는 제1 회로 소스/드레인 영역들;
    상기 제2 회로 활성 부분 상에서 상기 소자 게이트 라인 양 옆에 배치되고, 상기 복수의 제2 반도체 층들과 연결되는 제2 회로 소스/드레인 영역들;
    상기 제1 회로 소스/드레인 영역들과 전기적으로 연결되는 제1 소스/드레인 콘택 플러그들; 및
    상기 제2 회로 소스/드레인 영역들과 전기적으로 연결되는 제2 소스/드레인 콘택 플러그들을 더 포함하는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 제1 소스/드레인 콘택 플러그들 중 어느 하나는 상기 제2 수평 방향으로의 제1 길이를 갖고,
    상기 제1 소스/드레인 콘택 플러그들 중 다른 하나는 상기 제1 길이와 다른 상기 제2 수평 방향으로의 제2 길이를 갖는 반도체 소자.
  17. 제 16 항에 있어서,
    파워 배선;
    상기 파워 배선 보다 작은 폭의 라우팅 배선;
    상기 파워 배선 아래의 제1 하부 비아; 및
    상기 라우팅 배선 아래의 제2 하부 비아를 더 포함하되,
    상기 제1 길이는 상기 제2 길이 보다 크고,
    상기 제1 소스/드레인 콘택 플러그들 중 상기 제1 길이를 갖는 콘택 플러그는 상기 제1 하부 비아를 통해서 상기 파워 배선과 전기적으로 연결되고,
    상기 제1 소스/드레인 콘택 플러그들 중 상기 제2 길이를 갖는 콘택 플러그는 상기 제2 하부 비아를 통해서 상기 라우팅 배선과 전기적으로 연결되는 반도체 소자.
  18. 제 12 항에 있어서,
    상기 반도체 기판 상에서 상기 제1 수평 방향으로 연장되는 제1 베이스 라인을 더 포함하되,
    상기 제1 활성 라인은 상기 제1 베이스 라인 상에 배치되고,
    상기 제1 베이스 라인은 상기 제1 활성 라인 보다 큰 폭을 갖는 반도체 소자.
  19. 반도체 기판 상에서, 제1 수평 방향으로 연장되어 회로 영역 및 더미 영역을 가로지르는 활성 라인;
    상기 반도체 기판 상에서, 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 라인 패턴들;
    상기 활성 라인 상의 회로 소스/드레인 영역들 및 더미 소스/드레인 영역; 및
    상기 회로 영역 내에서, 상기 활성 라인 상에 배치되는 복수의 반도체 층들을 포함하되,
    상기 라인 패턴들은 상기 회로 영역 내에서, 상기 복수의 반도체 층들을 가로지르며 상기 복수의 반도체 층들 각각의 상부면, 측면 및 하부면을 덮는 게이트 라인을 포함하고,
    상기 라인 패턴들은 상기 더미 소스/드레인 영역 양 옆에 위치하며 서로 인접하는 한 쌍의 더미 라인들을 포함하고,
    상기 더미 소스/드레인 영역 아래의 상기 활성 라인은 제1 폭을 갖는 제1 폭 부분, 상기 제1 폭과 다른 제2 폭을 갖는 제2 폭 부분, 및 상기 제1 폭 부분과 상기 제2 폭 부분 사이의 제1 폭 변동 부분을 포함하고,
    상기 제1 폭 변동 부분은 상기 한 쌍의 더미 라인들 사이에 배치되는 반도체 소자.
  20. 제 19 항에 있어서,
    상기 제1 폭 부분은 상기 회로 영역과 인접하고,
    상기 회로 영역 내의 상기 활성 라인은 상기 제1 폭 부분과 동일한 폭을 갖는 반도체 소자.
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