KR20140021252A - 필러 셀을 포함하는 반도체 장치 - Google Patents

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김형옥
오충기
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Abstract

본 발명에 따른 반도체 장치는, 제 1 도전형의 기판, 상기 기판에 형성된 제 2 도전형의 제 1 웰을 포함하는 적어도 하나의 로직 셀, 그리고 상기 제 1 웰과 연결되는 상기 제 2 도전형의 제 2 웰을 포함하는 필러 셀을 포함하되, 상기 기판과 경계를 이루는 제 2 웰의 측면들 중 적어도 하나는 굴곡진 주름 형태로 형성된다.

Description

필러 셀을 포함하는 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING FILLER CELL}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 접합성 디커플링 커패시터를 제공하는 필러 셀을 포함하는 반도체 장치에 관한 것이다.
최근, 스마트폰, 테이블릿 PC, 디지털 카메라, MP3 플레이어, PDA 등과 같은 모바일 기기의 이용이 폭발적으로 증가하고 있다. 이러한 모바일 기기에서도 멀티미디어의 구동 및 각종 데이터의 처리량이 증가하면서, 고속 프로세서의 채용이 확대되고 있다. 모바일 기기에는 다양한 응용 프로그램(Application program)들이 구동된다. 다양한 응용 프로그램들을 구동하기 위하여, 모바일 기기에는 워킹 메모리(예를 들면, DRAM), 비휘발성 메모리, 그리고 응용 프로세서(Application Processor: 이하, AP)와 같은 반도체 장치들이 사용된다.
모바일 기기를 위시한 반도체 장치에서 안정적인 전원의 제공은 동작의 신뢰성을 위한 필수적인 조건이다. 하지만, 외부의 잡음이나 내부의 불안정성에 의하여 반도체 회로의 전원은 불안정해질 수 있다. 전원의 불안정은 반도체 회로에 의도하지 않은 오작동을 유발시킬 수 있다. 따라서, 안정적 전원의 제공을 위하여 전원 라인에 디커플링 커패시터(Decoupling Capacitor)가 연결된다.
본 발명의 목적은 메탈이나 컨택과 같은 라우팅 리소스를 소모하지 않으면서도 높은 전원 안정성을 제공하는 반도체 장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치는, 제 1 도전형의 기판, 상기 기판에 형성된 제 2 도전형의 제 1 웰을 포함하는 적어도 하나의 로직 셀, 그리고 상기 제 1 웰과 연결되는 상기 제 2 도전형의 제 2 웰을 포함하는 필러 셀을 포함하되, 상기 기판과 경계를 이루는 제 2 웰의 측면들 중 적어도 하나는 굴곡진 주름 형태로 형성된다.
이 실시 예에 있어서, 상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형이다.
이 실시 예에 있어서, 상기 주름 형태는 제 1 방향으로 돌출되는 복수의 사각형 돌출부들을 포함한다.
이 실시 예에 있어서, 상기 주름 형태는 제 1 방향으로 돌출되는 복수의 삼각형 돌출부들을 포함한다.
이 실시 예에 있어서, 상기 제 2 웰의 측면들 또는 바닥면 중 적어도 하나에는 거품 형태의 복수의 돌출부들이 형성된다.
이 실시 예에 있어서, 전원 전압을 상기 제 2 웰과 기판에 연결하기 위한 탭 셀을 더 포함한다.
이 실시 예에 있어서, 상기 필러 셀은 상기 반도체 장치의 회로 블록들 중에서 전류의 순간 또는 평균 변화율이 큰 영역의 전원 라인들 사이에 삽입된다.
이 실시 예에 있어서, 상기 필러 셀은 상기 반도체 장치의 회로 블록들 중 신호 라인의 지연이 기준 시간 이상 발생하는 영역에 삽입된다.
이 실시 예에 있어서, 상기 필러 셀은 상기 반도체 장치의 회로 블록들 중 광근접효과보상(OPC)의 적용이 불가한 영역에 삽입된다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치는, 공통 N-웰 및 P형 기판상에 형성되는 제 1 로직 셀 영역, 상기 제 1 로직 셀 영역에 인접하며, 상기 공통 N-웰과 상기 P형 기판상에 형성되는 필러 셀 영역, 그리고 상기 필러 셀 영역과 인접하며, 상기 제 1 로직 셀 영역과 기능적으로 연결되는 제 2 로직 셀 영역을 포함하되, 상기 필러 셀 영역에 대응하는 상기 공통 N-웰과 상기 P형 기판의 접합면들 중 적어도 하나는 굴곡진 요철 형태로 형성된다.
이 실시 예에 있어서, 상기 공통 N-웰과 상기 P형 기판에 바이어스를 제공하기 위한 탭 셀 영역을 더 포함한다.
이 실시 예에 있어서, 상기 제 1 로직 셀과 상기 제 2 로직 셀과의 신호 라인은 상기 필러 셀의 상부에 직선 경로로 형성된다.
이 실시 예에 있어서, 상기 필러 셀 영역에 대응하는 상기 접합면들 중에서 상기 공통 N-웰의 측면이 상기 굴곡진 요철 형태로 형성된다.
이 실시 예에 있어서, 상기 굴곡진 요철 형태는 제 1 방향으로 돌출 또는 함몰되는 복수의 직사각형 형태의 돌출부들에 대응한다.
이 실시 예에 있어서, 상기 굴곡진 요철 형태는 제 1 방향으로 돌출 또는 함몰되는 복수의 사각형 형태의 돌출부들에 대응한다.
이상과 같은 본 발명의 실시 예에 따르면, 추가적인 라우팅 리소스를 사용하지 않으면서도 전압의 높은 디커플링 효율을 제공하는 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 보여주는 도면이다.
도 2는 본 발명의 필러 셀의 구조를 간략히 보여주는 평면도이다.
도 3은 도 2의 필러 셀에 대한 A-A'의 절단면을 보여주는 단면도이다.
도 4는 도 2의 탭 셀에 대한 B-B'의 절단면을 보여주는 단면도이다.
도 5는 본 발명의 다른 실시 예에 따른 회로 블록의 레이아웃을 보여주는 도면이다.
도 6은 도 5의 회로 블록을 보여주는 회로도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 필러 셀의 구조를 보여주는 평면도이다.
도 8a 및 도 8b는 본 발명의 효과를 설명하기 위한 도면들이다.
도 9는 본 발명의 실시 예가 적용되는 반도체 장치를 포함하는 휴대용 단말기를 나타내는 블록도이다.
도 10은 본 발명의 실시 예에 따른 필러 셀을 포함하는 반도체 장치들로 구성되는 컴퓨터 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 반도체 장치 또는 반도체 칩이 본 발명의 특징 및 기능을 설명하기 위한 단위의 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
반도체 회로의 전원 라인에 디커플링 커패시터를 제공하기 위해서, 일반적으로 소스-드레인을 연결한 일단과 게이트를 타단으로 하는 MOS 트랜지스터를 직렬, 또는 병렬 연결하여 커패시터를 구현한다. 그렇기 때문에 MOS 트랜지스터를 형성하기 위한 메탈 라인과 컨택(Contact)들이 사용된다. 이러한 구성은 회로의 레이아웃 설계시 직선 경로를 방해한다. 따라서, MOS 트랜지스터를 커패시터로 결선한 디커플링 커패시터를 포함하는 경우, 메탈 리소스와 컨택이 소모된다. 더불어, 주변의 논리 셀들을 구성하는 경우 디커플링 커패시터를 우회하는 신호 경로를 형성하기 위해서는 추가적인 메탈 자원들이 소요될 것이다.
우회 경로들을 증가에 따라 신호 지연의 증가가 초래되며, 이러한 현상은 동작 속도의 저하를 의미한다. 따라서, 메탈 리소스나 컨택을 사용하지 않고 디커플링 커패시터를 제공할 수 있는 반도체 기술이 절실한 실정이다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 회로 블록을 보여주는 도면이다. 도 1을 참조하면, 본 발명의 반도체 장치(100)의 회로 블록은 전원 레일을 기준으로 형성되는 복수의 행들로 구분된다. 그리고 각각의 행들에는 기능에 따라 복수의 로직 셀들, 필러 셀들, 그리고 하나 이상의 탭 셀이 포함된다. 각각의 직사각형의 회로 블록들은 상술한 셀들 중 어느 하나의 종류라 가정하기로 한다.
로직 셀(110)은 반도체 장치(100)의 연산 동작을 실질적으로 수행하는 단위 기능 블록이다. 로직 셀(110)에는 신호의 입력단과 출력단이 존재한다. 로직 셀(110)의 입력단으로 제공된 신호는 로직 셀(110)의 연산 동작에 의해서 처리되어 출력단으로 출력된다. 더불어, 각각의 로직 셀(110)에는 전원 라인이 구비되어야 한다. 예를 들면, 구동 전압(VDD)과 접지 전압(VSS)이 로직 셀(110)에 제공될 것이다. 도시된 셀들의 행(Cell Row) 구분도 이러한 전원 라인의 배열과 관련이 있다.
필러 셀(120)은 로직 셀들(110) 사이에 위치하는 일종의 더미 영역이다. 필러 셀(120)은 회로 블록의 레이아웃 설계시에 공정 밀도를 평준화하기 위해 로직 셀들(110) 사이에 공간을 메우는 역할을 수행한다. 그리고 필러 셀(120)은 로직 셀(110)들에 형성되는 N-웰(N-Well)의 연속성을 유지하기 위해서 로직 셀들(110) 사이에 삽입될 수 있다. 즉, 필러 셀(120)은 로직 셀(110)과 N-웰을 공유한다. 그리고 행 방향으로 인접한 다른 로직 셀들과도 필러 셀(120)은 N-웰을 공유한다. 필러 셀(120)의 존재에 의하여 셀들의 행(Cell Row1)에 포함되는 로직 셀들은 대부분 N-웰(N-Well)을 공유하게 될 것이다.
하지만, 필러 셀(120)은 반도체 장치(100)의 연산에 어떠한 기여도 하지 않는다. 즉, 필러 셀(120)은 내부에 MOS 트랜지스터와 같은 어떠한 능동 소자도 포함하고 있지 않다. 따라서, 필러 셀(120)을 구성하기 위해서 메탈 라인과의 컨택의 사용은 필요치 않다.
본 발명의 필러 셀(120)은 상대적으로 큰 접합 용량(Junction Capacitance)을 가지는 형태로 형성된다. 필러 셀(120)에 형성되는 N-웰은 가능한 넓은 측면적을 갖도록 형성된다. 즉, 필러 셀(120)을 구성하는 N-웰의 일측 또는 복수의 측면이 다양한 형태의 주름 구조(Wrinkle Structure)로 형성될 수 있다. N-웰의 측면을 형성하는 주름의 돌출부나 함몰부는 다양한 형태로 제공될 수 있다. 이러한 주름 형태의 N-웰 측면은 가능한 큰 접합 용량을 제공하기 위한 것이다. 접합 용량의 크기는 접합면의 면적에 비례하기 때문이다. 필러 셀(120)을 형성하는 N-웰의 접합 용량에 의해서 반도체 장치(100)의 구동 전압(VDD)과 접지 전압(VSS) 간의 디커플링 용량의 크기가 획기적을 증가할 수 있다. 필러 셀(120)의 구체적인 형태는 후술하는 도 2 및 도 3에서 상세히 설명될 것이다.
탭 셀(130)은 셀들의 행(Cell Row1)에 공유되는 N-웰 및 기판(P-Sub) 바이어스를 제공하기 위해서 삽입된다. 탭 셀(130)에 의해서 구동 전압(VDD)은 셀들의 행(Cell Row1)에 공유되는 N-웰과 전기적으로 연결된다. 그리고 탭 셀(130)에 의해서 접지 전압(VSS)이 기판에 전기적으로 연결될 것이다. 탭 셀(130)의 구체적인 형태는 후술하는 도 2 및 도 4에서 상세히 설명될 것이다.
이상에서는 하나의 행(Cell Row1)에서 로직 셀(110), 필러 셀(120), 그리고 탭 셀(130)의 배치와 기능이 설명되었다. 하지만, 각각의 행들(Row2~Row5)에 대해서도 로직 셀, 필러 셀, 그리고 탭 셀은 위치는 변하더라도 동일한 기능들을 수행하도록 배열될 것이다. 더불어, 본 발명의 필러 셀(120)의 구조에 따라 구동 전압(VDD)과 접지 전압(VSS) 사이에 큰 접합 용량이 제공될 수 있다. 따라서, 구동 전압(VDD)과 접지 전압(VSS)을 제공하기 위한 전원 라인에 대해서 잡음과 의도하지 않은 전압 변동을 차단하는 효과를 제공할 수 있다. 더불어, 본 발명의 필러 셀(120)에 따르면, 메탈 라인이나 컨택과 같은 라우팅 리소스를 소모하지 않고도 디커플링 용량의 크기를 획기적으로 증가시킬 수 있다.
도 2는 본 발명의 필러 셀의 구조를 간략히 보여주는 평면도이다. 도 2를 참조하면, 필러 셀(120)은 접합 용량을 증가시키기 위한 N-웰 구조를 가진다.
필러 셀(120)은 이웃하는 로직 셀들 간에 N-웰(103)의 연속성을 보장하기 위해서 삽입된다. 필러 셀(120)의 N-웰은 따라서 이웃하는 로직 셀들의 N-웰과 전기적으로 연결된다. 필러 셀(120)에서는 메탈층과의 전기적인 연결을 위한 직접적인 컨택이 포함되지 않는다. 필러 셀(120)과 메탈층과의 전기적인 연결은 이러한 기능을 당당하는 탭 셀(130)에 의해서 이루어진다.
필러 셀(120)에는 기판(P-Sub)에 N 형 도펀트의 주입을 통해서 N-웰(103)이 형성될 수 있다. 본 발명의 필러 셀(120)에서는 N-웰(103)을 형성하기 위한 포토레지스터의 패턴이 주름 형태의 측면(125)의 모양으로 제공될 것이다. 따라서, N 형 도펀트의 주입 공정에 따라 필러 셀(120)의 N-웰(103)은 주름 형태의 측면(125)을 갖게 될 것이다. 주름 형태의 측면(125)을 가지는 N-웰(103)에 의하여 필러 셀(120)의 N-웰(103)과 기판 사이의 접합 면적이 획기적으로 증가하게 될 것이다. 이러한 구조에서, 전원 라인들(101, 102)에 인가되는 구동 전압(VDD)과 접지 전압(VSS)에 의해서 필러 셀(120)의 N-웰(103)과 기판 사이의 접합면에는 접합 용량(Junction capacitance)과 확산 용량(Diffusion capacitance)이 형성된다. 접합 면에 형성되는 이러한 용량을 통칭하여 이후로는 접합 용량(Junction capacitance)이라 통칭하기로 한다.
탭 셀(130)은 필러 셀(120)에 인접한 것으로 도시되었으나, 이러한 구성은 설명의 편의를 위한 것이다. 탭 셀(130)은 로직 셀(110, 도 1 참조)에 인접하도록 형성될 수도 있을 것이다. 여기서, N-웰(103)은 로직 셀(110)과 필러 셀(120), 그리고 탭 셀(130)에 공유된다. 탭 셀(130)에서 의해서 전원을 공급하기 위한 전원 라인들(101, 102)이 N-웰(103) 또는 P형 기판에 연결된다. 따라서, 탭 셀(130)에 의해서 로직 셀(110)과 필러 셀(120), 그리고 탭 셀(130)에 공유되는 N-웰(103)이 전원 라인(101)에 연결된다.
N-웰(103)과 전원 라인(101) 사이에 전기적인 연결을 위해 N-웰(103)에 N+ 도핑 영역(131)이 형성된다. 그리고 전원 라인(101)과 N+ 도핑 영역(131)을 연결하기 위한 컨택이 형성될 것이다. P형 기판과 전원 라인(102) 사이에 전기적인 연결을 위해서 P형 기판상에는 P+ 도핑 영역(132)이 형성될 수 있다. 그리고 전원 라인(102)과 P+ 도핑 영역(132)을 연결하기 위한 컨택이 형성될 것이다. 이러한 탭 셀(130)의 형성을 통해서 회로 블록의 공통 N-웰(103)은 구동 전압(VDD)을 제공하는 전원 라인(101)과 연결된다. 그리고 기판은 접지 전압(VSS)을 제공하는 전원 라인(102)과 연결된다. 필러 셀(120)과 탭 셀(130)의 단면은 후술하는 도 3 및 도 4에서 구체적으로 설명될 것이다.
이상에서 설명된 N-웰 구조를 통해서 필러 셀(120)은 반도체 장치(100)에 효과적으로 디커플링 용량(Decoupling Capacitance)을 제공할 수 있다. N-웰(103)과 P-형 기판 사이에 형성되는 접합면의 면적을 증가시킬 수 있어, 상대적으로 큰 접합 용량의 형성이 가능하다. 이러한 접합 용량은 반도체 장치(100)의 디커플링 용량으로 작용하며, 전원의 안정성에 크기 기여할 것으로 기대된다.
본 발명의 N-웰 구조를 갖는 필러 셀(120)은 기존에 MOS 트랜지스터를 사용하는 디커플링 커패시터를 대체할 수 있다. 그리고 본 발명의 N-웰 구조를 갖는 필러 셀(120) 회로 블록들 중에서 구동 전압(VDD)의 변화가 큰 영역이나 접지 전압(VSS)의 요동이 심한 영역에 형성될 수 있다. 그리고 회로의 순간 또는 평균 전류 변화율이 큰 회로 영역에 본 발명의 N-웰 구조를 갖는 필러 셀(120)을 형성할 수 있을 것이다.
도 3은 도 2의 필러 셀에 대한 A-A'의 절단면을 보여주는 단면도이다. 도 3을 참조하면, 필러 셀(120)에는 전원 라인들(101, 102), N-웰(103), 그리고 P형 기판(104)이 도시되어 있다.
필러 셀(120)의 단면을 참조하면, 필러 셀(120) 영역에서는 전원을 제공하기 위한 전원 라인들(101, 102)과 N-웰(103)이나 P형 기판(104) 사이는 컨택은 존재하지 않는다. 구동 전압(VDD)과 접지 전압(VSS)은 탭 셀(130)에 의해서 제공받게 될 것이다. 따라서, 필러 셀(120)에는 컨택이나 메탈 라인과의 전기적인 연결이 존재하지 않는다. 하지만, N-웰(103)의 형태는 주름 모양으로 형성되어, N-웰(103)과 P형 기판(104) 사이에는 상대적으로 큰 접합 면적이 형성된다.
N-웰(103)과 P형 기판(104)에 형성되는 상대적으로 큰 접합면에 의해서 효과적인 디커플링 용량의 제공이 가능하다. 일반적으로 접합 용량은 크게 2가지로 구분될 수 있다. 하나는 역방향 바이어스에 의해서 형성되는 접합 용량(Junction capacitance)이고, 다른 하나는 순방향 바이어스에서 증가하는 확산 용량(Diffusion capacitance)이다. 이러한 용량들을 통칭하여 접합 용량이라 할 수 있다. 이러한 접합 용량의 크기는 바이어스 상태에 따라서 가변될 수 있지만, 접합면의 면적에 밀접한 관계를 갖는다. 즉, 접합면의 면적이 클수록 접합 용량은 증가한다.
이러한 접합 용량은 전원 전압(VDD, VSS)에 대해서 디커플링 커패시터로 작용할 수 있다. 본 발명의 필러 셀(120)에 따르면 추가적인 메탈 리소스나 트랜지스터의 형성없이 상대적으로 큰 디커플링 용량을 제공할 수 있다. 따라서, 메탈 리소스의 사용이나 컨택의 수를 증가시키지 않고도 전원의 안정성을 제공할 수 있다.
도 4는 도 2의 탭 셀에 대한 B-B'의 절단면을 보여주는 단면도이다. 도 4를 참조하면, 탭 셀(130)에는 전원 라인들(101, 102), N-웰(103), 그리고 P형 기판(104)이 포함된다. 탭 셀(130)에는 전원 라인(101)과 N-웰(103)을 연결하기 위한 N+ 도핑 영역(131) 및 컨택 플러그(CP1)가 포함된다. 더불어, 탭 셀(130)에는 전원 라인(102)과 P형 기판(104)을 연결하기 위한 P+ 도핑 영역(132) 및 컨택 플러그(CP2)가 포함된다.
탭 셀(130)의 단면을 참조하면, 탭 셀(130) 영역에서는 전원을 제공하기 위한 전원 라인들(101, 102)과 N-웰(103)이나 P형 기판(104) 사이는 컨택 플러그들(CP1, CP2)이 존재한다. 탭 셀(130)의 용도는 이러한 전원 라인들(101, 102)과의 연결을 위한 컨택 플러그들(CP1, CP2)을 형성하기 위한 구조로 한정된다. 따라서, 탭 셀에서도 별도의 트랜지스터나 연산 소자가 구비되지는 않는다. 여기서, 전원 라인들(101, 102)은 메탈 라인으로 구현되는 전원 레일(Power rail)일 수 있다. 탭 셀(130)의 N-웰(103) 측면 면적을 증가시키기 위한 주름 형태의 측면 구조를 적용할 수도 있을 것이다.
도 5는 본 발명의 다른 실시 예에 따른 회로 블록의 레이아웃을 보여주는 도면이다. 도 5를 참조하면, 본 발명의 회로 블록에는 복수의 인버터들(110a, 110b, 110c), 탭 셀(130), 그리고 필러 셀(120a)이 포함된다. 여기서, 필러 셀(120a)의 N-웰의 일측면(121a)은 주름 형태로 형성되어, 확장된 측면적에 따른 접합 용량을 제공한다.
인버터(110a)는 예시적인 로직 셀(Logic Cell)에 해당한다. 인버터(110a)는 상보형 MOS(Complementary MOS Transistor: 이하, CMOS) 트랜지스터로 형성될 수 있다. 즉, PMOS 트랜지스터의 소스(Source)에 구동 전압(VDD)이 제공되고, NMOS 트랜지스터의 소스에 접지 전압(VSS)이 제공될 것이다. 그리고, PMOS 트랜지스터의 드레인과 NMOS 트랜지스터의 드레인(Drain)은 도전 라인(114a)에 연결되어 인버터(110a)의 출력단으로 제공된다. 그리고 PMOS 트랜지스터와 NMOS 트랜지스터의 공통 게이트(113a)는 인버터(110a)의 입력단으로 제공된다.
인버터(110a)는 N-웰 상에 형성되는 PMOS 트랜지스터와 P형 기판에 형성되는 NMOS 트랜지스터로 구성된다. N-웰 상에 PMOS 트랜지스터를 형성하기 위해서 P+ 도핑 영역(111a)이 제공된다. 그리고 P형 기판에 NMOS 트랜지스터를 형성하기 위하여 N+ 도핑 영역(112a)이 형성된다. PMOS 트랜지스터와 NMOS 트랜지스터 각각은 공통 게이트(113a)에 의해서 소스와 드레인 사이의 채널(Channel)이 제어된다. 그리고 PMOS 트랜지스터와 NMOS 트랜지스터 각각의 소스는 구동 전압(VDD) 또는 접지 전압(VSS)을 전달하는 전원 라인과 컨택 플러그를 통해서 연결된다. 그리고 공통 게이트(113a)는 입력 신호를 제공받기 위하여 입력 신호 라인(115a)에 컨택 플러그를 통해서 연결될 수 있다. PMOS 트랜지스터와 NMOS 트랜지스터들 각각의 드레인(Drain)은 도전 라인(114a)에 연결되어 인버터(110a)의 출력단으로 제공된다.
필러 셀(120a)의 상부에는 메탈층과의 접속을 위한 어떠한 컨택도 형성될 필요가 없다. 본 발명의 큰 접합 용량을 제공하기 위한 필러 셀(120a)은 메탈 리소스와 컨택의 사용을 필요로 하지 않는다. 단지, 필러 셀(120a)의 하부에 형성되는 공통 N-웰의 형태가 주름 형태로 형성될 것이다. 따라서, 필러 셀(120a)의 상부에는 특정 메탈 라인이 형성되어야 하는 경우, 필러 셀(120a)에서는 우회할 필요가 없다. 도시된 바와 같이, 인버터(110b)의 출력단과 인버터(110c)의 입력단을 연결하기 위한 도전 라인(121a)은 직선으로 형성될 수 있다. 이러한 필러 셀(120a)의 구조는 다양한 회로들의 레이아웃에 큰 자유도를 제공할 것이다. 따라서, 지연(Delay)가 회로의 동작에 중요한 이슈가 되는 회로 영역에 본 발명의 N-웰 구조를 갖는 필러 셀(120a)을 형성할 수 있을 것이다. 더불어, 반도체 장치의 제조 공정에서 광근접효과보상(Optical Proximity Correction: 이하, OPC)의 적용이 어렵거나 불가한 영역에 본 발명의 필러 셀(112a)을 형성하면, 광근접효과보상(OPC)의 수행이 단순화될 수 있다.
이상에서 설명된 인버터(110a) 구조는 인버터들(110b, 110c)에도 동일하게 적용될 것이다. 그리고 인버터들(110b, 110c) 사이에 삽입되는 필러 셀(110c)의 N-웰은 주름 모양으로 제공된다. 그리고, 탭 셀(130)에 의해서 공통 N-웰(103)은 구동 전압(VDD)에 연결될 것이다. 탭 셀(130)에 의해서 P형 기판은 접지 전압(VSS)에 연결될 것이다. 본 발명의 필러 셀(120a)에 의해서 제공되는 접합 용량에 의해서 전원 전압(VDD, VSS)을 제공하기 위한 메탈 라인들(101, 102) 사이의 용량은 획기적으로 증가하게 될 것이다. 따라서, 다양한 원인에 의해서 발생하는 리플(Ripple)이나 전압 변동(Voltage Fluctuation)으로부터 안정적인 전원 전압(VDD)을 유지할 수 있을 것이다.
도 6은 도 5의 회로 블록을 보여주는 회로도이다. 도 6을 참조하면, 도 5의 레이아웃으로 구성되는 회로 블록은 복수의 인버터들(INV1~INV3)과 필러 셀(120)이 제공하는 접합 용량(Cj)으로 모델링될 수 있다.
각각의 로직 셀들 사이의 공간을 차지하는 본 발명의 필러 셀(120)에 의해서 큰 접합 용량이 제공될 수 있다. 구동 전압(VDD)과 접지 전압(VSS) 사이에 병렬 또는 직렬로 제공되는 필러 셀의 접합 용량(Cj)에 의해서 본 발명의 회로 블록에 대한 디커플링 용량은 증가할 수 있다. 이러한 효과는 게이트를 형성하기 위한 별도의 메탈 리소스나, 트랜지스터 형성을 통해서 구현되기보다는, 연산에 기여하지 않는 필러 셀(120)의 N-웰 형태만을 변경하는 것으로 가능하다. 더불어, 필러 셀(120) 상부에 메탈 라인을 사용하기 위한 컨택이 형성되지 않기 때문에 필러 셀(120)의 상부에는 직전 경로의 도전 라인(121a, 도 5 참조)의 형성이 가능하다.
여기서, 인버터들(110a, 110b, 110c)이 순차적으로 배열되는 것으로 도시되고, 필러 셀(120a)에 의해서 모델링된 접합 용량(Cj)이 가장 우편에 도시되었으나 이러한 구성은 등가적인 표현일 뿐이다. 다만, 본 발명의 필러 셀(120a)에 의해서 두 전원 라인들(101, 102) 사이에 형성되는 접합 용량(Cj)이 전원 전압(VDD, VSS)의 안정성에 기여할 것으로 기대된다.
도 7은 본 발명의 또 다른 실시 예에 따른 필러 셀의 구조를 보여주는 평면도이다. 도 7을 참조하면, 필러 셀(120b)의 하부에 형성되는 N-웰(103)의 주름 형태(125b)는 톱니 형태로 제공될 수 있다.
N-웰(103)의 측면 경계를 형성하기 위한 포토레지스터의 형태를 도시된 톱니와 같이 형성할 수 있다면, 이러한 구조의 N-웰(103)이 형성될 수 있을 것이다. N-웰(103)의 측면 돌출부가 톱니로 형성되는 경우에도, N-웰(103)과 P형 기판 사이의 접합면은 직선 형태로 형성되는 경우보다 획기적으로 증가할 것이다.
여기서, 필러 셀(120b) 상부에서는 전원 라인과의 연결을 위한 컨택과 같은 구성이 포함되지 않는다. 단지 필러 셀(120b)에 대응하는 N-웰(103)의 측면적의 증가만으로 회로 블록의 디커플링 용량을 충분히 크게 만들 수 있을 것이다. 더불어, 필러 셀(120b)에 형성되는 N-웰(103)의 측면 모양은 도시된 형태에만 국한되지 않는다. 필러 셀(120b)에서 제공하는 접합 용량의 크기를 증가시킬 수 있는 다양한 형태의 N-웰(103)의 측면 구조가 적용될 수 있을 것이다. 예를 들면, N-웰의 측면이나 바닥면에 거품 형태의 돌기들을 형성하여 면적 확장을 구현할 수 있을 것이다. 또한, 이러한 구조를 주름 모양의 N-웰(103)의 측면 구조와 병행하여 N-웰(103)의 측면 면적 또는 바닥면 면적을 확장할 수 있을 것이다. N-웰(103)의 측면 용량을 증가시키기 위하여 포토레지스터의 형태 변경뿐 아니라 다양한 반도체 제조 공정들이 적용될 수 있을 것이다.
도 8a 및 도 8b는 본 발명의 효과를 설명하기 위한 도면들이다. 도 8a는 회로 블록에 형성되는 공통 N-웰(103)의 측면 및 하부면에 형성되는 접합 용량들(Cb, Cs)을 보여준다. 도 8a를 참조하면, 복수의 로직 셀들(Cell_0, Cell_1)에는 공통 N-웰(103)이 형성된다. 그리고 공통 N-웰(103)의 측면 면적에 의해서 형성되는 접합 용량(Cs)이 제공될 수 있다. 또한, 공통 N-웰(103)의 하부면 면적에 의해서 형성되는 접합 용량(Cb)이 제공될 수 있다. 도시되지는 않았지만, 공통 N-웰(103)에 관련없는 용량이 제공될 수 있다. 예를 들면, 트랜지스터로 구성되는 디커플링 커패시터나 또는 로직 셀들(Cell_0, Cell_1)에 의해서 제공되는 기생 용량들이 구동 전압(VDD)과 접지 전압(VSS) 사이에 제공될 수 있다. 이러한 용량을 디바이스 용량(Cd)이라 칭하기로 한다.
도 8b는 제조 공정에 따른 각 용량들의 비율을 간략히 보여주는 그래프이다. 일반적으로 디바이스 용량(Cd)은 공정의 미세화에 따라 크게 변하지 않는다. 반면,공통 N-웰(103)의 측면 면적에 의한 접합 용량(Cs)은 공정의 미세화에 따라 상대적인 비율이 증가함을 알 수 있다.
이러한 조건들을 고려할 때, 본 발명의 실시 예에 따른 필러 셀(120)의 N-웰(103)의 측면 면적 증가를 통해서 전원 라인들 사이의 디커플링 용량의 획기적인 증가를 기대할 수 있을 것이다.
도 9는 본 발명의 실시 예가 적용되는 반도체 장치를 포함하는 휴대용 단말기를 나타내는 블록도이다. 도 9를 참조하면, 본 발명의 실시 예에 따른 휴대용 단말기(1000)는 이미지 처리부(1100), 무선 송수신부(1200), 오디오 처리부(1300), 이미지 파일 생성부(1400), 메모리(1500), 유저 인터페이스(1600), 그리고 컨트롤러(1700)를 포함한다.
이미지 처리부(1100)는 렌즈(1110), 이미지 센서(1120), 이미지 프로세서(1130), 그리고 디스플레이부(1140)를 포함한다. 무선 송수신부(1200)는 안테나(1210), 트랜시버(1220), 모뎀(1230)을 포함한다. 오디오 처리부(1300)는 오디오 프로세서(1310), 마이크(1320), 그리고 스피커(1330)를 포함한다.
휴대용 단말기(1000)에는 다양한 종류의 반도체 장치들이 포함될 수 있다. 특히, 컨트롤러(1700)의 기능을 수행하는 응용 프로세서(Application processor)의 경우 저전력, 고성능이 요구된다. 이러한 요구에 따라 컨트롤러(1700)는 미세화 공정에 따라 멀티 코어 형태로 제공되기도 한다. 본 발명의 필러 셀 구조를 포함하는 반도체 장치들을 적용하면, 휴대용 단말기(1000)에 포함되는 소자들은 안정적으로 전원을 제공받을 수 있다.
도 10에는 본 발명의 실시 예에 따른 온도 제어 동작을 수행하는 컴퓨터 시스템(2000)이 개략적으로 도시되어 있다. 도 10을 참조하면, 컴퓨터 시스템(2000)은 시스템 버스(2060)에 전기적으로 연결되는 비휘발성 메모리 장치(2010), 중앙처리장치(2020), 램(2030)을 포함할 수 있다. 그리고 컴퓨팅 시스템(2000)은 시스템 버스(2060)에 전기적으로 연결된 사용자 인터페이스(2040), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(2050)을 포함한다.
본 발명에 따른 컴퓨팅 시스템(2000)이 모바일 장치인 경우, 컴퓨팅 시스템(2000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(2000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
여기서, 본 발명의 필러 셀(Filler Cell)을 통하여 디커플링 용량을 제공하는 기술은 비휘발성 메모리 장치(2010), 중앙처리장치(2020), 램(2030), 사용자 인터페이스(2040), 모뎀(2050)과 같은 구성들에 적용될 수 있다.
본 발명에 따른 반도체 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 그리고/또는 컨트롤러는 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 반도체 장치 101, 102 : 전원 라인
103 : N-웰 104 : P형 기판
110 : 로직 셀 120 : 필러 셀
125 : N-웰 측면부 130 : 탭 셀
131 : N+ 도핑 영역 132 : P+ 도핑 영역
1110 : 렌즈 1120 : 이미지 센서
1130 : 이미지 프로세서 1140 : 디스플레이 유닛
1210 : 안테나 1220 : 송수신기
1230 : 모뎀 1310 : 오디오 처리기
1400 : 이미지 파일 생성 유닛 1500 : 비휘발성 메모리
1600 : 유저 인터페이스 1700 : 컨트롤러
2010 : 비휘발성 메모리 장치 2020 : 중앙처리장치
2030 : 램 2040 : 유저 인터페이스
2050 : 모뎀 2060 : 시스템 버스

Claims (10)

  1. 제 1 도전형의 기판;
    상기 기판에 형성된 제 2 도전형의 제 1 웰을 포함하는 적어도 하나의 로직 셀; 그리고
    상기 제 1 웰과 연결되는 상기 제 2 도전형의 제 2 웰을 포함하는 필러 셀을 포함하되,
    상기 기판과 경계를 이루는 제 2 웰의 측면들 중 적어도 하나는 굴곡진 주름 형태로 형성되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 도전형은 P형 이고, 상기 제 2 도전형은 N형인 반도체 장치.
  3. 제 1 항에 있어서,
    상기 주름 형태는 제 1 방향으로 돌출되는 복수의 사각형 돌출부들을 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 주름 형태는 제 1 방향으로 돌출되는 복수의 삼각형 돌출부들을 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 웰의 측면들 또는 바닥면 중 적어도 하나에는 거품 형태의 복수의 돌출부들이 형성되는 반도체 장치.
  6. 제 1 항에 있어서,
    전원 전압을 상기 제 2 웰과 상기 기판에 연결하기 위한 탭 셀을 더 포함하는 반도체 장치.
  7. 공통 N-웰 및 P형 기판상에 형성되는 제 1 로직 셀 영역;
    상기 제 1 로직 셀 영역에 인접하며, 상기 공통 N-웰과 상기 P형 기판상에 형성되는 필러 셀 영역; 그리고
    상기 필러 셀 영역과 인접하며, 상기 제 1 로직 셀 영역과 기능적으로 연결되는 제 2 로직 셀 영역을 포함하되,
    상기 필러 셀 영역에 대응하는 상기 공통 N-웰과 상기 P형 기판의 접합면들 중 적어도 하나는 굴곡진 요철 형태로 형성되는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 공통 N-웰과 상기 P형 기판에 바이어스를 제공하기 위한 탭 셀 영역을 더 포함하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 1 로직 셀과 상기 제 2 로직 셀과의 신호 라인은 상기 필러 셀의 상부에 직선 경로로 형성되는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 필러 셀 영역에 대응하는 상기 접합면들 중에서 상기 공통 N-웰의 측면이 상기 굴곡진 요철 형태로 형성되는 반도체 장치.
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* Cited by examiner, † Cited by third party
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KR20190004576A (ko) * 2017-07-04 2019-01-14 삼성전자주식회사 필러 셀을 포함하는 집적 회로
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DE102019129048B4 (de) 2018-10-31 2024-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung mit füllerzellregion, verfahren zur erzeugung eines layoutdiagramms und system für dafür

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